KR20230115037A - 반도체 메모리 장치 - Google Patents

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Abstract

본 실시예의 반도체 메모리 장치는, 하나 이상의 메모리 셀을 포함하고, 상기 메모리 셀은, 데이터를 저장하는 메모리부; 및 상기 메모리부와 전기적으로 연결되고, 제1 전극층, 제2 전극층, 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고 절연 물질층에 도펀트가 도핑된 선택 소자층을 포함하는, 선택 소자부를 포함하고, 상기 절연 물질층은, 2차원 결정질 구조를 가질 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 선택 소자층의 신뢰성 확보가 가능한 메모리 셀을 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 하나 이상의 메모리 셀을 포함하고, 상기 메모리 셀은, 데이터를 저장하는 메모리부; 및 상기 메모리부와 전기적으로 연결되고, 제1 전극층, 제2 전극층, 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고 절연 물질층에 도펀트가 도핑된 선택 소자층을 포함하는, 선택 소자부를 포함하고, 상기 절연 물질층은, 2차원 결정질 구조를 가질 수 있다.
상술한 본 발명의 실시예들에 의하면, 선택 소자층의 신뢰성 확보가 가능한 메모리 셀을 포함하는 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 선택 소자부를 설명하기 위한 단면도이다.
도 3은 도 2의 선택 소자부의 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 4는 본 실시예와 선택 소자층과 비교예의 선택 소자층의 문턱 전압 특성을 보여주는 도면들이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이다.
도 1을 참조하면, 본 실시예의 메모리 장치는, 제1 방향으로 연장하고 서로 평행한 복수의 하부 배선(11), 복수의 하부 배선(11) 상에서 제1 방향과 교차하는 제2 방향으로 연장하고 서로 평행한 복수의 상부 배선(12), 및 하부 배선(11)과 상부 배선(12)의 교차점마다 하부 배선(11)과 상부 배선(12) 사이에 개재되는 메모리 셀(MC)을 포함할 수 있다.
메모리 셀(MC)은 실질적으로 데이터가 저장되는 부분인 메모리부(MU) 및 메모리부(MU)로의 접근(access)을 제어하는 선택 소자부(SU)를 포함할 수 있다. 일례로서, 메모리 셀(MC)은 하부 전극층(13), 선택 소자층(14), 중간 전극층(15), 가변 저항층(16), 및 상부 전극층(17)의 적층 구조물을 포함할 수 있다. 여기서, 선택 소자부(SU)는 하부 전극층(13), 선택 소자층(14), 및 중간 전극층(15)을 포함할 수 있고, 메모리부(MU)는 중간 전극층(15), 가변 저항층(16), 및 상부 전극층(17)을 포함할 수 있다. 중간 전극층(15)은 선택 소자부(SU)와 메모리부(MU)에 공유될 수 있다.
하부 전극층(13) 및 상부 전극층(17)은 메모리 셀(MC)의 양단 예컨대, 하단 및 상단에 각각 위치하여 메모리 셀(MC)의 동작에 필요한 전압 또는 전류를 전달하는 기능을 할 수 있다. 중간 전극층(15)은 선택 소자층(14)과 가변 저항층(16)을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 하부 전극층(13), 중간 전극층(15), 또는 상부 전극층(17)은, 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta), 티타늄(Ti) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(13), 중간 전극층(15), 또는 상부 전극층(17)은 탄소 전극을 포함할 수도 있다.
선택 소자층(14)은, 하부 배선(11) 또는 상부 배선(12)을 공유하는 메모리 셀(MC) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(14)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라 할 수 있다. 본 실시예에서, 선택 소자층(14)은 2차원 결정질의 절연 물질 내에 도펀트가 도핑된 구조를 가질 수 있다. 선택 소자층(14)에 대하여는 후술하는 도 2 및 도 3을 참조하여 더 상세히 설명하기로 한다.
가변 저항층(16)은 메모리 셀(MC)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(16)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(16)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
그러나, 메모리 셀(MC)의 층 구조가 이에 한정되는 것은 아니며, 막의 적층 순서가 바뀌거나 적층되는 막의 적어도 일부가 생략될 수 있다. 일례로서, 하부 전극층(13), 중간 전극층(15), 및 상부 전극층(17) 중 하나 이상의 층이 생략되거나, 또는, 선택 소자층(14)과 가변 저항층(16)의 위치가 서로 뒤바뀔 수도 있다. 또는, 공정 개선 또는 메모리 셀(MC)의 특성 개선 등을 위하여 하나 이상의 막(미도시됨)이 메모리 셀(MC)에 추가될 수도 있다.
이상으로 설명한 메모리 셀(MC)은 인접 메모리 셀(MC)과 분리되도록 기둥 형상을 가질 수 있다. 본 실시예에서 메모리 셀(MC)은 원 기둥 형상을 가지나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 메모리 셀(MC)은 제1 방향에서 상부 배선(12)의 양 측면과 정렬되는 양 측면 및 제2 방향에서 하부 배선(11)의 양 측면과 정렬되는 양 측면을 갖는 사각 기둥 형상을 가질 수도 있다. 또한, 본 실시예에서는, 선택 소자층(14)과 가변 저항층(16)이 한꺼번에 즉, 동일한 마스크를 이용하여 패터닝됨으로써 서로 정렬되는 측면을 갖는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니다. 선택 소자층(14)과 가변 저항층(16)은 각각 별개로 패터닝될 수 있고, 그에 따라, 서로 정렬되지 않는 측면을 가질 수도 있다.
도 2는 본 발명의 일 실시예에 따른 선택 소자부를 설명하기 위한 단면도이고, 도 3은 도 2의 선택 소자부의 동작을 설명하기 위한 에너지 밴드 다이어그램이다.
도 2를 참조하면, 본 실시예의 선택 소자부는, 제1 전극층(130), 제2 전극층(150), 및 제1 전극층(130)과 제2 전극층(150) 사이의 선택 소자층(140)을 포함할 수 있다. 제1 전극층(130), 제2 전극층(150), 및 선택 소자층(140)은 각각 도 1의 하부 전극층(13), 중간 전극층(15), 및 선택 소자층(14)과 대응할 수 있다.
선택 소자층(140)은 절연 물질층(142) 및 절연 물질층(142) 내에 도핑된 도펀트(144)를 포함할 수 있다.
절연 물질층(142)은 2차원의 결정질 구조를 갖는 절연 물질을 포함할 수 있다. 이러한 경우, 절연 물질층(142)을 이루는 원소가 수평 방향으로는 공유 결합을 하고 수직 방향으로는 반데르발스(van der Waals) 결합을 함으로써, 절연 물질층(142)은 수직 방향으로 결정질의 원자 수준의 박막이 켜켜이 쌓여 있는 구조를 가질 수 있다. 또한, 절연 물질층(142)은 상대적으로 넓은 밴드 갭 예컨대, 5 내지 6eV의 밴드 갭을 갖는 절연 물질을 포함할 수 있다. 일례로서, 절연 물질층(142)은 육방정계 질화붕소(hexagonal boron nitride, h-BN)를 포함할 수 있다. 이러한 절연 물질층(142) 내에는 내재된 깊은 트랩(deep trap)이 존재할 수 있다.
도펀트(144)는, 자신은 절연 물질층(142) 내에서 이동하지 않으면서(immobile), 절연 물질층(142) 내에 전도성 캐리어의 이동 통로를 제공하는 얕은 트랩(shallow trap)을 생성할 수 있다. 상기 얕은 트랩의 에너지 레벨은, 제1 및 제2 전극층(130, 150) 중 적어도 하나의 일함수보다 크고 절연 물질층(142)의 컨덕션 밴드(conduction band)의 에너지 레벨보다 작을 수 있다. 이와 같은 얕은 트랩 형성을 위하여, 절연 물질층(142) 내에서 전도성 캐리어를 수용할 수 있는 에너지 준위 생성이 가능한 다양한 원소들이 도펀트(144)로 이용될 수 있다. 도펀트(144)는 절연 물질층(142)을 구성하는 원소 중 적어도 하나와 상이한 원자가를 갖는 원소를 포함할 수 있다. 예컨대, 도펀트(144)는 갈륨(Ga), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다.
일례로서, 선택 소자층(140)은 비소(As)가 도핑된 육방정계 질화붕소를 포함할 수 있다.
이상으로 설명한 선택 소자부의 동작을 도 3를 참조하여 설명하면 아래와 같다.
먼저, 선택 소자층(140)이 형성되고 전압이 인가되지 않은 상태에서는 선택 소자층(140)의 깊은 트랩(T1) 내에 전도성 캐리어 예컨대, 전자(e)가 포획된 상태일 수 있다. 깊은 트랩(T1)의 에너지 레벨은 선택 소자층(140)을 형성하는 절연 물질층(142)의 밸런스 밴드(valence band)의 에너지 레벨(Ev)과 유사할 수 있다.
이 상태의 선택 소자층(140)에 제1 및 제2 전극층(130, 150)을 통하여 문턱 전압 이상의 전압이 인가되는 경우, 선택 소자층(140)이 턴온될 수 있다(화살표 좌측 도면 참조). 보다 구체적으로, 선택 소자층(140)에 문턱 전압 이상의 전압이 인가되면 깊은 트랩(T1)의 전도성 캐리어가 열 방출(thermal emission) 또는 터널링(tunneling)에 의해 얕은 트랩(T2)으로 점프할 수 있고, 이 얕은 트랩(T2)을 통하여 전도성 캐리어가 이동함으로써 제1 전극층(130)과 제2 전극층(150) 사이를 연결하는 전도성 경로가 생성될 수 있다.
온 상태의 선택 소자층(140)에 인가되는 전압을 감소시키면 어느 시점에서 선택 소자층(140)이 턴오프될 수 있다(화살표 우측 도면 참조). 선택 소자층(140)에 인가되는 전압이 감소하면 깊은 트랩(T1)에서 얕은 트랩(T2)으로 이동하는 전도성 캐리어의 수가 점차 감소하여, 제1 전극층(130)과 제2 전극층(150) 사이를 연결하는 전도성 경로가 끊어지기 때문이다.
이와 같은 온/오프 동작에 있어서, 본 실시예의 선택 소자층(140)의 이점을 비교예와 비교하여 설명하면 아래와 같다. 참고로, 비교예는, 도펀트로 도핑된 비정질의 절연 물질층 예컨대, 비소(As)가 도핑된 비정질의 실리콘 이산화물(SiO2)을 선택 소자층으로 이용하는 경우에 관한 것이다.
비교예에 있어서, 비정질의 절연 물질층은 랜덤하게 분포하는 많은 댕글링 본드(dangling bond)를 가질 수 있다. 예컨대, 비정질의 절연 물질층의 댕글링 본드 밀도는 약 1019 내지 1020/cm3 범위의 값을 가질 수 있다. 이러한 경우, 선택 소자층의 온/오프 동작시 전도성 캐리어가 댕글링 본드에 의해 트랩 및/또는 디트랩되면서 랜덤한 전신 잡음(telegraph noise)을 생성할 수 있고, 그에 따라 선택 소자층의 문턱 전압 특성이 가변되는 등 신뢰성이 저하될 수 있다.
반면, 본 실시예에 있어서, 선택 소자층(140)으로 이용되는 2차원 결정질의 절연 물질층(142)은 댕글링 본드를 거의 갖지 않거나, 적어도 비정질의 절연 물질층보다 낮은 밀도의 댕글링 본드를 가질 수 있다. 즉, 2차원 결정질의 절연 물질층(142)의 댕글링 밀도는 약 1019/cm3 미만의 값을 가질 수 있다. 따라서, 선택 소자층(140)의 온/오프 동작시 댕글링 본드에 기인한 전도성 캐리어의 트랩 및/또는 디트랩이 감소하여 선택 소자층(140)의 신뢰성이 개선될 수 있다.
한편, 위 선택 소자층(140)은, CVD(Chemical Vapor Deposition) 등의 증착 방식으로 절연 물질층(142)을 형성한 후, 이 절연 물질층(142)으로 도펀트(144)를 이온주입함으로써 형성될 수 있다. 이온주입시, 절연 물질층(142) 내에는 이온주입 손상에 기인한 댕글링 본드가 형성될 수도 있다. 이를 방지하기 위하여, 이온주입시 가속 전압 및 도즈량을 소정 임계값 이하로 낮출 수 있다.
도 4는 본 실시예와 선택 소자층과 비교예의 선택 소자층의 문턱 전압 특성을 보여주는 도면들이다. 본 실시예는, 선택 소자층으로 도펀트가 도핑된 육방정계 질화붕소를 이용하는 경우에 관한 것이다. 반면, 비교예는, 선택 소자층으로 비소(As)가 도핑된 비정질의 실리콘 이산화물(SiO2)을 이용하는 경우에 관한 것이다.
도 4를 참조하면, 본 실시예의 선택 소자층의 문턱 전압 산포(① 곡선 참조)가 비교예의 선택 소자층의 문턱 전압 산포(② 곡선 참조)보다 감소함을 알 수 있다. 이는 본 실시예의 육방정계 질화붕소 내의 댕글링 본드가 비교예의 비정질의 실리콘 이산화물(SiO2)의 댕글링 본드의 개수보다 작기 때문에 댕글링 본드에 기인한 전도성 캐리어의 트랩/디트랩이 감소하기 때문이다.
이와 같이 문턱 전압 산포가 감소하는 경우, 문턱 전압의 제어 범위가 증가하므로 반도체 장치의 설계의 자유도가 증가할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
130: 제1 전극층 140: 선택 소자층
142: 절연 물질층 144: 도펀트
150: 제2 전극층

Claims (8)

  1. 하나 이상의 메모리 셀을 포함하는 반도체 메모리 장치로서,
    상기 메모리 셀은,
    데이터를 저장하는 메모리부; 및
    상기 메모리부와 전기적으로 연결되고, 제1 전극층, 제2 전극층, 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고 절연 물질층에 도펀트가 도핑된 선택 소자층을 포함하는, 선택 소자부를 포함하고,
    상기 절연 물질층은, 2차원 결정질 구조를 갖는
    반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 절연 물질층은, 육방정계 질화 붕소를 포함하는
    반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 도펀트는, 상기 절연 물질층 내에 전도성 캐리어의 이동 통로를 제공하는 얕은 트랩을 생성하는
    반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 얕은 트랩의 에너지 레벨은 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나의 일함수보다 큰
    반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 절연 물질층의 댕글링 본드의 밀도는, 비정질 절연 물질의 댕글링 본드의 밀도보다 작은
    반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 도펀트는, 상기 절연 물질층을 구성하는 원소 중 적어도 하나와 상이한 원자가를 갖는 원소를 포함하는
    반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 도펀트는, 갈륨(Ga), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함하는
    반도체 메모리 장치.
  8. 제1 항에 있어서,
    제1 방향으로 연장하는 복수의 하부 배선; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 상부 배선을 더 포함하고,
    상기 메모리 셀은, 상기 하부 배선과 상기 상부 배선의 교차점마다 상기 하부 배선과 상기 상부 배선 사이에 개재되는
    반도체 메모리 장치.
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