CN116507134A - 半导体存储器件 - Google Patents

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CN116507134A CN202310027557.3A CN202310027557A CN116507134A CN 116507134 A CN116507134 A CN 116507134A CN 202310027557 A CN202310027557 A CN 202310027557A CN 116507134 A CN116507134 A CN 116507134A
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Abstract

本公开涉及半导体存储器件。半导体存储器件可以包括一个或更多个存储单元，以及存储单元中的每一个可以包括：存储部，其用于存储数据；以及选择元件单元，其与存储部电连接并且包括第一电极层、第二电极层和选择元件层，该选择元件层包括掺杂有掺杂剂的绝缘材料层并且被插置在第一电极层和第二电极层之间，其中，绝缘材料层具有二维晶体结构。

Description

半导体存储器件
相关申请的交叉引用
本专利文件要求于2022年1月26日提交的第10-2022-0011531号韩国专利申请的优先权及权益，其通过引用整体并入本文。
技术领域
本专利文件涉及存储电路或存储器件及其在电子器件或电子系统中的应用。
背景技术
电气与电子行业朝向小型化、低功耗、高性能以及多功能化的近期趋势已促使半导体制造商聚焦于高性能、高容量的半导体器件。这样的高性能、高容量的半导体器件的示例包括诸如能够使用根据所施加的电压或电流在不同的电阻状态之间切换的特性来存储数据的存储器件的半导体器件，例如，电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)以及电熔丝(E-fuse)。
发明内容
所公开的技术可以在一些实施例中实施以提供半导体存储器件，该半导体存储器件包括能够通过提高存储单元中的选择元件层的可靠性来提高半导体存储器件的可靠性的存储单元。
在实施例中，半导体存储器件可以包括一个或更多个存储单元，以及存储单元中的每一个可以包括：存储部，其用于存储数据；以及选择元件单元，其与存储部电连接并且包括第一电极层、第二电极层和选择元件层，该选择元件层包括掺杂有掺杂剂的绝缘材料层并且插置在第一电极层和第二电极层之间，其中，绝缘材料层具有二维晶体结构。
在另一个实施例中，半导体存储器件包括一个或更多个存储单元，其中，存储单元中的每一个被构造成存储数据并且包括：第一电极，其设置在衬底上；选择器，其包括掺杂有掺杂剂结构的二维晶体绝缘材料层并且形成在第一电极上，以取决于施加到选择器的电压是在阈值电压之上或之下而展现不同的导电状态，从而选择或去选择用于存储操作的存储单元；以及第二电极，其设置在选择器上，使得第一电极和第二电极连接以向选择器施加电压。
附图说明
图1是示出基于所公开的技术的一些实施例的存储器件的立体图。
图2是示出基于所公开的技术的一些实施例的选择元件单元的剖视图。
图3是示出图2的选择元件单元的操作的能带图。
图4是示出基于所公开的技术的一些实施例而实施的选择元件层和另一个示例选择元件层的阈值电压特性的曲线图。
具体实施方式
在下文中，将参考附图详细描述本公开的多种实施例。
附图不必按比例绘制。在一些实例中，附图中的至少一些结构的比例可能已被夸大以便清楚地示出所述实施例的具体特征。在呈现附图或说明书中多层结构中具有两个或更多个层的特定示例时，所示的这样的层的相对位置关系或布置层的顺序反映了用于所描述的或所示示例的特定实施方式，且不同的相对位置关系或布置层的顺序是可能的。此外，多层结构的所描述的或所示示例可以不反映存在于该特定多层结构中的所有层(例如，在两个所述层之间可以存在一个或更多个额外的层)。
图1是示出基于所公开的技术的一些实施例的存储器件的立体图。
参考图1，基于所公开的技术的一些实施例的存储器件可以包括在第一方向上延伸的多个下导电互连结构11。在一些实施方式中，下导电互连结构11彼此平行地布置。此外，基于所公开的技术的一些实施例的存储器件可以包括在与第一方向交叉的第二方向上延伸的多个上导电互连结构12。在一些实施方式中，上导电互连结构12可以在设置在多个下导电互连结构11之上的情况下彼此平行地布置。基于所公开的技术的一些实施例的存储器件还可以包括存储单元MC，该存储单元MC在下导电互连结构11和上导电互连结构12的交叉处分别插置在下导电互连结构11和上导电互连结构12之间。
存储单元MC可以包括存储部MU和选择元件单元SU。在一些实施方式中，存储部MU被构造成存储数据，以及选择元件单元SU用于控制对存储部MU的访问。作为示例，存储单元MC可以包括堆叠结构，该堆叠结构包括：下电极层13；选择元件层14，其设置在下电极层13之上；中间电极层15，其设置在选择元件层14之上；可变电阻层16，其设置在中间电极层15之上；以及上电极层17，其设置在可变电阻层16之上。在一些实施方式中，下电极层13、选择元件层14以及中间电极层15组成选择元件单元SU，以及中间电极层15、可变电阻层16以及上电极层17组成存储部MU。中间电极层15可以由选择元件单元SU和存储部MU共用。
下电极层13和上电极层17可以位于两个端部，例如，分别位于存储单元MC的底端和顶端，并且可以用于传输存储单元MC的读取操作/写入操作所要求的电压或电流。中间电极层15可以用于将选择元件层14电连接到可变电阻层16，同时将他们彼此物理隔离开。下电极层13、中间电极层15或上电极层17可以由多种导电材料形成，例如，金属(诸如，铂(Pt)、钨(W)、铝(Al)、铜(Cu)、钽(Ta)或钛(Ti))、金属氮化物(诸如，钛氮化物(TiN)或钽氮化物(TaN))或其组合。可替代地，下电极层13、中间电极层15或上电极层17可以包括碳电极。
选择元件层14可以用于防止可能出现在共用下导电互连结构11或上导电互连结构12的存储单元MC之间的泄露电流。为此，选择元件层14可以执行阈值切换。例如，阈值切换指示：当所施加的电压的大小小于预定的阈值时，没有电流或非常小量的电流流过，以及当所施加的电压达到或者大于预定的阈值时电流突然地增加到阈值之上。本文中，阈值可以被称为阈值电压。在一些实施例中，选择元件层14可以包括掺杂有掺杂剂的二维晶体绝缘材料。如将参考图2和图3所讨论的那样，选择元件层14可以包括电极层和电极层之间的选择元件层。
可变电阻层16可以用于在存储单元MC中存储数据。为此，可变电阻层16可以具有根据所施加的电压而在不同的电阻状态之间切换的可变电阻。可变电阻层16可以具有单层结构或多层结构。可变电阻层16可以由能够用于形成RRAM、PRAM、MRAM或FRAM的存储单元结构的材料形成。例如，可变电阻层16可以包括金属氧化物(诸如，钙钛矿基氧化物或过渡金属氧化物)、相变材料(诸如硫族化物基材料)、铁磁材料、铁电材料或其他。
图1示出的存储单元MC中的层是：下电极层13、选择元件层14、中间电极层15、可变电阻层16以及上电极层17，选择元件层14设置在下电极层13之上，中间电极层15设置在选择元件层14之上，可变电阻层16设置在中间电极层15之上，以及上电极层17设置在可变电阻层16之上。然而，在其他实施方式中，存储单元MC中的层可以按照不同的顺序堆叠和/或在图1中示出的至少一个层可以被省略。作为示例，一个或更多个下电极层13、中间电极层15以及上电极层17可以被省略。作为另一个示例，存储单元MC可以包括下电极层13、可变电阻层16、中间电极层15、选择元件层14以及上电极层17，可变电阻层16设置在下电极层13之上，中间电极层15设置在可变电阻层16之上，选择元件层14设置在中间电极层15之上，以及上电极层17设置在选择元件层14之上。在一些实施方式中，一个或更多个额外的层(未示出)可以被增加到存储单元MC中。
上述存储单元MC可以具有与相邻存储单元MC间隔开的柱状。在所公开的技术的一些实施例中，存储单元MC可以具有筒形状。在另一个实施例中，存储单元MC可以具有四边形柱状，该四边形柱状具有在第一方向上与上导电互连结构12的两侧对齐的两侧，以及在第二方向上与下导电互连结构11的两侧对齐的两侧。此外，在所公开的技术的一些实施例中，选择元件层14和可变电阻层16可以被一起图案化，也就是说，使用单个模具，因此它们的侧表面可以彼此对齐。在一些实施方式中，选择元件层14和可变电阻层16可以被分开图案化，并且因此可以具有彼此不对齐的侧表面。
图2是示出基于所公开的技术的一些实施例的选择元件单元的剖视图，以及图3是示出图2的选择元件单元的操作的能带图。
参考图2，基于所公开的技术的一些实施例而实施的选择元件单元可以包括第一电极层130、第二电极层150以及在第一电极层130和第二电极层150之间的选择元件层140。第一电极层130、第二电极层150以及选择元件层140可以分别对应于在图1中示出的下电极层13、中间电极层15以及选择元件层14。
选择元件层140可以包括绝缘材料层142和掺杂在绝缘材料层142中的掺杂剂144。
绝缘材料层142可以包括二维晶体绝缘材料。在一些实施方式中，构成绝缘材料层142的材料可以在水平方向上具有共价键和在垂直方向上具有范德瓦耳斯键，并且因此绝缘材料层142可以具有晶体原子级薄膜在垂直方向上一层堆叠在另一层之上的结构。此外，绝缘材料层142可以包括具有相对宽的带隙(例如，5至6eV的带隙)的绝缘材料。作为示例，绝缘材料层142可以包括六方氮化硼(h-BN)。在一些实施方式中，绝缘材料层142中可以存在固有深陷阱。
掺杂剂144可以包括保持在绝缘材料层142中的不移动的掺杂剂，该不移动的掺杂剂创建浅陷阱以在绝缘材料层142中为导电载流子提供通路。在一些实施方式中，浅陷阱可以具有能级，该能级大于第一电极层130和第二电极层150中的至少一个的功函数以及小于绝缘材料层142的导电带的能级。为了形成这样的浅陷阱，多种元素可以被用作掺杂剂144，只要它们能够生成在绝缘材料层142中容纳导电载流子的能级。掺杂剂144可以包括其化合价与构成绝缘材料层142的元素中的至少一个的化合价不同的元素。例如，掺杂剂144可以包括镓(Ga)、铟(In)、磷(P)、砷(As)、锑(Sb)、锗(Ge)、硅(Si)、碳(C)、钨(W)或其组合。
作为示例，选择元件层140可以包括掺杂有砷(As)的六方氮化硼。
在一些实施方式中，在本专利文件中所讨论的选择元件单元能够如下面将参考图3所讨论的那样操作。
在一些实施方式中，在没有电压被施加到选择元件层140的状态下，导电载流子(诸如电子)可以在选择元件层140的深陷阱T1中被捕获。深陷阱T1的能级可以与形成选择元件层140的绝缘材料层142的价带的能级Ev相似。
当在该状态下等于或大于阈值电压的电压通过第一电极层130和第二电极层150被施加到选择元件层140时，选择元件层140可以被导通(参见图3中的“导通状态”)，由此向与选择元件单元串联连接的对应的存储部MU提供电通路。更具体地，当大于或等于阈值电压的电压被施加到选择元件层140时，深陷阱T1的导电载流子可以通过热发射或隧穿跳跃到浅陷阱T2，以及可以由移动穿过浅陷阱T2的导电载流子创建将第一电极层130连接到第二电极层150的导电路径。
如果在导通状态下施加到选择元件层140的电压减小，选择元件层140可以在某一点关断(参见图3的“关断”状态)。当施加到选择元件层140的电压减小时，从深陷阱T1移动到浅陷阱T2的导电载流子的数量可以逐渐减少，并且因此连接第一电极层130和第二电极层150的导电路径可以被切断，从而阻止到与选择元件单元串联连接的存储部MU的电通路。
在这种通过选择元件单元的导通/关断操作中，选择元件单元实行如下选择机制：选择将要与存储电路连接的其对应的存储部MU(当选择元件处于将要导电的导通状态时)或者去选择将要从存储电路断开的对应的存储部MU(当选择元件处于将要不导电的关断状态时)。相比于其他选择元件层(诸如，包括掺杂有掺杂剂的非晶绝缘材料层的选择元件层，例如，掺杂有砷(As)的非晶二氧化硅(SiO2))，基于所公开的技术的一些实施例而实施的选择元件层140可以具有如下优势。
在这样的由掺杂有掺杂剂的非晶绝缘材料层制成的选择元件层中，该非晶绝缘材料层可以具有许多随机分布的悬空键。例如，非晶绝缘材料层中的悬空键密度可以具有在约1019至1020/cm3的范围内的值。在这种情况下，在选择元件层的导通/关断操作期间，可以由悬空键捕获或去捕获导电载流子，并且因此可以生成随机电报噪声。因此，选择元件层的可靠性可能变差，导致选择元件层的不稳定的阈值电压特性。
另一方面，在所公开的技术的一些实施例中，选择元件层140中包含的二维晶体绝缘材料层142可以不具有或者具有非常少量的悬空键，或者可以具有密度比非晶绝缘材料层的悬空键密度低的悬空键。例如，二维晶体绝缘材料层142的悬空键密度可以具有小于约1019/cm3的值。因此，在选择元件层140的导通/关断操作期间，由于悬空键而导致的捕获或去捕获导电载流子可以减少，并且因此可以提高选择元件层140的可靠性。
在一些实施方式中，可以通过如下形成选择元件层140：执行诸如化学气相沉积(CVD)的沉积方法；形成绝缘材料层142；以及执行将掺杂剂144离子注入到绝缘材料层142。在离子注入期间，由于通过离子注入导致的对于绝缘材料层142的损坏，可以在绝缘材料层142中形成悬空键。为了减少或最小化这样的悬空键，离子注入的加速电压以及剂量可以被降低到预定阈值以下。
图4是示出基于所公开的技术的一些实施例而实施的选择元件层和另一个示例选择元件层的阈值电压特性的曲线图。图4示出了基于所公开的技术的一些实施例的包括掺杂有掺杂剂的六方氮化硼的选择元件层(曲线①)，以及包括掺杂有砷(As)的非晶二氧化硅(SiO2)的另一个示例选择元件层(曲线②)。
参考图4，基于所公开的技术的一些实施例的选择元件层的阈值电压分布(参见曲线①)小于另一个示例选择元件层的阈值电压分布(参见曲线②)。这可能是因为六方氮化硼中的悬空键的数量小于非晶二氧化硅(SiO2)中的悬空键的数量。因此，在一些实施例中，可以减少由于悬空键导致的捕获/去捕获导电载流子。
这样的情况下，当阈值电压分布减少时，阈值电压的可控范围可以增加，使得设计半导体器件的自由度可以增加。
在所公开的技术的一些实施例中，可以通过提高存储单元中的选择元件层的可靠性而提供包括能够提高半导体存储器件的可靠性的存储单元的半导体存储器件。
尽管为了说明性目的已对多种实施例进行了描述，本领域技术人员将显而易见的是，在不脱离以下权利要求中所定义的本教导的精神和范围的情况下可以做出多种改变和修改。

Claims (16)

1.一种半导体存储器件，包括一个或更多个存储单元，所述存储单元中的每一个包括：
存储部，其用于存储数据；以及
选择元件单元，其与所述存储部电连接并包括第一电极层、第二电极层以及选择元件层，所述选择元件层包括掺杂有掺杂剂的绝缘材料层并且被插置在所述第一电极层和所述第二电极层之间，其中，所述绝缘材料层具有二维晶体结构。
2.根据权利要求1所述的半导体存储器件，其中，所述绝缘材料层包括六方氮化硼。
3.根据权利要求1所述的半导体存储器件，其中，所述绝缘材料层包括浅陷阱，所述浅陷阱由所述掺杂剂创建并为导电载流子提供通路。
4.根据权利要求3所述的半导体存储器件，其中，所述浅陷阱的能级大于所述第一电极层和所述第二电极层中的至少一个的功函数。
5.根据权利要求1所述的半导体存储器件，其中，所述选择元件层中的所述绝缘材料层包括悬空键，其中，所述绝缘材料层的所述悬空键的密度小于非晶绝缘材料的悬空键的密度。
6.根据权利要求1所述的半导体存储器件，其中，所述掺杂剂包括化合价与构成所述绝缘材料层的元素中的至少一个元素的化合价不同的元素。
7.根据权利要求1所述的半导体存储器件，其中，所述掺杂剂包括镓Ga、铟In、磷P、砷As、锑Sb、锗Ge、硅Si、碳C、钨W或其组合。
8.根据权利要求1所述的半导体存储器件，还包括：
多个下导电互连结构，其在第一方向上延伸；以及
多个上导电互连结构，其在与所述第一方向交叉的第二方向上延伸，
其中，所述存储单元在所述下导电互连结构和所述上导电互连结构的每一个交叉处插置在所述下导电互连结构和所述上导电互连结构之间。
9.一种半导体存储器件，包括一个或更多个存储单元，其中，所述存储单元中的每一个被构造成存储数据并包括：
第一电极，其设置在衬底上；
选择器，其包括掺杂有掺杂剂结构的二维晶体绝缘材料层，并形成在所述第一电极上，以取决于施加在所述选择器上的电压是在阈值电压之上或之下而展现不同的导电状态，从而选择或去选择用于存储操作的所述存储单元；以及
第二电极，其设置在所述选择器上，使得所述第一电极和所述第二电极连接以向所述选择器施加所述电压。
10.根据权利要求9所述的半导体存储器件，其中，所述绝缘材料层包括六方氮化硼。
11.根据权利要求9所述的半导体存储器件，其中，所述绝缘材料层包括浅陷阱，所述浅陷阱由掺杂剂创建并为导电载流子提供通路。
12.根据权利要求11所述的半导体存储器件，其中，所述浅陷阱的能级大于所述第一电极层和所述第二电极层中的至少一个的功函数。
13.根据权利要求9所述的半导体存储器件，其中，所述掺杂剂包括镓Ga、铟In、磷P、砷As、锑Sb、锗Ge、硅Si、碳C、钨W或其组合。
14.根据权利要求9所述的半导体存储器件，其中，每一个存储单元均包括可变电阻材料，所述可变电阻材料通过改变所述可变电阻材料的电阻而存储数据。
15.根据权利要求9所述的半导体存储器件，其中，每一个存储单元均包括相变材料，所述相变材料通过在非晶态和晶态之间改变所述相变材料的状态来存储数据。
16.根据权利要求9所述的半导体存储器件，其中，每一个存储单元均包括磁性材料，所述磁性材料通过改变所述磁性材料的磁化方向来存储数据。
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