KR20170141508A - 스위치 및 그 제조 방법과, 이를 포함하는 저항성 메모리 셀 및 전자 장치 - Google Patents

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Abstract

스위치는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층의 사이에 개재되고, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 포함하는 선택 소자층을 포함하고, 전류가 흐르면 온 상태를 갖고 전류가 차단되면 오프 상태를 가질 수 있다.

Description

스위치 및 그 제조 방법과, 이를 포함하는 저항성 메모리 셀 및 전자 장치{SWITCH, METHOD FOR FABRICATING THE SAME, RESISTIVE MEMORY CELL AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는 특성이 개선된 스위치 및 그 제조 방법과, 이를 포함하는 저항성 메모리 셀 및 전자 장치를 제공한다.
본 발명의 일 실시예에 따른 스위치는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층의 사이에 개재되고, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 포함하는 선택 소자층을 포함하고, 전류가 흐르면 온 상태를 갖고 전류가 차단되면 오프 상태를 가질 수 있다.
본 발명의 일 실시예에 따른 저항성 메모리 셀은 제1 전극층; 제2 전극층; 제3 전극층; 상기 제1 전극층과 상기 제2 전극층의 사이에 개재된 가변 저항층; 및 상기 제2 전극층과 상기 제3 전극층의 사이에 개재되고, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 포함하는 선택 소자층을 포함하고, 상기 값이 임계 값 미만이면 상기 선택 소자층에 의해 상기 가변 저항층으로 흐르는 전류를 차단하고, 상기 값이 임계값 이상이면 상기 가변 저항층으로 전류를 흘릴 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 데이터를 저장하는 메모리 소자; 및 상기 메모리 소자와 전기적으로 연결되고, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 포함하고, 상기 값이 임계 값 미만이면 상기 메모리 소자로 흐르는 전류를 차단하고 상기 값이 임계값 이상이면 상기 가변 저항층으로 전류를 흘려주어, 상기 메모리 소자로의 액세스를 제어하는 선택 소자를 포함할 수 있다.
본 발명의 일 실시예에 따른 스위치의 제조 방법은 제1 전극층을 형성 하는 단계; 상기 제1 전극층 상에 제2 전극층을 형성하는 단계; 및 상기 제1 전극층과 상기 제2 전극층의 사이에 이온을 주입하여, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 형성하는 단계를 포함할 수 있다.
선택 소자층이 가스 영역을 포함하고, 인가되는 전압 또는 전류의 값에 따라 가스 영역 내에 전류가 흐르거나 차단된다. 따라서, 비선형적 전류-전압 거동을 구현하는 스위칭 소자를 제공할 수 있다. 또한, 오프 전류 (Ioff)를 최소화하여 우수한 온/오프 비(on/off ratio)를 확보 할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 스위치의 구조를 나타낸 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 저항성 메모리 셀의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 저항성 메모리 셀의 구조를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 전자 장치를 나타낸 도면으로, 본 발명의 일 실시예에 따른 스위치 또는 저항성 메모리 셀이 적용된 크로스 포인트 구조의 셀 어레이의 사시도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 스위치, 저항성 메모리 셀 및 전자 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 스위치, 저항성 메모리 셀 및 전자 장치의 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 스위치의 구조를 나타낸 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 스위치(SW)는 인가되는 전압 또는 전류의 값에 따라 온 상태 또는 오프 상태를 갖는 장치이다. 예를 들어, 전압에 따라 제어되는 스위치(SW)의 경우, 인가되는 전압의 값이 문턱 전압 미만이면 오프 상태를 갖고, 문턱 전압 이상이면 온 상태를 갖게 된다. 또한, 스위치(SW)는 가스 영역을 포함하며, 가스 영역 내에 전도성 경로(conductive path)가 생성되면 온 상태를 갖고 전도성 경로가 소멸되면 오프 상태를 갖게 된다.
스위치(SW)는 제1 전극층(11), 선택 소자층(12) 및 제2 전극층(13)을 포함한다. 제1 전극층(11)과 제2 전극층(13)은 상호 이격되어 위치되며, 이들의 사이에 선택 소자층(12)이 개재된다. 여기서, 제1 전극층(11), 선택 소자층(12) 및 제2 전극층(13)은 수직 또는 수평 방향으로 적층될 수 있다.
제1 및 제2 전극층(11, 13)들은 스위치(SW)로 인가되는 전압 또는 전류를 선택 소자층(12)에 전달하기 위한 것으로, 도전성 물질로 형성된다. 제1 및 제2 전극층(11, 13)들은 금속, 금속 질화물, 귀금속 등을 포함할 수 있다. 예를 들어, 제1 및 제2 전극층들(11)은 티타늄(Ti), 티타늄질화물(TiN), 텅스텐(W), 텅스텐질화물(WNx), 탄탈륨(Ta), 탄탈륨질화물(TaN), 알루미늄(Al), 구리(Cu), 은(Ag), 백금(Pt) 또는 이리듐(Ir) 중 어느 하나 또는 이들의 조합을 포함한다.
제1 전극층(11)과 제2 전극층(13)은 동일한 금속을 포함하거나, 이종의 금속을 각각 포함할 수 있다. 일 예로, 제1 전극층(11)이 귀금속을 포함하면 제2 전극층(13)은 귀금속이 아닌 일반적인 금속을 포함한다. 다른 예로, 제2 전극층(13)이 귀금속을 포함하면 제1 전극층(11)은 귀금속이 아닌 일반적은 금속을 포함한다.
선택 소자층(12)은 인가되는 전압 또는 전류의 값이 임계 값 미만이면 전류의 흐름을 실질적으로 차단하고, 상기 값이 임계 값 이상이면 급격히 증가하는 전류를 흘리는 스위칭 특성을 갖는다. 선택 소자층(12)은 스위칭 특성을 갖는 가스 영역을 포함하며, 가스 영역은 제1 전극층(11)과 제2 전극층(13)의 계면에 위치될 수 있다.
스위치(SW)에 인가되는 전압 또는 전류의 값이 임계 값 이상이면, 가스 영역을 통해 전류가 흐르게 된다. 예를 들어, 가스 영역 내에서 다이렉트 터널링(direct tunneling)에 의해 전자들이 이동하거나, 가스 영역 내에 전도성 경로가 생성되어 제1 전극층(11)과 제2 전극층(13) 간에 전류가 흐른다. 따라서, 스위치(SW)가 온 상태가 되며, 이때의 전류를 온 전류(Ion)라 한다. 또한, 스위치(SW)에 인가되는 전압 또는 전류의 값이 임계 값 미만이거나 전압 또는 전류가 인가되지 않으면, 가스 영역 내에서 다이렉트 터널링이 일어나지 않거나, 전도성 경로가 미생성 또는 소멸된다. 즉, 가스 영역을 통해 전류가 흐르지 않고, 가스 영역이 부도체의 특성을 갖게 된다. 따라서, 스위치(SW)가 전류를 차단하는 오프 상태가 되고, 이때의 전류를 오프 전류(Ioff)라 한다.
여기서, 전도성 경로는 도전성 필라멘트일 수 있다. 도전성 필라멘트는 제1 전극층(11)으로부터 가스 영역으로 도전성 이온이 이동하거나, 제2 전극층(13)으로부터 가스 영역으로 도전성 이온이 이동하거나, 제1 및 제2 전극층들(11, 13)로부터 가스 영역으로 도전성 이온이 이동하여 형성될 수 있다. 예를 들어, 제1 전극층(11)이 백금(Pt), 이리듐(Ir) 등의 귀금속을 포함하고 제2 전극층(13)이 티타늄(Ti), 텅스텐(W) 등의 일반적인 금속을 포함하면, 제2 전극층(13)으로터 가스 영역으로 금속 이온이 이동하여 도전성 필라멘트를 형성한다.
한편, 가스 영역은 전류의 흐름을 제어하기에 적절한 두께(T)를 가져야 한다. 예를 들어, 용융점, 확산 농도 등과 같은 제1 및 제2 전극층들(11, 13)의 물질 특성, 스위치(SW)의 크기 등을 고려하여 두께(T)를 결정한다. 예를 들어, 가스 영역은 10 내지 200Å의 두께(T)를 가질 수 있다. 또한, 다이렉트 터널링에 의해 전류가 흐를 경우, 도전성 필라멘트에 의해 전류가 흐르는 경우보다 가스 영역의 두께가 얇을 수 있다.
가스 영역은 제1 전극층(11)과 제2 전극층(13)의 계면에 전체적으로 존재하거나, 부분적으로 존재할 수 있다. 일 예로, 가스 영역은 제1 전극층(11)과 제2 전극층(13)의 계면에 가스층으로 존재할 수 있다. 이러한 경우, 가스층에 의해 제1 전극층(11)과 제2 전극층(13)이 완전히 분리되므로, 오프 상태에서 전류 흐름을 차단할 수 있다. 다른 예로, 가스 영역은 제1 전극층(11)과 제2 전극층(13)의 계면에 부분적으로 형성될 수 있다. 이러한 경우, 가스 영역에 의해 제1 전극층(11)과 제2 전극층(13)의 접촉 면적이 제한된다. 또한, 가스 영역은 기체의 특성 상 오프 전류(Ioff)가 낮기 때문에 오프 상태에서의 전류 흐름을 제한할 수 있다.
전술한 바와 같은 구조에 따르면, 인가되는 전압 또는 전류의 값이 임계 값 이상이면, 가스 영역(12A)을 통해 전류가 흐르게 된다. 예를 들어, 가스 영역 내에서 다이렉트 터널링(direct tunneling)에 의해 전자들이 이동하거나, 가스 영역(12A) 및 절연층(12B) 내에 전도성 경로가 형성되어 전류가 흐른다. 따라서, 스위치(SW)가 온 상태를 갖게 된다. 예를 들어, 가스 영역(12A) 내에 도전성 필라멘트가 형성되고 절연층(12B) 내에 베이컨시 체인이 형성되어 제1 전극층(11)과 제2 전극층(13) 간에 전도성 경로가 생성된다. 제1 및/또는 제2 전극층(11, 13)으로부터 가스 영역으로 도전성 이온이 이동하여 도전성 필라멘트를 형성할 수 있다. 또한, 절연층(12B) 내의 원자가 이동하여 공공(vacancy)이 형성되고, 공공이 연결되어 베이컨시 체인을 형성할 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 스위치(SW)는 선택 소자층(12)이 가스 영역(12A) 및 절연층(12B)을 포함한다. 절연층(12B)은 제1 전극층(11)과 제2 전극층(13)의 사이에 개재되고, 가스 영역(12A)은 절연층(12B)과 제2 전극층(13)의 계면에 위치된다. 예를 들어, 절연층(12B)은 산화물 또는 질화물을 포함하거나, 이들의 조합을 포함할 수 있다.
선택 소자층(12)이 절연층(12B)을 포함하는 경우, 스위치(SW)의 기생 저항을 튜닝할 수 있다. 스위치(SW)에 인가되는 전압이 점차 증가하면, 문턱 전압 이전에는 전류의 흐름이 미미하게 증가하다가 인가되는 전압이 문턱 전압에 도달하면 전류가 급격하게 증가한다. 그런데, 스위치(SW)의 용도, 적용되는 장치 등에 따라, 스위치(SW)의 전류-전압 커브를 조정할 필요가 있다. 따라서, 절연층(12)의 두께를 조절하여 원하는 형태의 전류-전압 커브를 얻을 수 있다. 예를 들어, 절연층(12)의 두께를 증가시켜 저항 값을 증가시키거나, 절연층(12)의 두께를 감소시켜 저항 값을 감소시킬 수 있다.
또한, 제1 전극층(11)과 제2 전극층(13)의 계면에 가스 영역(12A)이 부분적으로 존재하는 경우, 절연층(12B)에 의해 제1 전극층(11)과 제2 전극층(13)이 직접 접하는 것을 방지할 수 있다. 즉, 절연층(12B)에 의해 제1 전극층(11)과 제2 전극층(13)을 완전히 절연시킬 수 있다.
전술한 바와 같은 구조에 따르면, 인가되는 전압 또는 전류의 값이 임계 값 이상이면, 가스 영역(12A) 내에 도전성 필라멘트가 형성되고 절연층(12B) 내에 베이컨시 체인이 형성되어 제1 전극층(11)과 제2 전극층(13) 간에 전도성 경로가 생성된다. 따라서, 스위치(SW)가 온 상태를 갖게 된다. 예를 들어, 제1 및/또는 제2 전극층(11, 13)으로부터 가스 영역으로 도전성 이온이 이동하여 도전성 필라멘트를 형성할 수 있다. 또한, 절연층(12B) 내의 원자가 이동하여 공공(vacancy)이 형성되고, 공공이 연결되어 베이컨시 체인을 형성할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 저항성 메모리 셀의 구조를 나타낸 도면으로, 도 2a는 사시도를 나타내고 도 2b는 도 2a의 A-A' 단면을 나타낸다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 저항성 메모리 셀(MC)은 실제 데이터를 저장하는 메모리 소자(ME) 및 메모리 소자(ME)와 전기적으로 연결되고 메모리 소자(ME)로의 액세스를 제어하는 선택 소자(SE)를 포함한다. 여기서, 선택 소자(SE)는 스위치일 수 있다.
메모리 소자(ME)는 제1 전극층(21), 가변 저항층(22) 및 제2 전극층(23)을 포함할 수 있고, 선택 소자(SE)는 제2 전극층(23), 선택 소자층(24) 및 제3 전극층(25)을 포함할 수 있다. 이러한 경우, 제1 전극층(21)은 하부 전극이고, 제2 전극층(23)은 미들 전극이고, 제3 전극층(25)은 상부 전극일 수 있다. 또한, 메모리 소자(ME)와 선택 소자(SE)가 제2 전극층(23), 예를 들어, 미들 전극을 공유하게 된다. 여기서, 미들 전극은 하부 전극과 상부 전극을 전기적으로 연결시키기 위한 전도성 경로일 수 있다. 이를 통해, 1S1R 구조의 저항성 메모리 셀(MC)을 구현할 수 있다.
참고로, 본 도면에서는 상부에 선택 소자(SE)가 위치되고 하부에 메모리 소자(ME)가 위치된 경우에 대해 도시하였는데, 상부에 메모리 소자(ME)가 위치되고 하부에 선택 소자(SE)가 위치되는 것도 가능하다. 또한, 선택 소자(SE)와 메모리 소자(ME)가 수직으로 적층되거나 수평으로 적층되는 것도 가능하다.
제1 내지 제3 전극층들(21, 23, 25)은 저항성 메모리 셀(MC)에 인가되는 전압 또는 전류를 가변 저항층(22)에 전달하기 위한 것으로, 도전성 물질로 형성된다. 제1 내지 제3 전극층들(21, 23, 25)은 금속, 금속 질화물, 귀금속 등을 포함할 수 있다. 예를 들어, 제1 내지 제3 전극층들(21, 23, 25)은 티타늄(Ti), 티타늄질화물(TiN), 텅스텐(W), 텅스텐질화물(WNx), 탄탈륨(Ta), 탄탈륨질화물(TaN), 알루미늄(Al), 구리(Cu), 은(Ag), 백금(Pt) 또는 이리듐(Ir) 중 어느 하나 또는 이들의 조합을 포함한다. 제2 전극층(23)과 제3 전극층(25)은 동일한 물질로 형성되거나, 상이한 물질로 형성될 수 있다. 예를 들어, 제2 전극층(23)과 제3 전극층(25)은 이종의 금속으로 형성된다.
여기서, 제1 전극층(21)은 제1 방향(I)으로 확장될 수 있고, 제3 전극층(25)은 제1 방향(I)과 교차된 제2 방향(II)으로 확장될 수 있다. 제2 전극층(23)은 제1 방향(I)으로 확장되거나, 제1 전극층(21)과 제3 전극층(25)의 교차점에 위치될 수 있다. 또한, 제1 내지 제3 전극층(21, 23, 25)은 제1 및 제2 방향들(I, II)과 교차된 제3 방향(III)으로 차례로 적층될 수 있다.
가변 저항층(22)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 일 예로, 가변 저항층(22)을 관통하는 전도성 경로가 가변 저항층(22) 내에 생성되면, 가변 저항층(22)이 저저항 상태를 갖게 된다. 또한, 가변 저항층(22) 내의 전도성 경로가 소멸되면 가변 저항층(22)이 고저항 상태를 갖게 된다. 다른 예로, 가변 저항층(22)이 다량의 산소 공공(oxygen vacancy)을 함유하는 금속 산화물을 포함하는 경우, 산소 공공의 거동에 따른 전도성 경로가 가변 저항층(22) 내에서 생성 또는 소멸되어 저항 상태가 변경될 수 있다. 따라서, 가변 저항층(22)이 저항 상태에 따라 데이터를 저장할 수 있다. 예를 들어, 가변 저항층(22)이 고저항 상태를 가지면 데이터 '0'이 저장되고, 가변 저항층(20)이 저저항 상태를 가지면 데이터 '1'이 저장된다. 참고로, 앞서 설명한 방식 외에도, 가변 저항층(22)의 종류나, 막 구조, 동작 특성에 따라 다양한 방식으로 전도성 경로가 형성될 수 있다.
여기서, 가변 저항층(22)은 RRAM(Resistive Random Access Memory), PRAM(P Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 등에 이용되는 다양한 물질을 포함할 수 있다. 예를 들어, 가변 저항층(22)은 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 또한, 가변 저항층(22)은 단일막 구조를 갖거나 다중막 구조를 가질 수 있다.
선택 소자층(24)은 인가되는 전압 또는 전류의 크기가 소정 임계값 미만인 경우 전류 흐름을 실질적으로 차단하다가, 임계값 이상에서 급격히 증가하는 전류를 흘리는 스위칭 특성을 가질 수 있다. 또한, 선택 소자층(24)은 제2 전극층(23)과 제3 전극층(25)의 계면에 위치된 가스 영역을 포함한다.
전술한 바와 같은 구조에 따르면, 선택 소자(SE)가 온 상태에 도달하면 메모리 소자(ME)로 전류가 원활하게 흐르게 된다. 따라서, 저항성 메모리 셀(MC)에 소정의 쓰기 전압 또는 읽기 전압을 인가하여 가변 저항층(22)에 데이터를 입력하거나 가변 저항층(22)에 입력된 데이터를 읽을 수 있다. 이때, 쓰기 전압 또는 읽기 전압은 선택 소자(SE)를 온 상태로 만들기 위한 임계 전압과 동일한 레벨을 갖거나 그보다 높은 레벨을 가질 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 저항성 메모리 셀의 구조를 나타낸 도면으로, 도 3a는 사시도를 나타내고 도 3b는 도 3a의 B-B' 단면을 나타낸다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 저항성 메모리 셀(MC)은 실제 데이터를 저장하는 메모리 소자(ME) 및 메모리 소자(ME)와 전기적으로 연결되고 메모리 소자(ME)로의 액세스를 제어하는 선택 소자(SE)를 포함한다. 여기서, 선택 소자(SE)의 선택 소자층(24)은 가스 영역(24A) 및 절연층(24B)을 포함하고, 가스 영역(24A)은 절연층(24B)과 제3 전극층(25)의 경계에 위치된다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 전자 장치를 나타낸 도면으로, 본 발명의 일 실시예에 따른 스위치 또는 저항성 메모리 셀이 적용된 크로스 포인트 구조의 셀 어레이의 사시도이다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 셀 어레이는 제1 방향(I)으로 평행하게 확장된 제1 배선들(31) 및 제2 방향(II)으로 평행하게 확장된 제2 배선들(32)을 포함한다. 여기서, 제1 배선들(31)은 제1 레벨에 위치되고, 제2 배선들(32)은 제1 레벨과 상이한 제2 레벨에 위치될 수 있다. 예를 들어, 제1 배선들(31)과 제2 배선들(32)은 제3 방향(III)으로 적층된다.
또한, 제1 배선들(31)과 제2 배선들(32)의 교차점에 스위치(SW) 또는 저항성 메모리 셀(MC)이 위치될 수 있다. 스위치(SW) 또는 저항성 메모리 셀(MC)은 제1 배선들(31)과 제2 배선들(32)의 사이에 위치되며, 제1 및 제2 배선들(31, 32)과 전기적으로 연결될 수 있다.
여기서, 스위치(SW)는 앞서 도 1a 및 도 1b를 참조하여 설명한 구조를 가질 수 있고, 저항성 메모리 셀(MC)은 앞서 도 2a 내지 도 3b를 참조하여 설명한 구조를 가질 수 있다. 예를 들어, 저항성 메모리 셀(MC)의 하부 전극층이 제1 배선들(31)과 전기적으로 연결되고, 상부 전극층이 제2 배선들(32)과 전기적으로 연결된다.
도 4b를 참조하면, 본 발명의 일 실시예에 따른 셀 어레이는 제1 방향(I)으로 평행하게 확장된 제1 배선들(31), 제2 방향(II)으로 평행하게 확장된 제2 배선들(32) 및 제1 방향(I)으로 평행하게 확장된 제3 배선들(33)을 포함한다. 여기서, 제1 배선들(31)은 제1 레벨에 위치되고, 제2 배선들(32)은 제2 레벨에 위치되고, 제3 배선들(33)은 제1 및 제2 레벨들과 상이한 제3 레벨에 위치될 수 있다. 예를 들어, 제1 내지 제3 배선들(31~33)은 제3 방향(III)으로 차례로 적층된다.
제1 배선들(31)과 제2 배선들(32)의 교차점에 제1 스위치(SW1) 또는 제1 저항성 메모리 셀(MC1)이 위치될 수 있고, 제2 배선들(32)과 제3 배선들(33)의 교차점에 제2 스위치(SW2) 또는 제2 저항성 메모리 셀(MC2)이 위치될 수 있다. 제1 스위치(SW1) 또는 제1 저항성 메모리 셀(MC1)은 제1 배선들(31)과 제2 배선들(32)의 사이에 위치될 수 있고, 제2 스위치(SW2) 또는 제2 저항성 메모리 셀(MC2)은 제2 배선들(32)과 제3 배선들(33)의 사이에 위치될 수 있다. 제1 스위치(SW1) 또는 제1 저항성 메모리 셀(MC1)은 제1 및 제2 배선들(31, 32)과 전기적으로 연결될 수 있고, 제2 스위치(SW2) 또는 제2 저항성 메모리 셀(MC2)은 제2 및 제3 배선들(22, 23)과 전기적으로 연결될 수 있다.
또한, 제1 스위치(SW1)와 제2 스위치(SW2)는 동일한 구조를 갖거나, 제2 배선(22)을 기준으로 대칭 구조를 가질 수 있다. 마찬가지로, 제1 저항성 메모리 셀(MC1)과 제2 저항성 메모리 셀(MC2)은 동일한 구조를 갖거나, 제2 배선(22)을 기준으로 대칭 구조를 가질 수 있다.
전술한 바와 같은 구조에 따르면, 크로스 포인트 구조의 셀 어레이로 저항성 메모리 셀들(MC)을 적층시킴으로써, 메모리 집적도를 증가시킬 수 있다. 또한, 스위치(SW) 또는 선택 소자(SE)에 의해 전류의 흐름을 제어하므로, 셀 어레이에 포함된 저항성 메모리 셀들(MC)의 누설 전류를 방지할 수 있다.
예를 들어, 셀 어레이에서 선택된 저항성 메모리 셀(MC)에 제1 및 제2 배선들(31, 32)을 통하여 V 값을 갖는 전압을 인가하면, 선택된 저항성 메모리 셀(MC)과 제1 배선(31) 또는 제2 배선(32)을 공유하는 비선택된 메모리 셀에 1/2 V 값을 갖는 전압이 인가된다. 따라서, 비선택된 저항성 메모리 셀(MC)의 누설 전류를 방지하기 위해서는, 스위치(SW) 또는 선택 소자(SE)를 이용하여 1/2 V 값 이하의 전압에서 메모리 소자(ME)로의 전류 흐름을 차단해야 한다. 다시 말해, 오프 전류(Ioff)가 낮고 온 전류(Ion)가 높은 물질을 스위치(SW) 또는 선택 소자(SE)의 선택 소자층으로 이용해야 한다. 본 발명의 일 실시예에 따르면, 가스 영역을 포함하는 선택 소자층으로 이용하므로, 저항성 메모리 셀들(MC)의 누설 전류를 방지할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 스위치, 저항성 메모리 셀 및 전자 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a를 참조하면, 제1 전극층(51), 가변 저항층(52), 제2 전극층(53) 및 제3 전극층(54)을 차례로 형성한다. 예를 들어, 제1 전극층(51), 가변 저항층(52) 및 제2 전극층(53)을 형성한 후, 제1 전극층(51), 가변 저항층(52) 및 제2 전극층(53)을 제1 방향으로 확장된 라인 형태로 1차 패터닝한다. 이어서, 제3 전극층(53)을 형성한 후, 적어도 제3 전극층(53)을 제2 방향으로 확장된 라인 형태로 2차 패터닝한다. 여기서, 제1 방향과 제2 방향은 상호 교차하며, 수직으로 교차할 수 있다.
이때, 2차 패터닝의 식각 깊이에 따라 가변 저항층(52) 및 제2 전극층(53)의 형태를 변경할 수 있다. 일 예로, 2차 패터닝 과정에서 제3 전극층(53)만 식각하는 경우, 제1 전극층(51), 가변 저항층(52) 및 제2 전극층(53)은 제1 방향으로 확장된 라인 형태를 갖고, 제3 전극층은 제2 방향으로 확장된 라인 형태를 갖게 된다. 다른 예로, 2차 패터닝 과정에서 제3 전극층(53), 제2 전극층(53) 및 가변 저항층(52)을 식각하는 경우, 제1 전극층(51)은 제1 방향으로 확장된 라인 형태를 갖고, 제3 전극층(53)은 제2 방향으로 확장된 라인 형태를 갖고, 가변 저항층(52) 및 제2 전극층(53)은 제1 전극층(51)과 제3 전극층(53)의 교차점에 위치된 아일랜드 형태를 갖게 된다.
또한, 제2 전극층(53)과 제3 전극층(54)은 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다. 일 예로, 제2 전극층(53)과 제3 전극층(54)을 동일한 금속막으로 형성하되, 제2 전극층(53)과 제3 전극층(54) 간에 계면에 형성되도록 증착 공정을 나누어 진행할 수 있다. 다른 예로, 제2 전극층(53)과 제3 전극층(54)을 이종의 금속막으로 형성할 수 있다.
도 5b를 참조하면, 제2 전극층(53)과 제3 전극층(54)의 계면에 가스 영역을 형성하기 위한 원소를 주입한다. 예를 들어, 이온 주입 공정을 이용하여, 제2 전극층(53)과 제3 전극층(54)의 계면에 수소 이온, 헬륨 이온 또는 이들의 조합을 고농도로 주입한다. 이때, 제2 전극층(53)과 제3 전극층(54)의 계면에서 주입 농도가 최대치를 갖도록, Rp(projection range)를 조절한다. 예를 들어, 이온 주입 공정의 에너지를 조절하여 Rp 값을 조절할 수 있다. 이를 통해, 제2 전극층(53)과 제3 전극층(54)의 계면에 이온(55)이 쌓이게(pile up) 된다.
일 예로, 제2 전극층(53)과 제3 전극층(54)이 동일한 금속막으로 형성되는 경우, 제2 전극층(53)과 제3 전극층(54) 간의 계면에 결함(defect)이 존재한다. 따라서, 열역학적으로 불안정한 계면의 깁스 프리 에너지(Gibbs free energy)를 낮추도록, 계면에 이온(55)이 집중적으로 쌓이게 된다. 다른 예로, 제2 전극층(53)과 제3 전극층(54)이 이종의 금속막으로 형성되는 경우, 제2 전극층(53)과 제3 전극층(54)의 계면에 결함(defect)이 존재할 뿐만 아니라, 이종 금속 간의 격자 불일치(lattice mismatch)가 존재하게 된다. 따라서, 제2 전극층(53)과 제3 전극층(54)의 계면에 이온(55)이 집중적으로 쌓이게 된다.
도 5c를 참조하면, 제2 전극층(53)과 제3 전극층(54)의 계면에 쌓인 이온들(55)이 결합하여 가스가 형성된다. 이를 통해, 수소 가스, 헬륨 가스 또는 이들을 조합한 혼합 가스가 형성되며, 가스가 채워진 가스 영역(56)이 형성된다.
이때, 이온들 간의 결합을 촉진하기 위해, 열처리 공정을 실시할 수 있다. 예를 들어, 500℃ 이하의 온도에서 PDA(Post Deposition Annealing) 공정을 실시한다. 이로써, 가스 영역을 포함하는 선택 소자층을 형성할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 스위치, 저항성 메모리 셀 및 전자 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a를 참조하면, 제1 전극층(61), 가변 저항층(62), 제2 전극층(63), 절연층(64) 및 제3 전극층(65)을 차례로 형성한다. 여기서, 제1 전극층(61)은 제1 방향으로 확장된 라인 형태를 가질 수 있고, 제3 전극층(65)은 제2 방향으로 확장된 라인 형태를 가질 수 있다. 또한, 가변 저항층(62), 제2 전극층(63) 및 절연층(64)은 제1 방향으로 확장된 라인 형태를 갖거나, 제1 전극층(61)과 제3 전극층(65)의 교차점에 위치된 아일랜드 형태를 가질 수 있다.
도 6b를 참조하면, 절연층(64)과 제3 전극층(65)의 계면에 이온(66)을 주입한다. 절연층(64)과 제3 전극층(65)의 계면에 결함 및 격자 불일치가 존재하므로, 계면에 이온(66)을 집중적으로 쌓을 수 있다.
도 6c를 참조 하면, 절연층(64)과 제3 전극층(65)의 계면에 쌓인 이온들(66)이 결합하여 가스 영역(67)을 형성한다. 이때, 이온들(66)의 결합을 촉진하도록, 열처리 공정을 실시할 수 있다. 이로써, 절연층(64) 및 가스 영역(67)을 포함하는 선택 소자층을 형성할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
11: 제1 전극층 12: 가변 저항층
12A: 가스 영역 12B: 절연층
13: 제2 전극층 21: 제1 전극층
22: 가변 저항층 23: 제2 전극층
24: 선택 소자층 24A: 가스 영역
24B: 절연층 25: 제3 전극층
31: 제1 배선 32: 제2 배선
33: 제3 배선 51: 제1 전극층
52: 가변 저항층 53: 제2 전극층
54: 제3 전극층 55: 이온
56: 가스 영역 61: 제1 전극층
62: 가변 저항층 63: 제2 전극층
64: 절연층 65: 제3 전극층
66: 이온 67: 가스 영역

Claims (23)

  1. 제1 전극층;
    제2 전극층; 및
    상기 제1 전극층과 상기 제2 전극층의 사이에 개재되고, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 포함하는 선택 소자층
    을 포함하고,
    전류가 흐르면 온 상태를 갖고 전류가 차단되면 오프 상태를 갖는
    스위치.
  2. 제1 항에 있어서,
    상기 가스 영역은 상기 제1 전극층과 상기 제2 전극층의 계면에 위치되고,
    상기 값이 임계 값 이상이면, 다이렉트 터널링(direct tunneling)에 의해 상기 가스 영역 내에서 전자들이 이동하여 상기 제1 전극층과 상기 제2 전극층 간에 전류가 흐르고, 상기 온 상태를 갖는
    스위치.
  3. 제1 항에 있어서,
    상기 가스 영역은 상기 제1 전극층과 상기 제2 전극층의 계면에 위치되고,
    상기 값이 임계 값 이상이면, 상기 가스 영역 내에 도전성 이온에 의한 도전성 필라멘트가 형성되어 상기 제1 전극층과 상기 제2 전극층 간에 전도성 경로가 생성되고, 상기 온 상태를 갖는
    스위치.
  4. 제1 항에 있어서,
    상기 가스 영역은 수소 가스 및 헬륨 가스 중 어느 하나 또는 이들의 조합을 포함하는
    스위치.
  5. 제1 항에 있어서,
    상기 가스 영역은 10 내지 200Å의 두께를 갖는
    스위치.
  6. 제1 항에 있어서,
    상기 제1 전극층과 상기 제2 전극층은 이종의 금속을 포함하는
    스위치.
  7. 제1 항에 있어서,
    상기 제1 및 제2 전극층들은 티타늄(Ti), 티타늄질화물(TiN), 텅스텐(W), 텅스텐질화물(WNx), 탄탈륨(Ta), 탄탈륨질화물(TaN), 알루미늄(Al), 구리(Cu), 은(Ag), 백금(Pt) 또는 이리듐(Ir) 중 어느 하나 또는 이들의 조합을 포함하는
    스위치.
  8. 제1 항에 있어서,
    상기 선택 소자층은, 상기 제1 전극층과 상기 제2 전극층의 사이에 개재된 절연층을 포함하고, 상기 가스 영역은 상기 절연층과 상기 제2 전극층의 계면에 위치되며,
    상기 값이 임계 값 이상이면, 다이렉트 터널링(direct tunneling)에 의해 상기 가스 영역 내에서 전자들이 이동하여 상기 제1 전극층과 상기 제2 전극층 간에 전류가 흐르고, 상기 온 상태를 갖는
    스위치.
  9. 제1 항에 있어서,
    상기 선택 소자층은, 상기 제1 전극층과 상기 제2 전극층의 사이에 개재된 절연층을 포함하고, 상기 가스 영역은 상기 절연층과 상기 제2 전극층의 계면에 위치되며,
    상기 값이 임계 값 이상이면, 상기 가스 영역 내에 도전성 이온에 의한 도전성 필라멘트가 형성되고 상기 절연층 내에 베이컨시 체인이 형성되어, 상기 제1 전극층과 상기 제2 전극층 간에 전도성 경로가 생성되고, 상기 온 상태를 갖는
    스위치.
  10. 제1 전극층;
    제2 전극층;
    제3 전극층;
    상기 제1 전극층과 상기 제2 전극층의 사이에 개재된 가변 저항층; 및
    상기 제2 전극층과 상기 제3 전극층의 사이에 개재되고, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 포함하는 선택 소자층
    을 포함하고,
    상기 값이 임계 값 미만이면 상기 선택 소자층에 의해 상기 가변 저항층으로 흐르는 전류를 차단하고, 상기 값이 임계값 이상이면 상기 가변 저항층으로 전류를 흘리는
    저항성 메모리 셀.
  11. 제10 항에 있어서,
    상기 가스 영역은 상기 제2 전극층과 상기 제3 전극층의 계면에 위치되고,
    상기 값이 임계 값 이상이면, 다이렉트 터널링(direct tunneling)에 의해 상기 가스 영역 내에서 전자들이 이동하여 상기 제2 전극층과 상기 제3 전극층 간에 전류가 흐르는
    저항성 메모리 셀.
  12. 제10 항에 있어서,
    상기 가스 영역은 상기 제2 전극층과 상기 제3 전극층의 계면에 위치되고,
    상기 값이 임계 값 이상이면, 상기 가스 영역 내에 도전성 이온에 의한 도전성 필라멘트가 형성되어 상기 제2 전극층과 상기 제3 전극층 간에 전도성 경로가 생성되는
    저항성 메모리 셀.
  13. 제10 항에 있어서,
    상기 선택 소자층은, 상기 제2 전극층과 상기 제3 전극층의 사이에 개재된 절연층을 포함하고, 상기 가스 영역은 상기 절연층과 상기 제3 전극층의 계면에 위치되며,
    상기 값이 임계 값 이상이면, 상기 가스 영역 내에 도전성 이온에 의한 도전성 필라멘트가 형성되고 상기 절연층 내에 베이컨시 체인이 형성되어 상기 제1 전극층과 상기 제2 전극층 간에 전도성 경로가 생성되는
    저항성 메모리 셀.
  14. 제10 항에 있어서,
    상기 가변 저항층은 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 또는 칼코게나이드(chalcogenide)계 물질 중 어느 하나 또는 이들의 조합을 포함하는
    저항성 메모리 셀.
  15. 데이터를 저장하는 메모리 소자; 및
    상기 메모리 소자와 전기적으로 연결되고, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 포함하고, 상기 값이 임계 값 미만이면 상기 메모리 소자로 흐르는 전류를 차단하고 상기 값이 임계값 이상이면 상기 메모리 소자로 전류를 흘려주어, 상기 메모리 소자로의 액세스를 제어하는 선택 소자
    를 포함하는 전자 장치.
  16. 제15항에 있어서,
    제1 방향으로 확장된 제1 배선; 및
    상기 제1 배선의 상부에 위치되고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 배선
    을 더 포함하고,
    상기 메모리 소자 및 상기 선택 소자는 상기 제1 배선과 상기 제2 배선의 교차점에서 상기 제1 배선과 상기 제2 배선의 사이에 위치된
    전자 장치.
  17. 제16 항에 있어서,
    상기 제1 배선과 전기적으로 연결된 하부 전극층, 상기 제2 배선과 전기적으로 연결된 상부 전극층 및 상기 상부 전극층과 상기 하부 전극층의 사이에 위치된 미들 전극층을 더 포함하고,
    상기 메모리 소자와 상기 선택 소자는 상기 미들 전극층을 공유하는
    전자 장치.
  18. 제17 항에 있어서,
    상기 가스 영역은 상기 미들 전극층과 상기 상부 전극층의 계면에 위치된
    전자 장치.
  19. 제17 항에 있어서,
    상기 상부 전극층과 상기 미들 전극층의 사이에 개재된 절연층을 더 포함하고, 상기 가스 영역은 상기 절연층과 상기 상부 전극층의 계면에 위치된
    전자 장치.
  20. 제1 전극층을 형성 하는 단계;
    상기 제1 전극층 상에 제2 전극층을 형성하는 단계; 및
    상기 제1 전극층과 상기 제2 전극층의 사이에 이온을 주입하여, 인가되는 전압 또는 전류의 값에 따라 전류가 흐르거나 차단되는 가스 영역을 형성하는 단계
    를 포함하는 스위치의 제조 방법.
  21. 제20항에 있어서,
    상기 가스 영역을 형성한 후, 열처리하는 단계
    를 더 포함하는 스위치의 제조 방법.
  22. 제20항에 있어서,
    상기 가스 영역을 형성하는 단계는,
    상기 제1 전극층과 상기 제2 전극층의 계면에 존재하는 결함(defects) 또는 격자 부정합(lattice mismatch)에서 이온이 파일업 및 결합하여 상기 가스 영역을 형성하는
    스위치의 제조 방법.
  23. 제20항에 있어서,
    상기 제2 전극층을 형성하기 전, 상기 제1 전극층 상에 절연층을 형성하는 단계를 더 포함하고,
    상기 절연층과 상기 제2 전극층의 계면에 존재하는 결함(defects) 또는 격자 부정합(lattice mismatch)에서 이온이 파일업 및 결합하여 상기 가스 영역을 형성하는
    스위치의 제조 방법.
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