KR20130112607A - 선택 소자, 이를 포함하는 비휘발성 메모리 셀 및 이의 제조방법 - Google Patents
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Abstract
선택 소자, 이를 포함하는 비휘발성 메모리 셀 및 이의 제조방법이 제공된다. 선택 소자는 제1 전극과 제2 전극 사이에 터널링 산화물층 및 금속 클러스터 산화물층을 포함하는 다층의 산화물 적층 구조를 채용하여 비교적 낮은 전압에서도 메모리 셀을 프로그래밍시키기에 충분한 온 전류 밀도와 높은 선택비를 가질 수 있다. 또한, 선택 소자를 포함하는 비휘발성 메모리 셀은 터널링 산화물층과 금속 클러스터 산화물층을 가지는 선택 소자 및 상기 선택 소자에 전기적으로 연결되고, 저항 변화층을 가지는 저항 변화 메모리 소자를 포함하여, 어레이 구조의 구현시, 비선택된 인접 셀의 누설 전류를 억제할 수 있다. 또한, 선택 소자의 제조방법은 금속층을 증착한 후, 열처리하여 금속 클러스터 산화물층의 산소 결함 밀도를 제어할 수 있으며, 터널링 산화물층 내에 금속 클러스터 산화물층에 함유된 금속 클러스터가 도핑되어 형성되는 계면 산화물층이 위치하여 온 전류 밀도가 증가될 수 있다.
Description
본 발명은 선택 소자에 관한 것으로, 보다 상세하게는, 비휘발성 메모리용 선택 소자에 관한 것이다.
비휘발성 메모리 중 하나인 저항 변화 메모리(Resistance random access memory, RRAM)는 간단한 구조, 낮은 소비전력, 높은 집적도, 우수한 확장성 및 빠른 스위칭 속도 등의 이점으로 인해 근래 각광받고 있다. 이중에서도, 양극성 저항 변화 메모리(bipolar RRAM)는 우수한 스위칭 균일성과 메모리 특성을 가져 이에 관한 연구가 활발하게 진행되고 있다.
최근 저항 변화 메모리의 고집적을 구현하기 위해 크로스-포인트 어레이(cross-point array) 구조가 널리 이용되고 있다. 상기 크로스-포인트 어레이 구조는 워드라인과 비트라인이 직교하도록 형성되고, 그 사이에 저항 변화 메모리 셀이 배치되는 구조이다. 그러나, 상기 크로스-포인트 어레이 구조에서는 선택되지 않은 인접 메모리 셀을 통해 누설 전류의 일종인 스니크 패스 전류(sneak path current)가 발생할 수 있다. 상기 스니크 패스 전류는 읽기 동작시 간섭을 일으켜 오독(misreading)을 발생시키며, 전력 소비를 증가시키는 문제점이 있다.
상기 스니크 패스 전류 등과 같은 누설 전류를 억제하기 위한 방안으로, 선택 소자가 연구되었다. 먼저, 상기 선택 소자로서 p-n 접합 다이오드, 쇼트키 다이오드 등 다이오드를 이용하는 방법이 제안되었다[M. J. Lee et al, Adv. Mater. 19, 73 (2007) 등]. 그러나, 상기 다이오드 선택 소자는 역 바이어스 상태에서 상기 다이오드를 흐르는 전류가 현저하게 낮아, 양극성 저항 변화 메모리에서는 선택 소자로 사용할 수 없는 문제점이 있다.
또한, 선택 소자로서 산화물 단층으로 이루어진 Ni/TiO2/Ni 구조가 제안되었다[J. H. Shin et al, App. physics 109, 033712 (2011)]. 그러나, 상기 단층 산화물 선택 소자는 약 105 A/cm2의 낮은 온(on) 전류 밀도를 가져, 저항 변화 메모리를 프로그래밍시키기 어려운 문제점이 있다.
본 발명이 해결하고자 하는 일 과제는 터널링 산화물층 및 금속 클러스터 산화물층을 포함하는 다층의 산화물 적층 구조를 채용하여 비교적 낮은 전압에서도 메모리를 프로그래밍시키기에 충분한 온 전류 밀도와 높은 선택비를 가지는 선택 소자를 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 비휘발성 메모리용 선택 소자를 제공한다. 상기 선택 소자는 제1 전극; 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 개재되는 터널링 산화물층; 및 상기 터널링 산화물층과 상기 제1 전극 사이, 및 상기 터널링 산화물층과 상기 제2 전극 사이 중 적어도 어느 하나에 배치되는 금속 클러스터 산화물층을 포함하되, 상기 터널링 산화물층은 절연성 산화물층과, 상기 금속 클러스터 산화물층에 함유된 금속이 도핑되어 상기 금속 클러스터 산화물층과 접하도록 형성되는 계면 산화물층을 포함한다.
상기 계면 산화물층은 상기 터널링 산화물층에 함유된 금속과 다른 원자가전자를 가지는 금속이 도핑된 산화물층일 수 있다.
상기 절연성 산화물층이 가지는 일함수는 상기 금속 클러스터 산화물층이 가지는 일함수보다 크거나, 상기 금속 클러스터 산화물층이 가지는 일함수와 동일할 수 있다.
또한, 상기 과제를 이루기 위하여 본 발명의 일 측면은 단위 메모리 셀을 제공한다. 상기 단위 메모리 셀은 터널링 산화물층과 금속 클러스터 산화물층을 가지는 선택 소자; 및 상기 선택 소자에 전기적으로 연결되고, 저항 변화층을 가지는 저항 변화 메모리 소자를 포함한다.
상기 선택 소자는 상기 금속 클러스터 산화물층 상에 반응성 금속 전극을 더 포함할 수 있으며, 상기 반응성 금속 전극은 전기음성도가 1.0 내지 1.5 eV인 금속을 함유할 수 있다.
상기 저항 변화층은 상기 금속 클러스터 산화물층과 상기 반응성 전극이 접하는 계면에 형성될 수 있다.
또한, 상기 과제를 이루기 위하여 본 발명의 일 측면은 비휘발성 메모리용 선택 소자의 제조방법을 제공한다. 상기 선택 소자의 제조방법은 제1 전극을 형성하는 단계; 상기 제1 전극 상에 터널링 산화물층을 형성하는 단계; 상기 터널링 산화물층 상에 제2 전극을 형성하는 단계; 및 상기 제1 전극과 상기 터널링 산화물층의 사이 및 상기 터널링 산화물층과 상기 제2 전극의 사이 중 적어도 어느 하나에 금속 클러스터 산화물층을 형성하는 단계를 포함한다.
상기 터널링 산화물층은 원자층 증착법(ALD)을 이용하여 형성할 수 있으며, 상기 금속 클러스터 산화물층은 금속층을 증착한 후, 상기 금속층을 산화시켜 형성할 수 있다.
본 발명의 비휘발성 메모리용 선택 소자에 따르면, 터널링 산화물층 내에 위치하며, 금속 클러스터 산화물층에 함유된 금속이 도핑되어 상기 금속 클러스터 산화물층과 접하도록 형성되는 계면 산화물층을 포함하여 약 2V의 비교적 낮은 전압에서도 약 107 A/cm2 이상의 높은 온 전류 밀도를 가진다. 또한, 금속 클러스터 산화물층은 내부 저항의 역할을 수행하여 소자의 내구성이 향상될 수 있다.
나아가, 본 발명의 비휘발성 메모리용 선택 소자는 약 104 이상의 높은 선택비를 가지므로, 상기 선택 소자에 전기적으로 연결된 저항 변화 메모리 소자를 포함하는 단위 메모리 셀을 집적하여 메모리 어레이를 구현하는 경우, 비선택된 인접 메모리 셀에서 흐르는 스니크 패스 전류를 감소시켜 고집적을 달성할 수 있다.
또한, 본 발명의 비휘발성 메모리용 선택 소자의 제조방법에 따르면, 원자층 증착법을 이용하여 우수한 절연 특성을 가지는 터널링 산화물층을 형성할 수 있으며, 금속층을 증착한 후, 이를 열처리하여 금속 클러스터 산화물층의 산소 결함 밀도를 제어할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류-전압(I-V) 특성 커브이다.
도 3a 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전도 메커니즘을 나타낸 개략도이다.
도 4a 내지 4e는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 제조 방법을 나타낸 공정도들이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 TEM 이미지이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 계면 산화물층의 XPS 스펙트라를 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류 밀도와 선택비를 나타낸 전류-전압(I-V) 특성 커브이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류에 따른 누적 확률을 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 펄스 사이클에 따른 전류를 나타낸 그래프이다.
도 10은 본 발명의 일 실시예에 따른 단위 메모리 셀을 나타낸 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 단위 메모리 셀을 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 단위 메모리 셀을 포함하는 저항 변화 메모리 어레이의 읽기 동작을 설명하기 위한 개략도이다.
도 13은 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 전류-전압 특성 커브이다.
도 14는 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 전류에 따른 누적 확률을 나타낸 그래프이다.
도 15는 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 리텐션 특성을 나타낸 그래프이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류-전압(I-V) 특성 커브이다.
도 3a 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전도 메커니즘을 나타낸 개략도이다.
도 4a 내지 4e는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 제조 방법을 나타낸 공정도들이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 TEM 이미지이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 계면 산화물층의 XPS 스펙트라를 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류 밀도와 선택비를 나타낸 전류-전압(I-V) 특성 커브이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류에 따른 누적 확률을 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 펄스 사이클에 따른 전류를 나타낸 그래프이다.
도 10은 본 발명의 일 실시예에 따른 단위 메모리 셀을 나타낸 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 단위 메모리 셀을 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 단위 메모리 셀을 포함하는 저항 변화 메모리 어레이의 읽기 동작을 설명하기 위한 개략도이다.
도 13은 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 전류-전압 특성 커브이다.
도 14는 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 전류에 따른 누적 확률을 나타낸 그래프이다.
도 15는 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 리텐션 특성을 나타낸 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자를 나타낸단면도이다.
도 1을 참조하면, 제1 전극(10), 제1 금속 클러스터 산화물층(20), 터널링 산화물층(30), 제2 금속 클러스터 산화물층(40) 및 제2 전극(50)이 순차 적층된다.
상기 제1 전극(10)은 금속을 함유할 수 있다. 상기 금속은 Pt, Ag, Cu, Au, Al, Sm, Ti, W 또는 이들의 합금일 수 있다.
제1 금속 클러스터 산화물층(20)은 상기 제1 전극(10) 상에 배치될 수 있다. 상기 제1 금속 클러스터 산화물층(20)은 금속 산화물층이되, 금속 클러스터를 함유할 수 있다. 이 때, 상기 제1 금속 클러스터 산화물층(20)은 화학양론을 만족하지 않는 조성을 가질 수 있다. 즉, 상기 제1 금속 클러스터 산화물층(20)은 비화학양론층일 수 있다.
상기 제1 금속 클러스터 산화물층(20)은 높은 산소 결함 밀도를 가진다. 따라서, 상기 제1 금속 클러스터 산화물층(20)은 산소에 비해 금속이 상대적으로 풍부하여, 상기 터널링 산화물층(30)으로 금속 이온을 공급할 수 있다.
또한, 상기 제1 금속 클러스터 산화물층(20) 내부에는 금속 클러스터가 임의 분산되어 존재할 수 있다. 따라서, 상기 제1 금속 클러스터 산화물층(20)은 내부 저항으로서의 역할을 수행할 수 있다. 즉, 제1 금속 클러스터 산화물층(20)은 선택 소자의 내부에서 저항으로 작용하여 셀프 컴플라이언스(self-compliance) 전류 이상의 전류가 흐르는 것을 방지할 수 있다. 이로써 소자의 내구성이 향상될 수 있다.
상기 제1 금속 클러스터 산화물층(20)은 예컨대, TaOx, TiOx 또는 HfOx(0.1≤X≤1)를 함유할 수 있다.
터널링 산화물층(30)은 상기 제1 금속 클러스터 산화물층(20) 상에 배치될 수 있다. 상기 터널링 산화물층(30)은 제 계면 산화물층(30a), 절연성 산화물층(30b) 및 제2 계면 산화물층(30b)을 포함할 수 있다.
상기 터널링 산화물층(30)은 금속 산화물을 함유할 수 있다. 예컨대, 상기 금속 산화물은 TiO2, Al2O3 또는 HfO2일 수 있다.
상기 제1 계면 산화물층(30a)은 상기 터널링 산화물층(30) 내에 상기 제1 금속 클러스터 산화물층(20)에 함유된 금속이 도핑되어 형성될 수 있다. 이 때, 상기 제1 계면 산화물층(30a)은 상기 제1 금속 클러스터 산화물층(20)과 접하도록 형성될 수 있다.
일 예로, 상기 제1 계면 산화물층(30a)은 상기 제1 금속 클러스터 산화물층(20)에 상대적으로 풍부하게 함유되어 있는 금속 이온이 상기 터널링 산화물층(30)으로 공급되어 형성될 수 있다. 상기 제1 금속 클러스터 산화물층(20)의 금속 이온은 상기 터널링 산화물층(30)의 금속 이온의 자리를 대체할 수 있다. 이 때, 상기 제1 금속 클러스터 산화물층(20)의 금속 이온은 상기 터널링 산화물층(30)의 금속 이온의 자리를 대체할 수 있는 이온 크기를 가질 수 있다.
주기율표상에서 상기 터널링 산화물층(30)에 함유된 금속이 속하는 족(group)과 상기 제1 금속 클러스터 산화물층(20)에 함유된 금속이 속하는 족은 서로 인접할 수 있다. 일 예로, 상기 터널링 산화물층(30)에 함유된 금속이 3족 원소인 경우, 상기 제1 금속 클러스터 산화물층(20)에 함유되는 금속은 2족 또는 4족의 원소 중에서 선택될 수 있다.
또한, 상기 제1 금속 클러스터 산화물층(20)의 금속 이온은 상기 터널링 산화물층(30)의 금속 이온과 다른 원자가전자를 가질 수 있다. 일 예로, 상기 제1 금속 클러스터 산화물층(20)의 금속 이온은 상기 터널링 산화물층(30)의 금속 이온보다 큰 원자가전자를 가질 수 있다. 따라서, 상기 제1 계면 산화물층(30a)은 상기 제1 금속 클러스터 산화물층(20)의 금속 이온이 상기 터널링 산화물층(30)의 금속 이온의 자리를 대체하여 전자가 생성될 수 있다. 그 결과, 상기 제1 계면 산화물층(30a)은 n형 반도체층일 수 있다. 이와는 반대로, 상기 제1 금속 클러스터 산화물층(20)의 금속 이온은 상기 터널링 산화물층(30)의 금속 이온보다 작은 원자가전자를 가질 수 있다. 이 경우, 상기 제1 계면 산화물층(30a)은 p형 반도체층일 수 있다.
상술한 바와 같이, 상기 제1 계면 산화물층(30a)은 터널링 산화물층(30)의 금속과 다른 원자가전자를 가진 금속이 도핑된 산화물층일 수 있다.
상기 절연성 산화물층(30b)은 화학양론을 만족하는 조성을 가질 수 있다. 즉, 상기 절연성 산화물층(30b)은 산소 결함 밀도가 매우 낮은 화학양론층일 수 있다. 따라서, 높은 절연성을 가질 수 있다.
상기 절연성 산화물층(30b)은 일정한 전압 이상에서 전자가 F-N 터널링될 수 있도록 10nm 이하의 두께를 가질 수 있다.
상기 절연성 산화물층(30b)의 두께는 상기 제1 계면 산화물층(30a)의 두께가 증가될수록 감소될 수 있다. 즉, 상기 절연성 산화물층(30b)의 두께는, 형성되는 상기 제1 계면 산화물층(30a)의 두께에 따라 결정될 수 있다. 이 때, 상기 절연성 산화물층(30b)의 두께가 일정 두께 이하로 감소되는 경우, 전자의 F-N 터널링이 일어나 온 전류 밀도가 증가할 수 있다.
상기 제1 계면 산화물층(30a)은 상기 절연성 산화물층(30b)과 접하도록 형성되므로, 상기 절연 산화물층(30b)의 에너지 밴드를 휘게 할 수 있다. 따라서, 일정 전압 이상의 전압을 인가하는 경우, 전자의 F-N 터널링이 일어나 온 전류 밀도가 증가될 수 있다.
제2 금속 클러스터 산화물층(40)은 상기 터널링 산화물층(30) 상에 배치될 수 있다. 또한, 제2 계면 산화물층(30c)은 상기 터널링 산화물층(30) 내에 상기 제2 금속 클러스터 산화물층(40)에 함유된 금속이 도핑되어 형성될 수 있다.
상기 제2 금속 클러스터 산화물층(40)은 상술한 제1 금속 클러스터 산화물층(20)과 동일하고, 상기 제2 계면 산화물층(30c)은 상술한 제1 계면 산화물층(30a)과 동일하므로, 이에 관한 자세한 설명을 생략하기로 한다.
제2 전극(50)은 상기 제2 금속 클러스터 산화물층(40) 상에 배치될 수 있다. 상기 제2 전극(50)은 상술한 제1 전극(10)과 동일하므로, 이에 관한 자세한 설명을 생략하기로 한다.
도 1에서는 터널링 산화물층(30)과 제1 전극(10) 사이, 및 터널링 산화물층(30)과 제2 전극(40) 사이에 금속 클러스터 산화물층(20, 40)이 배치되는 것을 도시하였으나, 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류-전압(I-V) 특성 커브이다.
도 2를 참조하면, 제1 전극과 제2 전극의 사이에 터널링 산화물층만이 개재된 구조(제1 전극/터널링 산화물층/제2 전극)는, 약 0.7V에서의 턴-온(turn-on)시 터널링 산화물층이 높은 절연성을 가지므로 온 전류가 매우 낮은 반면, 온(on) 전류와 오프(off) 전류의 비로 정의될 수 있는 선택비는 비교적 우수한 것을 확인할 수 있다.
제1 전극과 제2 전극의 사이에 금속 클러스터 산화물층만이 개재된 구조(제1 전극/금속 클러스터 산화물층/제2 전극)는, 약 0.7V에서의 턴-온시의 온 전류가 큰 반면, 선택비가 매우 낮은 것을 확인할 수 있다.
본 발명의 선택 소자의 경우, 약 0.7V에서의 턴-온시의 온 전류가 크고, 턴-온 이후 매우 가파른 전류의 증가를 나타내어 높은 선택비를 가지는 것을 확인할 수 있다.
또한, -1.4 V ∼ 1.1V을 벗어나는 전압 구간에서, 본 발명의 선택 소자의 전류는 포화됨을 확인할 수 있다. 이는 금속 클러스터 산화물층이 선택 소자의 내부에서 저항으로 작용하기 때문인 것으로 풀이된다. 이로써, 선택 소자의 브레이크 다운이 방지되어, 내구성이 향상될 수 있다.
도 3a 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전도 메커니즘을 나타낸 개략도이다.
도 2 및 도 3a를 참조하면, 인가되는 전압이 터널링 전압(VT)보다 작은 경우(Va＜VT), 예컨대, 인가되는 전압(Va)이 0.7V보다 작은 경우에는 제1 전극(10)에 비교적 약한 전계가 걸린다. 따라서, 전자들이 가지는 에너지로 절연성 산화물층(30b)이 가지는 에너지 장벽을 극복하는 것이 어려우므로, 전류 흐름이 낮다. 그 결과, 상기 전압 범위에서 누설 전류가 억제될 수 있다.
도 2 및 도 3b를 참조하면, 인가되는 전압이 터널링 전압보다 큰 경우(Va＞VT), 예컨대, 인가되는 전압(Va)이 0.7V보다 큰 경우에는, 상기 제1 계면 산화물층(30a)이 n형 반도체층이므로, 상기 제1 계면 산화물층(30a)의 전도대에 축적된 전자는 절연성 산화물층(30b)의 에너지 밴드를 크게 휘어지게 한다. 따라서, 전자가 상기 터널링 산화물층(30)을 통과하는 F-N 터널링이 일어나 소자는 턴-온되고, 비교적 큰 터널링 전류의 증가를 나타낼 수 있다.
이 때, 제1 및 제2 금속 클러스터 산화물층(20, 40)은 내부 저항으로 작용하여, 일정 전압, 예컨대, -1.4 V ∼ 1.1V을 벗어나는 전압 구간에서 셀프 컴플라이언스(self-compliance) 전류 이상의 전류가 흐르는 것을 방지할 수 있다. 따라서, 선택 소자의 브레이크 다운이 방지될 수 있다. 상기 셀프 컴플라이언스 전류값은 필요에 따라 다양하게 변화될 수 있다.
또한, 상기 절연성 산화물층(30b)의 일함수는 상기 제1 및 제2 금속 클러스터 산화물층(20, 40)의 일함수와 동일하거나, 이보다 큰 것이 바람직하다. 이 경우, 상기 절연성 산화물층(30b)의 포텐셜 배리어(potential barrier)가 낮아지므로 터널링 전압이 감소되거나, 또는 터널링 전류가 증가될 수 있다.
도 4a 내지 4e는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 제조 방법을 나타낸 공정도들이다.
도 4a를 참조하면, 제1 전극(10)을 형성한다. 일 예로, 상기 제1 전극(10)은 금속을 증착하여 형성할 수 있다. 상기 금속은 Pt, Ag, Cu, Au, Al, Sm, Ti, W 또는 이들의 합금일 수 있다. 또한, 상기 증착은 스퍼터링(sputtering), 펄스 레이저 증착법(pulsed laser deposition), 증발법(thermal evaporation) 등을 이용할 수 있다.
도 4b를 참조하면, 제1 전극(10) 상에 제1 금속 클러스터 산화물층(20)을 형성한다. 일 예로, 제1 금속 클러스터 산화물층(20)은 금속을 증착한 후, 퍼니스(furnace)에서 열처리하여 형성할 수 있다. 상기 금속은 Ta, Ti 또는 Hf일 수 있으며, 상기 열처리를 통해 산화될 수 있다. 상기 열처리 공정의 온도, 시간 등의 공정 조건을 조절하여 상기 제1 금속 클러스터 산화물층(20)의 산소 결함을 제어할 수 있다.
도 4c를 참조하면, 제1 금속 클러스터 산화물층(20) 상에 터널링 산화물층(30)을 형성한다. 일 예로, 상기 터널링 산화물층(30)은 TiO2, Al2O3 또는 HfO2를 함유할 수 있다. 상기 터널링 산화물층(30)은 산소 결함의 생성을 최대로 줄이고, 높은 절연 특성을 유지하기 위해 컨포멀하게 증착되는 것이 바람직하다.
예컨대, 상기 증착은 화학적 기상 증착법(chemical vapor deposition), 원자층 증착법(atomic layer deposition) 또는 분자선 에피택시 증착법(molecular beam epitaxy) 등을 이용할 수 있다.
도 4d를 참조하면, 터널링 산화물층(30) 상에 제2 금속 클러스터 산화물층(40)을 형성한다.
상기 제2 금속 클러스터 산화물층(40)은 상술한 제1 금속 클러스터 산화물층(20)과 동일하므로, 자세한 설명을 생략하기로 한다.
상기 터널링 산화물층(30) 내에 상기 제1 금속 클러스터 산화물층(20)에 함유된 금속이 도핑되어 제1 계면 산화물층(30a)이 형성될 수 있다. 일 예로, 상기 제1 계면 산화물층(30a)은 상기 제1 금속 클러스터 산화물층(20)에 상대적으로 풍부하게 함유되어 있는 금속 이온이 상기 터널링 산화물층(30)으로 공급되어, 자연적으로 형성될 수 있다.
이 때, 상기 제1 계면 산화물층(30a)의 두께는, 상기 제1 금속 클러스터 산화물층(20)이 함유하는 금속 이온의 상기 터널링 산화물층(30)의 금속 이온 대체 정도에 따라 변화될 수 있다. 또한, 상기 제1 계면 산화물층(30a)은 상기 터널링 산화물층(30) 내에 형성되므로, 상기 제1 계면 산화물층(20)이 형성되는 두께만큼 절연성 산화물층(30b)의 두께가 감소될 수 있다.
이와 마찬가지로, 상기 터널링 산화물층(30) 내에 상기 제2 금속 클러스터 산화물층(40)에 함유된 금속이 도핑되어 제2 계면 산화물층(30c)이 형성될 수 있다. 상기 제2 계면 산화물층(30c)은 상술한 제1 계면 산화물층(30a)과 동일하므로, 자세한 설명을 생략하기로 한다.
도 4e를 참조하면, 제2 금속 클러스터 산화물층(40) 상에 제2 전극(50)을 형성한다. 상기 제2 전극(50)은 상술한 제1 전극(10)과 동일하므로, 자세한 설명을 생략하기로 한다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
실험예
제1 전극으로 Pt를 증착하고, 상기 Pt 상에 층간절연막으로 SiO2를 증착한 후, 리소그래피를 이용하여 30a0nm의 비아홀을 형성하였다. 상기 비아홀 내에 Ta를 스퍼터링하여 증착하고, 300℃에서 열 어닐링하여 TaOx(X=0.25)층을 형성하였다. 상기 TaOx(X=0.25)층 상에 원자층 증착법을 이용하여 150℃에서 TiO2층을 형성하였다. 상기 TiO2층 상에 Ta를 스퍼터링하여 증착하고, 300℃에서 열 어닐링하여 TaOx(X=0.25)층을 형성하였다. 이후, 제2 전극으로 Pt를 증착하였다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 TEM 이미지이다.
도 5를 참조하면, 양 측에 SiO2가 형성된 비아홀 내부에 소자가 형성되어 있음을 확인할 수 있다. 상기 소자는 Pt/TaOx(X=0.25)/TiO2/TaOx(X=0.25)/Pt의 적층구조를 가지며, 10nm의 TaOx층 사이에 4nm의 TiO2층이 개재된 것을 확인할 수 있다.
이 때, TiO2층 내에는, TaOx에서 공급된 Ta5 + 이온이 Ti4 + 이온의 자리를 대체하여 산소 결함을 갖는 TiO2층이 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 계면 산화물층의 XPS 스펙트라를 나타내는 그래프이다.
도 6을 참조하면, TiO2층에서 Ti 피크 이외에도 Ta 피크가 검출된 것으로 보아, TaOx층과 TiO2층의 계면에서 Ta5+이온의 일부가 TiO2층에 공급된 것을 알 수 있다. 주기율표 상에서 Ta 금속(원자 반경 : 146 pm)은 Ti 금속(원자 반경: 140 pm)과 인접한 족에 위치하여, 상기 TiO2층에 쉽게 도핑될 수 있다. 따라서 상기 TiO2층 내부에서, TaOx층에 접하도록 Ta 금속이 도핑된 TiO2층이 형성되며, 이로 인하여 절연성을 가지는 TiO2층의 두께가 감소될 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류 밀도와 선택비를 나타낸 전류-전압(I-V) 특성 커브이다. 이 때, 읽기 전압(Vread)은 1.5V, 1/2 읽기 전압(1/2Vread)은 0.75V이다.
도 7을 참조하면, 읽기 전압(Vread)과 1/2 읽기 전압(1/2Vread)에서 약 104의 선택비를 가진다. 최대 온 전류 밀도는 1.8V에서 107 A/cm2, 2.5V에서 3.2×107 A/cm2를 나타낸다. 일 예로, 10nm×10nm 소자를 제조하는 경우, 흐르는 전류는 10μA이며, 이는 저항 변화 메모리의 셋/리셋 동작에 충분한 전류량일 수 있다. 이를 통해 높은 선택비와, 메모리를 프로그래밍시키기에 충분한 온 전류 밀도를 가지는 것을 확인할 수 있다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 전류에 따른 누적 확률을 나타내는 그래프이다. 이 때, 읽기 전압(Vread)은 1.4V, 1/2 읽기 전압(1/2Vread)은 0.7V이다.
도 8을 참조하면, 1000회의 DC 측정 동안 읽기 전압(Vread)과 1/2 읽기 전압(1/2Vread)에서의 전류의 누적 확률 라인이 거의 일정한 것을 확인할 수 있다. 즉, 특정한 전압을 반복적으로 인가하는 경우에도 측정되는 전류값에 거의 변화가 없음을 확인할 수 있다. 이를 통해 우수한 전류-전압 균일성을 가져, 신뢰성 있는 소자 특성을 나타냄을 알 수 있다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리용 선택 소자의 펄스 사이클에 따른 전류를 도시하는 그래프이다. 이 때, 펄스 읽기 전압(Vp ’Vread)은 각각 1.4V, -1.8V, 1/2 펄스 읽기 전압(1/2Vp ’1/2Vread)은 각각 0.7, -0.9V이다.
도 9를 참조하면, 100ns 간격으로 펄스를 공급하는 경우, 1010의 사이클 동안에도 전류값에 거의 변화가 없음을 확인할 수 있다. 이를 통해 우수한 펄스 내구성을 가져, 신뢰성 있는 소자 특성을 나타냄을 알 수 있다.
도 10은 본 발명의 일 실시예에 따른 단위 메모리 셀을 나타낸 단면도이다.
도 10을 참조하면, 제1 전극(10), 제1 금속 클러스터 산화물층(20), 제1 계면 산화물층(30a), 절연성 산화물층(30b), 제2 계면 산화물층(30c), 제2 금속 클러스터 산화물층(40) 및 제2 전극(50)은 도 1과 같으므로, 자세한 설명을 생략하기로 한다.
상기 저항 변화층(60)은 상기 제2 전극(50) 상에 배치된다. 따라서, 상기 제2 전극(50)은 중간 전극(middle electrode)으로서의 역할을 수행할 수 있다.
상기 저항 변화층(60)은 인가되는 전압에 따라 그 내부에 전도성 필라멘트 경로가 생성 또는 소멸되어 저항 상태가 변화하는 층일 수 있다. 상기 저항 변화층(60)은 2원계 금속산화물막 또는 페로브스카이트막일 수 있다. 상기 2원계 금속산화물막은 TiO2, NiO, HfO2, SiO2, ZrO2, Al2O3, Y2O3, Ta2O5 또는 Nb2O5일 수 있으며, 페로브스카이트막은 SrTiO3, Nb가 도핑된 SrTiO3, Cr이 도핑된 SrTiO3, BaTiO3, LaMnO3, SrMnO3 또는 PrTiO3일 수 있다. 또한 Pr1 - xCaxMnO3(0≤x≤1), La1 -xCaxMnO3(0≤x≤1)을 포함할 수 있다. 그러나, 이에 한정되는 것은 아니며, 통상적으로 저항 변화 메모리 소자의 저항 변화층으로 이용되는 물질을 사용할 수 있다.
상기 제3 전극(70)은 Pt, Au, Al, Cu, Ti, W 또는 이들의 합금, 및 TiN 또는 WN를 포함하는 질화물 중에서 적어도 하나 선택될 수 있다. 그러나, 이에 한정되는 것은 아니며, 통상적으로 저항 변화 메모리 소자의 전극으로 이용되는 물질을 사용할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 단위 메모리 셀을 나타낸 단면도이다.
도 11을 참조하면, 제1 전극(10), 제1 금속 클러스터 산화물층(20), 제1 계면 산화물층(30a), 절연성 산화물층(30b), 제2 계면 산화물층(30c) 및 제2 금속 클러스터 산화물층(40)은 도 1과 같으므로, 자세한 설명을 생략하기로 한다.
제2 전극(50)은 상기 제2 금속 클러스터 산화물층(40) 상에 배치된다. 상기 제2 전극(50)은 반응성 금속 전극일 수 있다. 상기 제2 전극(50)은 산소와의 반응성이 우수한 전극일 수 있다. 이를 통해 상기 제2 전극(50)은 소자에 인가되는 전압에 따라 산화되어 반응성 금속 산화물을 형성할 수 있으며, 상기 반응성 금속 산화물은 반응성 금속으로 다시 환원될 수 있다.
상기 제2 전극(50)은 전기음성도가 1.0 내지 1.5 eV인 금속을 함유할 수 있다. 예컨대, 상기 제2 전극(50)은 희토류 금속을 함유할 수 있다. 상기 희토류 금속은 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu로 이루어지는 군으로부터 선택될 수 있다.
저항 변화층(60)은 상기 금속 클러스터 산화물층(40)과 상기 제2 전극(50)이 접하는 계면에 형성될 수 있다. 상기 저항 변화층(60)은 반응성 금속 산화물층일 수 있다.
일 예로, 상기 제1 전극(10)에 기준전압을 인가하고 제2 전극(50)에 양의 전압을 인가하는 경우, 상기 제2 금속 클러스터 산화물층(40)의 산소 이온(O2 -)이 상기 제2 전극(50)으로 이동한다. 이에 따라, 상기 제2 전극(50)이 상기 제2 금속 클러스터 산화물층(40)과 접한 계면에서 산화되어 반응성 금속 산화물층이 형성될 수 있다. 따라서, 단위 메모리 셀은 고저항 상태를 가질 수 있다.
반면, 제1 전극(10)에 기준전압을 인가하고 제2 전극(50)에 음의 전압을 인가하는 경우, 산소 이온(O2 -)은 상기 제2 전극(50)이 상기 제2 금속 클러스터 산화물층(40)과 접한 계면으로부터 상기 제2 금속 클러스터 산화물층(40)으로 이동한다. 따라서, 반응성 금속 산화물층은 다시 환원되고, 단위 메모리 셀은 저저항 상태를 가질 수 있다.
즉, 상기 제2 전극(50)이 반응성 금속 전극인 경우, 상기 단위 메모리 셀은 별도의 저항 변화층을 배치하지 않고도, 인가되는 전압에 따라 선택 소자의 기능과 저항 변화 메모리 소자의 기능을 동시에 수행할 수 있다.
도 12는 본 발명의 일 실시예에 따른 단위 메모리 셀을 포함하는 저항 변화 메모리 어레이의 읽기 동작을 설명하기 위한 개략도이다.
도 12를 참조하면, 워드 라인들(Word lines) 중 선택된 워드 라인에 1/2 읽기 전압(1/2 Vread)을 인가하고, 선택되지 않은 워드 라인에 그라운드 전압(GND)을 인가한다. 또한, 비트 라인들(Bit lines) 중 선택된 비트 라인에 -1/2 읽기 전압(-1/2 Vread)을 인가하고, 선택되지 않은 비트 라인에 그라운드 전압(GND)을 인가한다.
그 결과, 선택된 워드 라인과 선택된 비트 라인 사이의 단위 메모리 셀에는 읽기 전압(Vread)이 인가되어, 상기 선택된 워드 라인에는, 상기 단위 메모리 셀에 저장된 데이터에 해당하는 전류가 흐른다.
반면, 선택된 워드 라인과 선택되지 않은 비트 라인들 사이의 단위 메모리 셀, 및 선택된 비트 라인과 선택되지 않은 워드 라인들 사이의 단위 메모리 셀에는 ±1/2 읽기 전압(±1/2 Vread)이 인가된다. 또한, 상기 단위 메모리 셀을 제외한 나머지 단위 메모리 셀에는 전압이 인가되지 않는다.
이 때, 선택된 비트 라인의 전류를 센싱하면, 상기 읽기 전압(Vread)이 인가된 단위 메모리 셀에 저장된 데이터를 읽을 수 있다.
도 13은 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 전류-전압 특성 커브이다. 이 때, 읽기 전압(Vread)은 1.4V, 1/2 읽기 전압(1/2Vread)은 0.7V이다.
도 14는 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 전류에 따른 누적 확률을 나타낸 그래프이다. 이 때, 읽기 전압(Vread)은 1.4V, 1/2 읽기 전압(1/2Vread)은 0.7V이다. 이 때, 읽기 전압(Vread)은 LRS에서 -1.4V, HRS에서 1.4V, 1/2 읽기 전압(1/2Vread)은 0.7V이다.
도 15는 본 발명의 일 실시예에 따른 단위 메모리 셀(1S1R)의 리텐션 특성을 나타낸 그래프이다.
도 13 내지 도 15에서 사용된 저항 변화 메모리 소자는 Pt 하부 전극 상에 Cu 금속이 도핑된 HfO2 박막을 저항 변화층으로 증착한 후, W 상부 전극을 증착하여 형성하였다.
도 12 및 도 13을 참조하면, 선택 소자를 포함하는 단위 메모리 셀(1S1R)과, 선택 소자를 포함하지 않은 저항 변화 메모리(RRAM only)를 비교한 결과, 단위 메모리 셀의 경우, -0.7V ∼ 0.7V의 낮은 전압 영역에서 낮은 전류 흐름을 나타낸다. 따라서, 상기 전압 영역에서 누설 전류가 억제될 수 있다.
한편, 선택 소자를 포함하지 않은 저항 변화 메모리의 경우, 1/2 읽기 전압(1/2Vread)에서 저저항 상태의 전류(ILRS ( RRAM ))는 1.6mA인 반면, 선택 소자를 포함하는 단위 메모리 셀의 경우, 1/2 읽기 전압(1/2Vread)에서 저저항 상태의 전류(ILRS(1 S1R ))는 37nA이다.
따라서, 본 발명의 단위 메모리 셀로 도 13과 같은 저항 변화 메모리 어레이를 구성하는 경우, 저항 변화 메모리만으로 구성된 저항 변화 메모리 어레이에 비해 ±1/2 읽기 전압(±1/2 Vread)이 인가되는 단위 메모리 셀에서 약 1/(3×104) 배 이하로 누설 전류가 감소됨을 확인할 수 있다.
도 14를 참조하면, 고저항 상태(HRS) 및 저저항 상태(LRS)에서의 읽기 전압(Vread)에서의 전류의 누적 확률 라인과, 1/2 읽기 전압(1/2Vread)에서 전류의 누적 확률 라인이 거의 일정한 것을 확인할 수 있다. 즉, 특정한 전압을 반복적으로 인가하는 경우에도 측정되는 전류값에 거의 변화가 없다. 이를 통해 우수한 저항 스위칭 특성을 나타냄을 알 수 있다.
도 15를 참조하면, 85℃에서 104 초 동안 전류값이 거의 일정한 것으로 보아, 우수한 리텐션 특성을 나타냄을 알 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 제1 전극 20: 제1 금속 클러스터 산화물층
30: 터널링 산화물층 30a, 30c: 제1, 제2 계면 산화물층
30b: 절연성 산화물층 40: 제2 금속 클러스터 산화물층
50: 제2 전극 60: 저항 변화층
70: 제3 전극
30: 터널링 산화물층 30a, 30c: 제1, 제2 계면 산화물층
30b: 절연성 산화물층 40: 제2 금속 클러스터 산화물층
50: 제2 전극 60: 저항 변화층
70: 제3 전극
Claims (14)
- 제1 전극;
제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 개재되는 터널링 산화물층; 및
상기 터널링 산화물층과 상기 제1 전극 사이, 및 상기 터널링 산화물층과 상기 제2 전극 사이 중 적어도 어느 하나에 배치되는 금속 클러스터 산화물층을 포함하되,
상기 터널링 산화물층은 절연성 산화물층과, 상기 금속 클러스터 산화물층에 함유된 금속이 도핑되어 상기 금속 클러스터 산화물층과 접하도록 형성되는 계면 산화물층을 포함하는 선택 소자. - 제1항에 있어서,
상기 계면 산화물층은 상기 터널링 산화물층에 함유된 금속과 다른 원자가전자를 가진 금속이 도핑된 산화물층인 선택 소자. - 제1항에 있어서,
상기 절연성 산화물층이 가지는 일함수는 상기 금속 클러스터 산화물층이 가지는 일함수보다 크거나, 상기 금속 클러스터 산화물층이 가지는 일함수와 동일한 선택 소자. - 제1항에 있어서,
상기 터널링 산화물층은 TiO2, Al2O3 또는 HfO2를 함유하는 층인 선택 소자. - 제1항에 있어서,
상기 금속 클러스터 산화물층은 TaOx, TiOx 또는 HfOx(0.1≤X≤1)를 함유하는 층인 선택 소자. - 제1항에 있어서,
상기 터널링 산화물층은 TiO2를 함유하는 층이고, 상기 금속 클러스터 산화물층은 TaOx(0.1≤X≤1)를 함유하는 층인 선택 소자. - 제1항에 있어서,
상기 터널링 산화물층과 상기 제1 전극 사이에 배치되는 제1 금속 클러스터 산화물층; 및
상기 터널링 산화물층과 상기 제2 전극 사이에 배치되는 제2 금속 클러스터 산화물층을 포함하는 선택 소자. - 터널링 산화물층과 금속 클러스터 산화물층을 가지는 선택 소자; 및
상기 선택 소자에 전기적으로 연결되고, 저항 변화층을 가지는 저항 변화 메모리 소자를 포함하는 단위 메모리 셀. - 제8항에 있어서,
상기 선택 소자는 상기 금속 클러스터 산화물층 상에 반응성 금속 전극을 더 포함하는 단위 메모리 셀. - 제9항에 있어서,
상기 반응성 금속 전극은 전기음성도가 1.0 내지 1.5 eV인 금속을 함유하는 단위 메모리 셀. - 제9항에 있어서,
상기 저항 변화층은 상기 금속 클러스터 산화물층과 상기 반응성 금속 전극이 접하는 계면에 형성되는 단위 메모리 셀. - 제1 전극을 형성하는 단계;
상기 제1 전극 상에 터널링 산화물층을 형성하는 단계;
상기 터널링 산화물층 상에 제2 전극을 형성하는 단계; 및
상기 제1 전극과 상기 터널링 산화물층의 사이 및 상기 터널링 산화물층과 상기 제2 전극의 사이 중 적어도 어느 하나에 금속 클러스터 산화물층을 형성하는 단계를 포함하는 선택 소자의 제조방법. - 제12항에 있어서,
상기 터널링 산화물층은 원자층 증착법(ALD)을 이용하여 형성하는 선택 소자의 제조방법. - 제12항에 있어서,
상기 금속 클러스터 산화물층은 금속층을 증착한 후, 상기 금속층을 산화시켜 형성하는 선택 소자의 제조방법.
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