TWI443820B

TWI443820B - 二極體記憶體

Info

Publication number: TWI443820B
Application number: TW99134973A
Authority: TW
Inventors: Kuo Pin Chang; Hang Ting Lue
Original assignee: Macronix Int Co Ltd
Priority date: 2010-05-06
Filing date: 2010-10-13
Publication date: 2014-07-01
Also published as: TW201140819A

Description

二極體記憶體

本發明是有關於一種二極體記憶體裝置。

二氧化矽抗熔絲記憶體常常被設計為一次編程(one-time program,OTP)。在一記憶體陣列中，需要一外加的二極體或選取電晶體以存取一特定的記憶胞。相似地，在記憶體陣列中，電阻式隨機存取記憶體(resistive random-access memory)通常需要一外加的二極體或選取電晶體以存取一特定的記憶胞，以及擋下對未選取記憶胞之存取。

雖然此類的外加存取裝置依然是必需的，以從一記憶胞陣列中選取一特定記憶胞，然而此類的外加存取裝置限制了記憶體裝置的可微縮性，並且增加了製造上的複雜度。

本發明之一實施例係一二極體記憶體裝置，有一中間物結構位於p端點和n端點之間。此中間物結構係為存取節點，並且，此同步(in-situ)形成的二極體係為絕緣裝置。此絕緣裝置阻擋對未被選取之二極體記憶體裝置之存取。此中間物結構的一個例子是二氧化矽(SiO2)，藉由擊穿(punch through)閘極氧化層(例如一金氧半電容)，SiO2顯示出卓越的記憶體切換特性。不同於電晶體，此裝置在基板中係為單極性。其他的中間物結構包括金屬氧化材料、高介電常數(high-k)材料、氮化矽、以及氮氧化矽，所有改變化學計量以及電阻型之材料，皆可用以形成電阻型裝置。

不同於抗熔絲記憶體，二極體記憶體裝置不需要外加絕緣物以及存取裝置，例如一外加二極體或外加電晶體。因此，此二極體係為一0T-1R裝置(無電晶體，單一電阻)。

本發明另一實施例係為二極體記憶體裝置之陣列，例如是在一積體電路上。

本發明另一實施例係為操作此二極體記憶體裝置之方法，例如是讀取、設置(set)、或重置(reset)操作。

本發明另一實施例係為操作二極體記憶體裝置之陣列之方法，例如對一被選取的二極體記憶體裝置或複數個被選取的二極體記憶體裝置寫入位址，接著執行讀取、設置、或重置操作。

本發明另一實施例係製造一二極體記憶體裝置或二極體記憶體裝置之陣列，例如是在正常的記憶體操作(像是重置和設置操作)之前執行起始崩潰(initial breakdown)操作。

本發明技術之一方面係為具有一交叉點(cross-point)陣列以及控制電路之一積體電路裝置。

此交叉點陣列包括複數個位元線和複數個字元線。此些位元線和字元線的複數個交叉處包括二極體記憶替裝置。此二極體記憶體裝置包括一二極體以及一記憶體元件。

此二極體包括一第一端點和一第二端點，第一端點係和此些位元線中之一位元線電性耦合，第二端點係和此些字元線中之一字元線電性耦合。此記憶體元件係位於此二極體之第一端點和第二端點之間。此記憶體元件係可雙向地切換於一第一記憶態和一第二記憶態之間。

此二極體記憶體裝置之複數個二極體可減少電流通過此些位元線和字元線交叉處中未被選取之交叉處。

控制電路係和交叉點陣列耦合。控制電路施以偏壓排列(bias arrangement)至此些位元線和字元線交叉處中之一被選取的交叉處，以雙向地切換位於此被選取的交叉處的二極體記憶體裝置之記憶體元件。

本發明之一實施例，第一端點係為於一摻雜井區中，並且第二端點係為字元線之部分。在一實施例中，摻雜井區具有一第一摻雜態和一第一濃度，並且二極體記憶體裝置更包括一摻雜區，此摻雜區係位於井區中，且具有第一摻雜態。此摻雜區係位於記憶體元件之下，並且具有小於第一濃度之一第二濃度。在一實施例中，此輕通道摻雜係用以表現二極體之高開關比(ON/OFF ratio)，並且其摻雜深度(implanted depth)可幫助RESET操作(RESET operation)。通道摻雜深度係遠離於矽表面(例如1200埃之深度)。具有高阻值(未摻雜或是非常輕微之摻雜)的接近表面之矽係為矽熔融之區域(在本發明之案例中，矽材料是用於開關切換)；接著氧原子很快地形成環繞層並且輕易地擴散至熔融矽中，並於冷卻後形成二氧化矽。

在一實施例中，記憶體元件包括氧化矽。

在一實施例中，記憶體元件包括一第一氧化矽層、位於第一氧化矽層上之一氮化矽層、以及位於氮化矽層上之一第二氧化矽層。例如是一SONOS裝置。

在一實施例中，二極體元件包括一金屬氧化物、氮化矽、氮氧化矽、可編程電阻材料、以及介電常數大於氧化矽介電常數之一材料中的任意一者。

在一實施例中，二極體記憶體裝置更包括至少一者：(i)位於第一端點和記憶體元件之間的一上緩衝層；以及(ii)位於第二端點和記憶體元件之間的一下緩衝層。

在一實施例中，控制電路施以具有一第一組電性(electrical characteristic)之一第一順向偏壓排列至被選取的交叉處，以將被選取的交叉處的二極體記憶體裝置的記憶體元件從第一記憶態切換至第二記憶態。並且，控制電路施以具有一第二組電性之一第二順向偏壓排列至被選取的交叉處，以將被選取的交叉處的二極體記憶體裝置的記憶體元件從第二記憶態切換至第一記憶態。

在一實施例中，控制電路藉由誘發介電崩潰誘發磊晶(dielectric breakdown induced epitaxy)以將被選取的交叉處的二極體記憶體裝置的記憶體元件從第一記憶態切換至第二記憶態。以及，控制電路藉由誘發焦耳熱效應(Joule heating)以將被選取的交叉處的二極體記憶體裝置的記憶體元件從第二記憶態切換至第一記憶態。

在一實施例中，第一記憶態係對應於具有一第一二極體電流電壓特性之二極體記憶體裝置，以及第二記憶態係對應於具有一第二二極體電流電壓特性之二極體記憶體裝置。此第一二極體電流電壓特性和第二二極體電流電壓特性具有不同的順向特性。舉例來說，理想因子(ideality factor)n係變動的。串聯電阻R_S 也是可變動的。

在一實施例中，此記憶體元件係可切換於至少四個記憶態之間，此四個記憶態包括第一記憶態以及第二記憶態。

本發明技術之一方面係為操作一積體電路之方法，包括步驟：施以偏壓排列至位元線和字元線之交叉處中的被選取的交叉處，以雙向地切換位於被選取的交叉處之一二極體記憶體裝置之一記憶體元件，其中二極體記憶體裝置包括一二極體，二極體包括一第一端點、一第二端點、以及一記憶體元件。第一端點係和複數個位元線中之一位元線電性耦合，第二端點係和複數個字元線中之一字元線電性耦合，記憶體元間係位於二極體之第一端點和第二端點之間。藉由位於未被選取的交叉處的二極體記憶體裝置之二極體，通過此些位元線和字元線之交叉處之位被選取的交叉處的電流係減少的。

一實施例更包括：在二極體記憶體裝置的正常操作之前，施以一起始偏壓排列至二極體記憶體裝置，使記憶體元件從一未使用態改變至記憶態中之一記憶態。

一實施例更包括：在二極體記憶體裝置的正常操作之前，施以一起始偏壓排列至二極體記憶體裝置，使記憶體元件從具有一非二極體電流電壓特性之一未使用態改變至具有一二極體電流電壓特性之記憶態中之一記憶態。

在一實施例中，所述之施以偏壓排列包括：施以具有一第一組電性之一第一順向偏壓排列至被選取的交叉處，以將位於被選取的交叉處的二極體記憶體裝置之記憶體元件從一第一記憶態切換至一第二記憶態；以及施以具有一第二組電性之一第二順向偏壓排列至被選取的交叉處，已將位於被選取的交叉處的二極體記憶體裝置之記憶體元件從第二記憶態切換至第一記憶態。

在一實施例中，所述的施以偏壓排列包括：藉由誘發記憶體元件之介電崩潰誘發磊晶，以將位於被選取的交叉處的二極體記憶體裝置之記憶體元件從一第一記憶態切換至一第二記憶態，以及藉由誘發記憶體元件之焦耳熱效應，以將位於被選取的交叉處的二極體記憶體裝置之記憶體元件從第二記憶態切換至第一記憶態。

在一實施例中，第一記憶態係對應於具有一第一二極體電流電壓特性之二極體記憶體裝置，以及第二記憶態係對應於具有一第二二極體電流電壓特性之二極體記憶體裝置，其中第一二極體電流電壓特性以及第二二極體電流電壓特性具有不同的順向特性。

在一實施例中，所述的施以偏壓排列係將記憶體元件切換於具有不同二極體電流電壓特性的記憶態之間。

在一實施例中，所述的施以偏壓排列係將記憶體元件切換於至少四個記憶態之間。

本發明技術之一方面係具有一二極體記憶體裝置和控制電路之一積體電路裝置。

二極體記憶體裝置包括一二極體以及一記憶體元件。二極體包括一第一端點和一第二端點。記憶體源間係位於二極體之第一端點和第二端點之間。二極體元件係雙向地切換於一第一記憶態和一第二記憶態之間。

在一些實施例中，第一端點係位於具有一第一濃度之一第一摻雜態之一井區中，在此井區中之一摻雜區具有該第一摻雜態，並且具有小於該第一濃度之一第二濃度。

在其他實施例中，二極體記憶體裝置之二極體回應跨在對應一未被選取的二極體記憶體裝置之二極體記憶體裝置上之一偏壓排列，減少電流通過二極體記憶體裝置。

控制電路係和二極體記憶體裝置耦合。控制電路施以偏壓排列至二極體記憶體裝置，以雙向地切換二極體記憶體裝置之記憶體元件。

其他實施例皆在此被揭露。

此處的設置、重置、以及崩潰等術語指的是執行於二極體記憶體上之操作，以及因相同稱謂之操作所產生的二極體記憶體狀態；於內文中的這些特定使用係明確的。

第1圖係具有一中間氧化物結構之一二極體記憶體裝置圖。

此結構類似於一般的金氧半場效電晶體(MOSFET)，然而此處之結構沒有源極/汲極接面。厚度為1.2 nm的超薄熱閘極氧化層係設置於N+多晶矽閘極以及P-基板之間。於閘極施加脈衝，並量測閘極電流。在形成之脈衝(第1次設置操作(1st SET operation))破壞閘極氧化層後，係形成N+/P-接面。一負閘極電壓(-VG)係對應於順向讀取並且允許一用來讀取和編程之大電流。

N+閘極之摻雜大約為8×10²⁰ cm^-3 。厚度為1200A的P通道摻雜大約為7×10¹⁷ cm^-3 。接近表面的輕摻雜有助於重置/設置操作。

將記憶體元件設置於二極體內部(在本發明案例中，二氧化矽係為一儲存節點)之記憶體具有一或多個優點：FEOL製程不需要新的材料和製程步驟；自形成的選擇裝置(self-formed selecting device)；在切斷閘極氧化層後N+/P-二極體係自動形成的；4F2 0T1R的ReRAM裝置之成本非常低；和CMOS製程相同之微縮能力。

相反的，將記憶體元件和二極體作串聯設置而非設置於二極體內部之其他記憶體具有一或多個缺點，此種結構類似於目前的RRAM、PCM裝置。這是因為在切換材料的限制(其材料無法在FEOL或MEOL時被製造)，故額外的二極體或電晶體無法和開關材料同步地製造；製程成本係大幅地增加；以及製程上係更加地複雜。

第2圖繪示於第1圖之二極體記憶體裝置上操作軟性崩潰、硬性崩潰、重置、以及設置操作圖。

對於初始(fresh)MOS二極體，100 ns脈衝之負Vg係逐漸地增加，直至-6V時出現軟性崩潰(SBD)，接著在-9V時出現硬性崩潰(HBD)。在硬性崩潰後係形成N+/P接面。有趣的是，當Vg超過-12V至-13V時，閘極電流減少，並且閘極電阻增加(“重置(RESET)”狀態)。在起始形成步驟之後，藉由交替施以-7V(SET操作)脈衝以及-13V(RESET操作)脈衝，電阻磁滯現象係為可重複。因此，MOS二極體執行了一記憶體切換之特性。記憶體係藉由改變閘極電流以及閘極電阻切換，而不是藉由電荷儲存切換。

第3A-3D圖係為第1圖的二極體記憶體裝置之不同狀態之I-V特性曲線圖。理想二極體因子n亦被萃取出來。

因為是N型閘極，一負閘極電壓(-VG)係對應於順向讀取，以及允許一大電流用以讀取和編程。

一初始MOS二極體(第3B圖)具有可忽略的閘極電流，並且證明了此時的狀態類似於一電阻。在1st HBD或SET操作(形成)後(第3D圖)，當逆向電流保持在低值時，順向電流是增加的，因而提供了一一般PN二極體的大開關比(ON/OFF ratio)(>8個等級)。此大的比例可支援在一交叉點記憶體陣列中不需具有外加選取裝置(例如是一二極體或電晶體)的“自我選取”(self-selected)二極體操作。因為此二極體係同步形成的，故不需去製造一分離的絕緣裝置，此對一低成本交叉點記憶體陣列來說很理想。

RESET操作(第3C圖)大幅地降低了順向電流，因此此方式可允許接近3個等級大小的偵測極限。一不具中間閘極氧化層的純PN二極體(第3A圖)係被製造和量測以用來作比較。第3D圖指出SET狀態讀取電流接近PN二極體，並且萃取出的理想因子(n)也是互相接近(~1.3到1.4)。RESET和SET二狀態都顯示了二極體矯正特性，使得在二極體記憶體裝置的交叉點陣列中，是不需要分離的存取/絕緣裝置的。

一交叉點陣列的範例是一類NAND(NAND-like)陣列。交叉點陣列的另一範例是具有X-Y定址記憶體(addressed memory)之二維陣列。高密度記憶體包括具有一4F² 面積之二極體記憶體裝置，其中F係為最小特徵尺寸。另一實施例包括交叉點記憶體之多堆疊陣列。

第4圖係為第1圖之二極體記憶體裝置之週期圖。

此二極體記憶體裝置係可切換幾乎一百個單極週期。此記憶胞係微縮至L=0.13 um以及W=0.02um。

第5圖係為第1圖之二極體記憶體裝置之讀取擾動耐受力(read disturb immunity)圖。

第6圖係為第1圖之二極體記憶體裝置之高溫保存(high temperature retention)圖。

在超過1000小時150度烘烤後，二態都是穩定的。

第7圖係為使用脈衝IV技術的第1圖之二極體記憶體裝置之不同態之暫態電流圖。

使用100 ns之一編程寬度。RESET操作電流係遠大於SET操作電流。裝置尺寸係為L/W=0.2 um/0.2 um。

第8圖係為PN二極體裝置(無中間氧化層)之IV曲線圖。

不同尺寸之PN二極體(無中間氧化層)在施加(stress)高電壓施加後具有永久傷害(線路開路(stuck open))，失去開關特性。

第9A圖係為由負閘極偏壓的一硬性崩潰後的二極體記憶體裝置照片圖。

本實施例係有一n+多晶矽閘極，此HBD顯示出強電壓極性相依性，並且係發生於施加-Vg。來自N+閘極的多晶矽在HBD操作後，穿破薄穿隧氧化層。此現象即所謂的“介電崩潰誘發磊晶”(DBIE)。

在另一具有一p+多晶矽閘極以及n本體之實施例中，HBD發生於施加+Vg。而在另一具有一蕭特基(Schottky)閘極之實施例中，極性是取決於蕭特基勢障係傾向相似於p+多晶矽閘極或是n+多晶矽閘極。其中，蕭特基勢障係由具有內建電壓以及蕭特基勢障之蕭特基金屬的功函數和費米能階(其可比作半導體之功函數、費米能階、電子親和力、導電帶、以及價帶)決定。

第9B圖係為在閘極施加一正電壓後之二極體記憶體裝置照片圖。無HBD發生。

第10A圖係為在重置操作後二極體記憶體裝置之照片圖。

RESET操作之編程電流引起一些局部性的加熱，此加熱導致一厚SiO2層以及底下一多晶矽層的分隔。

第10B圖係為在重置操作後二極體記憶體裝置之接觸區之照片圖。

在RESET操作後的TEM圖顯示出高編程電流在矽表面引發嚴重的破壞。接近表面的部分結晶矽係轉換為SiO2以及多晶矽。然而接觸區係為正常的。

第10C圖係為在設置操作後二極體記憶體裝置之接觸區之照片圖。

SET操作在氧化層中引發矽絲。

第10D圖係為在設置態100次週期後二極體記憶體裝置的接觸區之照片圖。

第11A-11F圖繪示了在不同態下之二極體記憶體裝置圖。

SBD操作於多晶矽閘極以及基板之間產生滲透路徑。一滲透路徑觸發硬性崩潰，並且接著電流誘發出DBIE。在HBD之後，(RESET操作)更增加的偏壓在接近矽絲處誘發焦耳熱效應(Joule heating)。焦耳熱效應主導RESET操作。最終，區域溫度接近矽熔點(Tcri,1685K)。來自於附近層的氧離子可輕易地漂移至熔融矽，並且在電流關閉且溫度冷卻後形成SiO2。因此，在RESET操作後，可在基板處觀察到SiO2和部分多晶矽。氧化層很可能是一漏電的富矽氧化層，使得RESET態之順向電流極高於初始態。

SET操作係類似於第一(形成)HBD，並且相較於RESET操作，SET操作有著更低的焦耳熱效應以及更低的溫度，故需要較少的電流。在SET操作中，矽原子被高動量電子流所推動，接著原子被堆積起來形成矽絲，這情況類似於電致遷移效應(electromigration)。DBIE主導SET操作。

以此方式，SET/RESET操作可被重複地執行，分別形成矽絲和SiO2，而引出記憶體二極體的記憶體開關特性。

第12A圖繪示第1圖之二極體記憶體裝置之操作電壓對尺寸之關係圖。

第12B圖繪示第1圖之二極體記憶體裝置之暫態電流對尺寸之關係圖。

第12A圖和第12B圖比較了操作電壓以及對應的操作電流。裝置係微縮至L=0.13 um,W=0.02 um，表現出高密度儲存能力。HBD以及SET操作電壓幾乎是不相依於裝置尺寸。當裝置尺寸微縮時，RESET操作電壓和RESET操作電流是減少的。然而，電流並非和裝置面積呈線性微縮。在20 nm的節點下，預測RESET操作電流仍然在mA範圍。因為矽熔融過程的高功率消耗限制了功率微縮能力，所以可減少功率的更有效熱絕緣將可支援更進一步的微縮。

第13圖繪示在連續施加電壓後，第1圖之一二極體記憶體裝置之不同IV特性圖。第13圖顯示了在一單一二極體記憶體裝置中儲存多個位元的多種時間可編程應用的適合性。

閘極氧化層漏電流相關的閘極電流係可藉由不同脈衝寬度/脈衝電壓作調整的。開始的裝置係為初始裝置，其表現像是一電阻。接著元件係逐漸地被施加電壓至不同的電流態。閘極氧化層被觀察到的逐步崩潰證明了在多次程式(multi-time program,MTP)或多層式(Multi-Level-Cell,MLC)應用上的適合性，以在一單一二極體記憶體裝置上儲存多位元。

當一般薄氧化層MOSFET微縮小於10 nm時，二極體記憶體裝置係微縮至10 nm以下的。因為是依靠以改變閘極電流以及閘極電阻來代替電荷儲存來儲存資料，藉由排除掉儲存少數電子的電荷儲存問題，可微縮性係可被改善。

第14圖係為具有一中間的緩衝層-氧化層-緩衝層結構之一二極體記憶體裝置圖。

不同的氧化層結構包括金屬氧化物材料、高介電常數材料、氮化矽、以及氮氧化矽，所有改變化學計量以及電阻型之材料，皆可用以形成電阻型裝置。

不同的緩衝結構係為一類半導體(semiconductor-like)層，介於氧化層結構和閘極之間，或介於閘極和基板之間，或者都介於氧化層結構和閘極之間以及閘極和基板之間。

高熔點矽和強鍵結二氧化矽主導了HBD/SET/RESET操作，因此暫態和脈衝電壓是高的。矽/二氧化矽以外之材料減少功率上的消耗，然而自選擇(self-selected)特性係被保留的。

緩衝層例如是氧化物、相變、以及半導體材料。

此緩衝層可用作執行PN二極體之矯正特性。

緩衝層也是金屬，在此裝置係執行蕭特基二極體之矯正特性。

第15圖係為具有一中間的氧化層-氮化層-氧化層結構之一二極體記憶體裝置圖。

在一n+井區中，一較輕摻雜的n-區係接近於表面的。形成於n區域上的第一氧化層係為11埃之厚度，並且藉由同步蒸氣產生法(in situ steam generation method)所形成。形成於第一氧化層上的氮化矽層係為20埃之厚度。形成於氮化矽層上的第二氧化層係為28埃之厚度並且藉由高溫氧化法所形成。不同的實施例係改變不同的溫度、厚度、以及材料。

第16-18圖係為第15圖之二極體記憶體裝置上的硬性崩潰、重置、以及設置操作圖。

每一Vg脈衝之脈衝寬度係為100 ns。

第19圖係為第15圖之二極體記憶體裝置之不同態之IV特性圖。

第20圖係為第15圖之二極體記憶體裝置之週期圖。

每個態係被萃取於Vg=2V。

第21圖係為二極體記憶體裝置之操作流程圖。

在步驟2602中，在一初始二極體記憶體裝置上執行軟性崩潰。在步驟2604中，在二極體記憶體裝置上執行硬性崩潰。在步驟2605中，在二極體記憶體裝置上執行第一重置操作，使二極體記憶體裝置位於重置態中。前述的步驟係和新製造的二極體記憶體裝置被一終端用戶作一般使用之前的準備相關。

接下來的步驟係和一二極體記憶體裝置的一般操作，例如是被一終端用戶作使用相關。在步驟2606中，二極體記憶體裝置係於一重置態中。在步驟2616中，在一二極體記憶體裝置上執行一設置操作，舉例來說是由在一交叉點陣列中之一特定二極體記憶體裝置之X-Y輸入位址。在步驟2610中，二極體記憶體裝置係於一設置態中。多個二極體記憶體裝置可一次地輸入位址。在步驟2614中，在一二極體記憶體裝置上執行一重置操作，舉例來說是由在一交叉點陣列中之一特定二極體記憶體裝置之X-Y輸入位址。多個二極體記憶體裝置可一次地輸入位址。重覆步驟2606，二極體記憶體裝置係於一重置態。

在正常操作期間，在二極體記憶體裝置上執行讀取操作。在步驟2608中，在於一重置態中(步驟2606)被選取的一二極體記憶體裝置上執行一讀取操作。舉例來說，二極體記憶體裝置係藉由在一交叉點陣列中之一特定二極體記憶體裝置之X-Y輸入位址被選出。在步驟2612中，在於一設置態中(步驟2610)被選取的一二極體記憶體裝置上執行一讀取操作。舉例來說，二極體記憶體裝置係藉由在一交叉點陣列中之一特定二極體記憶體裝置之X-Y輸入位址被選出。

第22圖係為一具有二極體記憶體裝置之陣列的積體電路方塊圖，以及控制邏輯係應用於被選取的二極體記憶體裝置之操作上，例如是讀取、設置、以及重置操作。

第22圖繪示一積體電路2750，包括一二極體記憶體陣列2700。方塊選取之一字元線解碼器2701係和複數個字元線2702耦合並且電性通訊，並且係在二極體記憶體陣列2700中沿著列作安排設置。一位元線解碼器2703係和複數個位元線2704耦合並且電性通訊，此位元線2704係在二極體記憶體陣列2700中沿著行作安排設置，以讀取資料以及寫入資料至二極體記憶體陣列2700中的二極體記憶胞中。匯流排2705供應位址至字元線解碼器2701以及位元線解碼器2703。在方塊2706中的感測放大器以及資料輸入結構包括給讀取、編程、以及抹除模式所用的電流源，在方塊2706中的感測放大器以及資料輸入結構係通過匯流排2707耦合至位元線解碼器2703。資料係由積體電路2750上的輸入/輸出埠(input/output port)通過資料輸入線2711供應至方塊2706中的資料輸入結構。資料係由方塊2706中的感測放大器通過資料輸出線2715供應至積體電路2750上的輸入/輸出埠，或是供應至積體電路2750內部或外部上的其他資料目的地。一設置、重置、以及讀取偏壓排列狀態機器係位於電路2709中，控制偏壓排列供應電壓2708。偏壓排列雙向地切換二極體記憶體裝置的記憶體元件之狀態，例如是在SET和RESET之間作切換。

第23圖繪示使用於此所說明的二極體記憶胞之一交叉點記憶體陣列的部分示意圖。

如第23圖之示意圖所示，陣列100的每一記憶胞係為一二極體記憶體裝置，其表現為一二極體存取裝置沿著介於一相對應的字元線110和一相對應的位元線120之間的一電流路徑的一電阻型記憶體元件(表現為第23圖中的一可調變電阻)串聯。如底下更詳細之說明，二極體記憶體裝置係可被編程為多個態。

此陣列包括複數個字元線110(以及複數個位元線120，字元線110包括字元線110a、110b、以及110c，平行地延伸於一第一方向，位元線120包括位元線120a、120b、以及120c，平形地延伸於垂直於第一方向之一第二方向。陣列100被稱為一交叉點陣列，因為字元線110和位元線120為彼此交叉，但非實際上相交，並且二極體記憶胞係位於字元線110和位元線120的這些交叉點位置上。

二極體記憶胞115是代表陣列100的此些記憶胞，並且設置於字元線110b以及位元線120b的交叉點位置上，二極體記憶胞115代表串聯設置的一二極體130以及一可變電阻140。二極體記憶體胞115係電性耦合字元線110b以及電性耦合位元線120b。

讀取或寫入(設置/重置)陣列100之二極體記憶胞115可藉由施以適當的電壓脈衝於相應的字元線110b和位元線120b上，以誘發一電流通過此被選取的記憶胞115執行。被施加電壓的準位和持續時間係相依於操作執行，例如是一讀取操作或一編程操作(設置/重置)。

在對儲存於記憶胞115中的資料數值作一讀取(或感測)操作中，偏壓電路耦合於相對應的字元線110b以及位元線120b，以施加偏壓排列跨於合適振幅與持續時間之記憶胞115上，以誘發電流流過，而不使得記憶胞115經歷一狀態上的改變。通過記憶胞115的電流係相依於電阻值以及二極體記憶體裝置115的資料數值。舉例來說，資料數值可利用感測放大器(例如是，感測放大器/資料輸入結構)來比較位元線120b上的電流與一合適參考電流計算得。流過未被選取的二極體記憶體裝置之電流係藉由在位被選取的二極體記憶體裝置中的二極體減少或是實質上被消除。

在被儲存於二極體記憶體裝置115中的一資料數值的編程操作中，偏壓電路(例如是偏壓排列供應電壓)耦合於相對應的字元線110b和位元線120b，以施加偏壓排列跨於合適振幅與持續時間之記憶胞115上，以誘發一可編程之改變(設置/重置)以於記憶胞115中儲存資料數值。

偏壓排列包括一第一偏壓排列其足以順向偏壓二極體130並且改變二極體記憶體裝置之狀態，從一第一可編程態變成一第二可編程態。偏壓排列也包括一第二偏壓排列其足以順向偏壓二極體記憶體裝置並且將第二可編程態改變成第一可編程態。在實施例中，用於記憶體元件140之單極性操作的每一偏壓排列可包括一或多個電壓脈衝，並且電壓準位和脈衝時間係可由各實施例以經驗作判定。

於此所說明的二極體記憶胞之一中間物結構的實施例包括相變基記憶體材料(phase change based memory material)，包括硫族(chalcogenide)基材料以及其他材料。硫族元素(chalcogen)包括氧(O)、硫(S)、硒(Se)、以及碲(Te)四元素之任一者，係為形成週期表中的VIA族之部分元素。硫族包括具有一多正電性元素或正電根之一硫族元素的化合物。硫族合金包括具有其他材料之硫族的合成物，其他材料例如是過渡金屬。一硫族合金通常包含一或多個週期表元素中來自IVA族的元素，例如是鍺(Ge)和錫(Sn)。通常硫族合金包括合成物，合成物包括一或多個銻(Sb)、鎵(Ga)、銦(In)、以及銀(Ag)。許多相變基記憶體材料已於技術文獻中作說明，包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、以及Te/Ge/Sb/S合金。在Ge/Sb/Te合金系列中，合金組成物的一寬鬆範圍或許是可行的。組成物可具有如Te_a Ge_b Sb_100-(a+b) 之特徵。一研究者已經說明了最有用的合金在沉積材料中所具有之一Te平均濃度較佳是低於70%，一般是大約低於60%並且通常是低於約23%以上至約58%的Te，而最佳大約是在48%到58%的Te之間。Ge的濃度大約超過5%，並且在材料中的範圍平均從低約8%到約30%，一般是維持低於50%以下。最佳是Ge的濃度範圍從約8%到約40%。在此組成物中剩下的主要組成元素是Sb。這些百分比是組成物元素的總100%原子的原子的百分比。(Ovshinsky 5,687,112專利,cols. 10-11.)由其他研究者所評估出的特定合金包括Ge₂ Sb₂ Te₅ 、GeSb₂ Te₄ 、以及GeSb₄ Te₇ 。(Noboru Yamada,“Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”,SPIE v.3109,pp.28-37(1997).)更普遍地，一過渡金屬，例如是鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)、以及混合物或其合金，可和Ge/Sb/Te結合以形成具有可編程電阻型特性的一相變合金。可用的記憶體材料的特殊範例可由Ovshinsky ‘112於第11-13欄所述，此範例於此併入作為參考文獻。

在一些實施例中，硫族以及其他相變材料係摻雜了雜質以修改使用摻雜的硫族的記憶體元件的導電性、相變溫度、熔點溫度、以及其他特性。用來摻雜硫族的代表性雜質包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、以及氧化鈦。請見美國專利第6,800,504號，以及美國專利申請案第U.S. 2005/0029502號。

相變合金係可切換於一第一結構態以及一第二結構態之間，第一結構態材料是一一般的非晶(amorphous)固態相，第二結構態材料是一在記憶胞主動通道區的局部序列上一般的結晶(crystalline)固態態相。這些合金係至少為雙穩態的。非晶相用來指較無序的結構，相較於一單晶(single crystal)係更雜亂的，非晶相具有可知特性，例如是相較於結晶相具有較高電阻率。結晶相用來指較有序的結構，相較於非晶結構更有序，結晶相具有可知特性，例如是相較於非晶相具有較低電阻率。代表性地，相變材料係可電性地切換介於橫跨完全非晶態和完全結晶態範圍之間的局部序列的不同態之間。被界於非晶相和結晶相之間的改變所影響的其他材料特性包括原子的序列、自由電子密度、以及活化能。材料可切換於不同的固態或二個混合或多個混合固態之間，如此提供了介於完全非晶態和完全結晶態之間的一個灰色尺度。因此，此材料中的電性係可變化的。

藉由應用電子脈衝，相變合金可由一相態轉變至另一相態。已經觀察到一較短的、較高的振幅脈衝傾向於將相變材料改變成一一般非晶態。一較長的、較低的振幅脈衝傾向於將相變材料改變成一一般的結晶態。在一較短、較高的振幅脈衝中的能量係足夠高的，以允許將結晶結構的能帶打斷，並且能量是足夠短的，以防止原子不再組合成結晶態。給脈衝所用的合適的量變曲線係可不用過度實驗即可決定的，具體地適用於一特定相變合金。在接下來所揭露的文段中，相變材料係被稱為GST，並且可瞭解的是其他型態的相變材料可被使用。在此所說明的可用於PCRAM的一材料係為Ge₂ Sb₂ Te₅ 。

其他可編程電阻型記憶體材料可用於二極體記憶胞之一中間物結構的其他實施例中，包括使用不同晶相改變以決定電阻值的其他材料、或使用一電子脈衝以改變電阻態的其他記憶體材料。範例包括用於電阻式隨機存取記憶體(PRAM)的材料，例如是金屬氧化物，包括氧化鎢(WOx)、氧化鎳(NiO)、氧化鈮(Nb₂ O₅ )、氧化銅(CuO₂ )、氧化鉭(Ta₂ O₅ )、氧化鋁(Al₂ O₃ )、氧化鈷(CoO)、氧化鐵(Fe₂ O₃ )、氧化鉿(HfO₂ )、氧化鈦(TiO₂ )、鈦酸鍶(SrTiO₃ )、鋯酸鍶(SrZrO₃ )、鈦酸鍶鋇((BaSr)TiO₃ )。附加的範例包括用於磁性電阻隨機存取記憶體(MRAM)上的材料，例如是自旋磁矩傳輸(spin-torque-transfer,STT)MRAM，舉例來說，像是CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO₂ 、MnOFe₂ O₃ 、FeOFe₂ O₅ 、NiOFe₂ O₃ 、MgOFe₂ 、EuO以及Y₃ Fe₅ O₁₂ 中的至少一者。例如請參照美國專利申請案第2007/0176251號，標題為“Magnetic Memory Device and Method of Fabricating the Same”，此申請案在此合併至參考文獻中。附加的範例包括用於可編程金屬化胞(programmable-metallization-cell,PMC)記憶體的固態電解材料或奈米離子記憶體，例如是銀摻雜鍺硫化物電解質、以及銅摻雜鍺硫化物電解質。例如請參照N.E. Gilbert et al.的“A macro model of programmable metallization cell devices,”Solid-State Electronics 49(2005)1813-1819，在此併入作為參考文獻。

形成硫族材料之一示範性方法是使用在1~100 mTorr的壓力下使用氬氣、氮氣、以及/或氦氣等氣體源的PVD濺鍍或磁性濺鍍方法。此種沉積通常是在室溫下完成。具有一1~5之長寬比之一投影照準儀(collimater)可被用來改善填充性能。要改善填充性能，一數十伏特到數百伏特的DC偏壓亦可被使用。另一方面，DC偏壓以及投影照準儀的組合可同時地使用。使用化學氣相沉積(chemical vapor deposition,CVD)形成硫族材料之一示範性方法係被揭露於美國專利申請案第2006/0172067號，標題為“Chemical Vapor Deposition of Chalcogenide Materials”，在此併入作為參考文獻。使用CVD形成硫族材料之另一示範性方法被揭露於Lee,et al.的“Highly Scalable Phase Change Memory with CVD GeSbTe for Sub 50nm Generation”,2007 Symposium on VLSI Technology Digest of Technical Papers,pp. 102-103。

在一真空或一氮氣環境中執行一沉積後退火處理，以改善硫族材料的結晶態。此退火溫度一般範圍是從100度至400度，退火時間小於30分鐘。

綜上所述，雖然本發明已以較佳實施例和範例詳細地揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．陣列

110、110a、110b、110c．．．字元線

115．．．二極體記憶體胞

120、120a、120b、120c．．．位元線

130．．．二極體

140．．．可變電阻

第1圖繪示具有一中間氧化物結構之一二極體記憶體裝置圖。

第2圖繪示第1圖之二極體記憶體裝置上的軟性崩潰、硬性崩潰、重置、以及設置操作圖。

第3A-3D圖繪示第1圖之二極體記憶體裝置的不同態之IV特性圖。

第4圖繪示第1圖之二極體記憶體裝置之週期圖。

第5圖繪示第1圖之二極體記憶體裝置之讀取擾動耐受力圖。

第6圖繪示第1圖之二極體記憶體裝置之高溫保存圖。

第7圖繪示第1圖之二極體記憶體裝置之不同態之暫態電流圖。

第8圖繪示無記憶體二極體裝置之IV曲線圖。

第9A圖繪示由負閘極偏壓的一硬性崩潰後的二極體記憶體裝置照片圖。

第9B圖繪示於一正閘極偏壓後的二極體記憶體裝置照片圖。

第10A圖繪示在重置操作後二極體記憶體裝置之照片圖。

第10B圖繪示在重置操作後二極體記憶體裝置的接觸區之照片圖。

第10C圖繪示在設置操作後二極體記憶體裝置的接觸區照片圖。

第10D圖繪示於設置態下，100週期後二極體記憶體裝置的接觸區照片圖。

第11A-11F圖繪示於不同態下的二極體記憶體裝置圖。

第12A圖繪示第1圖之一二極體記憶體裝置的操作電壓對尺寸之關係圖。

第12B圖繪示第1圖之一二極體記憶體裝置的操作電硫對尺寸之關係圖。

第13圖繪示在連續施加電壓後，第1圖之一二極體記憶體裝置之不同IV特性，顯示了在一單一二極體記憶體裝置中儲存多個位元的多種時間可編程應用的適合性。

第14圖繪示具有一中間緩衝層-氧化層-緩衝層結構之一二極體記憶體裝置圖。

第15圖繪示具有一中間氧化層-氮化層-氧化層結構之一二極體記憶體裝置圖。

第16-18圖繪示第15圖之二極體記憶體裝置上的硬性崩潰、重置、以及設置操作圖。

第19圖繪示第15圖之二極體記憶體裝置上的不同態的IV特性圖。

第20圖繪示第15圖之二極體記憶體裝置的週期圖。

第21圖繪示二極體記憶體裝置之操作流程圖。

第22圖繪示一具有二極體記憶體裝置之一陣列的積體電路方塊圖，以及控制邏輯係應用於被選取的二極體記憶體裝置之操作上，例如是讀取、設置、以及重置操作。