KR101805032B1 - 양이온 기반 도전성 산화물 요소를 갖는 저전압 내장 메모리 - Google Patents

양이온 기반 도전성 산화물 요소를 갖는 저전압 내장 메모리 Download PDF

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Abstract

양이온 기반 도전성 산화물 요소들을 갖는 저전압 내장 메모리가 설명된다. 예를 들어, 메모리 요소를 위한 재료 층 스택이 제1 도전성 전극을 포함한다. 제1 도전성 전극 상에 양이온 기반 도전성 산화물 층이 배치된다. 양이온 기반 도전성 산화물 층은 그 안에 복수의 양이온 빈자리를 갖는다. 양이온 기반 도전성 산화물 층 상에 제2 전극이 배치된다.

Description

양이온 기반 도전성 산화물 요소를 갖는 저전압 내장 메모리{LOW VOLTAGE EMBEDDED MEMORY HAVING CATIONIC-BASED CONDUCTIVE OXIDE ELEMENT}
본 발명의 실시예들은 메모리 장치 분야에 관한 것으로서, 구체적으로는 양이온 기반 도전성 산화물 요소를 갖는 저전압 내장 메모리에 관한 것이다.
지난 수십 년 동안, 집적 회로들 내의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이었다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상의 기능 유닛들의 밀도의 증가를 가능하게 한다. 예를 들어, 트랜지스터 크기의 축소는 칩 상의 증가된 수의 메모리 장치들의 통합을 가능하게 하여, 증가된 용량을 갖는 제품들의 제조를 돕는다. 그러나, 훨씬 더 큰 용량의 추진은 문제가 없지 않다. 각각의 장치의 성능을 최적화할 필요성이 점점 더 커진다.
내장 SRAM 및 DRAM은 비휘발성 및 소프트 에러 레이트와 관련된 문제들을 갖는 반면, 내장 플래시 메모리는 제조 동안 추가적인 마스킹 층들 및 처리 단계들을 필요로 하고, 프로그래밍을 위해 고전압을 필요로 하며, 내구성 및 신뢰성과 관련된 문제들을 갖는다. RRAM/ReRAM으로 알려진, 저항 변화에 기초하는 비휘발성 메모리는 통상적으로 1V보다 높은 전압들에서 동작하고, 통상적으로 필라멘트를 형성하기 위한 고전압(>1V) 형성 단계를 필요로 하며, 통상적으로 판독 성능을 제한하는 높은 저항 값들을 갖는다. 저전압 비휘발성 내장 응용들을 위해서는, 1V보다 낮고 CMOS 논리 프로세스들에 적합한 동작 전압들이 바람직할 수 있다.
따라서, 비휘발성 장치 제조 및 동작의 분야에서는 여전히 상당한 개선들이 필요하다.
도 1은 본 발명의 일 실시예에 따른 양이온 기반 금속-도전성 산화물-금속(MCOM) 메모리 요소를 나타낸다.
도 2는 본 발명의 일 실시예에 따른, 도 1의 메모리 요소에 대한 상태들의 변화를 나타내는 동작 개략도를 도시한다.
도 3은 본 발명의 일 실시예에 따른, LiXCoO2의 조성을 갖는 재료의 일례를 이용하여 도전성 산화물 층 내의 양이온 빈자리들의 농도를 변경함으로써 유도되는 양이온 기반 도전성 산화물 층에서의 저항 변화의 개략도를 도시한다.
도 4는 본 발명의 일 실시예에 따른, 양이온 기반 도전성 산화물 재료에 대한 화학량 변화의 기본 현상을 도시한다.
도 5는 본 발명의 일 실시예에 따른, 양이온 기반 금속-도전성 산화물-금속(MCOM) 메모리 요소를 포함하는 메모리 비트 셀의 개략도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 전자 시스템의 블록도를 나타낸다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 장치를 도시한다.
양이온 기반 도전성 산화물 요소들을 갖는 저전압 내장 메모리가 설명된다. 아래의 설명에서는 본 발명의 실시예들의 충분한 이해를 제공하기 위해 특정 양이온 기반 도전성 산화물 재료 체계들과 같은 다양한 특정 상세들이 설명된다. 이 분야의 기술자에게는 본 발명의 실시예들이 이러한 특정 상세 없이도 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서는 본 발명의 실시예들을 불필요하게 불명확하게 하지 않기 위해 집적 회로 설계 레이아웃들과 같은 공지된 특징들은 상세히 설명되지 않는다. 더구나, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 축척으로 그려진 것은 아니라는 것을 이해해야 한다.
본 발명의 하나 이상의 실시예는 내장 비휘발성 메모리(e-NVM) 응용들을 위한 저전압 양이온 도전성 산화물 랜덤 액세스 메모리(RAM)와 관련된다.
더 일반적으로, 본 명세서에서 설명되는 하나 이상의 실시예는 저전압 내장 메모리 사용을 위한 구조들 및 접근법들과 관련된다. 메모리는 양이온 기반 도전성 산화물 및 전극 스택들에 기초한다. 그러한 메모리의 응용들은 백엔드 메모리, 내장 메모리, 저항성 메모리, 랜덤 액세스 메모리, 비휘발성 메모리 및 RRAM을 포함할 수 있지만 이에 한정되지 않는다. 하나 이상의 실시예에서, 메모리의 구조적 아키텍처는 메모리 스택의 기능 요소 내에 비도전성 층이 사용되지 않는다는 점에서 무접합 배열에 기초한다.
구체적으로, 하나 이상의 실시예는 산소 빈자리 생성을 통해 음이온 도전율에 의해 프로그래밍이 구동되는 산화물 기반 저항 변화 메모리들에 대비되는 양이온 도전율에 기초하는 도전성 산화물 층을 갖는 메모리 스택의 제조를 포함한다. 메모리 요소가 음이온 기반 도전성 산화물 대신에 양이온 기반 도전성 산화물에 기초함으로써, 더 빠른 프로그래밍 동작들이 달성될 수 있다. 그러한 성능의 증가는 이온 도전율이 음이온 도전성 산화물에 비해 양이온 도전성 산화물에 대해 훨씬 더 높다는, 예를 들어 리튬 실리케이트(Li4SiO4, 양이온 기반 산화물)에 대한 이온 도전율이 지르코니아(ZrO2 또는 ZrOx, 음이온 기반 산화물)에 대한 이온 도전율보다 높다는 관찰 결과에 적어도 부분적으로 기초할 수 있다.
더 구체적으로, 일 실시예에서는, 양이온 기반 금속-도전성 산화물-금속(MCOM) 구조가 예를 들어 금속-유전성(절연성) 산화물-금속(MIM) 기반 구조 대신에 (종종 RRAM으로 지칭되는) 저항 변화 메모리 기반 아키텍처를 제조하기 위해 구현된다. 전자의 타입은 통상적으로 최신 RRAM 장치들에 사용된다. 예를 들어, 통상적인 RRAM 장치는 금속-HfOx-금속 구조에 기초할 수 있다.
본 명세서에서 설명되는 개념들을 예시하기 위해, 도 1은 본 발명의 일 실시예에 따른 양이온 기반 금속-도전성 산화물-금속(MCOM) 메모리 요소를 예시한다. 도 1을 참조하면, 메모리 요소(100)는 제1 전극(102), 양이온 기반 도전성 산화물 층(104) 및 제2 전극(106)을 포함한다. 메모리 요소(100)는 노드들(108)을 통해 메모리 아키텍처 내에 포함될 수 있다. 예를 들어, 그러한 장치는 비트 라인과 선택기 요소, 예를 들어 워드 라인에 접속되는 1T(MOS 트랜지스터) 또는 2-단자 박막 선택기 사이에 배치될 수 있다. 특정 실시예에서, 도 1에서 메모리 요소(100)의 우측의 참조도에 의해 지시되는 바와 같이, 아래에 더 상세히 설명되는 바와 같이, 도전성 산화물 층(104)은 (예를 들어, 대략 1-10 나노미터 범위의 두께를 갖는) 양이온 기반 도전성 산화물 층이고, 제1 전극(102)은 귀금속으로 구성되며, 제2 전극(106)은 (본 명세서에서 삽입 전극으로도 지칭되는) 양이온 저장소이다.
도 2는 본 발명의 일 실시예에 따른, 도 1의 메모리 요소에 대한 상태들의 변화를 나타내는 동작 개략도를 도시한다. 도 2를 참조하면, 메모리 요소(100)는 도전성이 더 큰 상태(1)에서 시작할 수 있으며, 이 경우에 양이온 기반 도전성 산화물 층(104)은 도전성이 더 큰 상태(104A)에 있다. 도전성이 더 작은 상태(3)의 메모리 요소(100)를 제공하기 위해 양의 바이어스(2)의 지속기간과 같은 전기 펄스가 인가될 수 있으며, 이 경우에 양이온 기반 도전성 산화물 층(104)은 도전성이 더 작은 상태(104B)에 있다. 도전성이 더 큰 상태(1)를 갖는 메모리 요소(100)를 다시 제공하기 위해 음의 바이어스(4)의 지속기간과 같은 전기 펄스가 인가될 수 있다. 따라서, 전기 펄싱을 이용하여 메모리 요소(100)의 저항을 변경할 수 있다. 인가되는 극성은 예를 들어 음의 바이어스 하에서 메모리 층 내의 활성 양이온들을 삽입 전극으로 끌어당기기 위한 것이다.
따라서, 일 실시예에서, 메모리 요소는 2개의 전극 사이에 삽입된 양이온 기반 도전성 산화물 층을 포함한다. 일부 실시예들에서, (장치가 판독될 때) 낮은 장(field) 내의 양이온 기반 도전성 산화물 층의 저항률은 금속 화합물들, 예를 들어 TiAlN의 도전성 막들에 대해 통상적으로 발견되는 정도로 낮을 수 있다. 예를 들어, 특정 실시예에서, 그러한 층의 저항률은 낮은 장에서 측정될 때 대략 0.1 옴-cm - 10 옴-cm의 범위 내이다. 막의 저항률은 빠른 판독에 적합한 범위 내의 최종 저항 값을 달성하도록 메모리 요소 크기에 따라 조절된다.
일례로서, 도 3은 본 발명의 일 실시예에 따른, 도전성 산화물 층 내의 (리튬 양이온 빈자리들과 같은) 양이온 빈자리들의 농도를 변경함으로써 유도되는 양이온 기반 도전성 산화물 층에서의 저항 변화의 개략도를 도시한다.
도 3을 참조하면, 메모리 요소(300)가 퇴적된 그대로의 상태(A)로 도시된다. 메모리 요소는 하부 전극(302)과 상부 전극(306) 사이에 양이온 기반 도전성 산화물 층(304)을 포함한다. 특정 예에서, 층(304)은 아래에 더 상세히 설명되는 리튬 코발트 산화물 층이며, 리튬 원자들 및 리튬 빈자리들이 (A)에 도시된 바와 같이 분포된다. 도 3의 (B)를 참조하면, 음의 바이어스의 인가시에, 메모리 요소(300)는 도전성이 커질 수 있다. 그 상태에서, 리튬 원자들은 상부 전극(306)으로 이동하는 반면, 빈자리들은 층(304)의 전반에 유지된다. 도 3의 (C)를 참조하면, 전극들 중 하나에 대한 양의 바이어스의 인가시에, 메모리 요소는 도전성이 작아질 수 있다. 그 상태에서, 리튬 원자들은 층(304)의 전반에 더 균일하게 분포된다. 따라서, 일 실시예에서, 양이온 기반 도전성 산화물 층의 유효 조성(예를 들어, 빈자리들에 대한 리튬 원자들(또는 양이온들)의 위치)은 일부 실시예들에서는 화학량 - 유도된 Mott 전이로 인해 메모리 요소의 저항을 변경하도록 변경된다. 특정 실시예에서, 기록 동작 동안 그러한 조성 변경을 유발하는 인가 전기장은 대략 1e6-1e7 V/cm의 범위 내의 값들로 조절된다.
일 실시예에서, 도 3을 다시 참조하면, 양이온 기반 도전성 산화물 층(304)은 층 자체 내의 양이온 기반 이동성에 적합한 재료로 구성된다. 특정 실시예에서, 도 3 부분 (A)의 층(304)은 리튬 코발트 산화물(LiCoO2)로 구성된다. 이어서, 부분 (B)에서, 대응하는 층은 음의 바이어스가 인가될 때 리튬 부족 상태(예로서, Li<0.75CoO2)가 되며, (예로서, 양이온들로서의) 리튬 원자들은 전극(306)을 향해 이동한다. 이와 달리, 부분 (C)에서, 대응하는 층은 양의 바이어스가 인가될 때 리튬 충분 상태(예로서, Li>0.95CoO2)가 되며, (예로서, 양이온들로서의) 리튬 원자들은 전극(306)으로부터 멀어진다. 다른 실시예들에서, 양이온 도전율을 갖는 다른 적절한 조성들은 LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2(이들 모두는 리튬 원자 또는 Li+ 이동 기반임), Na β-알루미나(나트륨 원자 또는 Na+ 이동성 기반임) 또는 AgI, RbAg4I5, AgGeAsS3(이들 모두는 은 원자 또는 Ag+ 이동성 기반임)을 포함하지만 이에 한정되지 않는다. 일반적으로, 이러한 예들은 (예를 들어, 산소 원자들 또는 O2 - 음이온들에 대한) 음이온 기반 이동성 또는 이동보다 통상적으로 훨씬 더 빠른 양이온 이동성 또는 이동에 기초하는 재료들을 제공한다.
일 실시예에서, 도 3을 다시 참조하면, 양이온 도전성 산화물 층을 포함하는 메모리 요소 내의 하나의 전극(예로서, 하부 전극(302))은 귀금속 기반 전극이다. 일 실시예에서, 적절한 귀금속들의 예들은 팔라듐(Pd) 또는 백금(Pt)을 포함하지만 이에 한정되지 않는다. 특정 실시예에서, 메모리 스택은 약 10 나노미터 두께의 Pd 층으로 구성되는 하부 전극을 포함한다. 전극들(302, 306)에 대한 "하부" 및 "상부"라는 용어들의 사용은 단지 상대적일 필요가 있으며, 예를 들어 하부 기판에 대해 절대적일 필요는 없다는 것을 이해해야 한다.
일 실시예에서, 도 3을 다시 참조하면, 양이온 도전성 산화물 층을 포함하는 메모리 요소 내의 나머지 전극(예로서, 상부 전극(306))은 양이온들을 이동시키기 위한 "삽입 호스트"이다. 상부 전극의 재료는 이 재료가 이동 양이온들의 존재하거나 하지 않는 상황에서 도전성을 가지며, 이동 양이온들의 부재 또는 존재 시에 실질적으로 변경되지 않는다는 점에서 호스트이다. 일 실시예에서, 상부 전극은 흑연 또는 금속 칼코게나이드, 예를 들어 디설파이드(예로서, TaS2)와 같은, 그러나 이에 한정되지 않는 재료로 구성된다. 그러한 재료들은 도전성을 갖는 것은 물론, Li+와 같은 양이온들을 흡수한다. 이것은 이동하는 산소 원자들 또는 음이온들을 수용하기 위해 대응하는 도전성 산화물을 갖는 금속을 포함할 수 있는 음이온 기반 도전성 산화물에 대한 전극과 대조적이다.
양이온 기반 도전성 산화물 재료의 매우 미묘한 조성 변화는 더 작거나 큰 도전성 사이의 "상태" 변화를 감지하기 위한 적절한 저항률 차이를 제공할 수 있다는 것을 이해해야 한다. 도 4는 본 발명의 일 실시예에 따른, 양이온 기반 도전성 산화물 재료에 대한 화학량 변화의 기본 현상을 도시한다. 도 4를 참조하면, 막 또는 재료 층의 화학량 변화는 상대적인 의미에서의 "절연체"(더 높은 저항률)의 거동과 "금속"(더 낮은 저항률)의 거동 사이의 모든 차이를 생성할 수 있다. 특정 실시예에서, Li>.95CoO2는 저항이 더 큰 저항("절연체")을 갖는 반면, Li<0.75CoO2는 더 작은 저항("금속")을 갖는다.
최신 저항성 장치들과 관련하여 본 명세서에서 설명되는 하나 이상의 실시예의 차이들 중 하나는 메모리 요소의 스택 내의 모든 층들이 도전성 박막들로 구성된다는 점이다. 결과적으로, 결과적인 저항성 메모리 요소에 대한 장치 구조는 막들 중 적어도 하나가 절연체 및/또는 유전성 막인 최신 장치들과 상이하다. 통상적인 장치들 내의 그러한 막들의 경우, 저항률은 금속들 또는 금속 화합물들의 저항률보다 수십 배 높으며, 장치가 형성될 때까지는 낮은 장에서는 본질적으로 측정이 불가하다. 그러나, 본 명세서에서 설명되는 실시예들에서는, 메모리 요소 내의 모든 층들이 도체들이므로, 이러한 배열은 (1) 저전압 동작, 예를 들어 1 볼트보다 낮은 전압에서의 동작; (2) 최신 RRAM에 필요한, 일반적으로 형성 전압이라고 하는 일회용 고전압에 대한 필요성의 제거; 및 (3) 양이온 기반 MCOM 구조를 가진 메모리 장치의 동작에서 빠른 판독을 제공할 수 있는 (예를 들어, 모든 컴포넌트들이 도체들인 것으로 인한) 낮은 저항 중 하나 이상을 가능하게 한다.
일 실시예에서, 양이온 기반 도전성 산화물 층을 포함하는 메모리 요소는 오염과 관련된 영향들을 제거하기 위해 모든 활성 층들을 인시투로(in situ) 퇴적하는 커패시터 흐름을 포함하는 프로세스 흐름에 의해 제조된다. 메모리 동작은 DC 1V 이하의 전압들에서 수행될 수 있다. 일 실시예에서, 제조된 장치는 예를 들어 통상적인 장치들에 대한 퍼스트 파이어(first fire)로서 알려진 바와 같은 초기 고전압 DC 스위프의 적용을 필요로 하지 않는다.
위의 도 1-4와 관련된 설명을 다시 참조하면, 양이온 기반 도전성 금속 산화물 층을 포함하는 도전성 층들의 스택이 메모리 비트 셀을 제조하는 데 사용될 수 있다. 예를 들어, 도 5는 본 발명의 일 실시예에 따른, 양이온 기반 금속-도전성 산화물-금속(MCOM) 메모리 요소(510)를 포함하는 메모리 비트 셀(500)의 개략도를 도시한다.
도 5를 참조하면, 양이온 기반 MCOM 메모리 요소(510)는 제1 도전성 전극(512)을 포함할 수 있으며, 양이온 기반 도전성 금속 산화물 층(514)이 제1 도전성 전극(512)에 인접할 수 있다. 제2 도전성 전극(516)이 양이온 기반 도전성 금속 산화물 층(514)에 인접한다. 제2 도전성 전극(516)은 비트 라인(532)에 전기적으로 접속될 수 있다. 제1 도전성 전극(512)은 트랜지스터(534)와 결합될 수 있다. 트랜지스터(534)는 이 분야의 기술자들이 이해하는 방식으로 워드 라인(536) 및 소스 라인(538)과 결합될 수 있다. 메모리 비트 셀(500)은 이 분야의 기술자들이 이해하는 바와 같이 메모리 비트 셀(500)의 동작을 위해 추가적인 판독 및 기록 회로(도시되지 않음), 감지 증폭기(도시되지 않음), 비트 라인 참조(도시되지 않음) 등을 더 포함할 수 있다. 복수의 메모리 비트 셀(500)이 메모리 어레이(도시되지 않음)를 형성하도록 동작 가능하게 서로 접속될 수 있으며, 메모리 어레이는 비휘발성 메모리 장치 내에 통합될 수 있다는 것을 이해해야 한다. 트랜지스터(534)는 제2 도전성 전극(516) 또는 제1 도전성 전극(512)에 접속될 수 있지만, 후자만이 도시된다는 것을 이해해야 한다.
메모리 비트 셀(500)에 대한 스위칭 시간은 비교적 빠를 수 있다. 일 실시예에서, 양이온 기반 도전성 금속 산화물 층(514)은 약 6.25E-05 cm2/V·s의 양이온 이동도를 가지며, 적절한 전극은 약 4E-09초의 삽입 시간을 갖는다. 이것은 메모리 비트 셀(500)에 대한 약 4 나노초의 추정 기록 시간에 대응한다.
도 6은 본 발명의 일 실시예에 따른 전자 시스템(600)의 블록도를 나타낸다. 전자 시스템(600)은 예를 들어 휴대용 시스템, 컴퓨터 시스템, 프로세스 제어 시스템 또는 프로세서 및 관련 메모리를 사용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(600)은 (프로세서(604) 및 제어 유닛(606)을 갖는) 마이크로프로세서(602), 메모리 장치(608) 및 입출력 장치(610)를 포함할 수 있다(전자 시스템(600)은 다양한 실시예들에서 복수의 프로세서, 제어 유닛, 메모리 장치 유닛 및/또는 입출력 장치를 가질 수 있다는 것을 이해해야 한다). 일 실시예에서, 전자 시스템(600)은 프로세서(604)에 의해 데이터에 대해 수행되어야 하는 동작들은 물론, 프로세서(604), 메모리 장치(608) 및 입출력 장치(610) 간의 다른 트랜잭션들도 정의하는 명령어들의 세트를 갖는다. 제어 유닛(606)은 명령어들이 메모리 장치(608)로부터 검색되어 실행되게 하는 동작들의 세트를 통해 순환함으로써 프로세서(604), 메모리 장치(608) 및 입출력 장치(610)의 동작들을 조정한다. 메모리 장치(608)는 본 설명에서 설명되는 바와 같은 양이온 기반 도전성 산화물 및 전극 스택을 갖는 메모리 요소를 포함할 수 있다. 일 실시예에서, 메모리 장치(608)는 도 6에 도시된 바와 같이 마이크로프로세서(602) 내에 삽입된다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 장치(700)를 도시한다. 컴퓨팅 장치(700)는 보드(702)를 수용한다. 보드(702)는 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적으로, 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)도 보드(702)에 물리적으로, 전기적으로 결합된다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
컴퓨팅 장치(700)는 그의 응용들에 따라서는 보드(702)에 물리적으로, 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 장치를 포함하지만 이에 한정되지 않는다.
통신 칩(706)은 컴퓨팅 장치(700)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어들은 무형의 매체를 통한 피변조 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로들, 장치들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이러한 용어는 관련 장치들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지 않으며, 들은 일부 실시예들에서는 임의의 와이어를 포함할 수 있다. 통신 칩(706)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 이상으로서 설계된 임의의 다른 무선 프로토콜들도 포함하지만 이에 한정되지 않는 임의의 다양한 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 장치(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 장치(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따른 양이온 기반 도전성 산화물 및 전극 스택들을 갖는 하나 이상의 장치의 저전압 내장 메모리를 포함하거나 그와 전기적으로 결합된다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그러한 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(706)도 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따른 양이온 기반 도전성 산화물 및 전극 스택들을 갖는 하나 이상의 장치의 저전압 내장 메모리를 포함하거나 그와 전기적으로 결합된다.
추가 구현들에서, 컴퓨팅 장치(700) 내에 수용되는 다른 컴포넌트는 본 발명의 구현들에 따른 양이온 기반 도전성 산화물 및 전극 스택들을 갖는 하나 이상의 장치의 저전압 내장 메모리를 포함하거나 그와 전기적으로 결합되는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 장치(700)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인용 휴대 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 장치(700)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
따라서, 본 발명의 하나 이상의 실시예는 일반적으로 마이크로 전자 메모리의 제조와 관련된다. 마이크로 전자 메모리는 비휘발성일 수 있으며, 이러한 메모리는 급전되지 않을 때에도 저장된 정보를 유지할 수 있다. 본 발명의 하나 이상의 실시예는 비휘발성 마이크로 전자 메모리 장치들을 위한 양이온 기반 도전성 산화물 및 전극 스택을 갖는 메모리 요소의 제조와 관련된다. 그러한 요소는 내장 비휘발성 메모리에서 그의 비휘발성을 위해 또는 내장 동적 랜덤 액세스 메모리(eDRAM)에 대한 대체물로서 사용될 수 있다. 예를 들어, 그러한 요소는 주어진 기술 노드 내의 경쟁적인 셀 크기들의 1T-1X 메모리(X = 커패시터 또는 저항기)를 위해 또는 그 대신 사용될 수 있다.
따라서, 본 발명의 실시예들은 양이온 기반 도전성 산화물 요소들을 갖는 저전압 내장 메모리를 포함한다.
일 실시예에서, 메모리 요소를 위한 재료 층 스택은 제1 도전성 전극을 포함한다. 상기 제1 도전성 전극 상에 양이온 기반 도전성 산화물 층이 배치된다. 상기 양이온 기반 도전성 산화물 층은 그 안에 복수의 양이온 빈자리(vacancy)를 갖는다. 상기 양이온 기반 도전성 산화물 층 상에 제2 전극이 배치된다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층은 양이온 기반 이동성을 갖는 재료로 구성된다.
일 실시예에서, 양이온 기반 이동성을 갖는 상기 재료는 리튬(Li+), 나트륨(Na+) 또는 은(Ag+) 이동성을 갖는다.
일 실시예에서, 양이온 기반 이동성을 갖는 상기 재료는 리튬(Li+) 이동성을 가지며, LiCoO2, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H 또는 LiTiS2와 같은, 그러나 이에 한정되지 않는 재료이다.
일 실시예에서, 양이온 기반 이동성을 갖는 상기 재료는 나트륨(Na+) 이동성을 가지며, Na β-알루미나이다.
일 실시예에서, 양이온 기반 이동성을 갖는 상기 재료는 은(Ag+) 이동성을 가지며, AgI, RbAg4I5 및 AgGeAsS3과 같은, 그러나 이에 한정되지 않는 재료이다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층의 저항률은 약 0.1V의 낮은 장(low field)에서 측정될 때 대략 10 mOhm cm - 10 kOhm의 범위 내이다.
일 실시예에서, 상기 제2 전극은 양이온들에 대한 삽입 호스트인 재료로 구성된다.
일 실시예에서, 양이온들에 대한 삽입 호스트인 상기 재료는 흑연 또는 금속 칼코게나이드와 같은, 그러나 이에 한정되지 않는 재료이다.
일 실시예에서, 상기 제1 전극은 귀금속 전극이다.
일 실시예에서, 상기 귀금속은 팔라듐(Pd) 또는 백금(Pt)과 같은, 그러나 이에 한정되지 않는 재료로 구성된다.
일 실시예에서, 비휘발성 메모리 장치가 제1 도전성 전극을 포함한다. 상기 제1 도전성 전극 상에 양이온 기반 도전성 산화물 층이 배치된다. 상기 양이온 기반 도전성 산화물 층 상에 제2 전극이 배치된다. 트랜지스터가 상기 제1 또는 제2 전극, 소스 라인 및 워드 라인에 전기적으로 접속된다. 비트 라인이 상기 제1 또는 제2 전극 중 나머지 전극과 전기적으로 결합된다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층은 그 안에 복수의 양이온 빈자리를 갖는다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층은 양이온 기반 이동성을 갖는 재료로 구성된다.
일 실시예에서, 양이온 기반 이동성을 갖는 상기 재료는 리튬(Li+), 나트륨(Na+) 또는 은(Ag+) 이동성을 갖는다.
일 실시예에서, 양이온 기반 이동성을 갖는 상기 재료는 리튬(Li+) 이동성을 가지며, LiCoO2, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H 또는 LiTiS2와 같은, 그러나 이에 한정되지 않는 재료이다.
일 실시예에서, 양이온 기반 이동성을 갖는 상기 재료는 나트륨(Na+) 이동성을 가지며, Na β-알루미나이다.
일 실시예에서, 양이온 기반 이동성을 갖는 상기 재료는 은(Ag+) 이동성을 가지며, AgI, RbAg4I5 및 AgGeAsS3과 같은, 그러나 이에 한정되지 않는 재료이다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층의 저항률은 약 0.1V의 낮은 장(low field)에서 측정될 때 대략 10 mOhm cm - 10 kOhm의 범위 내이다.
일 실시예에서, 상기 제2 전극은 양이온들에 대한 삽입 호스트인 재료로 구성된다.
일 실시예에서, 양이온들에 대한 삽입 호스트인 상기 재료는 흑연 또는 금속 칼코게나이드와 같은, 그러나 이에 한정되지 않는 재료이다.
일 실시예에서, 상기 제1 전극은 귀금속 전극이다.
일 실시예에서, 상기 귀금속은 팔라듐(Pd) 또는 백금(Pt)과 같은, 그러나 이에 한정되지 않는 재료로 구성된다.
일 실시예에서, 비휘발성 메모리 장치를 동작시키는 방법이 메모리 요소에 양의 바이어스를 인가하는 단계를 포함한다. 상기 메모리 요소는 제1 도전성 전극, 상기 제1 도전성 전극 상에 배치된 양이온 기반 도전성 산화물 층 및 상기 양이온 기반 도전성 산화물 층 상에 배치된 제2 전극을 포함한다. 상기 방법은 상기 인가에 의해 상기 양이온 기반 도전성 산화물 층을 도전성이 더 큰 상태로부터 도전성이 더 작은 상태로 변경하는 단계도 포함한다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층은 리튬 원자들 및 리튬 빈자리들을 포함하고, 상기 양이온 기반 도전성 산화물 층을 상기 도전성이 더 큰 상태로부터 상기 도전성이 더 작은 상태로 변경하는 단계는 상기 리튬 원자들을 상기 전극들 중 하나로부터 상기 양이온 기반 도전성 산화물 층의 벌크를 향해 이동시키는 단계를 포함한다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층을 상기 도전성이 더 큰 상태로부터 상기 도전성이 더 작은 상태로 변경하는 단계는 상기 양이온 기반 도전성 산화물 층의 조성의 변화를 유발하는 단계를 포함한다.
일 실시예에서, 상기 양의 바이어스를 인가하는 단계는 절대 1V 미만의 바이어스를 인가하는 단계를 포함한다.
일 실시예에서, 비휘발성 메모리 장치를 동작시키는 방법이 메모리 요소에 음의 바이어스를 인가하는 단계를 포함한다. 상기 메모리 요소는 제1 도전성 전극, 상기 제1 도전성 전극 상에 배치된 양이온 기반 도전성 산화물 층 및 상기 양이온 기반 도전성 산화물 층 상에 배치된 제2 전극을 포함한다. 상기 방법은 상기 인가에 의해 상기 양이온 기반 도전성 산화물 층을 도전성이 더 작은 상태로부터 도전성이 더 큰 상태로 변경하는 단계도 포함한다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층은 리튬 원자들 및 리튬 빈자리들을 포함하고, 상기 양이온 기반 도전성 산화물 층을 상기 도전성이 더 작은 상태로부터 상기 도전성이 더 큰 상태로 변경하는 단계는 상기 리튬 원자들을 상기 양이온 기반 도전성 산화물 층의 벌크로부터 상기 전극들 중 하나로 이동시키는 단계를 포함한다.
일 실시예에서, 상기 양이온 기반 도전성 산화물 층을 상기 도전성이 더 작은 상태로부터 상기 도전성이 더 큰 상태로 변경하는 단계는 상기 양이온 기반 도전성 산화물 층의 조성의 변화를 유발하는 단계를 포함한다.
일 실시예에서, 상기 음의 바이어스를 인가하는 단계는 절대 1V 미만의 바이어스를 인가하는 단계를 포함한다.

Claims (20)

  1. 메모리 요소를 위한 재료 층 스택으로서,
    제1 도전성 전극;
    상기 제1 도전성 전극 상에 배치된 양이온 기반 도전성 산화물 층 - 상기 양이온 기반 도전성 산화물 층은 그 안에 복수의 양이온 빈자리(vacancy)를 가짐 -; 및
    상기 양이온 기반 도전성 산화물 층 상에 배치된 제2 전극
    을 포함하고,
    상기 제2 전극은 양이온들에 대한 삽입 호스트(intercalation host)인 재료를 포함하고, 상기 재료는 흑연 및 금속 칼코게나이드로 구성되는 그룹으로부터 선택되는, 재료 층 스택.
  2. 제1항에 있어서,
    상기 양이온 기반 도전성 산화물 층은 양이온 기반 이동성을 갖는 재료를 포함하고, 양이온 기반 이동성을 갖는 상기 재료는 리튬(Li+), 나트륨(Na+) 또는 은(Ag+) 이동성을 갖는 재료 층 스택.
  3. 제2항에 있어서,
    양이온 기반 이동성을 갖는 상기 재료는 리튬(Li+) 이동성을 가지며, LiCoO2, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H 및 LiTiS2로 구성되는 그룹으로부터 선택되는 재료 층 스택.
  4. 제2항에 있어서,
    양이온 기반 이동성을 갖는 상기 재료는 나트륨(Na+) 이동성을 가지며, Na β-알루미나인 재료 층 스택.
  5. 제2항에 있어서,
    양이온 기반 이동성을 갖는 상기 재료는 은(Ag+) 이동성을 가지며, AgI, RbAg4I5 및 AgGeAsS3로 구성되는 그룹으로부터 선택되는 재료 층 스택.
  6. 제1항에 있어서,
    상기 양이온 기반 도전성 산화물 층의 저항률은 0.1V의 낮은 장(low field)에서 측정될 때 10 mOhm cm - 10 kOhm cm의 범위 내인 재료 층 스택.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 도전성 전극은 귀금속 전극이고, 상기 귀금속 전극은 팔라듐(Pd) 및 백금(Pt)으로 구성되는 그룹으로부터 선택된 재료를 포함하는 재료 층 스택.
  9. 제1 도전성 전극;
    상기 제1 도전성 전극 상에 배치된 양이온 기반 도전성 산화물 층;
    상기 양이온 기반 도전성 산화물 층 상에 배치된 제2 전극;
    상기 제1 또는 제2 전극 중 하나의 전극, 소스 라인 및 워드 라인에 전기적으로 접속되는 트랜지스터; 및
    상기 제1 또는 제2 전극 중 다른 하나의 전극과 전기적으로 결합되는 비트 라인
    을 포함하고,
    상기 제2 전극은 양이온들에 대한 삽입 호스트인 재료를 포함하고, 상기 재료는 흑연 및 금속 칼코게나이드로 구성되는 그룹으로부터 선택되는, 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 양이온 기반 도전성 산화물 층은 그 안에 복수의 양이온 빈자리를 갖는 비휘발성 메모리 장치.
  11. 제9항에 있어서,
    상기 양이온 기반 도전성 산화물 층은 양이온 기반 이동성을 갖는 재료를 포함하고, 양이온 기반 이동성을 갖는 상기 재료는 리튬(Li+), 나트륨(Na+) 또는 은(Ag+) 이동성을 갖는 비휘발성 메모리 장치.
  12. 비휘발성 메모리 장치를 동작시키는 방법으로서,
    메모리 요소에 양의 바이어스를 인가하는 단계 - 상기 메모리 요소는 제1 도전성 전극, 상기 제1 도전성 전극 상에 배치된 양이온 기반 도전성 산화물 층 및 상기 양이온 기반 도전성 산화물 층 상에 배치된 제2 전극을 포함함 -; 및
    상기 인가하는 단계 의해 상기 양이온 기반 도전성 산화물 층을 도전성이 더 큰 상태로부터 도전성이 더 작은 상태로 변경하는 단계
    를 포함하고,
    상기 양이온 기반 도전성 산화물 층은 리튬 원자들 및 리튬 빈자리들을 포함하고, 상기 양이온 기반 도전성 산화물 층을 상기 도전성이 더 큰 상태로부터 상기 도전성이 더 작은 상태로 변경하는 단계는, 상기 리튬 원자들을 상기 전극들 중 하나로부터 상기 양이온 기반 도전성 산화물 층의 벌크를 향해 이동시키는 단계를 포함하는, 방법.
  13. 삭제
  14. 비휘발성 메모리 장치를 동작시키는 방법으로서,
    메모리 요소에 음의 바이어스를 인가하는 단계 - 상기 메모리 요소는 제1 도전성 전극, 상기 제1 도전성 전극 상에 배치된 양이온 기반 도전성 산화물 층 및 상기 양이온 기반 도전성 산화물 층 상에 배치된 제2 전극을 포함함 -; 및
    상기 인가하는 단계에 의해 상기 양이온 기반 도전성 산화물 층을 도전성이 더 작은 상태로부터 도전성이 더 큰 상태로 변경하는 단계
    를 포함하고,
    상기 양이온 기반 도전성 산화물 층은 리튬 원자들 및 리튬 빈자리들을 포함하고, 상기 양이온 기반 도전성 산화물 층을 상기 도전성이 더 작은 상태로부터 상기 도전성이 더 큰 상태로 변경하는 단계는, 상기 리튬 원자들을 상기 양이온 기반 도전성 산화물 층의 벌크로부터 상기 전극들 중 하나를 향해 이동시키는 단계를 포함하는, 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020157009641A 2012-11-27 2013-06-24 양이온 기반 도전성 산화물 요소를 갖는 저전압 내장 메모리 KR101805032B1 (ko)

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