CN101317229A - 动态随机存取存储器密度提高 - Google Patents

Abstract

在一个实施例中，读出放大器包括：适于放大比特线对之间的电压差的差分放大器；以及适于在关于比特线对之间的电压差的放大的差分放大器中减少偏移偏差的自偏差产生电路。

Description

动态随机存取存储器密度提高

相关申请

本申请要求2005年8月16日提交的美国临时申请60/708,729的权益。

技术领域

本发明涉及存储器，更具体而言，涉及具有增加的密度的动态随机存取存储器(DRAM)。

背景技术

由于DRAM存储器单元仅仅包括单个接入晶体管和存储电容器，因此DRAM提供相对于静态随机存取存储器(SRAM)而引人注目的密度优势，所述静态随机存取存储器典型地需要六个晶体管(6-T)存储器单元。与SRAM形成对照的是，在读操作期间，DRAM单元将仅仅稍微改变其对应的比特线上的电压。已经耦接到比特线上的DRAM单元中的存储电容器必须在读操作之后重新恢复。因此，DRAM读出放大器需要再生锁存能力(regenerativelatching ability)，以在读操作之后“全轨道”(full rail)驱动比特线。如果读出放大器确定存储电容器已被充电到VDD，则驱动比特线到VDD以恢复存储电容器之上的电荷。另一方面，如果读出放大器确定存储电容器没有被充电，则比特线接地，以对存储电容器放电。更进一步，DRAM存储电容器上的电荷持续漏出，从而需要恒定的刷新。SRAM单元不需要这种刷新。此外，由于6-T SRAM单元可以在读操作期间、在比特线上驱动其值，所以，SRAM一般比DRAM快得多。

作为SRAM与DRAM的密度对速度的优点的结果，SRAM快但是更昂贵，并且因此，在诸如微处理器的高速缓冲存储器这样的时间更为严格的操作中得以保留。为了减少成本，典型地，微处理器的其余RAM被实现为DRAM。然而，由于DRAM操作速度不断提高，所以，集成电路中的嵌入式DRAM的使用在传统的需要嵌入式SRAM的高性能应用中正变得更加普遍。然而，经常由上述的密度对速度的折中来指导在DRAM与SRAM之间的选择。因此，设计者努力增加DRAM密度。

通过在图1中描绘的传统的DRAM 100的讨论，可以更好地认识到增加DRAM密度的挑战性。字线WL0控制访问漏极耦接到比特线Bx的NMOS晶体管M0的栅极。接入晶体管M0的源极耦接到存储电容器C0。因此，接入晶体管M0和存储电容器C0形成通过提高字线WL0上的电压而访问的DRAM存储器单元。响应于该电压升高，在电容C0上的任何电荷都耦接到比特线Bx。通过检测比特线Bx上的所得到的电压改变，读出放大器读取访问存储器单元的内容。

通过与诸如比特线B这样的邻近比特线比较比特线Bx上的电压，读出放大器检测电压改变。在作出该比较之前，通过预充电电路来将比特线Bx和B预充电到电压VDD/2。如果所述比较指示比特线Bx的电压高于比特线B，则下游解码逻辑(未示出)将假定存储电容器C0先前已被充电为VDD。如果所述比较指示比特线B的电压高于比特线Bx，则解码逻辑将假定存储电容器C0先前已被放电。在这种方式中，对存储器单元的二进制内容作出判定。已经读取了存储器单元的内容之后，读出放大器将恢复使用再生锁存器的存储器单元。通过升高字线WL1，可以类似的访问包含接入晶体管M1和存储电容器C1的存储器单元，等等。

每个比特线具有在数量级上典型地大于存储电容器的电容的固有电容。随着读出放大器可访问的存储器单元的数量的增加，电容的这种差异激增。例如，首先应当以整数“N”个字线来实现DRAM 100，如果N增加到2*N(假定在两种情况中有相同的半导体处理尺度)，则比特线的长度不得不加倍。比特线电容将因此也加倍，因此，减小当访问存储器单元时的电压改变。结果，在传统的沟道电容器DRAM中的每个读出放大器的存储器单元行的最大数目限制于：例如，每个读出放大器512行。如果使用存储晶体管来形成诸如最大8到16行的存储器单元，则每个读出放大器的存储器单元行的最大数相当的低。

随着DRAM密度的增加，在感测越来越小的电压改变中的一个限制因素是：读出放大器的非理想特性。图2示出了传统的读出放大器200。这个读出放大器包括差分放大器205，其比较从比特线B(图1)的正输入上导出的电压P与从比特线Bx(图1)的负输入上导出的电压N。如果电压P高于电压N，则通过差分放大器的增益，来将电压差放大到差分输出P0和N0上。然后，再生锁存器210将全轨驱动输出P到VDD，并将输出N接地。相反，如果电压N高于电压P，则再生锁存全轨驱动输出N到VDD，并将P接地。

然而，如果所述两个差分输入都处与相同的电压(如预充电电压VDD/2)，则刚描述的再生锁存操作不能正确地发生。相反，由于在差分放大器中的偏移非理想性，虽然在输入处电压相等，但P0(例如)输出也可能被驱动为高于N0。随之，这个偏移量限制了读出放大器操作的灵敏度。例如，假设在读操作期间，比特线B的电压应当高于比特线Bx。如果存储电容器相对于比特线电容过小，则差分放大器内的偏移量可能驱动再生锁存，以全轨拉动输出N，从而导致错误的读取。因此，在现有技术中，存在针对于这种偏移量问题的改进的读出放大器的需要。

如上所述，存储电容器对比特线电容是DRAM密度的限制因素。通过增加存储电容器，读出放大器可以更好地判定正在存储什么比特内容。然而，增加的存储电容器通常导致增加的存储器单元大小，由此而减小了密度。因此，在现有技术中，存在最大化可实现的密度的改进的DRAM存储器单元架构的需要。

发明内容

本部分总结本发明的一些特点，其它特点将在后续部分描述。

根据本发明的实施例，提供了一种读出放大器，其包括：适于放大输入节点对之间的电压差的差分放大器；以及适于减少与该电压差的放大相关的、在差分放大器中的偏移偏差的自偏差(self-bias)产生电路。

根据本发明的另一个方面，提供了一种方法，包括以下动作：将比特线对到偏移到偏差电压(bias voltage)；将偏差的比特线对耦接到差分放大器的输入节点，差分放大器由此驱动输出节点对；以及当所述差分对耦接到偏差的比特线对时，使用负反馈，以对所述差分放大器进行自偏差。

根据本发明的另一个方面，提供了一种DRAM存储器，包括：多行存储器单元，每个存储器单元行被排成列；其中，每个存储器单元行与多个字线交叉。

根据本发明的另一个方面，提供了一种读出放大器，包括：适于放大比特线对之间的电压差的差分放大器；以及修整电容器对，其中，第一个修整电容器耦接到第一个比特线，并且，剩余的一个修整电容器耦接到剩余的一个比特线。

根据本发明的另一个方面，提供了一种DRAM，包括：包括多个接入晶体管的衬底；以及唯一对应于多个接入晶体管的多个存储电容器，每个存储电容器由邻接于所述衬底的多个金属层形成。

本发明并不局限于上述的特征和优点。其它的特点将在以下描述。本发明由附属的权利要求所定义。

附图说明

图1示出了传统的DRAM；

图2示出了传统的读出放大器；

图3示出了根据本发明的实施例的合并了自偏差产生电路的读出放大器；

图4示出了根据本发明的实施例的自偏差产生电路；

图5示出了根据本发明的实施例的具有每个存储器行多个字线的DRAM；

图6示出了根据本发明的实施例的多路复用器和预充电电路；

图7示出了根据本发明的实施例的DRAM存储器单元布局；

图8示出了根据本发明的实施例的在邻近衬底的金属层中形成的DRAM存储电容器的截面图；

图9是根据本发明的实施例的图8的DRAM存储电容器的金属层的规划图；

图10示出了根据本发明的实施例的图8的金属层的经由安排(viaarrangement)；

图11示出了根据本发明的实施例的图8的金属层的另一个经由安排；以及

图12示出了根据本发明的实施例的具有图11的经由安排的DRAM存储电容器的截面图。

具体实施方式

现在将详细提及本发明的一个或多个实施例。当本发明根据这些实施例描述时，其应当理解为本发明并不局限于任何具体的实施例。相反，本发明包括可出现在附带的权利要求的精神和范围之中的可选择体、修改体以及等同体。进一步而言，在以下的描述中，提前设定多个具体的细节以提供本发明的全面理解。本发明也可以在不具有部分或者全部的这些具体细节中实施。在其它的例子中，操作的公知的结构和原理没有被详细描述，以免混淆本发明。

现在转向图3，改进的读出放大器300包括自偏差产生电路305。自偏差产生电路补偿在读操作之前将比特线B和比特线Bx充电操作到VDD/2的预充电电路310的操作。如果预充电电路在没有自偏差产生电路的情况下操作，则差分放大器315将由于其偏移量，即使比特线B和Bx处于相同的电压，也提供正输出P0和负输出N0之间的电压差。为了消除这个电压差，可以以补偿的形式从VDD/2调节比特线B和Bx的电压，使得P0和N0的电压相等。以这种方式，随后，差分放大器可通过根据其内部增益、来放大由于读操作造成的比特线B和Bx的电压的任何附加改变，而立即响应所述附加改变。然后，跨越输出P0和N0应用这个放大的改变，使得再生锁存器320可以相应地驱动它的输出P和N。然后，输出P和N反馈耦接(couple back)(没有示出耦接)到比特线，使得在刚刚访问的存储电容器上，恢复合适的电压。

在图4中示出了示例性的自偏差产生电路400。电路400的操作可以与预充电电路操作隔离。换句话说，图3的预充电电路将比特线B和Bx充电到VDD/2，然后，当自偏差产生电路进行操作、以消除在差分放大器中的偏移时，使得这些线浮接。类似地，自偏差产生电路操作可以与针对图1讨论的——没有这种隔离的字线电压的升高隔离，自偏差产生电路将正被访问的存储电容器的电压差作为偏移对待，并且由此将其消除。如图4所示，传输栅极405和410由活动低信号nfbx所控制。当断言(拉低)信号nfbx时，传输栅极405变为导通，使得输入P的电压等于输出N0的电压。类似地，传输栅极410变为导通，使得输入N的电压等于输出N0的电压。再次参考图3，可以看到，通过差分放大器的结果负反馈，显著减少了电压偏移的影响。例如，如果电压偏移由ΔV表示，则输入和输出电压之间的关系由下式给出：

G(V_P-V_N)+ΔV＝V_P0-V_N0

其中，G是差分放大器的增益，V_P和V_N分别是输入节点P和N的电压，并且，V_P0和V_N0分别是输出节点P0和N0的电压。如果例如当断言信号nfbx时、V_P0等于V_N且V_N0等于V_P，则前面的方程产生：

ΔV/(G+1)＝-(V_P-V_N)

结果，由因子(G+1)减小了偏移。由于开环增益G对于差分放大器来说很大，所以，实质上消除了偏移电压效应。在这种方式中，使用其它拓扑用于用来消除偏移效应的自偏差产生电路将是可理解的。

虽然根据图3讨论的读出放大器有利地增加了它差分放大器的灵敏度，但结果偏差可能影响关于访问的存储器单元是存储“1”还是“0”的界限。例如，如根据图1和2的传统的读出放大器讨论的那样，将比特线预充电到VDD/2。这种偏差既不促成逻辑1也不促成逻辑0的判定，并且，因此，理论上处于理想状态。然而，在此描述的自偏差产生电路将比特线从这个理想偏差点拉开，使得促成逻辑0而不是逻辑1的决定(或者反之亦然)。通常，给定的差分放大器的理想偏差点将取决于它的PMOS和NMOS晶体管的相对强度。随之，这种相关强度受到用于制造晶体管的特定的半导体处理角(process corner)影响。半导体厂的客户永远不能事先保证何种特殊的处理角将应用于制造给定批次的晶片。因此，包括自偏差产生电路的读出放大器的逻辑0和逻辑1决定之间的相对界限也是不可预见的。

结果，虽然有利地、具有自偏差产生的读出放大器对于由访问存储器单元产生的电压差更加敏感，但自偏差产生可能将读出放大器推入在逻辑0和逻辑1决定之间具有不够理想的界限的状况。重新参考图3，比特线B可以包括诸如由自自适应信号(trimx)充电的修整电容器325的修整电路，使得可以优化少于不够理想的界限。类似地，比特线Bx可以包括由自适应信号(trimy)充电的修整电容器330，其也是为了优化该界限。一旦制造具有带有自偏差产生的读出放大器的DRAM，用户便可以为存储二进制状态(逻辑0对逻辑1)而测试比特错误率。例如，如果在每个存储器单元存储逻辑0的比特错误率比在存储逻辑1时高，则可以调节自适应信号trimx和trimy，使得对于所述两种决定的比特错误率都最小。在空闲状态期间，没有断言自适应修整信号。自适应修整信号的范围可以是值的二进制加权的范围。一旦制造，在自偏差产生之后应用的合适的修整信号值可以“烧(burn)”入例如使用熔丝或者非易失性存储器的电路。在其它的诸如SRAM或闪存的存储器中使用修整电路将是可以理解的。例如，如果存储器使用电流感测作出比特判定，则修整电路可以包括可调节的电流源。无论由耦接到比特线(例如来自电容器的电荷、或者来自电流源的电流)的修整电路提供的偏差调节的类型是什么，修整电路均可以由取决于观察的比特错误率的控制器调节，以提高性能。更进一步地，可以在调试期间使用修整电路来测试响应于修整电路提供的比特线偏差调节的存储器性能。

根据图3讨论的读出放大器有利地增加了对由访问DRAM中的存储电容器产生的电压差的灵敏度，由此，增加在给定的专用于DRAM的死区(diearea)的可实现的存储容量。然而，附加的自偏差产生电路增加了需要实现读出放大器的死区。返回参考图1，可以看到，典型地，DRAM读出放大器必须适合于相邻的比特线之间的间距(pitch)。随着现代半导体处理进入深度次微米体制，这个间距持续减小。因此，在如此窄的位置上实现带有自偏差产生的读出放大器是困难的。

现在转到图5，示出了每个存储器单元行具有四个字线的DRAM，其为读出放大器510提供了额外的间距空间。为使描述清楚，只示出从第0行到第2行的三个存储器单元行。类似地，每行只示出四个存储器单元，例如，第0行中的单元0-0以及第2行中的单元2-3。每个行中的四个存储器单元排成列，每列有一个比特线。因此，第0列具有比特线B0等，使得第3列具有比特线B3。多路复用器505在邻近的比特线对之间进行选择，用于通过带有自偏差产生510的读出放大器进行处理。存储器单元的每个行具有四个字线。为使描述清楚，只示出行1的字线W0到W3。在四个存储器单元的每个组中，每个字线只耦接到一个存储器单元。例如，字线W0耦接到第1行中的第0个单元。字线W1耦接到第1行中的第1个单元。字线W2耦接到第1行中的第2个单元。最后，字线W3耦接到第1行中的第3个单元。

控制多路复用器，使得如果要访问第1行中的第0个单元，则选择比特线B0和B1用于处理。类似地，如果要访问第1行中的第1个单元，则选择这些相同的线。然而，如果要访问第1行的第2或者第3个单元，则选择比特线B2和B3用于处理。由于在任意给定时刻只访问每行中的每组4个中的一个单元，所以，多路复用器充当4∶1多路复用器。然而，在其它实施例中，多路复用器可以不同，例如8∶1多路复用器。然而，将理解，8∶1多路复用器需要每行8条字线。通过复制如图5的箭头所示的读出放大器的另一边的多路复用器和DRAM结构，可以获得附加的密度。由于四个字线在DRAM 500中的单元的每一行交叉，所以，字线可以与金属层交错，以最小化邻近字线之间的耦合。例如，字线可以在第一金属层中跨越第一数目的单元而实现，并且，然后通过通路(via)而进入与第二数目的单元交叉的第二金属层。在这个切换点，在第2金属层中跨越第一数目的单元的例如字线3的另一个字线通过通路而切换到第一金属层，以跨越第二数目的单元。因此，字线1和3将在它们的通路处相互“交错”。此外，非活动字线可以通过束缚晶体管(strapping transistor)束缚于接地。

多路复用器也可以包括预充电电路。在图6中示出了示例性的多路复用器和预充电电路600。为使描述清楚，只示出电路600的一半，剩余的一半是对称的。因此，仅仅示出第一比特线b[0:1]、以及第二比特线bx[0:1]。当选择信号SEL没有被断言时(活动高)，预充电每个比特线。由于信号SEL(0:1)在第一反相器605反相，所以，当没有断言这个信号时，它将导通晶体管610和615。因此，将预充电每个比特线到VDD/2，即，以上讨论的理论上的理想偏差点。为了确保平衡，平衡晶体管620也在这个时间导通，以均衡每个比特线上的电荷。当断言信号SEL(0:1)时，由于在第二反相器625的重新反相，其将导致传输栅极T1和T2导通。然后，预充电的比特线将耦接到先前讨论的输入节点P和N。

在处理节点P和N上的电压之后，通过读出放大器(未示出)的再生锁存动作以将比特线全轨拉入补偿模式。假设比特线b[0:1]因此接地。再次参考图1，虽然使对应的接入晶体管的栅极和源极接地，但对应的接入晶体管也可能泄漏。为了减少这种泄漏，通过防止再生锁存使这个比特线完全接地，可以给接入晶体管负的栅极到源极的电压(Vgs)。为了防止这种完全接地，每个比特线可以通过弱晶体管耦接到VDD/2。例如，比特线b[0:1]通过弱晶体管630耦接，而比特线bx[0:1]通过弱晶体管635耦接。在每个比特线对内，比特线的每个弱晶体管的栅极由剩余的比特线上的电压控制。由于在补偿模式中全轨拉伸比特线，所以，如果通过再生锁存动作将比特线拉到接地，则它的弱晶体管将试图向Vdd/2拉比特线。在这种方式中，通过弱晶体管尺度的合适选择，“接地”的比特线的接入晶体管可以具有例如-200到-300毫伏的Vgs，由此，极大地减小了从对应的非活动的接入晶体管的列的泄漏电流。

再次参考图5，每行的四个或者更多的字线的使用为读出放大器在宽度上提供至少4比特线的间距。在这种方式中，使得能够在现代深度次微米半导体工艺中实现自偏差产生的充分的死区。

有利地，此处讨论的DRAM存储器和读出放大器体系结构可以用于实现使用传统CMOS半导体处理技术的嵌入式DRAM存储器。由于这种传统的技术不允许增强密度的DRAM沟道电容器的实现，所以，在这种嵌入式DRAM存储器中的存储电容器可以使用厚栅极氧化晶体管实现。虽然死区需要使用厚栅极氧化晶体管实现存储电容器，但由于带有自偏差产生的读出放大器可以服务比传统的嵌入式DRAM实现更多的存储器行，因此密度得以提高。然而，将理解，此处讨论的体系结构也可以与其它存储电容器(例如沟道电容器)一起使用。

由于晶体管实现的存储电容器需要比沟道电容器更多的死区，所以，存储器单元的布局对于提供可用的死区的最有效的使用是重要的。现在转向图7，示出了每存储器单元四条字线的DRAM 700的连锁(interlocking)的“L形”存储器单元体系结构。由充当存储电容器的厚场(thick field)氧化晶体管形成每一个L形的茎(stem)。接入晶体管形成每个L形的茎。通过在比特线接触通路710处把每个L形存储器耦接到相对的L形存储器单元，耦接存储器单元形成矩形C形。虽然这些耦接的单元共享比特线，但它们却耦接到不同的字线(未示出)。在邻近的列中，以镜像的方式，如在列715和720中看到的那样，复制矩形C形。类似地形成一对紧邻的列725和730，但其与715和720交错，使得在列720和725中的L形连锁。在这种方式中，死区有效地用于每个存储器行4条字线的架构。然而，将理解，存储器700的连锁L形布局可应用于没有合并每行多字线的DRAM体系结构。

虽然存储器700的L形布局有利地增加了密度，但在每个存储器单元中的存储晶体管依旧需要可感觉到的死区。此外，这些存储晶体管将持续传导泄漏电流，随着晶体管的尺寸进入深度次微米结构，电流损失激增。现在转向图8，使用在CMOS和其它半导体工艺中可用的传统金属层而示出了DRAM存储电容器800的截面图。可用的金属层的数目取决于正在实现的特定半导体处理，其由整数N代表。因此，金属层的范围从第一金属层M1到最后的金属层MN，其中，M1是通过第一场氧化层FOX1而与衬底805分离的，MN是通过场氧化层FOXN而与下面的金属层(未示出)分离的。如在图9的平面图中所见，每个金属层形成由网810环绕的内部节点盘805，所述网对所有的内部节点盘充当通用的外部节点。如图1所示，至少一个通路820把内部节点盘820结合到接入晶体管的源。

在邻近的金属层中的公共外部节点通过图10示出的多个通路1000而结合。有利地，由于DRAM存储电容器需要传导非常小的电流，所以，可能违反半导体的加工设计规则，使得公共外部节点形成内部节点盘的每个堆的中空的圆柱体。换句话说，通路互相紧邻地放置，并且调节每个通路的宽度，使得其匹配在如图11的平面图中与图12中(为了描述清楚，在图12中仅示出两个金属层)的截面图所见的相邻内部节点之间的通用外部节点的宽度。由于产生这种宽度的通路1000可能违反涉及规则，因而导致通路1000的内空，由于流过DRAM存储电容器的电流非常小，所以，这种空白将没有实际的影响。更进一步，即使由任何一个金属层提供的电容不充分，但是，由用于形成存储电容器800(例如，8个金属层)的所有金属层提供的总电容也是足够的，即使在高密度(在内部节点盘之间的很小的分离)设计中也是如此。

增加的密度并不是存储电容器800的唯一优点。此外，虽然场氧化比用于存储电容器中的栅极氧化品质低，但场氧化层比栅极氧化的厚度厚，使得当与存储晶体管实现相比较时，减少了泄漏电流。

以上描述的本发明的实施例仅仅意味着说明而非限定。对于本领于的技术人员而言，在不脱离本发明的较宽的方面的条件下，做出的各种各样的改变和修改都是显而易见的。因此，附属的权利要求包含了所有这样的落入本发明的真实精神和范围之中的改变和修改。

Claims (24)

1、一种读出放大器，包括：

差分放大器，适于放大比特线对之间的电压差；以及

自偏差产生电路，适于减少与所述比特线对之间的电压差的放大相关的、在差分放大器中的偏移偏差。

2、如权利要求1所述的读出放大器，其中，读出放大器是DRAM读出放大器，DRAM读出放大器还包括：响应于电压差的放大而驱动所述比特线对的再生锁存器。

3、如权利要求2所述的DRAM读出放大器，还包括：耦接到第一个比特线的第一修整电容器、以及耦接到第二个比特线的第二修整电容器。

4、如权利要求2所述的DRAM读出放大器，其中，响应耦接到比特线的输入节点对之间的电压差放大，差分放大器驱动输出节点对，输入和输出节点对中的每个包括正节点和负节点，并且，其中，自偏差产生电路包括将正输入节点耦接到负输出节点的传输栅极、以及将负输入节点耦接到正输出节点的传输栅极。

5、如权利要求2所述的DRAM读出放大器，还包括：多路复用器，用来在比特线对之间进行选择，以提供由差分放大器放大、且由再生锁存器驱动的比特线。

6、如权利要求2所述的DRAM读出放大器，还包括：预充电电路，用来在自偏差产生电路进行的偏移偏差减小之前，偏差所述比特线对。

7、DRAM读出放大器，其中，预充电电路适于把由再生锁存器驱动的比特线微弱地拉到接地，预充电的电路微弱地把比特线拉到电源电压，由此，在被微弱地拉动的比特线上的接入晶体管具有负的Vgs电压，以减小来自对应的存储电容器的泄漏电流。

8、一种方法，包括：

将比特线对偏差到偏差电压；

将偏差的比特线对耦接到差分放大器的输入节点，差分放大器由此驱动输出节点对；以及

当差分对耦接到偏差的比特线对时，使用负反馈，以对所述差分放大器进行自偏差。

9、如权利要求8所述的方法，其中，负反馈的使用包括：将正输入节点耦接到负输出节点，并将负输入节点耦接到正输出节点。

10、如权利要求9所述的方法，其中，耦接输入和输出节点包括：通过传输栅极而耦接。

11、如权利要求10所述的方法，还包括：

读取耦接到使用差分放大器的一个比特线的存储器单元的内容。

12、如权利要求11所述的方法，还包括：

基于内容的读取，确定是否应当由修整电容器对至少一个比特线进行偏差；以及

基于所述确定，使用修整电容器来对至少一比特进行偏差。

13、一种DRAM存储器，包括：

多个存储器单元行，每个存储器单元行排成列；其中，每个存储器单元的行与多个字线交叉。

14、如权利要求13所述的DRAM存储器，其中，多个字线是四个。

15、如权利要求13所述的DRAM存储器，其中，每个存储器单元包括排列成具有长度大于宽度的矩形的接入晶体管，所述接入晶体管耦接到具有宽度大于所述矩形的宽度的存储晶体管，使得每个存储器单元为L形。

16、如权利要求15所述的DRAM存储器，其中，每列中的L形存储器单元与邻近的列交错，使得L形存储器单元连锁。

17、如权利要求16所述的DRAM存储器，其中，每个接入晶体管和存储晶体管都是厚栅极氧化晶体管。

18、一种存储器，包括：

排成列的多个存储器单元，每列耦接到对应的比特线；以及

修整电路，其耦接到一个比特线，所述修整电流适于调节耦接的比特线上的偏差。

19、如权利要求18所述的存储器，其中，修整电路包括修整电容器。

20、如权利要求18所述的存储器，其中，修整电路包括电流源。

21、一种DRAM，包括：

包括多个接入晶体管的衬底，以及

唯一对应于多个接入晶体管的多个存储电容器，每个存储电容器在邻近所述衬底的多个金属层中形成。

22、如权利要求21所述的DRAM，其中，每个金属层形成具有多个孔径和在至少一些孔径中的内部节点盘的格，其中，每个存储电容器的第一节点由金属层格形成，并且，其中，每个电容器的第二节点由邻近的内部节点盘形成。

23、如权利要求22所述的DRAM，其中，每个格形成环绕每个孔径的连续的墙。

24、如权利要求22所述的DRAM，其中，每个格包含多个空间分离的通路。

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