KR20100081134A - 반도체 소자의 레이아웃 - Google Patents

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Abstract

본 발명의 반도체 소자의 레이아웃은 반도체 기판 상에 세로축(L)이 짧고 가로축(W)이 긴 형태의 '┗' 타입의 패턴이 배열된 제 1행 및 상기 제 1행과 이웃하고 상기 세로축을 중심으로 대칭된 형태의 '┛' 타입의 패턴이 배열된 제 2행이 반복배열된 활성영역을 포함하여 하나의 활성영역 상에 하나의 트랜지스터를 형성함으로써 이웃하는 레이어 사이에 브릿지 발생을 줄여 반도체 소자의 특성을 향상시킬 수 있다. 특히, 비트라인 콘택과 접속되는 랜딩플러그를 작게 형성함으로써 워드라인의 공정 마진을 넓혀 채널길이가 증가하고, 이에 따라 랜딩플러그와 워드라인 간의 브릿지 유발을 감소시킬 수 있는 효과를 제공한다.
레이아웃, 1활성영역 1캐패시터

Description

반도체 소자의 레이아웃{Layout of semiconductor device}
본 발명은 반도체 소자의 레이아웃에 관한 것으로, 보다 자세하게는 하나의 활성영역에 하나의 트랜지스터와 하나의 캐패시터를 포함하는 반도체 소자의 레이아웃에 관한 것이다.
반도체 소자는 일반적으로 I-type 또는 G-type의 구조의 활성영역을 사용하여 하나의 활성영역 상에 두개의 트랜지스터를 형성하도록 하는 1활성영역 2캐패시터의 구조를 사용하고 있다. 이와 같은 구조는 반도체 소자가 고집적화됨에 따라 큰 종횡비를 갖는 패턴들이 적층되어 형성되면서 패턴의 쓰러짐으로 인해 이웃하는 패턴들과 브릿지되는 문제들을 유발시켜 반도체 소자의 특성을 저하시킨다.
도 1은 종래 기술의 실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도이고, 도 2a 내지 도 2d는 종래 기술의 실시예에 따른 반도체 소자의 형성방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상부에는 소자분리영역(12)에 의해 정의되는 활성영역(14)과, 활성영역(14)을 삼분하도록 종(縱)방향으로 가로지르는 워드라인(16)과, 삼분된 활성영역(12) 상에 구비된 랜딩플러그(22a,22b)와 삼등 분된 활성영역의 중앙에 위치한 랜딩플러그(22a)와 접속되고 워드라인(16)과 평행하도록 구비된 비트라인 콘택(26)와, 비트라인 콘택(26)과 접속되고 워드라인(16)과 수직한 방향으로 구비되는 비트라인(27)과, 삼등분된 랜딩플러그(22b)와 접속되도록 위치하는 저장전극콘택(미도시)을 포함한다. 편의상 종래 기술의 실시예에 따른 반도체 소자의 레이아웃은 저장전극 콘택(미도시)까지만 도시하도록 한다.
도 2a에 도시된 바와 같이, 반도체 기판(10) 상부에 소자분리영역(12)에 의해 정의되는 활성영역(14)을 형성하고, 그 상부에 도전층 및 하드마스크층을 증착한 후, 패터닝하여 활성영역(14)의 상에 스페이서(18)가 형성된 워드라인(16)을 형성한다.
도 2b에 도시된 바와 같이, 워드라인(16)을 포함하는 전체상부에 층간절연막(20)을 형성한 후 활성영역(14)이 노출되도록 층간절연막을 제거함으로써 랜딩플러그 영역을 형성하고 도전물질을 매립하여 랜딩플러그(22a,22b)를 형성한다. 이때, 정렬이 정확하게 이루어지지 않아 워드라인 측벽에 형성된 스페이서까지 제거되는 경우 워드라인(16)과 랜딩플러그(22a,22b)가 브릿지되어 불량을 유발할 수 있다. 이때의 랜딩플러그는 비트라인과 접속되는 랜딩플러그(22a)와 저장전극과 접속되는 랜딩플러그(22b)로 나뉠수 있다.
도 2c에 도시된 바와 같이, 랜딩플러그(22a,22b)를 포함한 전체구조 상부에 층간절연막(24)을 형성하고, 랜딩플러그(22a)과 접속되도록 층간절연막을 식각하여 비트라인 콘택영역을 형성한 후 도전물질을 매립하여 비트라인 콘택(26)을 형성한다. 여기서도 정렬이 정확하게 이루어지지 않아 비트라인 콘택(26)과 워드라인(16) 이 브릿지되어 불량이 유발될 수 있는 문제가 유발될 수 있다. 이후 도시되지는 않았지만 비트라인 콘택(26)과 접속되도록 비트라인(미도시)을 형성한다.
도 2d에 도시된 바와 같이, 전체구조 상부에 층간절연막(28)을 형성하고, 랜딩플러그(22b)와 접속되도록 층간절연막(28)을 식각하여 저장전극 콘택영역을 형성하고, 도전물질을 매립하여 저장전극 콘택(30)을 형성한다.
상술한 바와 같은 종래의 레이아웃을 갖는 반도체 소자의 경우 오정렬로 인한 브릿지의 발생으로 반도체 소자의 불량이 쉽게 발생되는 문제가 있다. 더욱이 반도체 소자의 크기가 감소해져 이웃하는 레이어들과의 거리가 가까워지는 경우 이와 같은 문제의 발생이 불가피해진다.
본 발명은 하나의 활성영역에 두개의 트랜지스터가 형성되는 종래의 레이아웃에 따라 랜딩플러그와 게이트가 브릿지되거나 반도체 소자의 채널길이가 감소하여 반도체 소자의 특성이 저하되는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 레이아웃은 반도체 기판 상에 세로축(L)이 짧고 가로축(W)이 긴 형태의 '┗' 타입의 패턴이 배열된 제 1행 및 상기 제 1행과 이웃하고 상기 세로축을 중심으로 대칭된 형태의 '┛' 타입의 패턴이 배열된 제 2행이 반복배열된 활성영역을 포함하는 것을 특징으로 한다.
이때, 상기 제 1행 및 상기 제 2행은 상기 활성영역의 세로축을 중심으로 대칭된 형태인 것을 특징으로 한다.
그리고, 상기 활성영역 상에 상기 활성영역의 세로축과 평행한 방향으로 구비되는 워드라인을 더 포함하는 것을 특징으로 한다.
이때, 상기 워드라인은 상기 활성영역의 중심을 가로지르는 것을 특징으로 한다.
또한, 상기 워드라인은 상기 활성영역의 세로축을 향하고 상기 활성영역 장축의 연장선상으로 연장된 연장패턴을 구비하는 것을 특징으로 한다.
그리고, 상기 워드라인과 중첩되지 않고 상기 활성영역의 양단부 상에 구비되는 랜딩플러그를 더 포함하는 것을 특징으로 한다.
이때, 상기 랜딩플러그는 사각형인 것을 특징으로 한다.
그리고, 상기 활성영역의 세로축 단부 상에 구비되는 랜딩플러그 상에 구비되는 비트라인 콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택과 접속되고 상기 워드라인과 수직한 방향으로 구비되는 비트라인을 더 포함하는 것을 특징으로 한다.
또한, 상기 활성영역의 가로축 단부에 구비되는 랜딩플러그 상에 구비되는 저장전극 콘택을 더 포함하는 것을 특징으로 한다.
이때, 상기 저장전극 콘택은 상기 활성영역의 가로축 단부에 구비되는 상기 랜딩플러그와 접속되고, 상기 랜딩플러그가 포함되는 활성영역을 가로지르는 상기 워드라인의 상부로 확장되어 형성되는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택은 사각형인 것을 특징으로 한다.
또한, 상기 저장전극 콘택 상에 구비되는 저장전극을 더 포함하는 것을 특징으로 한다.
본 발명은 하나의 활성영역 상에 하나의 트랜지스터를 형성함으로써 이웃하는 레이어 사이에 브릿지 발생을 줄여 반도체 소자의 특성을 향상시킬 수 있다. 특히, 비트라인 콘택과 접속되는 랜딩플러그를 작게 형성함으로써 워드라인의 공정 마진을 넓혀 채널길이가 증가하고, 이에 따라 랜딩플러그와 워드라인 간의 브릿지 유발을 감소시킬 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 3g는 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 3a에 도시된 바와 같이 반도체 기판(100) 상에 소자분리막(102)으로 인해 정의되는 활성영역(104)를 형성한다. 이때, 활성영역(104)은 세로축(L)이 짧고 가로축(W)이 긴 형태의 '┗' 타입을 갖도록 형성된다. 여기서 상하로 이웃하는 행은 세로축(L)을 중심으로 하여 좌우대칭인 형태를 갖는다. 편의상 활성영역(104)의 가로축(W) 방향을 '행'로 정의하고, 제 1 행(A1)이 '┗' 형태로 배열된 활성영역(104)을 갖는다고 할 때, 제 2 행(A2)은 제 1 행(A1)이 세로축(L)을 중심으로 좌우대칭된 '┛' 형태로 배열된 활성영역(104)을 갖는다. 또 제 3 행은(A1) 제 2 행(A2)이 세로축(L)을 중심으로 좌우대칭된 '┗' 형태로 배열된 활성영역(104) 즉, 제 1 행(A1)과 같은 배열을 갖는다. 이와 같은 방법으로 활성영역(104)의 홀수행은 '┗' 형태를 갖고, 짝수행은 홀수행의 세로축(L)을 중심으로 좌우대칭된 '┛' 형태로 배열된 활성영역(104)를 갖는다. 이와 같은 형태로 활성영역을 정의하는 이유는 이웃하는 랜딩플러그 간에 브릿지되지 않도록 마진을 갖게 하기 위함이다.
도 3b에 도시된 바와 같이 활성영역(104)의 세로축(L)과 평행하도록 워드라인(106)을 형성한다. 이때, 워드라인(106)은 활성영역(104)의 단축과 이웃한 위치에 형성되고, 활성영역(104)의 장축으로 연장된 확장영역(106a,106b)을 갖는다. 여기서 워드라인(106)의 확장영역(106a,106b)은 한쪽 방향으로만 연장된 형태를 갖는 다. 여기서, 활성영역(104)의 단축은 활성영역(104)의 세로축(L)을 의미하고, 활성영역(104)의 장축은 활성영역(104)의 가로축(W)을 의미한다. 즉, 워드라인(106)의 제 1 열(B1)은 활성영역(104)의 홀수행 즉, 제 1 행(A1) 및 제 3 행(A3)의 장축에 좌측으로 연장된 확장영역(106a)를 갖고, 워드라인(106)의 제 2 열(B2)은 활성영역(104)의 짝수행 즉, 제 2 행(A2) 장축에 우측으로 연장된 확장영역(106b)를 갖는다. 이와 같은 방법으로 워드라인(106)의 홀수열은 활성영역(104)의 홀수행 상에 좌측으로 연장된 확장영역(106a)로 형성되고, 워드라인의 짝수열은 활성영역(104)의 짝수행 상에 우측으로 연장된 확장영역(106b)로 형성된다.
도 3c에 도시된 바와 같이 활성영역(104)의 상부에 랜딩플러그(108a,108b)를 형성한다. 이때, 랜딩플러그(108a)는 활성영역(104)의 단축 단부에 위치한다. 즉, 활성영역(104)과 접속되고 활성영역(104)의 좌측으로 연장된 워드라인 확장영역(106a)과 이웃된 우측으로 연장된 워드라인 확장영역(106b) 사이에 위치한다. 이는 후속 공정으로 형성되는 비트라인 콘택과 접속된다. 또한, 랜딩플러그(108b)는 활성영역(104)의 장축 단부에 위치한다. 즉, 랜딩플러그(108b)는 워드라인(106)의 제 1 열(B1)과 제 2 열(B2) 사이 및 워드라인(106)의 제 3 열(B3)과 제 4 열(B4) 사이에 위치한다. 이는 후속 공정으로 형성되는 저장전극 콘택과 접속된다. 결국 랜딩플러그(108a,108b)는 동일 라인에 형성되지 않고 워드라인(106)을 사이에 두고 지그재그로 배열된다.
도 3d에 도시된 바와 같이 랜딩플러그(108a)의 상에 비트라인 콘택(110)을 형성한다. 이때, 비트라인 콘택(110)은 종래와 같이 랜딩플러그와 비트라인을 연결 하기 위해 워드라인의 방향으로 연장된 타원형태를 갖는 것이 아니라 랜딩플러그(108a)와 같은 크기 혹은 그보다 더 작은 크기를 갖는다. 즉, 저장전극 콘택과 접속되는 랜딩플러그가 종래와 같이 비트라인 콘택과 접속되는 콘택이 동일 라인에 형성되어 있는 것이 아니라, 'L'자형의 활성영역에 의해 동일 라인에 형성되지 않기 때문에 종래의 비트라인 콘택 크기보다 작은 크기로 형성할 수 있다. 따라서, 비트라인 콘택의 오정렬로 인한 워드라인(106)과의 브릿지를 방지할 수 있다. 비트라인 콘택(110) 단면의 형태는 정사각형 또는 직사각형 것이 바람직하다.
도 3e에 도시된 바와 같이 워드라인(106)과 수직하고, 비트라인 콘택(110)과 접속되도록 비트라인(112)을 형성한다. 따라서 랜딩플러그(108a)와 동일선상에 비트라인(112)이 형성된다. 이때, 랜딩플러그(108a)와 접속하는 저장전극 콘택의 면적을 넓히기 위하여 비트라인(112)의 폭(Wb)을 조절하여 비트라인(112) 사이의 간격을 크게 형성함으로써 후속공정에서 형성되는 랜딩플러그(108a)와 접속되는 저장전극 콘택의 마진을 향상시킬 수 있다.
도 3f에 도시된 바와 같이 랜딩플러그(108b)와 접속되도록 저장전극콘택(114a)을 형성한 후, 저장전극콘택(114a)과 소정영역 접속되도록 저장전극콘택(114b)을 형성한다. 이때, 저장전극콘택(114b)은 저장전극콘택(114a) 상에 워드라인의 확장영역(106a,106b) 상부의 연장선상으로 위치한다. 이와같이 저장전극콘택(114a)과 저장전극콘택(114b)이 미스얼라인되어 형성되는 이유는 후속 공정으로 형성되는 저장전극과의 마진을 향상시키기 위함이다. 이때, 저장전극콘택(114a,114b) 단면의 형태는 정사각형 또는 직사각형인 것이 바람직하다.
도 3g에 도시된 바와 같이 저장전극콘택(114b)의 상부에 저장전극(116)을 형성한다. 따라서, 하나의 활성영역(104) 상에는 하나의 저장전극(116)이 형성된다. 상술한 바와 같이 하나의 활성영역(104)에 하나의 저장전극(116)이 형성됨으로써 반도체 소자의 형성시 공정 마진을 향상시킬 수 있다. 또한, 이웃하는 워드라인의 영향으로 인한 반도체 소자의 열화를 방지할 수 있다.
도 1은 종래 기술의 실시예에 따른 반도체 소자의 레이아웃을 나타낸 평면도.
도 2a 내지 도 2d는 종래 기술의 실시예에 따른 반도체 소자의 형성방법을 나타낸 단면도.
도 3a 내지 3g는 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도.

Claims (13)

  1. 반도체 기판 상에 세로축(L)이 짧고 가로축(W)이 긴 형태의 '┗' 타입의 패턴이 배열된 제 1행 및 상기 제 1행과 이웃하고 상기 세로축을 중심으로 대칭된 형태의 '┛' 타입의 패턴이 배열된 제 2행이 반복배열된 활성영역을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  2. 제 1항에 있어서,
    상기 제 1행 및 상기 제 2행은
    상기 활성영역의 세로축을 중심으로 대칭된 형태인 것을 특징으로 하는 반도체 소자의 레이아웃.
  3. 제 1항에 있어서,
    상기 활성영역 상에 상기 활성영역의 세로축과 평행한 방향으로 구비되는 워드라인을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  4. 제 3항에 있어서,
    상기 워드라인은
    상기 활성영역의 중심을 가로지르는 것을 특징으로 하는 반도체 소자의 레이아웃.
  5. 제 3항에 있어서,
    상기 워드라인은
    상기 활성영역의 세로축을 향하고 상기 활성영역 장축의 연장선상으로 연장된 연장패턴을 구비하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  6. 제 3항에 있어서,
    상기 워드라인과 중첩되지 않고 상기 활성영역의 양단부 상에 구비되는 랜딩플러그를 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  7. 제 6항에 있어서,
    상기 랜딩플러그는 사각형인 것을 특징으로 하는 반도체 소자의 레이아웃.
  8. 제 6항에 있어서,
    상기 활성영역의 세로축 단부 상에 구비되는 랜딩플러그 상에 구비되는 비트라인 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  9. 제 8항에 있어서,
    상기 비트라인 콘택과 접속되고 상기 워드라인과 수직한 방향으로 구비되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  10. 제 6항에 있어서,
    상기 활성영역의 가로축 단부에 구비되는 랜딩플러그 상에 구비되는 저장전극 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
  11. 제 10항에 있어서,
    상기 저장전극 콘택은
    상기 활성영역의 가로축 단부에 구비되는 상기 랜딩플러그와 접속되고, 상기 랜딩플러그가 포함되는 활성영역을 가로지르는 상기 워드라인의 상부로 확장되어 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.
  12. 제 10항에 있어서,
    상기 저장전극 콘택은 사각형인 것을 특징으로 하는 반도체 소자의 레이아웃.
  13. 제 10항에 있어서,
    상기 저장전극 콘택 상에 구비되는 저장전극을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101139482B1 (ko) * 2010-09-08 2012-05-02 에스케이하이닉스 주식회사 반도체 소자의 레이아웃

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8693235B2 (en) * 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
KR102037063B1 (ko) 2013-03-15 2019-11-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN111033730A (zh) 2017-09-28 2020-04-17 英特尔公司 利用沟槽结构的嵌入式桥管芯的电力输送

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374576A (en) * 1988-12-21 1994-12-20 Hitachi, Ltd. Method of fabricating stacked capacitor cell memory devices
JP2777896B2 (ja) * 1989-01-20 1998-07-23 富士通株式会社 半導体記憶装置
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
KR950011636B1 (ko) * 1992-03-04 1995-10-07 금성일렉트론주식회사 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법
US5440506A (en) * 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
JP3824343B2 (ja) * 1996-03-29 2006-09-20 富士通株式会社 半導体装置
KR980006360A (ko) 1996-06-27 1998-03-30 김주용 반도체 디바이스
TW454339B (en) * 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
US6072711A (en) * 1997-12-12 2000-06-06 Lg Semicon Co., Ltd. Ferroelectric memory device without a separate cell plate line and method of making the same
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP2000228509A (ja) * 1999-02-05 2000-08-15 Fujitsu Ltd 半導体装置
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3911585B2 (ja) * 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
EP1094520A1 (en) * 1999-10-22 2001-04-25 STMicroelectronics, Inc. Radiation hardened semiconductor memory
JP3454231B2 (ja) * 2000-06-15 2003-10-06 セイコーエプソン株式会社 半導体記憶装置
US6590255B2 (en) * 2000-09-29 2003-07-08 Kabushiki Kaisha Toshiba Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same
JP2002170935A (ja) * 2000-11-30 2002-06-14 Matsushita Electric Ind Co Ltd 強誘電体メモリ
KR100542525B1 (ko) * 2001-01-30 2006-01-11 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
JP3467699B2 (ja) * 2001-03-26 2003-11-17 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
KR100403629B1 (ko) * 2001-05-29 2003-10-30 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US7002223B2 (en) * 2001-07-27 2006-02-21 Samsung Electronics Co., Ltd. Semiconductor device having elevated source/drain
JPWO2003052829A1 (ja) * 2001-12-14 2005-04-28 株式会社日立製作所 半導体装置及びその製造方法
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6573549B1 (en) * 2002-06-21 2003-06-03 Texas Instruments Incorporated Dynamic threshold voltage 6T SRAM cell
US6756625B2 (en) * 2002-06-21 2004-06-29 Micron Technology, Inc. Memory cell and method for forming the same
KR100452037B1 (ko) * 2002-07-18 2004-10-08 주식회사 하이닉스반도체 반도체 소자의 제조방법 및 그 소자
JP4343571B2 (ja) * 2002-07-31 2009-10-14 株式会社ルネサステクノロジ 半導体装置の製造方法
DE10242054B3 (de) * 2002-09-11 2004-04-15 Infineon Technologies Ag Teststruktur
US6677633B2 (en) * 2002-09-24 2004-01-13 Hitachi, Ltd. Semiconductor device
JP2004134702A (ja) * 2002-10-15 2004-04-30 Renesas Technology Corp 不揮発性半導体記憶装置
KR100467027B1 (ko) 2003-01-07 2005-01-24 삼성전자주식회사 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법
JP2004253730A (ja) * 2003-02-21 2004-09-09 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP3920804B2 (ja) * 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
US6888192B2 (en) * 2003-04-25 2005-05-03 Atmel Corporation Mirror image non-volatile memory cell transistor pairs with single poly layer
JP2005032991A (ja) * 2003-07-14 2005-02-03 Renesas Technology Corp 半導体装置
US6967365B2 (en) * 2003-07-15 2005-11-22 Texas Instruments Incorporated Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same
KR100532458B1 (ko) * 2003-08-16 2005-12-01 삼성전자주식회사 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자
US7006370B1 (en) * 2003-11-18 2006-02-28 Lsi Logic Corporation Memory cell architecture
US7830703B2 (en) * 2004-06-04 2010-11-09 Nec Corporation Semiconductor device and manufacturing method thereof
JP4331070B2 (ja) * 2004-08-06 2009-09-16 株式会社東芝 半導体記憶装置
KR20060074975A (ko) 2004-12-28 2006-07-04 주식회사 하이닉스반도체 반도체소자의 레이아웃 방법
JP2006237244A (ja) * 2005-02-24 2006-09-07 Sharp Corp 半導体記憶装置及びその製造方法
US7304352B2 (en) * 2005-04-21 2007-12-04 International Business Machines Corporation Alignment insensitive D-cache cell
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100654353B1 (ko) * 2005-06-28 2006-12-08 삼성전자주식회사 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법
JP2007140764A (ja) * 2005-11-16 2007-06-07 Fujitsu Ltd 検証支援装置、検証支援方法、検証支援プログラムおよび記録媒体
JP2007194496A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体集積回路
JP4868934B2 (ja) * 2006-05-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100906643B1 (ko) 2006-10-02 2009-07-07 주식회사 하이닉스반도체 웨이브형 리세스게이트의 레이아웃 및 그를 이용한리세스게이트의 제조 방법
KR100827694B1 (ko) * 2006-11-09 2008-05-07 삼성전자주식회사 반도체 메모리 장치의 서브워드라인 드라이버들의 레이아웃구조
US7535758B2 (en) * 2007-02-06 2009-05-19 Maxim Integrated Products, Inc. One or multiple-times programmable device
JP2009283665A (ja) * 2008-05-22 2009-12-03 Toshiba Corp 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101139482B1 (ko) * 2010-09-08 2012-05-02 에스케이하이닉스 주식회사 반도체 소자의 레이아웃

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