KR100697296B1 - 소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이 - Google Patents

소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이 Download PDF

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

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  • Semiconductor Memories (AREA)

Abstract

소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이를 제공한다. 이 셀 어레이는 반도체 기판에 형성된 소자 분리막과, 소자분리막에 의해 한정되어 일정한 피치로 형성된 복수개의 활성영역을 가진다. 복수개의 워드라인이 활성영역들의 상부를 행 방향으로 가로지르고, 공통 소오스 라인이 각 워드라인 쌍의 두 워드라인 사이의 활성영역들을 전기적으로 연결한다. 복수개의 드레인 영역이 상기 워드라인 쌍들 사이의 복수개의 활성영역들에 각각 형성된다.

Description

소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이{CELL ARRAY OF FLASH MEMORY DEVICE HAVING SOURCE STRAPPINGS}
도 1a 및 도 1b는 통상적인 노어형 플래시 메모리 소자의 셀 어레이를 나타낸 도면이다.
도 2a는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 2b는 도 2a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 2c는 도 2a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제1 실시예의 변형례에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 3a는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 3b는 도 3a의 Ⅲ-Ⅲ를 따라 취해진 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 3c는 도 3a의 Ⅲ-Ⅲ를 따라 취해진 본 발명의 제2 실시예의 변형례에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 4a는 본 발명의 제3 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나 타낸 평면도이다.
도 4b는 도 4a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제3 실시예에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 4c는 도 4a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제3 실시예의 변형례에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 5a는 본 발명의 제4 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 5b는 도 5a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제4 실시예에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 5c는 도 5a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제4 실시예의 변형례에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
본 발명은 반도체 소자에 관한 것으로서 더 구체적으로, 소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이에 관한 것이다.
플래시 메모리 소자의 셀 어레이는 복수개의 셀 트랜지스터들로 구성된다. 각각의 셀 트랜지스터는 워드라인과 비트라인에 의해 선택되고, 복수개의 셀 트랜지스터의 소오스 영역들은 전기적으로 서로 연결되어 있다. 상기 소오스 영역들은 공통 소오스 라인에 의해 연결된다. 상기 공통 소오스 라인의 저항 및 커패시턴스 로 인한 전력 손실 및 신호 전송 속도의 감소를 줄이기 위하여 상기 공통 소오스 라인에 일정한 간격으로 소오스 스트래핑 영역이 형성되고, 상기 소오스 스트래핑 영역에 도전성이 우수한 소오스 스트래핑 라인이 접속된다.
도 1a 및 도 1b는 통상적인 노어형 플래시 메모리 소자의 셀 어레이를 나타낸 도면이다.
도 1a 및 도 1b를 참조하면, 반도체기판에 소자분리막에 의해 한정된 복수개의 활성영역들(10, 12)이 배치된다. 상기 활성영역들(10, 12)의 상부를 가로질러 복수개의 워드라인들(WL)이 배치된다. 인접한 두 워드라인들(WL)은 서로 대향하여 워드라인 쌍(WP)을 이룬다. 상기 워드라인 쌍(WP)의 두 워드라인들 사이의 활성영역들(10)에 각각 소오스 영역(14)이 형성되고, 상기 소오스 영역들(14)는 공통 소오스 라인(CSL)에 의해 전기적으로 연결된다. 워드라인 쌍들 사이의 활성영역들(10)의 각각에 드레인 영역(16)이 형성된다. 각 워드라인 쌍(WP)을 이루는 두 워드라인들 사이의 소자분리막이 제거되어 상기 공통 소오스 라인(CSL)은 복수개의 활성영역(10, 12)들을 전기적으로 연결할 수 있다.
상기 드레인 영역(16)에 각각 드레인 콘택(BC)이 접속되고, 상기 공통 소오스 라인(CSL)에 일정한 간격으로 소오스 콘택(SC)이 접속된다. 집적도를 향상시키기 위하여 상기 공통 소오스 라인(CSL)의 폭은 상기 드레인 영역(16)의 폭보다 좁게 형성한다. 따라서, 상기 소오스 콘택(SC)을 형성하기 위한 영역이 요구된다. 상기 소오스 콘택(SC)을 형성하기 위하여 상기 공통 소오스 라인(CSL)은 일정한 간격으로 확장된 영역을 포함한다. 상기 확장된 영역이 소오스 스트래핑 영역(SR)에 해 당한다. 상기 워드라인들(WL)은 상기 소오스 스트래핑 영역(SR)에서 휘어져 상기 소오스 콘택(SC)이 형성될 영역이 확보될 수 있다. 메모리 소자의 집적도가 낮을 때는 활성영역들의 피치가 크기때문에 상기 소오스 스트래핑 영역(SR)에서 휘어진 워드라인들(WL)에 의한 인접한 셀 트랜지스터의 열화가 문제되지 않았다. 따라서, 상기 활성영역들(10, 12)은 셀 어레이에서 일정한 피치로 형성될 수 있었다. 그러나, 메모리 소자의 집적도가 높아짐에 따라 활성영역들(10, 12)의 피치가 작아질 경우 상기 소오스 스트래핑 영역(SR)에서 휘어진 워드라인들(WL)은 상기 스트래핑 영역(SR)에 인접한 셀 트랜지스터의 열화를 가져올 수 있다. 따라서, 셀 어레이의 피치가 작아질 수록 상기 소오스 스트래핑 영역(SR)을 지나는 활성영역(12)은 다른 활성영역(10)들 보다 넓은 폭을 가지도록 형성하여야 한다. 이에 의해, 상기 소오스 스트래핑 영역(SR)에 인접한 셀 트랜지스터가 휘어진 워드라인의 구조적이 영향으로 열화되는 것을 방지할 수 있다.
상기 워드라인들(WL)을 포함하는 기판의 전면은 층간절연막(18)에 의해 덮이고, 상기 드레인 콘택(BC)은 상기 층간절연막(18)을 관통하여 상기 드레인 영역(16)에 접속된다. 상기 공통 소오스 라인(CSL)은 상기 소자분리막이 제거된 상기 워드라인들 사이의 활성영역에 주입된 불순물 영역으로 형성된다. 상기 각 활성영역들(10)에 대응하여 상기 층간절연막(18) 상에 상기 워드라인들(WL)의 상부를 가로지르는 복수개의 비트라인들(BL) 및 소오스 스트래핑 라인(SSL)이 형성된다. 상기 비트라인들(BL)은 드레인 콘택(BC)에 접속되고, 상기 소오스 스트래핑 라인(SSL)은 소오스 콘택(SC)에 접속된다.
상술한 종래기술에 따르면, 스트래핑 영역이 형성되는 활성영역의 폭을 증가시킴으로써, 소오스 스트래핑 영역에 인접한 셀 트랜지스터가 휘어진 워드라인의 구조에 의해 열화되는 것을 방지할 수 있다. 그 반면에 상기 소오스 스트래핑 영역에서 활성영역의 피치가 변화됨으로 인해 활성영역을 정의하는 과정에서 근접효과가 발생할 수 있고, 상기 근접효과에 의해 상기 스트래핑 영역에 인접한 활성영역이 변형되어 셀 트랜지스터가 열화되는 새로운 문제를 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 이러한 종래기술의 문제점을 해결하기 위하여 소오스 스트래핑 영역에서 활성영역의 피치가 셀 트랜지스터의 활성영역 피치와 다르기 때문에 발생하는 소오스 스트래핑 영역에 인접한 활성영역의 변형을 방지할 수 있는 셀 어레이 구조를 갖는 플래시 메모리 소자를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 일정한 피치의 활성영역을 갖는 플래시 메모리 소자의 셀 어레이를 제공한다. 이 셀 어레이는 반도체 기판에 형성된 소자 분리막과, 상기 소자분리막에 의해 한정되어 일정한 피치로 형성된 복수개의 활성영역을 포함한다. 복수개의 워드라인이 상기 활성영역들의 상부를 행 방향으로 가로지르고, 공통 소오스 라인이 각 워드라인 쌍의 두 워드라인 사이의 활성영역들을 전기적으로 연결한다. 복수개의 드레인 영역이 상기 워드라인 쌍들 사이의 복수개의 활성영역들에 각각 형성된다. 따라서, 상기 드레인 영역은 셀 어레이에서 행 방향 및 열 방향으로 배치된다. 상기 각 워드라인 쌍의 두 워드라인 사이에 소오스 스트래핑 영역이 정의된다. 따라서, 상기 소오스 스트래핑 영역은 셀 어레이에서 행방향 및 열 방향으로 배치되게 된다. 본 발명에서, 각각의 소오스 스트래핑 영역은 복수개의 활성영역과 교차되어 있다.
더 나아가서, 이 셀 어레이는 복수개의 드레인 콘택 및 소오스 콘택을 포함한다. 상기 드레인 콘택은 드레인 영역에 접속되고, 상기 소오스 콘택을 상기 소오스 스트래핑 영역과 교차된 활성여역에 접속된다. 각 소오스 스트래핑 영역에서 상기 소오스 콘택은 복수개의 활성영역에 각각 접속되거나, 하나의 소오스 콘택이 복수개의 활성영역에 동시에 접속될 수 있다. 이 셀 어레이는 상기 드레인 콘택에 접속된 비트라인과 상기 소오스 콘택에 접속된 소오스 스트래핑 라인을 더 포함한다. 상기 비트라인 및 상기 소오스 콘택은 상기 활성영역들의 상부에 대응되어 동일한 피치로 형성되거나, 소오스 스트래핑 영역과 교차하는 복수개의 활성영역 상부에 하나의 소오스 스트래핑 영역이 배치되어 일정 간격으로 변화된 피치를 가질 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 2b는 도 2a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 2c는 도 2a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제1 실시예의 변형례에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 기판에 소자분리막에 의해 한정된 복수개의 활성영역들(50, 52)이 배치되어 있다. 상기 활성영역들(50, 52)은 서로 평행하게 일정한 피치로 배치되어 있다. 상기 활성영역들(50, 52)의 상부를 가로질러 복수개의 워드라인들(WL)이 배치된다. 서로 대향하는 두 워드라인(WL)은 워드라인 쌍(WP)을 이룬다. 따라서, 복수개의 워드라인 쌍(WP)이 상기 활성영역들(50, 52)의 상부를 가로지른다. 각 워드라인 쌍(WP)을 이루는 두 워드라인(WL) 사이의 활성영역들에 각각 소오스 영역(54)이 형성된다. 두 워드라인(WL) 사이의 소오스 영역들(54)은 전기적으로 연결되어 공통 소오스 영역(CSL)을 형성한다. 도 2b에 도시된 것과 같이 상기 공통 소오스 라인(CSL)은 소자분리막이 제거된 기판에 주입된 불순물층으로 이루어질 수 있다. 인접한 워드라인 쌍들(WP) 사이의 활성영역들에 각각 드레인 영역(16)이 형성된다.
드레인 영역들(16)에 각각 드레인 콘택(BC)이 접속되고, 공통 소오스 라 인(CSL)에 일정한 간격으로 소오스 콘택(SC)이 접속된다. 따라서, 콘택 영역을 확보하기 위하여 상기 드레인 영역(16)은 상기 공통 소오스 라인(CSL)의 폭보다 넓다. 다만, 상기 소오스 콘택(SC)이 형성되는 영역의 공통 소오스 라인(CSL)의 폭이 확장되어 소오스 스트래핑 영역(SR)을 형성한다. 상기 소오스 스트래핑 영역(SR)은 워드라인이 휘어져 정의된다. 종래의 셀 어레이는 상기 소오스 스트래핑 영역(SR)은 활성영역(도 1a의 12) 하나와 공통 소오스 라인(CSL) 하나가 교차하는 영역에 정의되었다. 그리고 휘어진 워드라인 구조에 의해 스트래핑 영역에 인접한 셀 트랜지스터의 특성이 변형되는 것을 방지하기 위하여 스트래핑 영역과 교차하는 활성영역이 넓은 폭을 가지도록 형성하였다. 그 결과, 활성영역들의 피치가 주기적으로 달라져 피치가 달라지는 부분에서 활성영역의 형상이 변형되는 결과를 초래하였다. 이에 비하여, 본 발명에 따른 셀 어레이는 상기 소오스 스트래핑 영역(SR)은 공통 소오스 라인(CSL)과 교차하는 복수개의 활성영역들(52)로 구성된다. 따라서, 소오스 콘택 영역을 확보함과 동시에 피치의 변화에 따른 활성영역의 변형을 방지할 수 있다. 도시된 것과 같이, 상기 소오스 콘택(SC)은 상기 소오스 스트래핑 영역(SR)의 활성영역들에 동시에 접속될 수 있다.
상기 반도체 기판의 전면에 층간절연막(58)이 덮여있고, 상기 드레인 콘택(BC) 및 상기 소오스 콘택(SC)은 상기 층간절연막(58)을 관통하여 드레인 영역(16) 및 스트래핑 영역(SR)에 각각 접속된다. 따라서, 상기 셀 어레이는 행 방향 및 열 방향으로 배열된 복수개의 드레인 콘택들(BC) 및 상기 드레인 콘택들(BC)과 다른 피치로 배열되지만 행 방향 및 열 방향으로 배열된 복수개의 소오스 콘택 들(SC)을 포함한다. 상기 층간절연막(58) 상부에 복수개의 비트라인(BL) 및 복수개의 소오스 스트래핑 라인(SSL)이 배치된다. 상기 비트라인(BL)은 상기 활성영역(50)에 대응하여 열 방향의 드레인 콘택들(BC)을 병렬로 연결하고, 상기 소오스 스트래핑 라인(SSL)은 상기 활성영역(52)에 대응하여 열 방향의 소오스 콘택들(SC)을 병렬로 연결한다.
도 2b에 도시된 것과 같이, 상기 소오스 스트래핑 라인들(SSL) 및 상기 비트라인들(BL)은 상기 활성영역들(50, 52)에 대응되기 때문에 동일한 피치로 형성될 것이다. 따라서, 소오스 스트래핑 라인들(SSL) 및 비트라인들(BL) 또한 근접효과의 영향에 의한 변형을 최소화 할 수 있다. 각각의 소오스 콘택(SC)은 복수개의 소오스 스트래핑 라인들(SSL)에 동시에 접속된다. 이에 비하여 도 2c에 도시된 것과 같이 상기 소오스 콘택(SC) 상부에 하나의 소오스 스트래핑 라인(SSL)이 형성될 수도 있다. 결과적으로 상기 비트라인들(BL)과 다른 폭을 가지고 배선의 피치가 달라짐으로 인해 패턴의 형상이 변형될 수도 있다. 그러나, 활성영역의 변형과 달리 배선 패턴의 변형은 셀 어레이 특성 산포에 크게 영향을 주지 않으며, 소오스 스트래핑 라인(SSL)의 폭의 증가로 전력소모 및 신호지연을 줄일 수 있다.
도 3a는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 3b는 도 3a의 Ⅲ-Ⅲ를 따라 취해진 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 3c는 도 3a의 Ⅲ-Ⅲ를 따라 취해진 본 발명의 제2 실시예의 변형례에 따 른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 기판에 소자분리막에 의해 한정된 복수개의 활성영역들(60, 62)이 배치되어 있다. 상기 활성영역들(60, 62)은 서로 평행하게 일정한 피치로 배치되어 있다. 상기 활성영역들(60, 62)의 상부를 가로질러 복수개의 워드라인들(WL)이 배치된다. 서로 대향하는 두 워드라인(WL)은 워드라인 쌍(WP)을 이룬다. 따라서, 복수개의 워드라인 쌍(WP)이 상기 활성영역들(60, 62)의 상부를 가로지른다. 각 워드라인 쌍(WP)을 이루는 두 워드라인(WL) 사이의 활성영역들에 각각 소오스 영역(64)이 형성된다. 두 워드라인(WL) 사이의 소오스 영역들(64)은 전기적으로 연결되어 공통 소오스 영역(CSL)을 형성한다. 도 3b에 도시된 것과 같이 상기 공통 소오스 라인(CSL)은 소자분리막이 제거된 기판에 주입된 불순물층으로 이루어질 수 있다. 인접한 워드라인 쌍들(WP) 사이의 활성영역들에 각각 드레인 영역(66)이 형성된다.
드레인 영역들(66)에 각각 드레인 콘택(BC)이 접속되고, 공통 소오스 라인(CSL)에 일정한 간격으로 복수개의 소오스 콘택들(SC)이 접속된다. 콘택 영역을 확보하기 위하여 상기 드레인 영역(66)은 상기 공통 소오스 라인(CSL)의 폭보다 넓다. 다만, 상기 소오스 콘택(SC)이 형성되는 영역의 공통 소오스 라인(CSL)의 폭이 확장되어 소오스 스트래핑 영역(SR)을 형성한다. 상기 소오스 스트래핑 영역(SR)은 휘어진 워드라인에 의해 정의되어진다. 종래의 셀 어레이는 셀 어레이의 피치가 작아짐에 따라 소오스 스트래핑 영역과 교차하는 활성영역에서 피치가 달라지기 때문에 활성영역의 형상이 변형되는 결과를 초래하였다. 이에 비하여, 본 발명에 따른 셀 어레이는 상기 소오스 스트래핑 영역(SR)은 공통 소오스 라인(CSL)과 교차하는 복수개의 활성영역들(62)로 구성된다. 따라서, 소오스 콘택 영역을 확보함과 동시에 피치의 변화에 따른 활성영역의 변형을 방지할 수 있다. 도시된 것과 같이, 상기 소오스 콘택(SC)은 상기 소오스 스트래핑 영역(SR)의 활성영역들 각각에 접속된다. 제1 실시예에 비해 소오스 콘택과 기판의 접촉면적이 줄어들 수는 있으나, 활성영역들 사이의 영역과 활성영역의 단차로 인한 콘택 형성공정의 어려움을 없앨 수는 있다.
상기 반도체 기판의 전면에 층간절연막(68)이 덮여있고, 상기 드레인 콘택(BC) 및 상기 소오스 콘택(SC)은 상기 층간절연막(68)을 관통하여 드레인 영역(66) 및 소오스 스트래핑 영역(SR)에 각각 접속된다. 따라서, 상기 셀 어레이는 행 방향 및 열 방향으로 배열된 복수개의 드레인 콘택들(BC)을 포함한다. 또한, 상기 셀 어레이는 행 방향 및 열 방향으로 배열된 복수개의 소오스 콘택들(SC)을 포함한다. 상기 층간절연막(68) 상부에 복수개의 비트라인(BL) 및 복수개의 소오스 스트래핑 라인(SSL)이 배치된다. 상기 비트라인(BL)은 상기 활성영역(60)에 대응하여 열 방향의 드레인 콘택들(BC)을 병렬로 연결하고, 상기 소오스 스트래핑 라인(SSL)은 상기 활성영역(62)에 대응하여 열 방향의 소오스 콘택들(SC)을 병렬로 연결한다.
도 3b에 도시된 것과 같이, 상기 소오스 스트래핑 라인들(SSL) 및 상기 비트라인들(BL)은 상기 활성영역들(60, 62)에 대응되기 때문에 동일한 피치로 형성될 것이다. 따라서, 소오스 스트래핑 라인들(SSL) 및 비트라인들(BL) 또한 근접효과의 영향에 의한 변형을 최소화 할 수 있다. 열 방향으로 배열된 소오스 스트래핑 영역(SR)의 상부에 복수개의 소오스 스트래핑 라인(SSL)이 배치되고, 상기 소오스 스트래핑 라인(SSL)들은 각각 열 방향으로 배열된 복수개의 소오스 콘택들(SC)을 병렬로 연결한다. 이에 비하여 도 3c에 도시된 것과 같이 상기 소오스 콘택(SC) 상부에 하나의 소오스 스트래핑 라인(SSL)이 형성될 수도 있다. 따라서, 각 소오스 스트래핑 영역(SR)의 복수개의 소오스 콘택들(SC)은 소오스 스트래핑 라인(SSL)에 동시에 접속된다. 결과적으로 상기 비트라인들(BL)과 다른 폭을 가지고 배선의 피치가 달라짐으로 인해 패턴의 형상이 변형될 수도 있다. 그러나, 활성영역의 변형과 달리 배선 패턴의 변형은 셀 어레이 특성 산포에 크게 영향을 주지 않으며, 소오스 스트래핑 라인(SSL)의 폭의 증가로 전력소모 및 신호지연을 줄일 수 있다.
도 4a는 본 발명의 제3 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 4b는 도 4a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제3 실시예에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 4c는 도 4a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제3 실시예의 변형례에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 기판에 소자분리막에 의해 한정된 복수개의 활성영역들(70, 72)이 배치되어 있다. 상기 활성영역들(70, 72)은 서로 평행하게 일정한 피치로 배치되어 있다. 소정 개수 마다 한 쌍의 활성영역들(72)은 서로 연결된 부분을 가진다. 즉, 상기 소자분리막은 복수개의 평행한 활성영역들을 한정하되, 셀 어레이에서 인접한 활성영역들이 연결된 부분이 행 방향 및 열 방향으로 배치되도록 활성영역을 한정한다. 상기 활성영역들이 연결된 부분은 소오스 스트래핑 영역(SR)에 포함된다. 상기 활성영역들(70, 72)의 상부를 가로질러 복수개의 워드라인들(WL)이 배치된다. 서로 대향하는 두 워드라인(WL)은 워드라인 쌍(WP)을 이룬다. 따라서, 복수개의 워드라인 쌍(WP)이 상기 활성영역들(70, 72)의 상부를 가로지른다. 각 워드라인 쌍(WP)을 이루는 두 워드라인(WL) 사이의 활성영역들에 각각 소오스 영역(74)이 형성된다. 두 워드라인(WL) 사이의 소오스 영역들(74)은 전기적으로 연결되어 공통 소오스 영역(CSL)을 형성한다. 도 3b에 도시된 것과 같이 상기 공통 소오스 라인(CSL)은 소자분리막이 제거된 기판에 주입된 불순물층으로 이루어질 수 있다. 인접한 워드라인 쌍들(WP) 사이의 활성영역들에 각각 드레인 영역(76)이 형성된다.
앞선 실시예들과 마찬가지로 드레인 영역들(76)에 각각 드레인 콘택(BC)이 접속되고, 공통 소오스 라인(CSL)에 일정한 간격으로 복수개의 소오스 콘택들(SC)이 접속된다. 콘택 영역을 확보하기 위하여 상기 드레인 영역(76)은 상기 공통 소오스 라인(CSL)의 폭보다 넓다. 다만, 상기 소오스 콘택(SC)이 형성되는 영역의 공통 소오스 라인(CSL)의 폭이 확장되어 소오스 스트래핑 영역(SR)을 형성한다. 상기 소오스 스트래핑 영역(SR)은 휘어진 워드라인에 의해 정의되어진다. 본 발명에 따른 셀 어레이는 상기 소오스 스트래핑 영역(SR)은 공통 소오스 라인(CSL)과 교차하는 복수개의 활성영역들(72)로 구성되고, 상기 소오스 스트래핑 영역(SR)에서 복수개의 활성영역들이 연결되어 있다. 따라서, 소오스 콘택 영역을 확보함과 동시에 피치의 변화에 따른 활성영역의 변형을 방지할 수 있다. 도시된 것과 같이, 상기 소오스 콘택(SC)은 상기 소오스 스트래핑 영역(SR)의 연결된 활성영역에 접속된다. 상기 소오스 스트래핑 영역(SR)에서 활성영역들이 연결되어 정의되기 때문에 상기 소오스 콘택(SC)과 기판의 접촉면적을 줄이지 않고 활성영역들 사이의 영역과 활성영역의 단차로 인한 콘택 형성공정의 어려움을 없앨 수는 있다.
상기 반도체 기판의 전면에 층간절연막(78)이 덮여있고, 상기 드레인 콘택(BC) 및 상기 소오스 콘택(SC)은 상기 층간절연막(78)을 관통하여 드레인 영역(76) 및 스트래핑 영역(SR)에 각각 접속된다. 따라서, 상기 셀 어레이는 행 방향 및 열 방향으로 배열된 복수개의 드레인 콘택들(BC)을 포함한다. 또한, 상기 셀 어레이는 행 방향 및 열 방향으로 배열된 복수개의 소오스 콘택들(SC)을 포함한다. 상기 층간절연막(78) 상부에 복수개의 비트라인(BL) 및 복수개의 소오스 스트래핑 라인(SSL)이 배치된다. 상기 비트라인(BL) 및 상기 소오스 스트래핑 라인(SSL)은 상기 활성영역들(70, 72)에 대응하여 열 방향의 드레인 콘택들(BC)을 병렬로 연결하고, 열 방향의 소오스 콘택들(SC)을 병렬로 연결한다.
도 4b에 도시된 것과 같이, 상기 소오스 스트래핑 라인들(SSL) 및 상기 비트라인들(BL)은 상기 활성영역들(70, 72)에 대응되기 때문에 동일한 피치로 형성될 것이다. 따라서, 소오스 스트래핑 라인들(SSL) 및 비트라인들(BL) 또한 근접효과의 영향에 의한 변형을 최소화 할 수 있다. 열 방향으로 배열된 소오스 스트래핑 영역(SR)의 상부에 복수개의 소오스 스트래핑 라인(SSL)이 배치되고, 상기 소오스 스트래핑 라인(SSL)들은 각각 열 방향으로 배열된 복수개의 소오스 콘택들(SC)을 병 렬로 연결한다. 따라서, 상기 소오스 콘택(SC)은 복수개의 소오스 스트래핑 라인들(SSL)에 동시에 접속된다. 이에 비하여 도 4c에 도시된 것과 같이 상기 소오스 콘택(SC) 상부에 하나의 소오스 스트래핑 라인(SSL)이 형성될 수도 있다.
도 5a는 본 발명의 제4 실시예에 따른 플래시 메모리 소자의 셀 어레이를 나타낸 평면도이다.
도 5b는 도 5a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제4 실시예에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 5c는 도 5a의 Ⅱ-Ⅱ를 따라 취해진 본 발명의 제4 실시예의 변형례에 따른 플래시 메모리 소자의 셀 어레이를 타나탠 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 기판에 소자분리막에 의해 한정된 복수개의 활성영역들(80, 82)이 배치되어 있다. 상기 활성영역들(80, 82)은 서로 평행하게 일정한 피치로 배치되어 있다. 소정 개수 마다 한 쌍의 활성영역들(82)은 서로 연결된 부분을 가진다. 즉, 상기 소자분리막은 복수개의 평행한 활성영역들을 한정하되, 셀 어레이에서 인접한 활성영역들이 연결된 부분이 행 방향 및 열 방향으로 배치되도록 활성영역을 한정한다. 상기 활성영역들이 연결된 부분은 소오스 스트래핑 영역(SR)에 포함된다. 상기 활성영역들(70, 72)의 상부를 가로질러 복수개의 워드라인들(WL)이 배치된다. 서로 대향하는 두 워드라인(WL)은 워드라인 쌍(WP)을 이룬다. 따라서, 복수개의 워드라인 쌍(WP)이 상기 활성영역들(70, 72)의 상부를 가로지른다. 각 워드라인 쌍(WP)을 이루는 두 워드라인(WL) 사이의 활성영역들에 각각 소오스 영역(84)이 형성된다. 두 워드라인(WL) 사이의 소오스 영역 들(84)은 전기적으로 연결되어 공통 소오스 영역(CSL)을 형성한다. 도 3b에 도시된 것과 같이 상기 공통 소오스 라인(CSL)은 소자분리막이 제거된 기판에 주입된 불순물층으로 이루어질 수 있다. 인접한 워드라인 쌍들(WP) 사이의 활성영역들에 각각 드레인 영역(86)이 형성된다.
앞선 실시예들과 마찬가지로 드레인 영역들(86)에 각각 드레인 콘택(BC)이 접속되고, 공통 소오스 라인(CSL)에 일정한 간격으로 복수개의 소오스 콘택들(SC)이 접속된다. 콘택 영역을 확보하기 위하여 상기 드레인 영역(86)은 상기 공통 소오스 라인(CSL)의 폭보다 넓다. 다만, 상기 소오스 콘택(SC)이 형성되는 영역의 공통 소오스 라인(CSL)의 폭이 확장되어 소오스 스트래핑 영역(SR)을 형성한다. 상기 소오스 스트래핑 영역(SR)은 휘어진 워드라인에 의해 정의되어진다. 본 발명에 따른 셀 어레이는 상기 소오스 스트래핑 영역(SR)은 공통 소오스 라인(CSL)과 교차하는 복수개의 활성영역들(82)로 구성되고, 상기 소오스 스트래핑 영역(SR)에서 복수개의 활성영역들이 연결되어 있다. 따라서, 소오스 콘택 영역을 확보함과 동시에 피치의 변화에 따른 활성영역의 변형을 방지할 수 있다. 도시된 것과 같이, 상기 소오스 콘택(SC)은 상기 소오스 스트래핑 영역(SR)의 활성영역들에 각각 접속된다. 즉, 상기 활성영역들(82)의 연결부위와 관계없이 상기 소오스 스트래핑 영역(SR)과 교차하는 활성영역들(82)의 각각에 소오스 콘택(SC)이 형성된다.
상기 반도체 기판의 전면에 층간절연막(88)이 덮여있고, 상기 드레인 콘택(BC) 및 상기 소오스 콘택(SC)은 상기 층간절연막(88)을 관통하여 드레인 영역(86) 및 소오스 스트래핑 영역(SR)에 각각 접속된다. 따라서, 상기 셀 어레이는 행 방향 및 열 방향으로 배열된 복수개의 드레인 콘택들(BC)을 포함한다. 또한, 상기 셀 어레이는 행 방향 및 열 방향으로 배열된 복수개의 소오스 콘택들(SC)을 포함한다. 상기 층간절연막(88) 상부에 복수개의 비트라인(BL) 및 복수개의 소오스 스트래핑 라인(SSL)이 배치된다. 상기 비트라인(BL) 및 상기 소오스 스트래핑 라인(SSL)은 상기 활성영역들(80, 82)에 대응하여 열 방향의 드레인 콘택들(BC)을 병렬로 연결하고, 열 방향의 소오스 콘택들(SC)을 병렬로 연결한다.
도 5b에 도시된 것과 같이, 상기 소오스 스트래핑 라인들(SSL) 및 상기 비트라인들(BL)은 상기 활성영역들(80, 82)에 대응되기 때문에 동일한 피치로 형성될 것이다. 따라서, 소오스 스트래핑 라인들(SSL) 및 비트라인들(BL) 또한 근접효과의 영향에 의한 변형을 최소화 할 수 있다. 열 방향으로 배열된 소오스 스트래핑 영역(SR)의 상부에 복수개의 소오스 스트래핑 라인(SSL)이 배치되고, 상기 소오스 스트래핑 라인(SSL)들은 각각 열 방향으로 배열된 복수개의 소오스 콘택들(SC)을 병렬로 연결한다. 따라서, 상기 소오스 콘택(SC)은 하나의 소오스 스트래핑 라인들(SSL)에 접속된다. 이에 비하여 도 5c에 도시된 것과 같이 상기 소오스 스트래핑 영역(SR)의 상부에 하나의 소오스 스트래핑 라인(SL)이 형성되어 각 소오스 스트래핑 영역(SR)의 소오스 콘택들(SC)은 동일한 소오스 스트래핑 라인(SSL)에 병렬로 접속된다.
상술한 것과 같이 본 발명에 따르면, 플래시 메모리 소자의 셀 어레이에서 활성영역을 일정한 피치로 배치함으로써 근접효과로 인한 활성영역의 변형을 방지 할 수 있다. 또한, 소오스 스트래핑 영역이 복수개의 활성영역을 포함하기 때문에 패턴 피치의 감소로 인해 소오스 스트래핑 영역에 인접한 셀 트랜지스터가 구조적으로 변형되는 것을 방지할 수 있다. 결론적으로, 본 발명은 셀 어레이의 특성 산포가 작은 플래시 메모리 소자의 셀 어레이를 제공할 수 있다.

Claims (1)

  1. 반도체 기판에 형성된 소자 분리막;
    상기 소자분리막에 의해 한정되어 일정한 피치로 형성된 복수개의 활성영역;
    상기 활성영역들의 상부를 행 방향으로 가로지르는 복수개의 워드라인 쌍;
    각 워드라인 쌍의 두 워드라인 사이의 활성영역을 전기적으로 연결하는 공통 소오스 라인;
    상기 워드라인 쌍들 사이의 복수개의 활성영역들에 각각 형성되어 행방향 및 열방향으로 배치된 드레인 영역; 및
    상기 각 워드라인 쌍의 두 워드라인 사이에 정의되어 행방향 및 열 방향으로 배치된 소오스 스트래핑 영역을 포함하되,
    각각의 소오스 스트래핑 영역은 복수개의 활성영역들의 일부분을 포함하는 것을 특징으로 하는 플래시 메모리 소자의 셀 어레이.
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