KR20080082353A

KR20080082353A - 비휘발성 기억 장치

Info

Publication number: KR20080082353A
Application number: KR1020070023118A
Authority: KR
Inventors: 이윤희
Original assignee: 삼성전자주식회사
Priority date: 2007-03-08
Filing date: 2007-03-08
Publication date: 2008-09-11

Abstract

비휘발성 기억 장치를 제공한다. 이 장치는 상기 반도체 기판에 평행하게 신장된 복수개의 활성영역들을 포함한다. 상기 게이트 패턴들은 평행하게 형성되어 상기 활성영역들과 교차한다. 상기 게이트 패턴들 및 상기 활성영역들은 신장 방향에 대해 서로 비스듬히 교차한다. 상기 게이트 패턴과 교차하는 활성영역에 트랜지스터의 채널이 형성되고, 상기 활성영역과 상기 게이트 패턴이 비스듬이 교차하여 상기 트랜지스터의 채널 폭 및 채널 길이는 상기 활성영역과 상기 게이트 패턴이 수직으로 교차하는 경우보다 증가될 수 있다. 결과적으로 셀 어레이의 고집적화에 따른 단채널 효과의 증가 및 전류의 감소를 억제할 수 있어 비휘발성 기억장치의 신뢰성 및 동작 속도를 향상할 수 있다.

활성영역, 단채널효과

Description

비휘발성 기억 장치{NON-VOLATILE MEMORY DEVICE}

도 1은 통상의 비휘발성 기억 장치 셀의 등가회로도.

도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 평면도.

도 3 내지 도 5는 도 2의 I-I'를 따라 취해진 단면도들.

도 6은 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 평면도.

도 7은 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 등가회로도.

도 8 및 도 9는 본 발명의 변형례에 따른 비휘발성 기억 장치의 일부를 나타낸 평면도.

도 10은 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치의 평면도.

본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 비휘발성 기억 장치에 관한 것이다.

비휘발성 기억장치의 셀 어레이가 축소(scale down)됨에 따라, 셀 트랜지스터 및 선택 트랜지스터의 채널 폭이 협소해지고 채널 길이는 짧아지고 있다. 셀 어레이의 고집적화는 대용량 기억장치를 제조함에 있어서 기여도가 높은 반면, 단채 널 효과로 인한 신뢰성 저하와, 채널 폭의 감소로 인한 전류량 감소 등의 문제가 심화된다.

도 1은 대표적인 비휘발성 기억 장치인 낸드형 플래시 기억 장치의 셀 어레이를 나타낸 등가회로도이다.

도 1을 참조하면, 낸드형 플래시 기억 장치는 다수의 셀 스트링(STR)을 포함한다. 각 셀 스트링(STR)은 접지 선택 트랜지스터(Tg)와 스트링 선택 트랜지스터(Ts) 사이에 직렬로 연결된 복수의 셀 트랜지스터들(Tc)을 포함한다. 상기 셀 스트링들(STR)은 행 방향(X)으로 배열되어 메모리 블록(BLKn)을 구성하고, 셀 어레이에는 복수의 메모리 블록들(BLKn)이 열 방향(Y)으로 배열되어 있다. 셀 스트링들(STR)은 열 방향으로 거울 대칭적으로 배열되어, 인접한 셀 스트링들은 스트링 선택 트랜지스터들(Ts) 사이의 비트라인 콘택(DC) 및 접지 선택 트랜지스터들(Tg) 사이의 소오스 영역들을 공유한다.

접지 선택 라인(GSLn) 및 스트링 선택 라인(SSLn)이 행 방향(X)으로 신장되어 각각 접지 선택 트랜지스터들(Tg)의 게이트 전극들과 스트링 선택 트랜지스터들(Ts)의 게이트 전극들을 연결하고, 워드라인들(WLnn)이 행 방향(X)으로 신장되어 메모리 트랜지스터들(Tc)의 게이트 전극들을 연결한다.

접지 선택 트랜지스터들(Tg)의 소오스 영역들은 행 방향(X)으로 신장된 공통 소오스 라인(CSLn)에 연결되고, 비트라인(BLn)은 열 방향(Y)으로 신장되어 스트링들(STR)의 스트링 선택 트랜지스터들의 드레인 영역에 비트라인 콘택(DC)을 통해 연결된다.

통상의 비휘발성 기억 장치에서, 상기 워드라인들(WLnn), 상기 접지 선택 라인(GSLn) 및 상기 스트링 선택 라인(SSLn)은 반도체 기판에 평행하게 배치된 복수개의 활성영역들과 수직으로 교차한다. 활성영역과 게이트 패턴이 직교한 구조에서 트랜지스터의 채널 폭은 활성영역의 폭에 의존하고, 채널 길이는 게이트 패턴의 폭에 의존한다. 따라서, 활성영역들의 폭 및 게이트 전극들의 폭이 축소됨에 따라 트랜지스터의 채널 폭이 협소해지고 채널 길이가 짧아진다.

본 발명이 이루고자 하는 기술적 과제는 활성영역의 폭에 비해 넓은 폭의 채널 및 게이트 패턴의 폭에 비해 긴 채널 길이을 갖는 비휘발성 기억 장치를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 채널 길이 및 채널 폭의 축소를 억제하면서 고집적화될 수 있는 비휘발성 기억 장치를 제공하는데 있다.

상기 기술적 과제들을 달성하기 위하여 본 발명은 활성영역과 게이트 패턴이 비스듬히 교차하는 비휘발성 기억 장치를 제공한다. 이 장치는 반도체 기판, 상기 반도체 기판에 정의된 활성영역 및 상기 활성영역과 교차하는 게이트 패턴들을 포함한다.

상기 반도체 기판에 평행하게 신장된 복수개의 활성영역들이 배치된다. 상기 게이트 패턴들은 평행하게 형성되어 상기 활성영역들과 교차한다. 본 발명에서, 상기 게이트 패턴들 및 상기 활성영역들은 신장 방향에 대해 서로 비스듬히 교차한 다. 상기 게이트 패턴과 교차하는 활성영역에 트랜지스터의 채널이 형성되고, 상기 활성영역과 상기 게이트 패턴이 비스듬이 교차하여 상기 트랜지스터의 채널 폭 및 채널 길이는 상기 활성영역과 상기 게이트 패턴이 수직으로 교차하는 경우보다 증가될 수 있다.

본 발명의 일 실시예에서, 상기 게이트 패턴들은 제 1 방향으로 신장되고, 상기 활성영역은 상기 게이트 패턴의 신장방향에 대해 θ각도로 교차하는 제 1 구간과 -θ각도 교차하는 제 2 구간을 포함하고, 상기 제 1 구간 및 상기 제 2 구간이 교대로 반복된 구조를 가질 수 있다.

본 발명의 다른 실시예에서, 상기 활성영역들은 제 2 방향으로 신장되고, 상기 게이트 패턴은 상기 활성영역의 신장방향에 대해 θ각도로 교차하는 제 1 구간과 -θ각도 교차하는 제 2 구간을 포함하고, 상기 제 1 구간 및 상기 제 2 구간이 교대로 반복된 구조를 가질 수 있다.

본 발명의 실시예들에 있어서, 상기 활성영역은 폭이 넓은 부분과 폭이 좁은 부분이 교대로 반복적으로 연결된 구조를 가질 수 있다. 상기 게이트 패턴은 상기 활성영역의 폭이 넓은 부분과 교차하고, 각각의 상기 넓은 부분에 하나 또는 둘 이상의 게이트 패턴들이 교차할 수 있다. 상기 게이트 패턴들은 복수개의 게이트 패턴 세트로 구성되되, 각각의 게이트 패턴 세트는 접지 선택 라인, 스트링 선택 라인 및 상기 접지 선택 라인 및 상기 스트링 선택 라인 사이에 배치된 복수개의 워드라인들을 포함할 수 있다. 상기 게이트 패턴 세트들 사이의 활성영역에 소오스 영역 및 드레인 영역이 배치되고, 상기 소오스 영역 및 상기 드레인 영역의 활성영 역 폭은 상기 좁은 부분의 폭보다 클 수 있다.

본 발명의 실시예들에 있어서, 상기 게이트 패턴과 교차하는 활성영역에 트랜지스터의 채널이 형성되고, 상기 채널들 중 일부분은 리세스 채널일 수 있다. 상기 게이트 패턴들은 접지 선택 라인, 스트링 선택 라인 및 상기 접지 선택 라인 및 상기 스트링 선택 라인 사이에 배치된 복수개의 워드라인들을 포함하고, 적어도 상기 스트링 선택 라인 및 상기 접지 선택 라인 하부의 채널은 리세스된 구조일 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 평면도이다.

도 2를 참조하면, 통상의 비휘발성 기억 장치와 마찬가지로, 본 발명에 따른 비휘발성 기억 장치는 제 1 방향으로 평행한 게이트 패턴들(GSL, SSL, WLn)과 제 2 방향으로 평행한 활성영역(12)을 포함한다. 종래의 비휘발성 기억 장치는 수직으로 교차하는 게이트 패턴 및 활성영역을 포함한다. 그러나, 본 발명에 따른 비휘발성 기억 장치는 서로 비스듬히 교차하는 게이트 패턴 및 활성영역을 포함한다.

낸드형 셀 어레이 구조를 갖는 비휘발성 기억 장치에서, 상기 게이트 패턴들은 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL), 그리고 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이에 배치된 복수개의 워드라인들(WLn)을 포함한다. 상기 게이트 패턴들(GSL, SSL, WLn)은 평행하게 배치되고, 상기 활성영역들(12)도 평행하게 배치된다. 상기 워드라인들(WLn)과 상기 활성영역들(12) 사이에 부유 게이트(FG)가 배치된다. 상기 워드라인들(WLn)과 교차하는 부분의 활성영역들(12)은 셀 트랜지스터의 채널 영역이고, 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)과 교차하는 부분의 활성영역들(12)은 각각 접지 선택 트랜지스터의 채널 영역 및 스트링 선택 트랜지스터의 채널 영역이다.

도시된 것과 같이, 상기 게이트 패턴들(GSL, SSL, WLn) 및 상기 활성영역들(12)이 비스듬히 교차하기 때문에, 상기 트랜지스터들의 채널 영역들은 상기 게이트 패턴과 상기 활성영역이 수직으로 교차하는 종래에 비해 넓은 채널 폭 및 긴 채널 길이를 가질 수 있다. 즉, 종래의 채널 길이는 L1인 것에 비해 본 발명의 채널 길이는 L2로 길어질 수 있고, 종래의 채널 폭이 W1에 비해 본 발명의 채널 폭은 W2로 넓어질 수 있다. 따라서, 동일한 폭의 활성영역 및 게이트 패턴을 가지더라도 종래에 비해 본 발명에서 채널 길이 및 폭이 증가하는 효과를 얻을 수 있다. 그 결과, 본 발명은 종래에 비해 단채널 효과의 영향이 감소하고 전류량은 상대적으로 많아질 수 있다.

도 3 및 도 5는 도 2의 I-I'를 따라 취해진 본 발명의 비휘발성 기억 장치의 실시예들을 나타낸 단면구조이다.

도 3을 참조하면, 본 발명의 비휘발성 기억 장치의 트랜지스터들은 평탄한 채널을 가질 수 있다. 반도체 기판(10)에 정의된 활성영역(12) 상에 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 배치되고, 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이에 복수개의 워드라인들(WLn)이 배치된다.

상기 워드라인들(WLn)은 활성영역(12) 상에 형성된 터널 절연막(Tox) 및 상기 터널 절연막(Tox) 상에 형성된 부유 게이트(FG), 그리고 상기 부유 게이트(FG) 상에 형성되어 상기 활성영역들을 가로지르는 제어게이트 전극(CG)를 포함한다. 상기 부유 게이트(FG) 및 상기 제어게이트 전극(CG) 사이에 게이트간 유전막(Gd)가 개재되어 있다.

상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)은 게이트 절연막(Gox) 상에 형성된 게이트 전극(14)을 포함한다. 상기 게이트 전극(14)은 서로 연결된 하부 패턴 및 상부 패턴으로 형성될 수 있고, 상기 하부 패턴 및 상부 패턴 사이의 일부분에 절연막이 개재될 수도 있다.

상기 워드라인들(WLn) 양측의 활성영역에 셀 트랜지스터(Tc)의 소오스/드레인 영역(16)이 형성되고, 상기 접지 선택 트랜지스터(Tg)의 드레인 영역은 인접한 셀 트랜지스터(Tc)의 소오스/드레인 영역과 공유되고, 상기 스트링 선택 트랜지스터(Ts)의 소오스 영역은 인접한 셀 트랜지스터(Ts)의 소오스/드레인 영역과 공유된 다. 상기 접지 선택 트랜지스터(Tg)의 소오스 영역(18s)들은 상기 접지 선택 라인(GSL)과 평행한 방향으로 전기적으로 연결되고, 상기 스트링 선택 트랜지스터(Ts)의 드레인 영역(18d)에는 비트라인 콘택이 접속될 수 있다.

도 4를 참조하면, 본 발명에 따른 비휘발성 기억 장치의 트랜지스터들은 리세스된 채널(CH)을 가질 수 있다. 도시된 것과 같이, 셀 어레이의 접지 선택 트랜지스터(Tg), 스트링 선택 트랜지스터(Ts) 및 셀 트랜지스터(Tc) 모두 리세스된 채널을 가질 수 있다.

즉, 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 하부의 활성영역(52) 및 상기 워드라인들(WLn) 하부의 활성영역들은 기판(50)의 주면보다 낮게 리세스된 구조를 가지고, 상기 리세스된 활성영역 상에 게이트 절연막(Gox) 및 터널 절연막(Tox)이 형성되고, 셀 트랜지스터(Tc)의 부유 게이트(FG)도 기판을 향해 소정 깊이(D1) 돌출된 부분을 가진다. 또한, 접지 선택 트랜지스터(Tg) 및 스트링 선택 트랜지스터(Ts)의 게이트 전극(54)은 기판을 향해 소정 깊이(D2) 돌출된 부분을 가진다.

이 실시예에서, 상기 접지 선택 트랜지스터(Tg) 및 상기 스트링 선택 트랜지스터(Ts), 그리고 상기 셀 트랜지스터(Tc)의 채널 길이는 각각의 게이트 패턴 폭보다 길어질 수 있어 단채널 효과 방지에 효과적이다.

도 3에 도시된 것과 마찬가지로, 상기 워드라인들(WLn) 양측의 활성영역에 셀 트랜지스터(Tc)의 소오스/드레인 영역(56)이 형성되고, 상기 접지 선택 트랜지스터(Tg)의 드레인 영역은 인접한 셀 트랜지스터(Tc)의 소오스/드레인 영역과 공유 되고, 상기 스트링 선택 트랜지스터(Ts)의 소오스 영역은 인접한 셀 트랜지스터(Ts)의 소오스/드레인 영역과 공유된다. 상기 접지 선택 트랜지스터(Tg)의 소오스 영역(58s)들은 상기 접지 선택 라인(GSL)과 평행한 방향으로 전기적으로 연결되고, 상기 스트링 선택 트랜지스터(Ts)의 드레인 영역(58d)에는 비트라인 콘택이 접속될 수 있다.

도 5를 참조하면, 본 발명에 따른 비휘발성 기억 장치는 셀 어레이의 트랜지스터 일부분이 리세스된 채널을 가질 수 있다. 낸드형 셀 어레이에서, 셀 트랜지스터에 비해 단채널 효과의 영향이 큰 접지 선택 트랜지스터 및 스트링 선택 트랜지스터는 셀 트랜지스터에 비해 채널 길이가 긴 트랜지스터 구조를 가질 필요가 있다.

이 실시예에서, 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 하부의 활성영역(112)은 기판(100)의 주면보다 낮게 리세스된 구조를 가지고, 상기 리세스된 활성영역 상에 게이트 절연막(Gox)이 형성되고, 접지 선택 트랜지스터(Tg) 및 스트링 선택 트랜지스터(Ts)의 게이트 전극(114)은 기판을 향해 소정 깊이(D3) 돌출된 부분을 가진다.

도 3 및 도 4에서 설명된 것과 마찬가지로, 상기 워드라인들(WLn) 양측의 활성영역에 셀 트랜지스터(Tc)의 소오스/드레인 영역(116)이 형성되고, 상기 접지 선택 트랜지스터(Tg)의 드레인 영역은 인접한 셀 트랜지스터(Tc)의 소오스/드레인 영역과 공유되고, 상기 스트링 선택 트랜지스터(Ts)의 소오스 영역은 인접한 셀 트랜지스터(Ts)의 소오스/드레인 영역과 공유된다. 상기 접지 선택 트랜지스터(Tg)의 소오스 영역(118s)들은 상기 접지 선택 라인(GSL)과 평행한 방향으로 전기적으로 연결되고, 상기 스트링 선택 트랜지스터(Ts)의 드레인 영역(118d)에는 비트라인 콘택이 접속될 수 있다.

도 3 내지 도 5에서 상기 셀 트랜지스터(Tc)는 부유 게이트를 갖는 구조이지만, 여기에 한정되지 않고 전하트랩형 플래시 셀 트랜지스터 구조를 가질 수도 있다. 즉, 셀 트랜지스터(Tc)는 기판 상에 형성된 전하트랩층과 전하트랩층 상에 형성되어 활성영역들을 가로지르는 게이트 전극(워드라인)을 포함할 수도 있다. 또한, 낸드형 셀 어레이 구조 뿐만 아니라 노어형 앤드형 등 다양한 셀 어레이 구조에도 본 발명은 적용될 수 있다.

본 발명의 기술적 사상 범위 내에서 다양한 구조의 실시예들이 구현될 수 있다.

도 6을 참조하면, 제 1 실시예에 따른 비휘발성 기억 장치는 지그재그로 신장된 복수개의 활성영역들(ACT)을 포함할 수 있다.

반도체 기판에 복수개의 평행한 게이트 패턴들이 제 1 방향으로 신장되어 있다. 낸드형 셀 어레이에서, 상기 게이트 패턴들은 접지 선택 라인(GSLn) 및 스트링 선택 라인(SSLn), 그리고 상기 접지 선택 라인(GSLn) 및 상기 스트링 선택 라인(SSLn) 사이에 배치된 복수개의 워드라인들(WLn)을 포함한다. 상기 활성영역들(ACT)은 상기 게이트 패턴들의 신장 방향에 대하여 각 θ1로 비스듬히 교차하는 제 1 구간 및 -θ1인 각 θ2로 비스듬히 교차하는 제 2 구간을 포함하고, 상기 제 1 구간 및 상기 제 2 구간이 교대로 번갈아 연결되어 상기 활성영역(ACT)은 지그재그 형상을 이룬다.

상기 게이트 패턴들은 복수개의 게이트 패턴 세트(STRn)으로 구분될 수 있다. 상기 게이트 패턴 세트(STRn)은 상기 게이트 패턴들은 접지 선택 라인(GSLn) 및 스트링 선택 라인(SSLn), 그리고 상기 접지 선택 라인(GSLn) 및 상기 스트링 선택 라인(SSLn) 사이에 배치된 복수개의 워드라인들(WLn)으로 구성될 수 있다.

본 발명의 제 1 실시예에서, 각각의 상기 제 1 구간 및 상기 제 2 구간은 하나의 게이트 패턴 세트(SSLn)과 교차한다. 따라서, 제 1 구간 과 제 2 구간의 경계는 상기 게이트 패턴 세트들(SSLn) 사이에 위치한다. 상기 게이트 패턴 세트(SSLn) 내의 게이트 패턴들은 인접한 다른 게이트 패턴 세트(SSLn-1)과 거울 대칭으로 배치될 수 있다. 상기 게이트 패턴 세트들(SSLn) 사이에는 공통 소오스 라인(CSL)이 형성되어 활성영역에 접속되거나, 비트라인 콘택들(DC)들이 활성영역에 접속될 수 있다. 따라서, 상기 활성영역(ACT)의 제 1 구간 및 제 2 구간의 경계에서 상기 공통 소오스 라인(CSL) 및 상기 비트라인 콘택들(DC)이 활성영역에 접속될 수 있다.

도 7을 참조하면, 제 1 실시예와 달리 제 2 실시예는 각각의 제 1 구간 및 제 2 구간에서 활성영역들과 교차하는 복수개의 게이트 패턴 세트들(STRn)을 포함한다. 각각의 제 1 구간 및 제 2 구간에서 두개 이상의 게이트 패턴 세트들(STRn)이 활성영역과 교차한다.

제 1 실시에와 마찬가지로, 반도체 기판에 복수개의 평행한 게이트 패턴들이 제 1 방향으로 신장되어 있다. 낸드형 셀 어레이에서, 상기 게이트 패턴들은 접지 선택 라인(GSLn) 및 스트링 선택 라인(SSLn), 그리고 상기 접지 선택 라인(GSLn) 및 상기 스트링 선택 라인(SSLn) 사이에 배치된 복수개의 워드라인들(WLn)을 포함한다. 또한, 상기 게이트 패턴들은 복수개의 게이트 패턴 세트(STRn)으로 구분될 수 있다. 상기 게이트 패턴 세트(STRn)은 상기 게이트 패턴들은 접지 선택 라인(GSLn) 및 스트링 선택 라인(SSLn), 그리고 상기 접지 선택 라인(GSLn) 및 상기 스트링 선택 라인(SSLn) 사이에 배치된 복수개의 워드라인들(WLn)으로 구성될 수 있다.

상기 게이트 패턴 세트들(SSLn) 사이에는 공통 소오스 라인(CSL)이 형성되어 활성영역에 접속되거나, 비트라인 콘택들(DC)들이 활성영역에 접속될 수 있다. 제 2 실시예에서, 상기 비트라인 콘택들(DC)이 접속된 부분 또는 상기 공통 소오스 라인(CSL)이 접속된 부분에 상기 제 1 구간 및 상기 제 2 구간의 경계가 형성될 수 있다.

본 발명의 실시예들에서 상기 활성영역들은 폭이 넓은 부분과 폭이 좁은 부분이 교대로 반복적으로 연결된 구조를 가질 수 있다.

도 8을 참조하면, 상기 활성영역들(ACT)은 제 1 폭(WA)의 좁은 부분과 상기 제 1 폭(WA)보다 넓은 제 2 폭(WB)의 넓은 부분이 교대로 번갈아 연결된 구조를 가질 수 있다. 상기 워드라인의 신장 방향(DW)과 상기 활성영역의 신장 방향(DA)은 소정의 각도 θ3로 경사져 있다.

상기 활성영역들(ACT)은 소자분리막(STI)에 의해 정의된다. 도시된 것과 같이, 상기 소자분리막(STI)은 상기 활성영역들(ACT) 사이에서 지그재그 형상을 가질 수 있다. 따라서, 인접한 활성영역들(ACT)은 넓은 영역과 좁은 영역이 맞물린 구조를 가질 수 있고, 상기 활성영역(ACT) 양측의 소자분리막(STI)은 거울 대칭적인 구조를 가질 수 있다. 이 구조에서, 단위 면적당 활성영역의 수를 줄일 수 있는 효과가 있고, 게이트 패턴들(12)이 상기 활성영역들(ACT)의 넓은 부분과 교차할 수 있다.

도면에서는 하나의 게이트 패턴(12)이 상기 활성영역의 넓은 부분과 교차하는 것으로 도시되었으나, 하나의 넓은 부분에 둘 이상의 게이트 패턴들(12)이 교차할 수도 있다.

도 9를 참조하면, 상기 활성영역의 제 1 구간과 제 2 구간의 경계에는 활성영역의 넓은 부분이 위치할 수 있다. 이 영역은 활성영역의 진행 방향이 바뀌는 부분으로, 게이트 패턴들과 교차하는 활성영역의 넓은 부분과 다른 형상을 가질 수 있고, 비트라인 콘택(DC) 또는 공통소오스 라인이 접속될 수 있다. 비트라인 콘택(DC) 또는 공통 소오스 라인과 활성영역의 접촉 면적을 증가시키기 위하여, 상기 비트라인 콘택(DC) 또는 상기 공통 소오스 라인이 접속된 활성영역의 폭(Wx)은 상기 활성영역의 좁은 부분의 폭(WA)에 비해 큰 것이 바람직하다.

도 10은 본 발명의 제 3 실시예에 따른 비휘발성 기억 장치의 평면도이다.

도 10을 참조하면, 제 1 실시예 및 제 2 실시예에서 상기 활성영역이 지그재 그 형상을 갖는 반면, 제 3 실시예는 제 2 방향으로 평행하게 신장된 활성영역(ACT) 및 상기 활성영역들과 비스듬히 교차하며 지그재그 형상을 갖는 게이트 패턴들을 포함한다.

낸드형 셀 어레이에서, 상기 게이트 패턴들은 접지 선택 라인(GSLn) 및 스트링 선택 라인(SSLn), 그리고 상기 접지 선택 라인(GSLn) 및 상기 스트링 선택 라인(SSLn) 사이에 배치된 복수개의 워드라인들(WLn)을 포함한다. 상기 게이트 패턴들은 상기 활성영역들(ACT)의 신장 방향에 대하여 각 θ4로 비스듬히 교차하는 제 1 구간 및 -θ4인 각 θ5로 비스듬히 교차하는 제 2 구간을 포함하고, 상기 제 1 구간 및 상기 제 2 구간이 교대로 번갈아 연결되어 상기 게이트 패턴들은 지그재그 형상을 이룬다.

상술한 것과 같이 본 발명에 따르면, 활성영역의 폭에 비해 넓은 채널 폭과 게이트 패턴의 폭에 비해 긴 채널 길이를 갖는 비휘발성 기억 장치의 셀 어레를 형성할 수 있다. 그 결과, 셀 어레이의 고집적화에 따른 단채널 효과의 증가 및 전류의 감소를 억제할 수 있어 비휘발성 기억장치의 신뢰성 및 동작 속도를 향상할 수 있다.

또한, 활성영역의 수직 구조 및 평면구조를 변형함으로써 게이트 패턴의 폭 대비 채널 길이를 증가시킬 수 있고, 채널의 폭도 증가시킬 수 있다.

나아가, 비트라인 콘택이 형성되는 영역의 활성영역 면적을 증가시켜 공정의 안정도 향상 및 접촉 저항의 감소를 얻을 수 있다.

Claims

반도체 기판;

상기 반도체 기판에 정의되고 평행하게 신장된 복수개의 활성영역들; 및

상기 반도체 기판 상에 평행하게 형성되고 상기 활성영역과 교차하는 복수개의 게이트 패턴들을 포함하되, 상기 게이트 패턴들 및 상기 활성영역들은 신장 방향에 대해 서로 비스듬히 교차하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 1에 있어서,

상기 게이트 패턴들은:

접지 선택 라인;

스트링 선택 라인; 및

상기 접지 선택 라인 및 상기 스트링 선택 라인 사이에 배치된 복수개의 워드라인들을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 1에 있어서,

상기 활성영역은 넓은 부분과 좁은 부분이 반복적으로 연결된 라인 형상을 갖는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 3에 있어서,

상기 게이트 패턴은 상기 활성영역의 넓은 부분과 교차하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 3에 있어서,

상기 활성영역의 넓은 부분은 인접한 활성영역의 좁은 부분과 대향하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 5에 있어서,

상기 게이트 패턴은 상기 활성영역들의 넓은 부분과 교차하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 5에 있어서,

상기 활성영역들은 소자분리막에 의해 정의되고,

상기 활성영역 양측의 소자분리막은 서로 거울 대칭적(mirror symmetric)인 것을 특징으로 하는 비휘발성 기억장치.
청구항 1에 있어서,

상기 게이트 패턴들은 제 1 방향으로 신장되고,

상기 활성영역들은 상기 게이트 패턴의 신장 방향에 대한 경사각 θ인 제 1 구간과 경사각 - θ인 제 2 구간이 교대로 반복된 것을 특징으로 하는 비휘발성 기 억 장치.
청구항 8에 있어서,

상기 게이트 패턴들은 복수개의 게이트 세트로 구분되되,

각각의 상기 게이트 세트는:

접지 선택 라인;

스트링 선택 라인; 및

상기 접지 선택 라인 및 상기 스트링 선택 라인 사이에 배치된 복수개의 워드라인들을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 9에 있어서,

상기 활성영역의 각 구간은 하나의 게이트 세트와 교차하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 9에 있어서,

상기 활성영역의 각 구간은 복수개의 게이트 세트들과 교차하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 9에 있어서,

상기 활성영역은 넓은 부분과 좁은 부분이 반복적으로 연결된 형상을 갖는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 12에 있어서,

상기 게이트 패턴들은 상기 활성영역의 넓은 부분과 교차하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 13에 있어서,

각각의 상기 넓은 부분에 하나 이상의 워드라인이 교차하는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 9에 있어서,

상기 게이트 세트들 사이의 활성영역에 소오스 영역 또는 드레인 영역이 배치되되,

상기 소오스 영역 및 상기 드레인 영역에서 상기 제 1 구간과 상기 제 2 구간이 경계을 이루는 것을 특징으로 하는 비휘발성 기억 장치.
청구항 15에 있어서,

상기 활성영역은 넓은 부분과 좁은 부분이 반복적으로 연결된 라인 형상을 갖되, 상기 소오스 영역 및 상기 드레인 영역에서 활성영역의 폭은 상기 좁은 부분의 폭보다 큰 것을 특징으로 하는 비휘발성 기억 장치.
청구항 1에 있어서,

상기 활성영역들은 제 2 방향으로 신장되고,

상기 게이트 패턴들은 상기 활성영역들의 신장 방향에 대한 경사각 θ인 제 1 구간과 경사각 - θ인 제 2 구간이 교대로 반복된 것을 특징으로 하는 비휘발성 기억 장치.
청구항 1에 있어서,

상기 게이트 패턴들과 교차하는 활성영역들 중 적어도 일부에는 리세스된 채널이 형성된 것을 특징으로 하는 비휘발성 기억 장치.
청구항 2에 있어서,

적어도 상기 접지 선택 라인 및 상기 스트링 선택 라인과 교차하는 활성영역에 리세스된 채널이 형성된 것을 특징으로 하는 비휘발성 기억 장치.
청구항 2에 있어서,

상기 워드라인, 상기 접지 선택 라인 및 상기 스트링 선택 라인과 교차하는 활성영역에 리세스된 채널이 형성된 것을 특징으로 하는 비휘발성 기억 장치.