CN110459252A - 半导体器件和半导体器件的操作方法 - Google Patents
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Abstract
半导体器件和半导体器件的操作方法。一种半导体器件包括存储器串，该存储器串被联接在公共源线和位线之间，所述存储器串包括至少一个第一选择晶体管、多个存储单元和多个第二选择晶体管。所述半导体器件还包括单独联接到所述第二选择晶体管的选择线。所述半导体器件还包括控制逻辑电路，该控制逻辑电路被配置为在第一时间使所述选择线当中的第一组选择线浮置，并且被配置为在不同于所述第一时间的第二时间使所述选择线当中的第二组选择线浮置。
Description
技术领域
本公开的各个实施方式涉及电子器件，并且更具体地，涉及半导体器件和操作半导体器件的方法。
背景技术
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)这样的半导体材料制成的存储器件。半导体存储器件被分为易失性存储器件和非易失性存储器件。
易失性存储器件在没有电力的情况下丢失所存储的数据。易失性存储器件的示例可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器件能够在没有电力的情况下保持所存储的数据。非易失性存储器件的示例包括只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存储访问存储器RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪速存储器可以被分为NOR型存储器和NAND型存储器。
发明内容
根据一实施方式，一种半导体器件可以包括被联接在公共源线和位线之间的存储器串，所述存储器串包括至少一个第一选择晶体管、多个存储单元和多个第二选择晶体管。所述半导体器件还可以包括单独联接到第二选择晶体管的选择线。所述半导体器件还可以包括控制逻辑电路，该控制逻辑电路被配置为在第一时间使各自联接到所述第二选择晶体管的第二选择线当中的第一组选择线浮置，并且被配置为在不同于所述第一时间的第二时间使所述第二选择线当中的第二组选择线浮置。
根据另一实施方式，一种半导体器件可以包括联接在公共源线和位线之间的存储器串，并且所述存储器串包括至少一个第一选择晶体管、多个存储单元和多个第二选择晶体管。所述半导体器件还可以包括控制逻辑电路，该控制逻辑电路被配置为向所述多个第二选择晶体管当中的第一组第二选择晶体管施加第一栅极感应漏极泄漏(GIDL)偏置，并且被配置为向所述多个第二选择晶体管当中的第二组第二选择晶体管施加与所述第一GIDL偏置不同的第二GIDL偏置。
根据另外的实施方式，一种半导体器件可以包括被联接在公共源线和位线之间的存储器串，所述存储器串各自包括至少一个第一选择晶体管、多个存储单元和多个第二选择晶体管。一种操作半导体器件的方法包括向所述公共源线和所述位线中的至少一条施加擦除电压。该方法还包括在第一时间，使单独联接到所述第二选择晶体管的选择线当中的第一组选择线浮置。该方法还包括在不同于所述第一时间的第二时间，使单独联接到所述第二选择晶体管的所述选择线当中的第二组选择线浮置。
附图说明
附图与以下的具体实施方式一起被并入说明书中并形成说明书的一部分，并且用于进一步例示包括所要求保护的新颖性的构思的实施方式，并且说明这些实施方式的各种原理和优点，在附图中，相似的附图标记在所有不同的视图中是指相同的或功能上相似的元件。
图1示出了例示根据本公开的实施方式的存储系统的配置的框图。
图2A、图2B和图2C示出了例示根据本公开的实施方式的半导体器件的单元阵列结构的电路图。
图3示出了例示根据本公开的实施方式的操作半导体器件的方法的流程图。
图4A和图4B示出了例示根据本公开的实施方式的操作半导体器件的方法的定时图。
图5A和图5B示出了例示根据本公开的实施方式的将多个选择晶体管分组的方法的图。
图6示出了例示根据本公开的实施方式的半导体器件的单元阵列结构的电路图。
图7示出了例示根据本公开的实施方式的半导体器件的单元阵列结构的电路图。
图8A、图8B和图8C示出了例示根据本公开的实施方式的半导体器件的结构的截面图。
图9示出了例示根据本公开的实施方式的存储系统的配置的框图。
图10示出了例示根据本公开的实施方式的存储系统的配置的框图。
图11示出了例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本教导的各个实施方式可以涉及可靠性提高且操作速度增加的半导体器件和操作该半导体器件的方法。
参照附图描述示例实施方式。然而，实施方式可以按照不同的方式来实施并且不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开能够为本领域技术人员所用。参照附图详细地描述各个实施方式。在下面的描述中，为了简洁明了，可以省略对相关功能和构成的详细描述。另外，实施方式可以按照不同的方式来实施并且不应该被理解为限于本文中提出的实施方式。
在本说明书中，“连接/联接”是指一个组件不仅直接联接到另一个组件，而且通过中间组件间接联接到另一个组件。在说明书中，当元件被称为“包括”或“包含”组件时，并没有排除其它组件，并且该元件还可以包括其它组件，除非关联的描述做出相反指示。
图1示出了例示根据实施方式的半导体器件100的配置的框图。参照图1，半导体器件100可以包括单元阵列110和外围电路120。
单元阵列110可以通过行线RL联接到地址解码器121，并且通过列线CL联接到读和写电路123。行线RL可以是漏选择线、字线或源选择线，并且列线CL可以是位线。另外，读和写电路123可以是页缓冲器。
单元阵列110可以包括多个存储器串，并且所述多个存储器串可以被布置在相对于基板的水平方向或竖直方向上。另外，单元阵列110可以包括多个存储块，并且所述多个存储块中的每一个可以包括多个页。例如，半导体器件100可以以存储块为单位执行擦除操作，并且它可以以页为单位执行编程操作或读操作。
外围电路120可以包括地址解码器121、读和写电路123、输入/输出(I/O)电路124和控制逻辑电路125。
控制逻辑电路125可以联接到地址解码器121、读和写电路123和输入/输出电路124。控制逻辑电路125可以从输入/输出电路124接收命令CMD和地址ADDR，并且可以控制地址解码器121和读和写电路123响应于接收到的命令CMD而执行内部操作。
当执行擦除操作时，控制逻辑电路125可以在不同的时间使选择线浮置。例如，控制逻辑电路125可以在第一时间使选择线当中的第一组浮置，并且可以在不同于第一时间的第二时间使选择线当中的第二组浮置。换句话讲，控制逻辑电路125可以使一些选择线的浮置时间延迟。选择线可以是源选择线和漏选择线中的任一者或二者。
控制逻辑电路125可以在擦除操作期间将栅极感应漏极泄漏(GIDL)偏置施加到选择晶体管。GIDL偏置可以是用于在选择晶体管中产生GIDL电流的反向偏置，并且可以是指选择晶体管的栅极端子和源极端子之间的电压差。控制逻辑电路125可以向选择晶体管当中的第一组施加第一GIDL偏置，并且向选择晶体管当中的第二组施加第二GIDL偏置。换句话讲，控制逻辑电路125可以使施加到选择晶体管中的一些的GIDL偏置增大。本文中，选择晶体管可以是源选择线和漏选择线中的任一者或二者。
根据上述控制方法，能够使擦除操作期间产生的GIDL电流增大。因此，能够在擦除操作期间向存储单元供应足够量的空穴，并且半导体器件100的操作特性能够得以改进。另外，能够防止选择晶体管的阈值电压因热载流子注入(HCI)而变化。因此，能够提高半导体器件100的可靠性。
地址解码器121可以通过行线RL联接到单元阵列110，并且响应于控制逻辑电路125的控制而控制行线RL。因此，地址解码器121可以从控制逻辑电路125接收地址ADDR，并且响应于接收到的地址ADDR而选择单元阵列110的存储块中的一个。
可以以页为单元执行半导体器件100的编程操作和读操作。因此，在编程操作和读操作期间，地址ADDR可以包括块地址和行地址。地址解码器121可以对地址ADDR中包括的块地址进行解码，并且根据解码后的块地址来选择存储块中的一个。地址解码器121可以对接收到的地址ADDR中包括的行地址进行解码，并且根据解码后的行地址来选择所选择的存储块的页中的一个。
可以以存储块为单元执行半导体器件100的擦除操作。因此，在擦除操作期间，地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并且根据解码后的块地址来选择存储块中的一个。
读和写电路123可以通过列线CL与单元阵列110联接。在编程操作期间，读和写电路123可以将从输入/输出电路124接收到的数据DATA传送到列线CL，并且可以利用所传送的数据DATA对所选择的页的存储单元进行编程。在读操作期间，读和写电路123可以通过列线CL从所选择的页的存储单元读取数据DATA，并且将所读取的数据DATA输出到输入/输出电路124。在擦除操作中，读和写电路123可以将擦除电压施加到列线CL。
图2A、图2B和图2C示出了例示根据本公开的实施方式的半导体器件100的单元阵列结构的电路图。图2B示出了图2A的区域A，并且图2C示出了图2A的区域B。
参照图2A，存储器串MS可以被联接在位线BL和公共源线CSL之间。另外，存储器串MS可以包括彼此串联联接的至少一个漏选择晶体管DST、多个存储单元MC和至少一个源选择晶体管SST。虽然未在图2A中示出，但是存储器串MS还可以包括位于多个存储单元MC之间的管式晶体管。
字线WL可以联接到存储单元MC的栅极。漏选择线DSL可以联接到漏选择晶体管DST的栅极，并且控制存储器串MS与位线BL之间的连接。漏选择线DSL可以联接到源选择晶体管SST的栅极，并且控制存储器串MS与公共源线CSL之间的连接。
包括在一个存储器串MS中的源选择晶体管SST的数目可以与漏选择晶体管DST的数目相同或不同。源选择晶体管SST的数目可以大于漏选择晶体管的数目，或者漏选择晶体管DST的数目可以大于源选择晶体管SST的数目。例如，一个存储器串MS可以包括七个源选择晶体管SST和三个漏选择晶体管DST。
源选择晶体管SST中的至少一个可以是虚设源选择晶体管，并且漏选择晶体管DST中的至少一个可以是虚设漏选择晶体管。
参照图2B，一个存储器串MS可以包括多个源选择晶体管SST1至SSTN，并且多条源选择线SSL1至SSLN可以分别联接到多个源选择晶体管SST1至SSTN的栅极。
源选择线SSL1至SSLN可以被分组为多个组G1至GM，并且组G1至GM中的每一个可以包括源选择线SSL1至SSLN中的至少一条。例如，第一源选择线SSL1至第J源选择线SSLJ可以属于第一组G1，并且第K源选择线SSLK至第N源选择线SSLN可以属于第M组GM。另外，组G1至GM可以包括数目不同的源选择线(SSL1至SSLN)。以相同的方式，源选择晶体管SST1至SSTN可以被划分为多个组G1至GM，并且组G1至GM中的每一个可以包括源选择晶体管SST1至SSTN中的至少一个。这里，J、K、M和N可以是2或更大的整数，使得满足J<K<N。
组G1至GM中的至少一个可以包括虚设源选择晶体管。例如，与字线WL相对相邻的组G1可以包括虚设源选择晶体管。另外，包括在对应的组G1中的源选择晶体管SST1至SSTJ的全部或部分可以是虚设源选择晶体管。
参照图2C，一个存储器串MS可以包括多个漏选择晶体管DST1至DSTP，并且多条漏选择线DSL1至DSLP可以分别联接到多个漏选择晶体管DST1至DSTP的栅极。
漏选择线DSL1至DSLP可以被分组为多个组G1至GL，并且组G1至GL中的每一个可以包括漏选择线DSL1至DSLP中的至少一条。例如，第一漏选择线DSL1至第J漏选择线DSLJ可以属于第一组G1，并且第K漏选择线DSLK至第P漏选择线DSLP可以属于第L组GL。另外，组G1至GL可以包括数目不同的漏选择线(DSL1至DSLP)。以相同的方式，漏选择线DST1至DSTP可以被分组为多个组G1至GL，并且组G1至GL中的每一个可以包括漏选择晶体管DST1至DSTP中的至少一个。这里，J、K、L和P可以是2或更大的整数，使得满足J<K<P。
组G1至GL中的至少一个可以包括虚设漏选择晶体管。例如，组G1至GL当中的与字线WL相对相邻的组G1可以包括虚设漏选择晶体管。另外，包括在对应的组GL中的漏选择晶体管DSTK至DSTP的全部或部分可以是虚设漏选择晶体管。
与一个存储器串MS对应的源选择线SSL1至SSLN的组G1至GM的数目可以与漏选择线DSL1至DSLP的组G1至GL的数目相同或不同。例如，源选择线SSL1至SSLN可以被分组为两组，并且漏选择线DSL1至DSLP可以被分组为单个组。
如本文中使用的，“选择线”可以是指源选择线或漏选择线。类似地，“选择晶体管”可以是指源选择晶体管或漏选择晶体管。另外，一组选择晶体管可以包括多个选择晶体管或者仅一个选择晶体管。例如，一组选择晶体管可以包括一个或更多个源选择晶体管或者一个或更多个漏选择晶体管。在一些实施方式中，选择线单独联接到选择晶体管指示选择线和选择晶体管之间的一对一联接。可以使用硬件、软件或其组合来实现控制逻辑电路。另外，如本文中针对一些实施方式使用的控制逻辑电路可以是指单个电路、复合电路、处理器或其组合。如本文中针对一些实施方式使用的措辞“更靠近”指示沿着存储器串的更小的电气距离。例如，第一选择线比第二选择线更靠近源选择线意指第一选择线和源选择线之间的沿着存储器串的电气距离小于第二选择线和源选择线之间的沿着存储器串的电气距离。
图3示出了例示根据实施方式的操作半导体器件的方法的流程图。以下，参照图2B中示出的单元阵列110描述对多个源选择线分组而成的两个组执行的擦除操作。
首先，向公共源线CSL施加擦除电压V_ERS(S310)。可以向源选择线SSL1至SSLN和字线WL施加接地电压。随后，使源选择线SSL1至SSLN当中的第一组G1中的源选择线SSL1至SSLJ浮置(S320)。随后，使源选择线SSL1至SSLN当中的第二组G2中的源选择线SSLK至SSLN浮置(S330)。
根据上述的操作方法，可以通过源选择晶体管(SST1至SSTN)的栅极端子和源极端子之间的电压差(即，GIDL偏置)产生GIDL电流。由GIDL电流产生的空穴可以流入存储单元MC的通道中并隧穿到每个存储单元MC的数据存储层中，使得存储单元MC的数据能够被擦除。
另外，第一组G1中的源选择线SSL1至SSLJ和第二组G2中的源选择线SSLK至SSLN可以不被同时浮置。第二组G2的浮置可以被延迟。因此，由与第二组G2对应的源选择晶体管SSTK至SSTN产生的GIDL电流可以增大。换句话讲，由源选择晶体管SSTK至SSTN产生的空穴的量可以增加。然而，第一组G1的浮置也可以被延迟。结果，能够防止由HCI导致的源选择晶体管SST1至SSTJ的阈值电压的变化。
在该实施方式中，描述了对源选择线SSL1至SSLN分组而成的组执行擦除操作的方法。然而，该擦除操作方法也可适用于漏选择线DSL1至DSLP。例如，可以向位线BL施加擦除电压V_ERS，并且可以按组使漏选择线DSL1至DSLP浮置。因此，能够控制漏选择晶体管DST1至DSTP的GIDL偏置、GIDL电流和阈值电压变化。
另外，在该实施方式中，源选择线SSL1至SSLN可以被分组为两组。然而，源选择线SSL1至SSLN可以被分组为三组或更多组。
图4A和图4B示出了例示根据本公开的实施方式的操作半导体器件的方法的定时图。以下，参照图1和图2B中示出的单元阵列110描述对多个源选择线分组而成的两个组执行的擦除操作。
参照图4A，可以在第一时间T1向公共源线CSL施加擦除电压V_ERS。如所示出的，擦除电压V_ERS的电位可以逐步地增大。可以向第一组G1和第二组G2中的源选择线SSL1至SSLN以及字线WL施加接地电压GND。
可以在第二时间T2使第一组G1中的源选择线SSL1至SSLJ浮置。因此，当擦除电压V_ERS的电位增大时，源选择线SSL1至SSLJ的电位也可以通过联接而增大。换句话讲，第二时间T2的源选择晶体管SST1至SSTJ中的每一个的栅极端子和源极端子之间的电压差可以被保持，并且可以向源选择晶体管SST1至SSTJ施加第一GIDL偏置。
然而，仍然可以向第二组G2中的源选择线SSLK至SSLN施加接地电压。因此，随着擦除电压V_ERS的电位增大，源选择晶体管SSTK至SSTN中的每一个的栅极端子和源极端子之间的电压差也会增大。
可以在第三时间T3使第二组G2中的源选择线SSLK至SSLN浮置。因此，当擦除电压V_ERS的电位增大时，源选择线SSLK至SSLN的电位也可以通过联接而增大。换句话讲，第三时间T3的源选择晶体管SSTK至SSTN中的每一个的栅极端子和源极端子之间的电压差可以被保持，并且可以向源选择晶体管SSTK至SSTN施加第二GIDL偏置。
在第四时间T4，擦除电压V_ERS的电位可以不再增大而可以被保持。
根据上述条件，可以由源选择晶体管SST1至SSTN产生GIDL电流，并且可以通过向存储单元供应空穴来擦除数据。
另外，擦除电压V_ERS可以在时段T1至T4期间增大，并且源选择线SSL1至SSLN可以在时段T1至T4中被浮置。可以根据源选择线SSL1至SSLN被浮置的时间来控制施加到源选择晶体管SST1至SSTN的GIDL偏置值。
例如，随着第二组G2被浮置的浮置时间被延迟，源选择晶体管SSTK至SSTN中的每一个的栅极端子和源极端子之间的电压差可以增大。因此，与第一组G1相比，施加到第二组G2的源选择晶体管SSTK至SSTN的GIDL偏置可以进一步增加，并且第二组G2的源选择晶体管SSTK至SSTN中产生的GIDL电流可以被选择性地增加。换句话讲，由与公共源线CSL相邻的源选择晶体管SSTK至SSTN产生的空穴的量可以增加。
虽然图4B的实施方式与图4A的实施方式相似，但是可以按不同的顺序使第一组G1和第二组G2浮置。更具体地，参照图4B，可以在第一时间T1使第二组G2中的源选择线SSLK至SSLN浮置，并且可以在第二时间T2使第一组G1中的源选择线SSL1至SSLJ浮置。
如上所述，当第一组G1中的源选择线SSL1至SSLJ的浮置被延迟时，可以向第一组G1中的源选择晶体管SST1至SSTJ施加高GIDL偏置。结果，施加到第一组G1的GIDL偏置可以相对增加，并且施加到第二组G2的GIDL偏压可以相对减小。另外，能够使第二组G2中的源选择线SSLK至SSLN与公共源线CSL之间的偏置差减小，并且能够使第一组G1中的源选择线SSL1至SSLJ与字线WL之间的偏置差减小。结果，能够防止HCI，并且能够防止由HCI导致的与字线WL相邻的源选择晶体管SSTK至SSTN的阈值电压的变化。
在该实施方式中，描述了对源选择线SSL1至SSLN分组而成的组执行擦除操作的方法。然而，该擦除操作方法也可适用于漏选择线DSL1至DSLP。另外，在该实施方式中，源选择线SSL1至SSLN可以被分组为两组。然而，源选择线SSL1至SSLN可以被分组为三组或更多组。
图5A和图5B示出了例示根据实施方式的分组方法的示图。
如上所述，可以在擦除操作期间使一些选择线的浮置时间延迟，或者可以使施加到一些选择晶体管的GIDL偏置增加。然而，因为对应的选择晶体管被反复暴露于高电压，所以随着反复进行擦除操作，这些选择晶体管可能受损。因此，根据实施方式，可以将选择晶体管和与其对应的选择线进行分组，以便降低擦除应力。
参照图5A和图5B，存储器串MS可以包括七个源选择晶体管SST1至SST7，并且可以由七条源选择线SSL1至SSL7控制存储器串MS与公共源线CSL之间的连接。另外，组G1和G2可以共同地包括与源选择晶体管SST1至SST7对应的源选择线SSL1至SSL7。第一组G1可以包括源选择线SSL1至SSL7中的一些，并且第二组G2可以包括源选择线SSL1至SSL7中的其它源选择线。
参照第一实施方式E1，第一源选择晶体管SST1至第五源选择晶体管SST5以及与其对应的第一源选择线SSL1至第五源选择线SSL5可以构成第一组G1。第一源选择线SSL1至第五源选择线SSL5可以共同地由第一组源选择线G1_SSL控制。
另外，第六源选择晶体管SST6和第七源选择晶体管SST7以及与其对应的第六源选择线SSL6和第七源选择线SSL7可以构成第二组G2。属于第二组G2的第六源选择线SSL6和第七源选择线SSL7可以共同地由第二组源选择线G2_SSL控制。
另外，参照图5B所示出的第二实施方式E2至第四实施方式E4，与一个存储器串对应的组(G1和G2)的数目和包括在每个组(G1和G2)中的选择线(SSL1至SSL7)的数目可以有所不同。
如上所述，通过将源选择晶体管(SST1至SST7)的数目或源选择线(SSL1至SSL7)的数目控制成彼此不同，数目较少的源选择晶体管(SST1至SST7)或该数目的源选择线(SSL1至SSL7)可以被包括在具有高擦除应力的组中。换句话讲，数目较少的源选择线可以被包括在浮置时间被延迟的组或者被施加高GIDL偏置的组中。例如，当第二组G2的浮置时间被延迟时，数目少的源选择线(SSL6和SSL7)可以被包括在第二组G2中。
可以在制造半导体器件时或者在编程/擦除循环被重复预定次数时执行分组。分组表可以被存储在存储器件中或者被从控制器传送。
在所提出的实施方式中，描述了将包括在一个存储器串中的七个源选择晶体管进行分组的方法。然而，源选择晶体管的数目可以有所不同。另外，分组方法也可以应用于漏选择晶体管。
图6示出了例示根据本公开的实施方式的半导体器件100的单元阵列结构的电路图。
参照图6，单元阵列110可以包括多个存储块BLK，并且所述多个存储块BLK中的每一个可以包括多个存储器串MS11至MS22。例如，第一存储块BLK1可以包括在第一方向I和第二方向II上布置的存储器串MS11至MS22。另外，存储器串MS11至MS22中的每一个可以在第三方向III上延伸。第一方向I可以是行方向，第二方向II可以是列方向，并且第三方向III可以是层叠方向。
多个存储器串MS11至MS22可以联接在位线BL1和BL2与公共源线CSL之间。另外，存储器串MS11至MS22中的每一个可以包括至少一个源选择晶体管(SST1至SSTN)、存储单元MC和至少一个漏选择晶体管(DST1至DSTP)。存储单元MC的栅极可以联接到字线WL。
包括在一个存储块BLK1中的存储器串MS11至MS22可以共同地联接到公共源线CSL。另外，存储器串MS11至MS22与公共源线CSL之间的连接可以分别由源选择线SSL11和SSL2N控制。
布置在第一行中的第一存储器串MS11和MS12中的源选择晶体管SST1至SSTN可以联接到第一源选择线SSL11至SSL1N。布置在第二行中的第二存储器串MS21和MS22中的源选择晶体管SST1至SSTN可以由第二源选择线SSL21至SSL2N控制。第一源选择线SSL11至SSL1N可以被分组为多个组，并且可以控制每个组。以相同的方式，第二源选择线SSL21至SSL2N可以被分组为多个组，并且可以控制每个组。例如，可以在擦除操作期间的不同时间使相应的组浮置，并且可以向这些组施加不同的GIDL偏置。
包括在一个存储块BLK1中的存储器串MS11至MS22可以联接到位线BL1和BL2。另外，多个存储器串MS11至MS22与位线BL1和BL2之间的相应连接可以由漏选择线DSL11至DSL2P控制。
布置在第一行中的第一存储器串MS11和MS12中的漏选择晶体管DST1至DSTP可以由第一漏选择线DSL11至DSL1P控制。布置在第二行中的第二存储器串MS21和MS22中的漏选择晶体管DST1至DSTP可以联接到第二漏选择线DSL21至DSL2P。第一漏选择线DSL11至DSL1P可以被分组为多个组，并且可以控制每个组。以相同的方式，第二源选择线DSL21至DSL2P可以被分组为多个组，并且可以控制每个组。例如，可以在擦除操作期间的不同时间使相应的组浮置，并且可以向这些组施加不同的GIDL偏置。
图7示出了例示根据本公开的实施方式的半导体器件100的单元阵列结构的电路图。下文中，省略了对以上已经描述的组件的重复描述。
参照图7，单元阵列110可以包括多个存储块BLK。存储块BLK中的每一个可以包括多个单元串MS11至MS22。另外，存储器串MS11至MS22中的每一个可以被布置成字母“U”的形状。
另外，存储器串MS11至MS22中的每一个可以包括至少一个源选择晶体管(SST1至SSTN)、存储单元MC和至少一个漏选择晶体管(DST1至DSTP)。
存储单元MC可以在与第一方向I和第二方向II交叉的第三方向III上层叠。另外，存储单元MC可以串联联接在源选择晶体管SST1与管式晶体管PT之间以及管式晶体管PT与漏选择晶体管DST1之间。另外，存储单元MC的栅极可以分别联接到字线WL。管式晶体管PT的栅极可以联接到管栅PG的栅。
存储器串MS11至MS22中的布置在同一行中的源选择晶体管SST1至SSTN可以由在同一行方向上延伸的第一源选择线SSL1至SSLN控制。源选择线SSL1至SSLN可以被分组为多个组，并且可以控制每个组。例如，可以在擦除操作期间的不同时间使相应的组浮置，并且可以向这些组施加不同的GIDL偏置。
存储器串MS11至MS22中的布置在同一行中的漏选择晶体管DST1至DSTP可以由在同一行方向上延伸的漏选择线DSL11至DSL2P控制。漏选择线DSL11至DSL2P可以被分组为多个组，并且可以控制每个组。例如，可以在擦除操作期间的不同时间使相应的组浮置，并且可以向这些组施加不同的GIDL偏置。
图8A、图8B和图8C示出了例示根据本公开的实施方式的半导体器件的结构的截面图。
参照图8A，根据实施方式的半导体器件可以包括源选择线SSL1至SSLN、字线WL、漏选择线DSL1至DSLP和沟道层CH。例如，半导体器件可以包括彼此交替层叠的导电层和绝缘层，并且导电层可以是源选择线SSL1至SSLN或漏选择线DSL1至DSLP。
例如，导电层中的一个或更多个上层可以是漏选择线DSL1至DSLP，一个或更多个下导电层可以是源选择线SSL1至SSLN，而其余的导电层可以是字线WL。在该示例中，沟道层CH可以在竖直方向穿过层叠结构，沟道层CH的底部可以联接到公共源线CSL，并且沟道层CH的顶部可以联接到位线BL。
在另一示例中，一个或更多个上导电层可以是漏选择线DSL1至DSLP和源选择线SSL1至SSLN，至少一个下导电层可以是管栅，而其余的导电层可以是字线WL。在该示例中，沟道层CH可以呈“U”形，沟道层CH的一个端部可以联接到公共源线CSL，并且沟道层CH的另一个端部可以联接到位线BL。
沟道层CH可以穿过源选择线SSL1至SSLN、字线WL和漏选择线DSL1至DSLP。例如，在形成穿过层叠结构的开口之后，可以在开口中形成沟道层CH。因此，可以通过沉积方法、选择性生长方法等来形成沟道层CH。另外，沟道层CH可以包含诸如硅(Si)、锗(Ge)等这样的半导体材料。例如，可以通过在开口中沉积或生长未掺杂的多晶硅层来形成沟道层CH。
源选择晶体管、存储单元和漏选择晶体管可以沿着沟道层CH层叠并且共享沟道层CH。因此，可以通过用杂质掺杂沟道层CH来形成结JN，以便控制晶体管的特性。例如，结JN可以被形成在与源选择晶体管或漏选择晶体管对应的位置处。
可以通过使用热处理工艺扩散杂质来在沟道层CH中形成结JN。例如，沟道层CH中的与存储单元对应的区域可以是未掺杂有杂质的未掺杂多晶硅层，并且与源选择晶体管或漏选择晶体管对应的区域可以是掺杂有杂质的掺杂多晶硅层。
当沟道层CH被形成为层叠结构时，杂质可以由于处理变量而在相应的沟道层CH中以不同的水平扩散。图8B示出了杂质在第一沟道层CH1中充分扩散。第一组G1至第M组GM的所有源选择晶体管可以与第一结JN1交叠。另一方面，图8C示出了杂质在第二沟道层CH2中未充分扩散。第一组G1至第M组GM的源选择晶体管中的一些不能与第二结JN2充分地交叠。具体地，因为杂质浓度因扩散工艺的特性而朝向第二结JN2的顶部减小，所以位于顶部的第一组G1的源选择晶体管不能与第二结JN2充分地交叠，或者第二结JN2的杂质浓度不能足够高。
结果，因为没有从第一组G1的源选择晶体管产生足够量的空穴，所以会使擦除速度降低，或者会发生擦除故障。因此，可以通过增加第二组G2的GIDL电流来改善擦除操作。换句话讲，位于相对低的位置或者与结充分交叠的第二组G2的浮置时间可以被延迟。如上所述，可以通过增加由第二组G2的源选择晶体管产生的空穴的量来补偿第一组G1中的不足。
另外，第一组G1中的没有与第二结JN2充分交叠的选择晶体管的阈值电压可以增大，因为电荷由于HCI而在栅绝缘层中被捕获。因此，通过将第一组G1的源选择线SSL1至SSLJ的浮置时间延迟来增大GIDL偏置，能够防止由HCI导致的阈值电压变化。
图9示出了例示根据实施方式的存储系统1000的配置的框图。参照图9，存储系统1000可以包括存储器件100'和控制器200。
控制器200可以通过通道CH控制存储器件100'，并且存储器件100'可以响应于控制器200的控制而操作。存储器件100'可以包括含有多个存储块的存储单元阵列。根据实施方式，存储器件100'可以是上述的半导体器件100或闪速存储器器件。
控制器200可以响应于来自主机(未示出)的请求而命令存储器件100'执行预定操作。另外，存储器件100'可以通过通道CH从控制器200接收命令和地址，并且可以响应于该地址而访问从存储单元阵列选择的区域。换句话讲，存储器件100'可以对按地址选择的区域执行与命令对应的内部操作。
控制器200可以控制存储器件100'执行编程操作、读操作或擦除操作。在编程操作期间，控制器200可以通过通道CH向存储器件100'提供编程命令、地址和数据，并且存储器件100'可以用数据对按地址选择的区域进行编程。在读操作期间，控制器200可以通过通道CH向存储器件100'提供读命令和地址，并且从按地址选择的区域读取数据。读操作可以包括用作由于编程或擦除操作而需要的验证的读操作以及为读取并输出存储在存储单元中的数据而执行的读操作。
在擦除操作期间，控制器200可以通过通道CH向存储器件100'提供擦除命令和地址，并且存储器件100'可以擦除存储在按地址选择的区域中的数据。
存储器件100'可以将源选择线或漏选择线分组，并且可以在不同的时间使相应的组浮置，或者向相应的组施加不同的GIDL偏置。能够使一些选择晶体管的GIDL电流增大，或者能够防止选择晶体管的劣化。因此，能够提高存储器件100'的擦除操作特性和可靠性。
图10示出了例示根据实施方式的存储系统2000的配置的框图。参照图10，存储系统2000可以包括存储器件2100和控制器2200。
存储器件2100可以是半导体器件并且包括多个存储芯片。半导体存储芯片可被划分成多个组。所述多个组可以通过第一通道CH1至第k通道CHk与控制器2200通信。存储芯片中的每一个可以按照与以上参照图1描述的半导体器件100基本上相同的方式进行配置和操作。
每个组可以被配置成通过单个公共信道与控制器2200进行通信。控制器2200可以按照与以上参照图9描述的控制器200基本上相同的方式进行配置，并且可以被配置为通过多个通道CH1至CHk控制存储器件2100的多个存储芯片。可以修改存储系统2000，使得单个存储芯片可以联接到单个通道。
控制器2200和存储器件2100可以被集成在一个半导体器件中。根据实施方式，控制器2200和存储器件2100可以被集成到单个半导体器件中，以形成存储卡。例如，控制器2200和存储器件2100可以被集成到单个半导体器件中并且形成诸如个人计算机存储卡国际协会(PCMCIA)、小型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存(UFS)等这样的存储卡。
控制器2200和存储器件2100可以被集成到单个半导体器件中，以形成固态驱动器(SSD)。SSD可以包括用于将数据存储在存储器中的存储器件。当存储系统2000用作SSD时，能够显著地提高联接到存储系统2000的主机的操作速率。
在另一个示例中，存储系统2000可以被设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片播放器、数字图片记录器、数字视频记录器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置或者用于形成计算系统的各种元件中的一个等这样的电子装置的各种元件中的一个。
图11示出了例示根据实施方式的计算系统3000的配置的框图。参照图11，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可以通过系统总线3500与中央处理单元3100、RAM 3200、用户接口3300和电源3400电连接。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可以被存储在存储系统2000中。
存储器件2100可以通过控制器2200与系统总线3500联接，或者直接联接到系统总线3500。当存储器件2100直接联接到系统总线3500时，控制器2200的功能可以由中央处理单元3100和RAM 3200来执行。
计算系统3000可以包括图10中示出的存储系统2000或者图9中示出的存储系统1000。另外，计算系统3000可以包括以上参照图9和图10描述的存储系统1000和2000二者。
根据实施方式，能够改善擦除操作特性，并且能够提高可靠性。
对于本领域技术人员将显而易见的是，能够在不脱离本教导的精神或范围的情况下对上述实施方式进行各种修改。因此，本教导旨在涵盖落入所附的权利要求及其等同物的范围内的所有这些修改。
已参照附图描述了本公开的实施方式。在描述中使用的特定术语或词语应该按照本公开的精神来理解，而不限制其主题。应当理解，本文中描述的教导的许多变形和修改仍将落入所附的权利要求及其等同物中限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求于2018年5月8日提交的韩国专利申请No.10-2018-0052552的优先权，该韩国专利申请的全部内容以引用方式并入本文中。
Claims (26)
1.一种半导体器件，该半导体器件包括：
存储器串，该存储器串被联接在公共源线和位线之间，所述存储器串包括至少一个第一选择晶体管、多个存储单元和多个第二选择晶体管；
选择线，所述选择线被单独联接到所述第二选择晶体管；以及
控制逻辑电路，该控制逻辑电路被配置为在第一时间使所述选择线当中的第一组选择线浮置，并且被配置为在不同于所述第一时间的第二时间使所述选择线当中的第二组选择线浮置。
2.根据权利要求1所述的半导体器件，其中，当所述第一组选择线比所述第二组选择线更靠近所述公共源线时，所述第一时间出现在所述第二时间之前。
3.根据权利要求1所述的半导体器件，其中，当所述第一组选择线比所述第二组选择线更靠近所述公共源线时，所述第一时间出现在所述第二时间之后。
4.根据权利要求1所述的半导体器件，其中，当所述第一组选择线比所述第二组选择线更靠近所述位线时，所述第一时间出现在所述第二时间之前。
5.根据权利要求1所述的半导体器件，其中，当所述第一组选择线比所述第二组选择线更靠近所述位线时，所述第一时间出现在所述第二时间之后。
6.根据权利要求1所述的半导体器件，其中，所述控制逻辑电路在使所述第一组选择线浮置之后使所述第二组选择线浮置，并且其中，所述第二组选择线包括比所述第一组选择线少的选择线。
7.根据权利要求1所述的半导体器件，其中，所述控制逻辑电路在使所述第一组选择线浮置之后使所述第二组选择线浮置，并且施加到所述第二组选择线的栅极感应漏极泄漏GIDL偏置大于施加到所述第一组选择线的GIDL偏置。
8.根据权利要求1所述的半导体器件，其中，包括在所述第一组选择线中的选择线的数目不同于包括在所述第二组选择线中的选择线的数目。
9.根据权利要求1所述的半导体器件，其中，通过延迟使所述第二组选择线浮置的所述第二时间，来增大由所述多个第二选择晶体管当中的与所述第二组选择线对应的第二选择晶体管产生的栅极感应漏极泄漏GIDL电流。
10.根据权利要求1所述的半导体器件，其中，所述控制逻辑电路在擦除电压增大的时段中使所述第一组选择线和所述第二组选择线浮置。
11.一种半导体器件，该半导体器件包括：
存储器串，该存储器串被联接在公共源线和位线之间，所述存储器串包括至少一个第一选择晶体管、多个存储单元和多个第二选择晶体管；以及
控制逻辑电路，该控制逻辑电路被配置为向所述多个第二选择晶体管当中的第一组第二选择晶体管施加第一栅极感应漏极泄漏GIDL偏置，并且被配置为向所述多个第二选择晶体管当中的第二组第二选择晶体管施加与所述第一GIDL偏置不同的第二GIDL偏置。
12.根据权利要求11所述的半导体器件，其中，所述第一GIDL偏置表示所述第一组第二选择晶体管中的第二选择晶体管的栅极端子和源极端子之间的电压差，并且其中，所述第二GIDL偏置表示所述第二组第二选择晶体管中的第二选择晶体管的栅极端子和源极端子之间的电压差。
13.根据权利要求11所述的半导体器件，其中，所述控制逻辑电路在擦除电压增大的时段中使所述第一组第二选择晶体管和所述第二组第二选择晶体管浮置。
14.根据权利要求13所述的半导体器件，其中，所述控制逻辑电路在使所述第一组第二选择晶体管浮置之后使所述第二组第二选择晶体管浮置，并且其中，所述第二GIDL偏置大于所述第一GIDL偏置。
15.根据权利要求13所述的半导体器件，其中，所述控制逻辑电路在使所述第一组第二选择晶体管浮置之后使所述第二组第二选择晶体管浮置，并且其中，所述第二组第二选择晶体管包括比所述第一组第二选择晶体管少的第二选择晶体管。
16.根据权利要求11所述的半导体器件，其中，包括在所述第一组第二选择晶体管中的第二选择晶体管的数目不同于包括在所述第二组第二选择晶体管中的第二选择晶体管的数目。
17.一种操作半导体器件的方法，该半导体器件包括存储器串，所述存储器串被联接在公共源线和位线之间，所述存储器串各自包括至少一个第一选择晶体管、多个存储单元和多个第二选择晶体管，该方法包括以下步骤：
向所述公共源线和所述位线中的至少一条施加擦除电压；
在第一时间，使单独联接到所述第二选择晶体管的选择线当中的第一组选择线浮置；以及
在不同于所述第一时间的第二时间，使单独联接到所述第二选择晶体管的所述选择线当中的第二组选择线浮置。
18.根据权利要求17所述的方法，其中，在使所述第一组选择线浮置之后使所述第二组选择线浮置，并且其中，所述第二组选择线包括比所述第一组选择线少的选择线。
19.根据权利要求17所述的方法，其中，在使所述第一组选择线浮置之后使所述第二组选择线浮置，并且施加到所述第二组选择线的栅极感应漏极泄漏GIDL偏置大于施加到所述第一组选择线的GIDL偏置。
20.根据权利要求17所述的方法，其中，包括在所述第一组选择线中的选择线的数目不同于包括在所述第二组选择线中的选择线的数目。
21.根据权利要求17所述的方法，其中，通过延迟所述第二组选择线的浮置来增大施加到所述多个第二选择晶体管当中的与所述第二组选择线对应的第二选择晶体管的栅极感应漏极泄漏GIDL偏置。
22.根据权利要求17所述的方法，其中，在擦除电压增大的时段中使所述第一组选择线和所述第二组选择线浮置。
23.根据权利要求17所述的方法，其中，当所述第一组选择线比所述第二组选择线更靠近所述公共源线时，所述第一时间出现在所述第二时间之前。
24.根据权利要求17所述的方法，其中，当所述第一组选择线比所述第二组选择线更靠近所述公共源线时，所述第一时间出现在所述第二时间之后。
25.根据权利要求17所述的方法，其中，当所述第一组选择线比所述第二组选择线更靠近所述位线时，所述第一时间出现在所述第二时间之前。
26.根据权利要求17所述的方法，其中，当所述第一组选择线比所述第二组选择线更靠近所述位线时，所述第一时间出现在所述第二时间之后。
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|---|---|---|---|---|
| KR102373845B1 (ko) * | 2020-06-05 | 2022-03-14 | 한양대학교 산학협력단 | Gidl 현상에 의한 홀 주입 기반 메모리 동작을 수행하는 3차원 플래시 메모리 |
| KR20210155663A (ko) | 2020-06-16 | 2021-12-23 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| JP2022042297A (ja) * | 2020-09-02 | 2022-03-14 | キオクシア株式会社 | 半導体記憶装置 |
| KR20220031464A (ko) | 2020-09-04 | 2022-03-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작 방법 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080082353A (ko) * | 2007-03-08 | 2008-09-11 | 삼성전자주식회사 | 비휘발성 기억 장치 |
| CN101635171A (zh) * | 2008-07-24 | 2010-01-27 | 三星电子株式会社 | 非易失性半导体器件和包括该器件的存储器系统 |
| US20120134210A1 (en) * | 2010-11-29 | 2012-05-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| CN102651236A (zh) * | 2011-02-28 | 2012-08-29 | 海力士半导体有限公司 | 存储装置和控制存储装置的擦除操作的方法 |
| US20130069141A1 (en) * | 2011-01-31 | 2013-03-21 | Liyang Pan | Vertically foldable memory array structure |
| CN103578539A (zh) * | 2012-08-10 | 2014-02-12 | 爱思开海力士有限公司 | 半导体存储器件 |
| US20150155047A1 (en) * | 2013-12-02 | 2015-06-04 | SK Hynix Inc. | Semiconductor memory device and erasing method thereof |
| CN105321562A (zh) * | 2014-05-30 | 2016-02-10 | 爱思开海力士有限公司 | 半导体存储器件、包括其的存储系统及其操作方法 |
| CN105938723A (zh) * | 2015-03-04 | 2016-09-14 | 爱思开海力士有限公司 | 半导体器件 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680485B1 (ko) * | 2004-11-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 |
| KR101658479B1 (ko) * | 2010-02-09 | 2016-09-21 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
| KR101785010B1 (ko) | 2011-07-12 | 2017-10-12 | 삼성전자주식회사 | 불휘발성 메모리 장치 |
| US8553466B2 (en) * | 2010-03-04 | 2013-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device, erasing method thereof, and memory system including the same |
| US8792282B2 (en) * | 2010-03-04 | 2014-07-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, memory systems and computing systems |
| KR101742790B1 (ko) | 2010-11-16 | 2017-06-01 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템 |
| KR101811035B1 (ko) * | 2011-09-30 | 2017-12-21 | 삼성전자주식회사 | 불휘발성 메모리 및 그것의 소거 방법 |
| US9019775B2 (en) * | 2012-04-18 | 2015-04-28 | Sandisk Technologies Inc. | Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current |
| KR20160059747A (ko) * | 2014-11-19 | 2016-05-27 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 그것의 동작 방법 |
| KR20160133688A (ko) * | 2015-05-13 | 2016-11-23 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
| KR102005849B1 (ko) * | 2015-11-14 | 2019-07-31 | 에스케이하이닉스 주식회사 | 3 차원 비휘발성 메모리 소자의 초기화 방법 |
-
2018
- 2018-05-08 KR KR1020180052552A patent/KR102442218B1/ko active IP Right Grant
- 2018-12-12 TW TW107144748A patent/TWI768161B/zh active
- 2018-12-13 US US16/219,695 patent/US10847226B2/en active Active
-
2019
- 2019-01-08 CN CN201910015412.5A patent/CN110459252B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080082353A (ko) * | 2007-03-08 | 2008-09-11 | 삼성전자주식회사 | 비휘발성 기억 장치 |
| CN101635171A (zh) * | 2008-07-24 | 2010-01-27 | 三星电子株式会社 | 非易失性半导体器件和包括该器件的存储器系统 |
| US20120134210A1 (en) * | 2010-11-29 | 2012-05-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US20130069141A1 (en) * | 2011-01-31 | 2013-03-21 | Liyang Pan | Vertically foldable memory array structure |
| CN102651236A (zh) * | 2011-02-28 | 2012-08-29 | 海力士半导体有限公司 | 存储装置和控制存储装置的擦除操作的方法 |
| CN103578539A (zh) * | 2012-08-10 | 2014-02-12 | 爱思开海力士有限公司 | 半导体存储器件 |
| US20150155047A1 (en) * | 2013-12-02 | 2015-06-04 | SK Hynix Inc. | Semiconductor memory device and erasing method thereof |
| CN105321562A (zh) * | 2014-05-30 | 2016-02-10 | 爱思开海力士有限公司 | 半导体存储器件、包括其的存储系统及其操作方法 |
| CN105938723A (zh) * | 2015-03-04 | 2016-09-14 | 爱思开海力士有限公司 | 半导体器件 |
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