KR20090006435A - 서브워드라인 드라이버들을 갖는 반도체 메모리 소자 - Google Patents

서브워드라인 드라이버들을 갖는 반도체 메모리 소자 Download PDF

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Abstract

서브워드라인 드라이버들을 갖는 반도체 메모리 소자를 제공한다. 상기 메모리 소자는 기판 상에 배치된 복수의 활성영역들을 구비한다. 상기 활성영역들의 일측에 배치되고 출력단자를 구비하는 서브워드라인 드라이버을 제공한다. 상기 출력단자에 연결되며 상기 활성영역들을 가로지르는 서브워드라인을 제공한다. 이 경우, 상기 출력단자에 가장 가까운 활성영역과 상기 서브워드라인 사이의 교차각은 상기 출력단자에 가장 먼 활성영역과 상기 서브워드라인 사이의 교차각보다 더 크다.
Figure P1020070069782
서브워드라인 드라이버, 서브워드라인

Description

서브워드라인 드라이버들을 갖는 반도체 메모리 소자{Semiconductor memory device having sub word-line drivers}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 서브워드라인 드라이버들을 갖는 반도체 메모리 소자에 관한 것이다.
최근의 반도체 메모리 소자의 구조를 보면, 메모리셀 어레이영역은 복수개의 서브메모리셀 어레이영역들로 분할되어 제공되는 것이 일반적이다. 그 배경으로는, 고집적의 메모리셀 어레이영역을 갖는 반도체 메모리 소자의 경우, 워드라인의 길이가 길어지거나 폭이 좁아지면서 야기되는 문제점을 들 수 있다. 왜냐하면, 상기 워드라인의 길이에 비례하거나 폭에 반비례하여 선로저항이 커지면서, 워드라인 드라이버 및 단위 메모리셀 사이의 전기적 신호의 전달이 늦추어질 수 있기 때문이다.
상기 신호지연을 줄이기 위한 방법들 중 가장 일반적인 것으로는, 상기 워드라인을 구동하는 상기 워드라인 드라이버를 복수개로 분할하는 방식을 들 수 있다. 이러한 방식으로 워드라인 드라이버가 분할된 것을 일컬어 서브워드라인 드라이버라고 한다. 통상적인 반도체 메모리 소자의 구조에서, 상기 서브워드라인 드라이버 들은 상기 서브메모리셀 어레이영역들 사이 및 가장자리에 제공되는 서브드라이버영역에 배치된다.
도 1은 종래기술에 따른 반도체 메모리 소자의 일부분을 도시한 평면도이다.
도 1을 참조하면, 복수개의 서브어레이영역들(105) 및 이들 사이에 위치한 복수개의 서브드라이버영역들(103)이 제공된다. 상기 서브드라이버영역(103)에 각각 복수개의 서브워드라인 드라이버들(107)이 배치된다. 상기 서브워드라인들(109)은 상기 서브워드라인 드라이버들(107)에 연결되며, 좌우로 신장되어 상기 서브어레이영역들(105)을 가로지르며 배치된다.
상기 서브워드라인 드라이버들(107)은 상기 서브드라이버영역(103)의 열 방향 축 상 배치된 위치에 따라 제 1 및 제 2 서브워드라인 드라이버들(107a, 107b)로 분류될 수 있다. 마찬가지로, 상기 서브워드라인들(109)도 제 1 및 제 2 서브워드라인들(109a, 109b)로 분류될 수 있다. 상기 제 1 서브워드라인(109a)은 상기 제 1 서브워드라인 드라이버(107a)에 연결되며, 상기 제 2 서브워드라인(109b)은 상기 제 2 서브워드라인 드라이버(107b)에 연결된다. 상기 서브어레이영역들(105)에서 상기 제 1 서브워드라인들(109a)은 홀수 번 째 열을 구성하며, 상기 제 2 서브워드라인들(109b)은 짝수 번 째 열을 구성한다. 결과적으로 상기 제 1 및 제 2 서브워드라인들(109a, 109b)이 상하로 마주보는 상태로 짝을 이루어, 복수개의 상기 짝들이 상하로 배치하게 된다.
다만, 상기 서브워드라인들(109)의 레이아웃에서, 제조공정 상의 구조적인 문제에 기인하여 상기 서브워드라인들(109)의 끊기는 등의 불량발생이 문제될 수 있다. 상기 불량의 발생은 상기 제 1 및 제 2 서브워드라인들(109a, 109b)의 특정 부위에 집중되는 경향이 있다. 이를 구체적으로 설명하기 위하여, 도 1의 평면도 중 일부분(E1)을 확대하여 도 2에 나타내었다.
도 2는 종래기술에 따른 반도체 메모리 소자의 일부를 확대하여 도시한 평면도이다.
도 2를 참조하면, 상기 도 1의 평면도 중 일부분(E1)은 서브드라이버영역(103) 및 그 측면에 배치된 서브어레이영역(105)을 도시한다. 상기 서브드라이버영역(103)에 서브워드라인 드라이버(107)가 제공될 수 있다. 상기 서브워드라인 드라이버(107)는 출력패드(111)를 구비한다.
상기 서브어레이영역(105)에 활성영역(113)이 제공된다. 상기 활성영역(113)은 소자분리막(115)에 의해 한정된다. 상기 활성영역(113)은 장축과 단축을 가지는 평면형상을 가지며 열 방향으로 배열된다. 상기 활성영역(113)의 장축은 열 방향 축에 대하여 소정 각도를 이루며 비스듬히 배열된다.
상기 서브드라이버영역(103) 및 상기 서브어레이영역(105)에서 제 1 및 제 2 서브워드라인들(109a, 109b)이 열 방향으로 이격하며 쌍을 이루며 배치된다. 다만, 상기 제 1 및 제 2 서브워드라인들(109a, 109b)은 상기 서브드라이버영역(103)에서 제 1 이격거리(W1)를 두고 배치되며, 상기 서브어레이영역(105)의 일부에서 제 2 이격거리(W2)를 두고 배치된다. 상기 제 1 이격거리(W1)가 상기 제 2 이격거리(W2)에 비하여 크므로, 상기 제 1 및 제 2 서브워드라인들(109a, 109b)은 상기 활성영역(113) 및 상기 소자분리막(115) 사이의 제 1 및 제 2 경계부위들(119a, 119b) 상 에서 행 방향 축에 소정각도를 이루며 비스듬히 진행한다.
이에 따라 상기 제 1 서브워드라인(109a)은 상기 활성영역(113)과 제 1 교차각(θ1)을 형성하며, 상기 제 2 서브워드라인(109b)은 상기 활성영역(113)과 제 2 교차각(θ2)을 형성한다. 이 경우, 상기 제 1 교차각(θ1)은 상기 제 2 교차각(θ2)보다 크게 형성된다.
제조공정 상 상기 제 1 및 제 2 서브워드라인들(109a, 109b)이 각각 상기 활성영역(113)을 가로지르는 형태로 형성될 때, 상기 제 1 및 제 2 경계부위들(119a, 119b)에서 상기 제 1 및 제 2 서브워드라인들(119, 121)이 불완전하게 형성될 수 있다. 다만 본 발명의 연구자들이 상기 제 1 및 제 2 부위들(119a, 119b)에서의 불량의 발생을 통계적으로 분석한 결과, 대부분의 불량발생은 상기 제 2 부위(119b)에 집중되어 있음을 알 수 있었다. 즉, 상기 제 1 또는 제 2 서브워드라인들(109a, 109b)이 상기 활성영역(113)을 가로지를 때 형성하는 교차각이 작을수록 불량발생률이 현저히 높다.
상기 불량부위의 모습을 설명하기 위해 상기 제 2 경계부위(119b)의 단면도를 도 3에 도시한다.
도 3을 참조하면, 반도체 기판(101)에 제 1 및 제 2 소자분리막들(115a, 115b)에 의하여 상기 활성영역(113)이 한정된다. 이 경우, 상기 제 1 소자분리막(115a)은 상기 제 2 소자분리막(115b)에 비하여 상대적으로 넓은 영역을 가진다.
상기 제 1 및 제 2 소자분리막들(115a, 115b)을 갖는 상기 반도체 기판(101) 상에 산화절연막(102)이 배치된다. 상기 산화절연막(102) 상에 상기 제 2 서브워드라인(109b)이 배치된다. 이어서, 상기 제 2 서브워드라인(109b)이 형성된 상기 반도체 기판(101)을 덮는 상부절연막(120)이 배치된다.
상기 제 2 경계부위(119b)에는 토끼귀와 유사한 형상의 비도전성 돌출부가 형성되어 있음을 알 수 있다. 결과적으로, 상기 제 2 경계부위(119b)로 인하여 상기 제 2 서브워드라인(109b)이 비정상적으로 큰 선로저항을 가지거나 오픈될 수 있다.
상기 서브워드라인 드라이버와 관련한 서브워드라인의 배치기술이 일본공개특허 10-173153호에 "반도체기억장치"라는 제목으로 기츠가와 등에 의해 개시된 바 있다. 기츠가와 등에 따르면, 반도체 기억장치에 있어서, 상기 서브워드라인 드라이버는 그 좌우에 배치되는 상기 서브워드라인들을 공통으로 구동한다. 이와 동시에, 서브어레이영역에 설치되는 서브워드라인들을, 인접하는 2개조씩 1조로 하여 상기 서브워드라인 드라이버에 교대로 접속시킨다.
기츠가와 등에 의해 개시된 바에 따를 경우, 상기 서브워드라인들을 단순하게 배치할 수 있게 됨으로써 상기 반도체 기억장치의 고집적화를 실현할 수 있다. 그러나, 이러한 방법에 의할 경우에도, 상기 서브워드라인이 상기 서브어레이영역의 가장자리에 위치한 활성영역을 가로지를 때 나타나는 상기 서브워드라인의 끊김 현상을 방지하기 위한 방법들이 여전히 요구된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 서브워드라인들의 소정부위가 끊기는 등의 불량발생을 방지할 수 있는 서브워드라인 드라이버 및 상기 서브워드라인들을 갖는 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 서브워드라인 드라이버들을 갖는 반도체 메모리 소자를 제공한다. 상기 메모리 소자는 기판 상에 배치된 복수의 활성영역들을 구비한다. 상기 활성영역들의 일측에 배치되고 출력단자를 구비하는 서브워드라인 드라이버을 제공한다. 상기 출력단자에 연결되며 상기 활성영역들을 가로지르는 서브워드라인을 제공한다. 이 경우, 상기 출력단자에 가장 가까운 활성영역과 상기 서브워드라인 사이의 교차각은 상기 출력단자에 가장 먼 활성영역과 상기 서브워드라인 사이의 교차각보다 더 크다.
다른 실시예들에서, 상기 서브워드라인의 열 방향에 이격되고 상기 활성영역들을 가로지르는 다른 서브워드라인을 제공할 수 있다. 상기 출력단자에 가장 먼 상기 활성영역에 인접하여 배치되며 다른 출력단자를 구비한 다른 서브워드라인 드라이버를 제공할 수 있다. 이 경우, 상기 다른 출력단자에 가장 가까운 활성영역과 상기 다른 서브워드라인 사이의 교차각은 상기 다른 출력단자에 가장 먼 활성영역과 상기 다른 서브워드라인 사이의 교차각보다 더 크고, 상기 다른 서브워드라인은 상기 다른 출력단자에 연결될 수 있다.
또 다른 실시예들에서, 상기 활성영역들의 행 방향에 정렬된 다른 활성영역들을 제공할 수 있다. 상기 다른 활성영역들을 가로지르며 서로 이격된 제 1 및 제 2 서브워드라인들을 제공할 수 있다. 이 경우, 상기 제 1 서브워드라인은 상기 서브워드라인과 동일한 행에 배치되고, 상기 제 2 서브워드라인은 상기 다른 서브워드라인과 동일한 행에 배치되며, 상기 제 2 서브워드라인은 상기 출력단자에 연결될 수 있다.
또 다른 실시예들에서, 상기 출력단자에 가장 가까운 활성영역과 상기 제 2 서브워드라인 사이의 교차각은 상기 출력단자에 가장 먼 활성영역과 상기 제 2 서브워드라인 사이의 교차각보다 더 클 수 있다.
또 다른 실시예들에서, 상기 출력단자 및 상기 서브워드라인 사이에 배치된 콘택플러그를 제공할 수 있다. 상기 출력단자 및 상기 제 2 서브워드라인 사이에 배치된 다른 콘택플러그를 제공할 수 있다. 이 경우, 상기 콘택플러그 및 상기 활성영역들 사이의 거리는 상기 다른 콘택플러그 및 상기 다른 활성영역들 사이의 거리에 비하여 더 클 수 있다.
또 다른 실시예들에서, 상기 활성영역들의 각각은 열에 대하여 평행하지 않으며 행에 대하여 평행하지 않도록 배치되되, 상기 활성영역들은 서로 평행하게 배열될 수 있다.
본 발명에 따르면, 서브어레이영역들을 갖는 반도체 메모리 소자가 제공된다. 상기 서브어레이영역들에 배치된 활성영역들을 가로지르는 서브워드라인들이 제공된다. 제조공정 상 상기 활성영역들의 가장자리 부위에서 상기 서브워드라인들이 끊기는 등의 불량이 발생할 수 있다. 본 발명에서는, 상기 서브워드라인들의 레이아웃을 조정하여 상기 불량발생이 일어날 가능성이 낮은 부위를 상기 서브워드라인들이 종료하는 곳에 배치한다. 결과적으로, 제조공정상 문제에 따라 상기 서브워드라인들의 소정부위에 불량이 발생하여도, 상기 반도체 메모리 소자는 정상적으로 작동할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 4는 본 발명에 따른 서브워드라인의 레이아웃의 일부를 도시한 평면도이다.
도 4를 참조하면, 복수의 서브어레이영역들(405), 그리고 이들의 사이에 위 치한 복수의 서브드라이버영역들(403)이 제공된다. 상기 서브드라이버영역(403)에 각각 복수의 서브워드라인 드라이버들(407)이 배치된다. 상기 서브워드라인 드라이버들(407)에 서브워드라인들(409)이 연결된다. 상기 서브워드라인들(409)은 좌우로 신장되어 상기 서브드라이버영역(403)의 양측에 배치된 상기 서브어레이영역들(405)을 가로질러 배치된다.
두 가지 유형의 서브워드라인 드라이버들이 배치되는 종래기술과는 달리, 본 발명에 따른 상기 서브워드라인 드라이버들(407)은 오직 단일 유형의 배치를 가진다. 다만, 상기 서브워드라인들(409)은 그 배치된 상태에 따라 두 가지 유형으로 분류될 수 있다. 제 1 서브워드라인들(409a)은 상기 서브워드라인 드라이버들(407)의 상부로부터 좌측으로 신장되어 배치되며, 제 2 서브워드라인들(409b)은 상기 서브워드라인 드라이버들(407)의 하부로부터 우측으로 신장되어 배치된다. 결과적으로 상기 서브어레이영역들(405)에서 상기 제 1 및 제 2 서브워드라인들(409a, 409b)이 서로 마주보는 상태로 짝을 이루어, 다수개의 상기 짝들이 열 방향으로 배열하게 된다.
다른 방법으로, 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 전술한 상기 레이아웃과 비교하여 상하가 바뀐 상태로 마주보며 짝을 이루며 상기 서브어레이영역들(405) 상에 배치될 수 있다.
다만, 상기 메모리 소자의 레이아웃에서, 상기 제 1 및 제 2 서브워드라인들(409a, 409b)이 상기 서브어레이영역(405)에 배치된 활성영역들(미도시)을 가로지르는 교차각이 문제될 수 있다. 이를 구체적으로 설명하기 위하여, 도 4의 평면도 중 일부분(E2)를 확대하여 도 5에 나타내었다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자의 일부를 확대하여 도시한 평면도이다.
도 5를 참조하면, 상기 도 4의 평면도 중 일부분(E2)은 상기 서브드라이버영역들(403) 및 그 사이에 배치된 상기 서브어레이영역들(405)을 도시한다. 상기 서브드라이버영역(403)에 서브워드라인 드라이버들(407)이 제공될 수 있다. 상기 서브워드라인 드라이버(407)는 출력패드(411)를 구비한다.
상기 서브어레이영역(405)에 복수의 활성영역들(413)이 제공될 수 있다. 상기 활성영역들(413)은 소자분리막(415)에 의해 반도체 기판 상에 한정될 수 있다. 상기 활성영역들(413) 중에서 가장자리 활성영역들(413a, 413b)은 더미(dummy) 활성영역들일 수 있다. 상기 더미 활성영역을 두는 이유 중 하나는 상기 가장자리 활성영역들(413a, 413b)을 더미 상태로 둠으로써 상기 메모리 소자의 제조공정상 신뢰성을 높일 수 있기 때문이다.
상기 활성영역들(413) 각각은 장축과 단축을 가지는 평면형상, 예를 들면 직사각형 또는 타원형의 형상을 가질 수 있다. 상기 활성영역들(413)은 열 방향에 소정 각도를 이루며 배치될 수 있다. 이 경우, 상기 활성영역들(413)은 서로 평행하게 배열될 수 있다.
상기 서브드라이버영역들(403) 상에, 상기 출력패드(411)에 연결되는 연결도전막들(417) 및 콘택플러그들(418)이 제공될 수 있다. 상기 콘택플러그들(418)은 그 배치상태에 따라 제 1 및 제 2 콘택플러그들(418a, 418b)로 나눌 수 있다. 상기 제 1 및 제 2 콘택플러그들(418a, 418b)은 상기 활성영역들(413)로부터 각각 제 1 거리 (D1) 및 제 2 거리(D2) 만큼 이격되어 배치될 수 있다. 상기 제 1 및 제 2 거리들(D1, D2) 사이의 차이는 상기 콘택플러그들(418)의 폭보다 클 수 있다. 이에 따라, 상기 제 1 및 제 2 콘택플러그들(418a, 418b)를 열 방향으로 중첩하여 배치할 수 있는바, 상기 메모리 소자의 집적도를 향상시킬 수 있다.
상기 콘택플러그들(418)에 상기 제 1 및 제 2 서브워드라인들(409a, 409b)이 연결될 수 있다. 상기 제 1 서브워드라인들(409a)은 상기 콘택플러그들(418)로부터 좌 방향으로 신장되어, 상기 서브어레이영역(405)에 배치된 상기 활성영역들(415)을 가로지를 수 있다. 상기 제 1 서브워드라인들(409a)은 상기 활성영역들(415)을 전부 가로지르고 난 뒤 배치가 종료될 수 있다. 이와 유사한 형태로, 상기 제 2 서브워드라인들(409b)은 상기 콘택플러그들(418)로부터 우 방향으로 신장되어, 상기 서브어레이영역(405)에 배열된 상기 활성영역들(415)을 가로지를 수 있다. 상기 제 2 서브워드라인들(409b) 또한 상기 활성영역들(415)을 전부 가로지르고 난 뒤 배치가 종료될 수 있다.
상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 폴리실리콘막 또는 티탄질화막일 수 있다. 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 리소그래피 공정의 한계 분해능(resolution limit)보다 작은 치수의 선 폭(line width)을 가질 수 있다. 구체적으로, 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 스페이서 이미지 패턴(spacer image pattern) 형성 공정에 의해 형성될 수 있다. 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 디램(DRAM) 소자의 매립 게이트 라인들(buried gate lines)일 수 있다. 이 경우, 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 상기 활성영역들(413)의 상부 표면보다 낮은 레벨에 위치할 수 있다.
상기 서브드라이버영역들(403) 및 상기 서브어레이영역(405)에서, 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 쌍을 이루고 열 방향으로 서로 마주보는 형상으로 배치될 수 있다. 상기 서브드라이버영역(403)에서, 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 제 1 이격거리(W1)를 두고 열 방향으로 이격된 부분을 가지고, 상기 서브어레이영역들(405)에서 제 2 이격거리(W2)를 두고 열 방향으로 이격된 부분을 가질 수 있다. 여기서, 상기 제 2 이격거리(W2)는 리소그래피 공정의 한계 분해능보다 작은 치수일 수 있다. 상기 제 1 이격거리(W1)는 상기 제 2 이격거리(W2)보다 클 수 있다. 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 상기 가장자리 활성영역들(413a, 413b)을 가로지르면서 그 이격거리가 상기 제 1 이격거리(W1)로부터 상기 제 2 이격거리(W2)로 바뀔 수 있다. 이에 따라 상기 제 1 및 제 2 서브워드라인들(409a, 409b)은 상기 가장자리 활성영역들(409a, 409b)을 가로지르는 영역에서 행 방향 축에 비스듬히 진행하는 상태로 배치될 수 있다.
상기 활성영역들(413) 및 상기 소자분리막(415)의 경계부위들을 연속적으로 가로지르며 배치된다. 상기 경계부위들에서 상기 제 1 및 제 2 서브워드라인들(409a, 409b)이 불량한 상태로 형성될 수 있다. 상기 불량발생은 트렌치영역의 형성 또는 매립 도전막의 형성 등의 제조공정 상의 다양한 요인들에 기인할 수 있다. 상기 경계부위들 중에서도, 상기 제 1 및 제 2 서브워드라인들(409a, 409b)이 상기 가장자리 활성영역들(413a, 413b)의 바깥면들과 이루는 외부경계부위들(419)에서 상기 불량발생이 일어날 가능성이 높다.
상기 가장자리 활성영역들(413a, 413b)이 상기 제 1 또는 제 2 서브워드라인들(409a, 409b)과 이루는 교차각을 기준으로, 상기 외부경계부위들(419)을 제 1 및 제 2 외부경계부위들(419a, 419b)로 나눌 수 있다. 상기 교차각을 결정하는 요인들로서는 상기 가장자리 활성영역들(413a, 413b)이 열 방향 축에 소정 각도를 이루며 비스듬히 배치된 것, 그리고 상기 제 1 및 제 2 서브워드라인들(409a, 409b)이 상기 외부경계부위들(419) 상에서 상기 열 방향 축에 다른 소정 각도를 이루며 비스듬히 배치된 것을 들 수 있다. 상기 교차각을 기준으로 할 때, 상기 제 1 외부경계부위들(419a)은 상기 제 2 외부경계부위들(419b)보다 더 큰 교차각을 가진다.
이미 종래기술 란에서 상술한 바와 같이, 상기 교차각이 크고 작음에 따라 상기 경계부위들에서의 불량발생의 확률이 큰 폭으로 달라질 수 있다. 구체적으로, 상기 불량부위는 상기 교차각이 상대적으로 더 작은 제 2 외부경계부위들(419b)에 집중적으로 나타날 수 있다.
다만, 본 발명의 실시예들에 따를 경우, 상기 제 2 외부경계부위들(419b))에서 불량이 발생한다 할지라도 상기 제 1 및 제 2 서브워드라인들(409a, 409b)을 통한 상기 활성영역들(413)로의 전기적 신호의 전달은 정상적으로 이루어질 수 있다. 예를 들면, 상기 출력단자들(411)로부터 좌 방향으로 신장되는 상기 제 1 서브워드라인(409a)의 경우, 상기 가장자리 활성영역들(413a, 413b)을 지날 때 상기 출력단자들(411)에 가까운 곳에 제 1 외부경계부위들(419a)이 형성되고, 상기 출력단자들(411)로부터 먼 곳에 제 2 외부경계부위들(419b)이 형성된다. 그 결과, 상기 제 2 외부경계부위들(419b)에서 끊김이 발생하더라도 상기 활성영역들(413) 상에 상기 서브워드라인 드라이버(407)에서 출력되는 전기적 신호를 전달하는데 아무런 지장이 없다. 상기 제 2 외부경계부위들(419b)을 지나면 상기 전기적 신호를 필요로 하는 활성영역이 존재하지 않기 때문이다. 이러한 개선효과는 상기 출력단자들(411)로부터 우 방향으로 신장되는 상기 제 2 서브워드라인(409b)의 경우에도 마찬가지이다. 이 경우에도, 불량발생률이 적은 상기 제 1 외부경계부위들(419a)은 상기 출력단자들(411)에 가깝게 형성되고, 불량발생률이 큰 상기 제 2 외부경계부위들(419b)은 상기 출력단자들(411)로부터 먼 곳에 형성되기 때문이다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 디램(DRAM) 소자뿐 아니라 에스램(SRAM) 소자 등 메모리 어레이영역을 갖는 다양한 반도체 소자들에게도 적용될 수 있다.
도 1은 종래기술에 따른 반도체 메모리 소자의 일부분을 도시한 평면도이다.
도 2는 종래기술에 따른 반도체 메모리 소자의 일부분을 확대하여 도시한 평면도이다.
도 3은 종래기술에 따른 서브워드라인의 불량부위를 도시한 단면도이다.
도 4는 본 발명에 따른 반도체 메모리 소자의 일부분을 도시한 평면도이다.
도 5는 본 발명에 따른 반도체 메모리 소자의 일부분을 확대하여 도시한 평면도이다.

Claims (7)

  1. 기판 상에 배치된 복수의 활성영역들;
    상기 활성영역들의 일측에 배치되고 출력단자를 구비하는 서브워드라인 드라이버; 및
    상기 출력단자에 연결되며 상기 활성영역들을 가로지르는 서브워드라인을 포함하되, 상기 출력단자에 가장 가까운 활성영역과 상기 서브워드라인 사이의 교차각은 상기 출력단자에 가장 먼 활성영역과 상기 서브워드라인 사이의 교차각보다 더 큰 반도체 메모리 소자.
  2. 제 1 항에 있어서
    상기 서브워드라인의 열 방향에 이격되고 상기 활성영역들을 가로지르는 다른 서브워드라인; 및
    상기 출력단자에 가장 먼 상기 활성영역에 인접하여 배치되며 다른 출력단자를 구비한 다른 서브워드라인 드라이버를 더 포함하되, 상기 다른 출력단자에 가장 가까운 활성영역과 상기 다른 서브워드라인 사이의 교차각은 상기 다른 출력단자에 가장 먼 활성영역과 상기 다른 서브워드라인 사이의 교차각보다 더 크고, 상기 다른 서브워드라인은 상기 다른 출력단자에 연결된 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 활성영역들 상에 열 방향에 이격된 상기 서브워드라인 및 상기 다른 서브워드라인 사이의 이격거리는 리소그래피 공정의 한계 분해능보다 작은 치수를 가지는 반도체 메모리 소자.
  4. 제 2 항에 있어서,
    상기 활성영역들의 행 방향에 정렬된 다른 활성영역들; 및
    상기 다른 활성영역들을 가로지르며 서로 이격된 제 1 및 제 2 서브워드라인들을 더 포함하되, 상기 제 1 서브워드라인은 상기 서브워드라인과 동일한 행에 배치되고, 상기 제 2 서브워드라인은 상기 다른 서브워드라인과 동일한 행에 배치되며, 상기 제 2 서브워드라인은 상기 출력단자에 연결되는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 출력단자에 가장 가까운 활성영역과 상기 제 2 서브워드라인 사이의 교차각은 상기 출력단자에 가장 먼 활성영역과 상기 제 2 서브워드라인 사이의 교차각보다 더 큰 반도체 메모리 소자.
  6. 제 4 항에 있어서,
    상기 출력단자 및 상기 서브워드라인 사이에 배치된 콘택플러그; 및
    상기 출력단자 및 상기 제 2 서브워드라인 사이에 배치된 다른 콘택플러그를 더 포함하되, 상기 콘택플러그 및 상기 활성영역들 사이의 거리는 상기 다른 콘택 플러그 및 상기 다른 활성영역들 사이의 거리에 비하여 더 큰 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 활성영역들의 각각은 열에 대하여 평행하지 않으며 행에 대하여 평행하지 않도록 배치되되, 상기 활성영역들은 서로 평행하게 배열될 수 있다.
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* Cited by examiner, † Cited by third party
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