JPH1070253A

JPH1070253A - Ｄｒａｍ半導体装置とその製造方法

Info

Publication number: JPH1070253A
Application number: JP9163141A
Authority: JP
Inventors: Taiji Ema; 泰示江間; Satoru Saito; 悟斎藤; Tamon Shinmoto; 多聞真本; Koichi Masuda; 浩一益田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-06-19
Filing date: 1997-06-19
Publication date: 1998-03-10

Abstract

(57)【要約】【課題】ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）半導体装置とその製造方法に関し、本発明者らの
一人による先の提案をさらに改良することである。【解決手段】半導体基板と、前記半導体基板上に形成
されたフィールド絶縁膜と、前記フィールド絶縁膜に囲
まれた前記半導体基板の複数の活性領域と、該複数の活
性領域の各々を横断するゲート電極と、前記ゲート電極
両側の該活性領域の各々に形成された一対のソース／ド
レインと、各々が該一対のソース／ドレインの一方に接
続され、一方向に延在する複数のビット線と、各々が該
ゲート電極に接続され、該ビット線に直交する方向に延
在する複数のワード線と、該一対のソース／ドレインの
他方に接続し、該ゲート電極上方に延在する複数の容量
素子とを有し、該活性領域の各々は該ビット線及び該ワ
ード線に対して斜めに形成された斜め部分と、該斜め部
分より幅が広く、該ビット線に平行に形成された平行部
分とを含み、該ワード線は該活性領域の斜め部分にほぼ
垂直に交差する屈曲部を有するＤＲＡＭ半導体装置が提
供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特にダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）半導体装置とその製造方法に関する。

【０００２】なお、本明細書において、ＤＲＡＭ半導体
装置とは、ＤＲＡＭ部を有する半導体装置を意味し、他
の機能素子を有するものも含む。

【０００３】

【従来の技術】１つのＤＲＡＭセルは、通常１つのメモ
リキャパシタと１つのトランジスタとで構成される。ト
ランジスタは、通常一対のソース／ドレイン領域と、そ
の間を接続するチャネルと、チャネル上に配置され、そ
の導電性を制御する絶縁ゲート電極とを有する絶縁ゲー
ト（ＩＧ）電界効果トランジスタ（ＦＥＴ）であり、代
表的には金属−酸化物−半導体（ＭＯＳ）ＦＥＴであ
る。

【０００４】一対のソース／ドレイン領域の一方（便宜
上、ソースと呼ぶ）にメモリキャパシタが接続され、他
方（便宜上ドレインと呼ぶ）にビット線が接続される。
絶縁ゲート電極にはワード線が接続される。

【０００５】限られた矩形状面積内に多数のメモリセル
を収容し、情報を効率的に読み／書きするためには、ビ
ット線とワード線とを直交配置することが好ましい。各
メモリセルは、ビット線とワード線との交点に接続され
る。

【０００６】２つのトランジスタのドレインを合体し、
ビット線に接続することによりトランジスタ１つ当りの
占有面積を減らすことができる。この場合、１つの活性
領域内に合体した２つのトランジスタが形成され、中央
のドレインにビット線が接続される。活性領域両端の２
つのソースにそれぞれメモリキャパシタを接続するため
には、活性領域をビット線に対して斜めに配置すること
が好ましい。すると、ワード線も活性領域に対して斜め
に配置されることになる。

【０００７】本発明者らの一人、江間、は、各メモリセ
ルにおいて、活性領域とワード線との配置を工夫するこ
とによりパターンの位置ずれに対してもトランジスタの
閾値を安定に保つことのできるＤＲＡＭ半導体装置を提
案した（特開平２−１９２１６２号、ＵＳＰ５，０１
４，０１３ｉｓｓｕｅｄｏｎ１９９１，５，７，
ｗｈｉｃｈａｒｅｉｎｃｏｒｐｏｒａｔｅｄｈｅ
ｒｅｉｎｂｙｒｅｆｅｒｅｎｃｅ）。

【０００８】図５は、この提案によるメモリセルのレイ
アウトを示す。複数のビット線ＢＬは、互いに平行に、
図中水平方向に真っ直ぐ延在する。ビット線を直線状と
することにより、その抵抗を最小にすることができる。
活性領域ＡＲはビット線ＢＬに対して斜め（約３０度）
に配置されている。

【０００９】活性領域ＡＲとビット線ＢＬの交わる領域
では、ビット線の幅を拡げたコンタクト部ＢＬ’が形成
され、活性領域ＡＲとビット線ＢＬの間の層間絶縁膜に
はビット線コンタクトホールＢＨが形成されている。キ
ャパシタ用のコンタクトホールＳＨは、隣接する２本の
ビット線ＢＬと隣接する２本のワード線ＷＬとで囲まれ
た領域のほぼ中央に配置されている。すなわち、キャパ
シタ用コンタクトホールと最近接ビット線／最近接ワー
ド線との間の距離が最大にされている。

【００１０】なお、キャパシタの蓄積電極ＳＥは、キャ
パシタ用コンタクトホールＳＨを中心に、隣接するワー
ド線上を覆い、上下ビット線ＢＬ間の領域に配置されて
いる。

【００１１】活性領域ＡＲは、ビット線コンタクトホー
ルＢＨとキャパシタコンタクトホールＳＨとの間の領域
では一定の幅で真っ直ぐ延在している。活性領域ＡＲ
は、さらにキャパシタコンタクトホールＳＨの中心位置
を通る仮想的垂直線に関し、対称的に折り返した形状の
領域ＡＲ’を有し、キャパシタコンタクトホール下の面
積を確保している。

【００１２】ワード線ＷＬは、全体としては図面垂直方
向に延在するが、対応する活性領域ＡＲに接続されたビ
ット線ＢＬと交差する部分でビット線コンタクトホール
を中心とした円弧状に屈曲されている。このため、ワー
ド線ＷＬは活性領域ＡＲとほぼ直交させることができ
る。このような配置とすると、ワード線ＷＬと活性領域
ＡＲとの間に位置合わせ誤差が生じても、トランジスタ
の閾値を一定に保つことが可能となる。

【００１３】

【発明が解決しようとする課題】本発明の目的は、本発
明者らの一人による先の提案をさらに改良することであ
る。

【００１４】本発明の他の目的は、安定した優れた特性
を有するＤＲＡＭ半導体装置を提供することである。

【００１５】

【課題を解決するための手段】本発明の一観点によれ
ば、半導体基板と、前記半導体基板上に形成されたフィ
ールド絶縁膜と、前記フィールド絶縁膜に囲まれた前記
半導体基板の複数の活性領域と、該複数の活性領域の各
々を横断するゲート電極と、前記ゲート電極両側の該活
性領域の各々に形成された一対のソース／ドレインと、
各々が該一対のソース／ドレインの一方に接続され、一
方向に延在する複数のビット線と、各々が該ゲート電極
に接続され、該ビット線に直交する方向に延在する複数
のワード線と、該一対のソース／ドレインの他方に接続
し、該ゲート電極上方に延在する複数の容量素子とを有
し、該活性領域の各々は該ビット線及び該ワード線に対
して斜めに形成された斜め部分と、該斜め部分より幅が
広く、該ビット線に平行に形成された平行部分とを含
み、該ワード線は該活性領域の斜め部分にほぼ垂直に交
差する屈曲部を有するＤＲＡＭ半導体装置が提供され
る。

【００１６】本発明の他の観点によれば、半導体基板
と、前記半導体基板上方に配置され、一方向に沿って直
線的に延在する、互いに平行な複数のビット線と、前記
半導体基板表面上に形成され、各々が、中央でビット線
と第１の角度で斜めに交差する直線状の細長いストライ
プ部と、ストライプ部の長さ方向両端に連続し、ストラ
イプ部の幅よりも大きな幅を有する両端部とを有する複
数の活性領域と、前記半導体基板上に形成され、前記複
数の活性領域を画定する開口部を有するフィールド絶縁
膜と、前記半導体基板の活性領域表面上において、前記
フィールド絶縁膜内周に沿って形成され、その内側に真
性活性領域を画定し、その下に準活性領域を画定するバ
ーズビーク絶縁膜と、前記半導体基板上方で、全体とし
て前記複数のビット線とほぼ直角に交差し、１つの活性
領域当り２本が関連する複数のワード線であって、関連
する活性領域上では前記ストライプ部とほぼ直交する屈
曲部を有し、関連しない活性領域とは実質的な重なりを
持たない複数のワード線と、前記真性活性領域の各々に
おいて、関連する２本のワード線の間に形成された１つ
のドレインと前記２本のワード線の外側に形成された一
対のソースと、前記ソース領域の各々に接続された蓄積
キャパシタとを有するＤＲＡＭ半導体装置が提供され
る。

【００１７】本発明のさらに他の観点によれば、半導体
基板上に基準となる一方向に対し、斜めとなる斜め部分
と、該斜め部分より幅が広く且つ前記一方向に平行な平
行部分を有する活性領域を囲むフィールド絶縁膜を形成
する工程と、該活性領域上にゲート絶縁膜を形成し、該
基板上全面に導電体膜を被着し、パターニングして該活
性領域の斜め部分に対して垂直に交差する屈曲部を有
し、全体として前記一方向に直交する方向に延在するワ
ード線を形成する工程と、該ワード線及び該フィールド
絶縁膜をマスクにして、該活性領域に不純物を導入して
ソース／ドレイン領域を形成する工程と、該ソース／ド
レイン領域の一方に接続し、前記一方向に延在する複数
のビット線を形成する工程と、該ソース／ドレイン領域
の他方に接続する容量素子を形成する工程とを含むＤＲ
ＡＭ半導体装置の製造方法が提供される。

【００１８】活性領域を画定するための耐酸化マスクの
形状、従って、活性領域の形状を改良することにより、
バーズビークの成長を大きく抑制することが可能となっ
た。

【００１９】活性領域とバーズビークの形状を改良する
ことにより、ＤＲＡＭ半導体装置のリテンション特性が
大幅に改善した。

【００２０】

【発明の実施の形態】本発明の実施例の説明に先立ち、
先の提案によるＤＲＡＭ半導体装置において発見された
問題およびその解析について説明する。

【００２１】図５に示すＤＲＡＭ半導体装置を実際に製
造したところ、蓄積キャパシタのコンタクト特性が不十
分であることが判明した。その原因を追求すると、折り
返された活性領域ＡＲ’の端部からバーズビークが激し
く侵入し、蓄積キャパシタのコンタクト領域内に入り込
んでいる。端部から侵入するバーズビーク絶縁膜の幅は
非常に長い。コンタクト領域がバーズビークによって影
響を受けないようにするためには、折り返し部分ＡＲ’
の長さを延長することが考えられた。

【００２２】図６に示すように、折り返し部分ＡＲ’の
長さを延長すると、その先端はワード線ＷＬ下部に入り
込まざるをえなかった。しかしながら、折り返し部分Ａ
Ｒ’の端部からバーズビーク絶縁膜が侵入し、バーズビ
ーク絶縁膜に囲まれた真性活性領域は、ワード線ＷＬ外
部の領域に存在する。蓄積キャパシタのコンタクト領域
ＳＨは、バーズビーク絶縁膜の存在にかかわらず、十分
な面積を確保することができる。

【００２３】そこで、図６に示すように、活性領域の折
り返し部分ＡＲ’を延長させたサンプルを作成し、その
特性を調べた。

【００２４】シリコン基板上にバッファ酸化膜を形成
し、その上に窒化シリコン膜を堆積した。窒化シリコン
膜上にレジスト膜を塗布し、図６に示す活性領域ＡＲの
パターンを有するマスクを用いてレジスト膜を露光し
た。なお、パターンの寸法が微細なため、露光時に干渉
によって角部の丸め込みが行われていると考えられる。
露光後、現像を行ってレジストマスクを形成し、その下
の窒化シリコン膜を選択的にエッチングし、耐酸化マス
クを形成した。

【００２５】半導体基板を酸化性雰囲気中で加熱し、シ
リコンの局所酸化（ＬＯＣＯＳ）を行い、フィールド絶
縁膜を成長させた。その後、ＨＦで表面を洗浄して酸化
膜を軽く除去し、熱燐酸によって窒化シリコン膜の耐酸
化マスクを除去し、バッファ酸化膜を除去した。

【００２６】図７Ａは、このようにして得たフィールド
酸化膜を有する基板表面の顕微鏡写真のスケッチであ
る。連続するフィールド酸化膜ＦＸは耐酸化マスクに対
応する多数の開口を有し、その内部にバーズビーク酸化
膜ＢＸを介してシリコン表面Ｓが露出している。シリコ
ン表面Ｓの露出した領域が真性活性領域を構成し、その
周囲をバーズビーク酸化膜ＢＸが取り囲んでいる。真性
活性領域Ｓとバーズビーク酸化膜ＢＸを加算した領域
が、活性領域ＡＲに相当する。

【００２７】ここで、注目すべきことは、活性領域両端
部で侵入するバーズビーク酸化膜ＢＸの幅が、約０．４
７μｍと非常に大きいことである。活性領域中央部のス
トライプ領域においては、両側から侵入するバーズビー
ク酸化膜ＢＸの幅は約０．０８μｍである。活性領域が
細長い形状をしているため、長さ方向両端から侵入する
バーズビーク酸化膜ＢＸの幅が大きくなってしまったも
のと考えられる。

【００２８】図７Ｂは、ＬＯＣＯＳ酸化後の基板断面構
造を概略的に示す。シリコン基板５１表面上にバッファ
酸化膜５２を介して、窒化シリコン膜５３が形成されて
いる。窒化シリコン膜５３は、活性領域に対応した形状
を有する。シリコン基板５１を高温の酸化性雰囲気中に
保持すると、窒化シリコン膜パターン５３の存在しない
領域で酸化が進行する。窒化シリコン膜５３は酸素等の
酸化種を遮蔽するが、その下のバッファ酸化膜５２は酸
化種の通過を許容する。したがって、窒化シリコン膜５
３端部から徐々に酸化種が侵入し、フィールド酸化膜５
４の成長と共に、その周辺にバーズビーク酸化膜５５を
成長させる。

【００２９】図７Ｃに示すように、酸化工程後、窒化シ
リコン膜表面に形成された薄い酸化膜を除去するため
に、軽くＨＦによる酸化膜除去のエッチングを行い、続
いて熱燐酸により窒化シリコン膜５３を除去する。

【００３０】初めのＨＦ処理により、形成されたフィー
ルド酸化膜５４は軽くエッチングされ、その表面高さは
バーズビーク酸化膜５５の最大高さよりも減少する。こ
のため、バーズビーク酸化膜５５はいわゆるバーズヘッ
ドを有する形状となる。図７Ａの各活性領域外周に認め
られる縞は、バーズヘッドの傾斜面に由来するものであ
る。このように、ＬＯＣＯＳ酸化を行った半導体基板上
に、ＤＲＡＭメモリセルを形成した。

【００３１】このように形成したＤＲＡＭ半導体装置の
性能をテストしたところ、メモリの保持特性が不十分な
ことが判明した。メモリの保持特性を検査するため、ス
タティックなリテンションタイムの測定と、アクティブ
なリテンションタイムの測定を行った。スタティックな
リテンションタイムの測定は、各メモリセルに所定情報
を書き込んだ後、全ワード線をオフ状態に保ち、例えば
３００ｍｓｅｃ経過後に書き込んだ情報を読み出し、良
・不良を判定する測定を各種経過時間毎に行うことによ
り、最も性能の悪いメモリビットのリテンションタイム
を測定するものである。

【００３２】アクティブリフレッシュ特性とは、注目す
る蓄積キャパシタに情報を書込み、隣接するワード線に
オン／オフ信号を繰り返し与え、例えば３００ｍｓｅｃ
経過後に書き込んだ情報の保持特性を調べる等の測定を
各種経過時間毎に行うものである。

【００３３】実験条件としては、メモリへの情報の書込
みは０Ｖで０を書込み、４Ｖで１を書込み、ワード線は
０Ｖでオフ、６Ｖでオンとした。なお、基板のバックバ
イアスは０Ｖから−２．５Ｖの間で可変とした。

【００３４】図８は、図６、７Ａに示す活性領域を有す
るＤＲＡＭ半導体装置のリフレッシュ特性を測定した結
果を示すグラフである。横軸はバックバイアス−Ｖ_BBを
単位Ｖで示し、縦軸はリテンションタイムを任意単位で
示す。曲線ｒ１はスタティックなリテンション特性を示
し、曲線ｒ２はアクティブなリテンション特性を示す。

【００３５】図８のグラフから明らかなように、アクテ
ィブなリテンション特性ｒ２は、スタティックなリテン
ション特性ｒ１と較べ、大幅に劣化していることが判
る。このように劣化したアクティブなリテンション特性
は、隣接するワード線の電位変化によって、蓄積キャパ
シタのメモリ内容が変更されてしまうことを示してい
る。

【００３６】図９は、サンプルの断面構成を概略的に示
す。ｐ型シリコン基板５１の表面上に、フィールド酸化
膜５４が形成され、その内側にバーズビーク酸化膜５５
が成長している。ワード線ＷＬは、バーズビーク酸化膜
５５上にも存在する。真性活性領域内に、不純物を添加
されたソース領域５７、ドレイン領域５８が形成されて
いる。ソース領域５７上には、蓄積キャパシタの蓄積電
極ＳＥが接続されている。ソース領域５７、ドレイン領
域５８の表面上には、ゲート酸化膜５９を介してゲート
電極Ｇが形成されている。ゲート電極Ｇは、ワード線Ｗ
Ｌに連続して形成される。半導体基板５１はｐ型であ
り、ソース領域５７、ドレイン領域５８はｎ型である。

【００３７】ここで注目すべきことは、ワード線ＷＬの
下に、バーズビーク酸化膜５５を介してｐ型シリコン領
域５１が接していることである。ワード線ＷＬに６Ｖの
オン信号を与えると、薄いバーズビーク酸化膜５５下の
シリコン基板５１表面には反転層が生じることが十分考
えられる。反転層が生じると、蓄積キャパシタの蓄積電
極ＳＥに蓄積された電子は、反転層に流出する。

【００３８】その後、ワード線ＷＬが０Ｖのオフ状態に
されると、反転層は消滅する。このとき、反転層内に流
出していた電子のうち、多くのものはソース領域５７に
戻るであろうが、一部のものはバーズビーク酸化膜５５
とｐ型シリコン基板５１の界面に発生したセンタにトラ
ップされ、ｐ型シリコン基板５１の正孔によって消滅し
てしまうであろう。

【００３９】すると、蓄積電極ＳＥに蓄積された情報が
減少してしまうことになる。電子の数の減少は、蓄積電
極ＳＥの電位の上昇を意味し、書き込んだ情報０が情報
１に変化する可能性を示す。いわゆるチャージポンピン
グ機構（ｃｈａｒｇｅｐｕｍｐｉｎｇｍｅｃｈａｎ
ｉｓｍ）である。

【００４０】蓄積電極ＳＥに４Ｖの１が記憶されている
場合には、ソース領域５７は４Ｖの電位に保たれる。ｐ
型シリコン基板５１は、典型的には−１Ｖのバックバイ
アス電圧を印加されている。このとき、ワード線ＷＬに
６Ｖのオン信号が印加されると、ｐ型シリコン基板５１
の表面層は、反転はしなくても空乏化する。

【００４１】このとき、バーズビーク絶縁膜５５とシリ
コン基板５１の界面に発生しているセンタから電子が放
出されると、この電子は、空乏層中の電界によって加速
され、＋４Ｖの電圧が印加されているソース領域５７に
到達し得るであろう。この電子は、蓄積電極ＳＥに蓄積
された情報を減少させる役割を果たし、情報１を情報０
に変換させる。いわゆるゲートコントロールダイオード
リーク（ｇａｔｅｃｏｎｔｒｏｌｄｉｏｄｅｌｅ
ａｋ）である。

【００４２】このように、隣接するワード線ＷＬによっ
て半導体基板表面に反転層や空乏層が形成されると、蓄
積電極に蓄積された情報が破壊されてしまう。

【００４３】以上の推理が正しいとすれば、セルの
“０”情報の破壊は、ワード線ＷＬに印加されるオン／
オフ信号の繰り返し周波数に依存することとなる。一
方、セルの“１”の情報破壊は、周波数ではなく、ワー
ド線がオンとなっているトータルの時間に依存すること
になる。

【００４４】本発明者らは、３００ｍｓｅｃの一定期間
内にワード線ＷＬに与えるオン／オフ信号の繰り返し周
波数を変化させ、情報が破壊されるメモリセル数を測定
した。実験の結果、“０”情報が破壊されるメモリセル
数は一定期間内に行われるワード線ＷＬのオン／オフ信
号繰り返し周波数にリニアに比例すること、情報“１”
破壊はトータル時間に比例することが判明した。

【００４５】したがって、上述の推定が成立する可能性
が高い。上述のような蓄積情報の破壊を防止するために
は、薄いバーズビーク酸化膜上にはワード線を形成しな
いことが望まれる。しかしながら、蓄積電極のコンタク
トを確保するために、活性領域の長さを延長すると、バ
ーズビーク酸化膜上にワード線ＷＬを配置せざるを得な
くなる。

【００４６】本発明者らは、上述の問題を解決するた
め、バーズビーク酸化膜の幅を減少させることを考え
た。

【００４７】図１０は、このような耐酸化マスクの形状
の例を示す。実線で示すマスクＭ２は、一定の幅を有す
る直線状のストライプ領域ＡＲ１に連続し、幅を増大さ
せた端部領域ＡＲ２を有する。参考のため、上述の先の
提案の変形例によるマスク形状をＭ１で示す。

【００４８】より具体的には、ストライプ領域ＡＲ１
は、上辺ｓ１ａと下辺ｓ２ａの間に画定され、一定の幅
を有する。上辺ｓ１ａに連続する端部領域の上辺ｓ１ｂ
は、ｓ１ａに対し、屈曲しており、ビット線の延在方向
と平行に延在する。

【００４９】端部領域の下辺ｓ２ｂは、ストライプ領域
の下辺ｓ２ａの延長上に存在し、その方向は同一であ
る。下辺ｓ２ｂは、ビット線と平行な下辺ｓ２ｃに連続
し、さらに上辺ｓ１ｂとの間の距離を減少させる斜辺ｓ
２ｄに連続する。上辺ｓ１ｂと下辺ｓ２ｄは、ワード線
と平行方向に配置された垂直辺ｓ３によって終端する。

【００５０】上辺ｓ１ｂと下辺ｓ２ｃ間で定義される端
部領域のパターン幅は、上辺ｓ１ａと下辺ｓ２ａ間で定
義されるストライプ領域の幅よりも大きい。

【００５１】このように、活性領域を画定するためのマ
スクは、一定の幅を有するストライプ領域ＡＲ１に連続
し、ストライプ領域の幅よりも大きな幅を有する端部Ａ
Ｒ２を有する。端部ＡＲ２においては、パターンの延在
方向に直交する幅方向の寸法が拡大されているため、バ
ーズビークの侵入を阻止する機能が高められていること
が期待される。

【００５２】図１１は、図１０に示す耐酸化マスクを用
いた場合のＤＲＡＭ半導体装置のマスクパターンの平面
図を示す。Ｍ（ＡＲ）は、ＬＯＣＯＳ工程において用い
られる耐酸化マスクの形状を示す。Ｍ（ＷＬ）は、ワー
ド線形成工程において用いられるワード線パターンのマ
スク形状を示す。Ｍ（ＢＬ）は、ビット線形成工程にお
いて用いられるマスクパターンの形状を示す。ワード線
パターン、ビット線パターンはその一部のみを示した
が、図示のパターンが繰り返し配置される。

【００５３】ビット線用マスクＭ（ＢＬ）は、図中水平
方向に延在し、ワード線マスクＭ（ＷＬ）は、全体とし
てはビット線ＢＬに直交する方向に延在し、活性領域Ａ
Ｒが存在する領域においては、活性領域ＡＲのストライ
プ状領域とほぼ直交するように屈曲部を有している。

【００５４】なお、図示したワード線マスクＭ（ＷＬ）
は、ジグザグ形状を有しているが、このようなマスクを
用いてホトレジストに露光工程を行った後、形成される
パターンは、ジグザグ形状の角部が丸められ、滑らかに
連続したフォトレジストパターンとなる。

【００５５】図１０、図１１のレイアウトにおいて、活
性領域ＡＲは、一定の幅を有し、ビット線に対し斜めに
延在するストライプ領域ＡＲ１と、ストライプ領域ＡＲ
１に連続し、幅を拡げた端部ＡＲ２を有する点を特徴と
している。

【００５６】図１２は、図１１に示すようなマスクを用
いて形成された活性領域を観察した顕微鏡写真のスケッ
チである。図７Ａ同様、記号ＦＸはフィールド酸化膜領
域を示し、記号ＢＸはバーズビーク酸化膜領域を示し、
記号Ｓは露出したシリコン表面を示す。

【００５７】本構成においては、細長い活性領域両端か
ら侵入するバーズビーク酸化膜ＢＸの幅は約０．１３μ
ｍであり、直線状ストライプ領域におけるバーズビーク
ＢＸの幅約０．０８μｍに対し、約２倍以下の小さな値
に収まっている。

【００５８】図７Ａに示した構成においては、活性領域
端部のバーズビークの幅は、約０．４７μｍであり、ス
トライプ領域のバーズビークの幅約０．０８μｍと較
べ、約６倍の幅であった。図１２に示すパターンにおい
ては、活性領域端部とストライプ領域におけるバーズビ
ークの幅の比が約１．６３であり、活性領域端部におけ
るバーズビークの幅が大幅に減少していることが判る。

【００５９】活性領域端部におけるバーズビークの幅
は、ストッパ領域におけるバーズビークの幅の３倍以下
が好ましく、２倍以下がさらに好ましい。

【００６０】図１２において、フィールド酸化膜ＦＸと
バーズビーク酸化膜ＢＸとの間の境界はほぼ耐酸化マス
クの形状に対応していると考えることができる。この耐
酸化マスクの形状を考察すると、以下のようなことが判
明する。

【００６１】まず、活性領域中央部には、ビット線に対
し、斜め（約３０度）に配置されたほぼ一定の幅を有す
るストライプ領域が形成されている。このストライプ領
域の両端には、ストライプ領域よりも幅の広い両端部が
形成されている。ビット線に平行な軸を考えた時、両端
部において、外側の辺はストライプ領域の辺の方向をほ
ぼ延長した位置に配置されている。一方、両端部におけ
る内側の辺は、ストライプ領域の対応する辺からビット
線に対する角度を減少させるように配置されている。こ
の辺のビット線となす角度は、ストライプ領域の両辺が
ビット線となす角度（約３０度）に対し、約半分以下に
減少している。

【００６２】両端部における内側辺のビット線となす角
度は、ストライプ領域がビット線となす角度に対し、少
なくとも５度、好ましくは１０度、より好ましくは１５
度減少していることが望まれる。両端部の内側辺の角度
の範囲について述べると、０度〜２５度が好ましく、０
度〜２０度がより好ましく、０度〜１５度がさらに好ま
しい。なお、本レイアウトにおいては、活性領域の両端
部において、外側辺はストライプ領域の側辺を延長した
位置に配置されているが、さらに外側に膨らませ、スト
ライプ領域の外側辺に対し、角度をなしても良いことは
自明であろう。

【００６３】図１３は、図１２に示すような活性領域を
形成した後、さらにその表面上にゲート酸化膜を形成
し、ゲート酸化膜上に多結晶シリコン層、金属シリサイ
ド層の積層を形成し、パターニングを行ってワード線
（ゲート電極を含む）を形成した後、その形状を撮影し
た顕微鏡写真のスケッチを示す。全体として縦方向に延
在するパターンがワード線を示し、その下に斜め方向に
配置されたパターンが活性領域パターンを示す。なお、
ワード線のピッチは、平均的には、約０．７５μｍであ
る。

【００６４】各ワード線ＷＬは、関連する活性領域との
交差部において、活性領域ＡＲのストライプ状部分とほ
ぼ直交していることがわかる。なお、本明細書において
ほぼ直交とは、マスクのアライメント誤差が生じても、
交差部分が実質的に同一形状を保つ場合を意味する。ワ
ード線ＷＬと活性領域のストライプ状領域とが直交する
ことにより、ワード線のマスクパターンと、活性領域の
マスクパターンとの間にアライメント誤差が生じても、
実質的に形成されるチャネル領域は変化しないことが判
明するであろう。

【００６５】図１は、上述の予備実験に基づいた本発明
の実施例によるＤＲＡＭ半導体装置のレイアウトを示す
平面図である。

【００６６】図において、斜めに配置された領域１は、
フィールド酸化膜形成のためのシリコン窒化膜のパター
ン（活性領域を画定し、真性活性領域はこの領域よりバ
ーズビークが侵入する分だけ縮小された領域に形成され
る）であり、中央部の直線状ストライプ領域は、ビット
線３に対して斜めに形成される。

【００６７】ワード線２は、全体としてビット線３に対
してほぼ垂直に配置され、活性領域と交差する領域にお
いては活性領域のストライプ状領域に対し、ほぼ垂直に
配置されるように屈曲部を有する。ワード線と活性領域
の交差部が、活性領域のストライプ状領域に配置される
ため、アライメント誤差が生じても、その相対的重畳領
域の形状は変化しない。したがって、アライメント誤差
が生じたときにも、安定な閾値特性を得ることができ
る。

【００６８】ストライプ状領域の両端部に連続する活性
領域の端部は、ビット線となす角度を減少させる方向に
向きを変えて形成されている。１つの端部は、隣接する
ビット線間および隣接するワード線間で画定される領域
に収納され、ほぼ正方形の形状を有すると考えることと
できる。

【００６９】ただし、ストライプ状領域とワード線とを
直交させるため、ワード線が屈曲部を有している。ワー
ド線は屈曲部を有する領域においては、活性領域端部は
ワード線と重ならないようにその角を削られた形状を有
する。

【００７０】また、端部とストライプ状領域とが接続す
る領域においては、外側に突出する角部はホトリソグラ
フィの際丸め込まれ、且つＬＯＣＯＳ酸化においてもバ
ーズビークが入り込む。このため、正方形状の角部を有
することはあまり意味を持たず、角部は適当に丸め込ん
でもよい。図示のレイアウトにおいては、端部の外側の
辺がストライプ状領域の斜辺の延長に沿う形状とされて
いる。すなわち、図示の形状においては、活性領域端部
の隣接するビット線側の２つの角部は削り取られた形状
とされている。

【００７１】なお、図１に示す耐酸化マスクであるシリ
コン窒化膜１のパターンは、マスク上でのパターンであ
り、露光された時にはさらに角部が丸め込まれた形状と
なる。バーズビーク酸化膜は、このシリコン窒化膜パタ
ーンの端部より内側に向かって侵入する。したがって、
形成される真性活性領域は、さらにその内側に配置され
る。バーズビーク下の準活性領域が隣接するワード線と
重ならない配置とされているため、ワード線の電位の変
化に対し、準活性領域の受ける影響は小さい。

【００７２】なお、活性領域のストライプ状領域は、両
端の蓄積キャパシタコンタクトホールを接続する直線に
沿って、直線状に配置され、ビット線と約３０度の角度
をなす。ワード線ＷＬの屈曲部は、このストライプ状領
域と交差する領域において、ワード線の全体的延在方向
に対し、約３０度の角度をなし、ストライプ状領域とほ
ぼ直交する。キャパシタ蓄積電極Ｃは、隣接するビット
線間の領域で、隣接するワード線上を覆って形成され
る。蓄積電極Ｃのほぼ中央部に蓄積電極コンタクト用の
コンタクトホール４が形成される。

【００７３】図１に示す活性領域は、ビット線に対して
斜め（約３０度）に形成され、ワード線とほぼ直交する
ストライプ状部分と、蓄積電極の接続用コンタクトホー
ルを囲むように、隣接するビット線間に形成され、ビッ
ト線に平行な部分とを有し、関連を有さない（回路動作
上、その制御を受けない）隣接ワード線の下までは延在
していない点で特徴付けることもできる。

【００７４】このような構成により、メモリセルトラン
ジスタの特性のばらつきが小さく抑えられ、隣接ワード
線による影響を低減することができる。

【００７５】次に、図１中、Ｘ−Ｘ線に沿う断面を例に
とり、製造工程を説明する。図２Ａ〜２Ｄ、図３Ｅ〜３
Ｇは、半導体基板の断面構造を示す。

【００７６】図２Ａにおいて、ｐ型シリコン（ｐ−Ｓ
ｉ）基板１１表面を熱酸化し、厚さ約５ｎｍの酸化シリ
コン膜を形成する。この酸化シリコン膜の上に、気相成
長（ＣＶＤ）により、窒化シリコン膜を約１１０ｎｍ成
長する。ホトリソグラフィを用いて窒化シリコン膜をパ
ターニングすることにより、耐酸化マスク８を形成す
る。

【００７７】１１００℃の乾燥酸素、またはウェット酸
化雰囲気中で窒化シリコンをマスクにしてシリコン基板
１１の表面を酸化し、厚さ約３５０ｎｍのフィールド酸
化膜１２を形成する。なお、耐酸化マスク８の端部より
侵入する酸素等により、耐酸化マスク８端部の下にも酸
化領域が入り込み、バーズビーク１２ａを形成する。バ
ーズビーク１２ａの幅は、活性領域のストライプ状領域
においては、約０．０８μｍであり、活性領域の長さ方
向両端部においては、約０．１３μｍである。図７Ａに
示した比較例においては、バーズビークの幅が約０．４
７μｍであったことと較べると、活性領域端部のバーズ
ビークの幅は１／３．５以下に減少している。工程の条
件を変えることにより、バーズビークの幅は変化するで
あろうが、比較例に較べ、１／３以下にすることは容易
であろう。比較例のバーズビークの幅に対し、１／２以
下のバーズビークの幅とすることが好ましい。

【００７８】活性領域両端部におけるバーズビークの幅
０．１３μｍは、ストライプ状領域のバーズビークの幅
０．０８μｍよりも大きいが、２倍以下である。活性領
域端部のバーズビークの幅は、ストライプ状領域のバー
ズビークの幅の３倍以下とすることが好ましく、２倍以
下とすることがさらに好ましい。バーズビーク１２ａに
囲まれた領域内に、真性活性領域が形成される。

【００７９】フィールド酸化膜形成後、窒化シリコン膜
の耐酸化マスク８表面上に形成される酸化膜を除去する
ために、軽くＨＦ処理を行う。その後、窒化シリコン膜
の耐酸化マスク８およびその下のバッファ酸化膜を除去
する。９００℃の乾燥酸素、またはＨＣｌ酸化雰囲気中
にシリコン基板を配置し、露出したシリコン表面に厚さ
１０ｎｍ程度の酸化膜を形成する。この酸化膜をＨＦ処
理で除去し、改めて熱酸化法により厚さ約１０ｎｍのゲ
ート酸化膜９を形成する。

【００８０】図２Ｂにおいて、基板全面上に多結晶シリ
コン膜をＣＶＤにより堆積し、ホトリソグラフィを用い
てパターニングすることにより、ワード線（ゲート電極
を兼ねる）２を形成する。フィールド酸化膜１２上のワ
ード線２は、ゲート酸化膜９下の真性活性領域とは重な
らず、バーズビーク１２ａ（その下の準活性領域）とも
実質的な重なりは有さない。

【００８１】ただし、バーズビーク酸化膜１２ａは、フ
ィールド酸化膜１２側から徐々に厚さが減少する領域で
あり、ワード線２がわずかバーズビーク酸化膜上に延在
したとしてもその影響は少ない。実質的な重なりを有さ
ないとは、ワード線２が電気的にバーズビーク酸化膜１
２ａ下のシリコン表面に影響を与えないことを言う。以
下、ゲート酸化膜９は、簡単化のため、図示を省略す
る。

【００８２】図２Ｃにおいて、ワード線２およびフィー
ルド酸化膜１２、バーズビーク酸化膜１２ａをマスクに
し、燐を加速エネルギ３０ｋｅＶ、ドーズ量２×１０¹³
ｃｍ ^-2でイオン注入し、ソース／ドレイン領域１３を形
成する。周辺回路においては、この不純物注入領域は、
ＬＤＤ構造用の低濃度不純物添加領域となる。

【００８３】酸化シリコン等の絶縁膜を堆積し、異方性
エッチングを行うことにより、サイドウォール絶縁膜１
４を形成する。このサイドウォール絶縁膜は、周辺回路
においてＬＤＤ構造の高濃度不純物添加領域をイオン注
入するためのマスクを形成する。サイドウォール絶縁膜
１４を形成した基板上に、高温酸化シリコン（ＨＴＯ）
膜１５、ＢＰＳＧ膜１６をＣＶＤにより形成する。ＢＰ
ＳＧ膜１６表面は、リフロー処理または研磨処理により
平坦化する。

【００８４】ホトリソグラフィを用い、ＢＰＳＧ膜１６
および酸化シリコン膜１５を貫通する開口１７を形成
し、中央のソース／ドレイン領域１３上にビット線接続
用のコンタクトホールを形成する。

【００８５】図２Ｄにおいて、多結晶シリコン膜、タン
グステンシリサイド膜を順次形成し、パターニングする
ことにより、コンタクトホール１７内でソース／ドレイ
ン領域１３に接続されるビット線３を形成する。

【００８６】図３Ｅにおいて、基板表面上に高温酸化シ
リコン（ＨＴＯ）膜１８、ＢＰＳＧ膜１９をＣＶＤによ
り形成し、ＢＰＳＧ膜１９表面を前述同様の工程により
平坦化する。さらに、基板表面上に窒化シリコン膜２
０、酸化シリコン膜２１、多結晶シリコン膜２２、酸化
シリコン膜２３をＣＶＤにより形成する。ホトリソグラ
フィ工程を用い、ビット線３に接続されたソースドレイ
ン領域１３両側のソース／ドレイン領域１３に達するコ
ンタクトホール４を形成する。

【００８７】図３Ｆにおいて、多結晶シリコン膜２４を
コンタクトホール４内を覆うように形成する。次に、多
結晶シリコン膜２４、酸化シリコン膜２３、多結晶シリ
コン膜２２を蓄積電極の形状にホトリソグラフィを用い
てパターニングする。さらに、ＨＦ溶液で酸化シリコン
膜２３、２１を等方エッチングし、多結晶シリコン膜２
４、２２のフィン構造を露出させる。

【００８８】図３Ｇにおいて、多結晶シリコン膜２２、
２４の表面に誘電体膜を形成し、多結晶シリコン膜等の
対向電極２５をＣＶＤにより形成する。この工程によ
り、フィン構造の隙間は対向電極２５によって埋め戻さ
れる。対向電極２５上に、ＢＰＳＧ膜２６を形成し、そ
の表面を平坦化する。ＢＰＳＧ膜２６および必要に応じ
てその下の積層をエッチングし、金属配線用のコンタク
トホールを形成する。その後、金属配線２７を形成し、
その表面を層間絶縁膜２８で覆う。層間絶縁膜２８の表
面は、さらにカバー絶縁膜２９で覆われる。なお、金属
配線２７は、バッファ金属層と主配線層の積層で形成さ
れている。金属配線２７は３層以上の構成としてもよ
い。

【００８９】図４は、このようにして作成したメモリセ
ルのリテンション特性を示すグラフである。横軸は基板
のバックバイアス−Ｖ_BBを単位Ｖで示し、縦軸はリテン
ションタイムを任意単位で示す。隣接するワード線をオ
フ状態に保ったスタティックリテンション特性ｒ１と、
隣接するワード線にオン／オフ信号を繰り返し与えたア
クティブリテンション特性ｒ２とは、同一の曲線上に重
なった。測定条件は図８を用いて説明した場合と同様で
ある。

【００９０】図８と比較すると、アクティブリテンショ
ン特性が大幅に改善されていることがわかる。アクティ
ブリテンション特性の改善は、蓄積電極からのリークの
減少を示している。バーズビーク酸化膜の延びる幅が抑
えられ、隣接するワード線がバーズビーク上に実質的に
重ならず、十分な厚さを有するフィールド酸化膜上にの
み形成されたことにより、リーク電流が減少したものと
考えることができる。

【００９１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００９２】

【発明の効果】以上説明したように、本発明によれば、
メモリセルトランジスタの閾値特性の変動が抑制され
る。また、隣接ワード線の干渉によるリーク電流が抑制
される。また、蓄積電極のコンタクト領域が十分確保さ
れる。

【図面の簡単な説明】

【図１】本発明の実施例によるＤＲＡＭ半導体装置の平
面構成を示す平面図である。

【図２】図１に示すＤＲＡＭ半導体装置の製造工程を示
す断面図である。

【図３】図１に示すＤＲＡＭ半導体装置の製造工程を示
す断面図である。

【図４】実施例によるＤＲＡＭ半導体装置の例のリテン
ション特性を示すグラフである。

【図５】従来技術によるＤＲＡＭ半導体装置の平面構成
を示す平面図である。

【図６】本発明者らの研究による比較例の構成を示す平
面図である。

【図７】比較例による活性領域の形状を示すスケッチお
よび断面図である。

【図８】比較例によるＤＲＡＭ半導体装置のリテンショ
ン特性を示すグラフである。

【図９】比較例の解析を示す断面図である。

【図１０】本発明の基礎となる活性領域形状を示す平面
図である。

【図１１】本発明の実施例によるＤＲＡＭ半導体装置の
レイアウトを示す平面図である。

【図１２】図１１に示すレイアウトによる活性領域を有
するサンプルの顕微鏡写真のスケッチである。

【図１３】図１２に示す構造の上に、さらにワード線を
形成したサンプルの顕微鏡写真のスケッチである。

【符号の説明】

１窒化シリコン膜パターン（耐酸化マスク）２ワード線３ビット線４蓄積容量用コンタクトホール５ビット線用コンタクトホール

───────────────────────────────────────────────────── フロントページの続き (72)発明者真本多聞神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者益田浩一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜に囲まれた前記半導体基板の複数
の活性領域と、該複数の活性領域の各々を横断するゲート電極と、前記ゲート電極両側の該活性領域の各々に形成された一
対のソース／ドレインと、各々が該一対のソース／ドレインの一方に接続され、一
方向に延在する複数のビット線と、各々が該ゲート電極に接続され、該ビット線に直交する
方向に延在する複数のワード線と、該一対のソース／ドレインの他方に接続し、該ゲート電
極上方に延在する複数の容量素子とを有し、該活性領域の各々は該ビット線及び該ワード線に対して
斜めに形成された斜め部分と、該斜め部分より幅が広
く、該ビット線に平行に形成された平行部分とを含み、
該ワード線は該活性領域の斜め部分にほぼ垂直に交差す
る屈曲部を有するＤＲＡＭ半導体装置。
【請求項２】前記活性領域上に重ならずにその外側を
隣接ワード線が通過している請求項１記載のＤＲＡＭ半
導体装置。
【請求項３】前記活性領域の斜め部分はビット線とほ
ぼ３０°の角度で交差している請求項１記載のＤＲＡＭ
半導体装置。
【請求項４】半導体基板と、前記半導体基板上方に配置され、一方向に沿って直線的
に延在する、互いに平行な複数のビット線と、前記半導体基板表面に形成され、各々が、中央でビット
線と第１の角度で斜めに交差する直線状のストライプ部
と、ストライプ部よりも幅が広く、ビット線に対して前
記第１の角度よりも小さな第２の角度を形成する両端部
とを有する複数の活性領域と、前記半導体基板上に形成され、前記複数の活性領域を画
定する開口部を有するフィールド絶縁膜と、前記半導体基板の複数の活性領域表面上において、前記
フィールド絶縁膜に連続し、その内周に沿って形成さ
れ、その内側に真性活性領域を画定し、その下に準活性
領域を画定する複数のバーズビーク絶縁膜と、前記半導体基板上方で、全体として前記複数のビット線
とほぼ直角に交差し、１つの活性領域当り２本が関連す
る複数のワード線であって、関連する活性領域上では前
記ストライプ部とほぼ直交する屈曲部を有し、関連しな
い活性領域とは実質的な重なりを持たない複数のワード
線と、前記真性活性領域の各々において、関連する２本のワー
ド線の間に形成され、前記ビット線の関連する１つに接
続された１つのドレインと前記２本のワード線の外側に
形成された一対のソースと、前記ソース領域の各々に接続された蓄積キャパシタとを
有するＤＲＡＭ半導体装置。
【請求項５】前記バーズビーク絶縁膜は、前記活性領
域の両端部で前記ストライプ部での幅の３倍以下の幅を
有する請求項４記載のＤＲＡＭ半導体装置。
【請求項６】前記バーズビーク絶縁膜は、前記活性領
域の両端部で前記ストライプ部での幅の２倍以下の幅を
有する請求項４記載のＤＲＡＭ半導体装置。
【請求項７】前記活性領域の両端部の各々は、前記ス
トライプ部の辺をほぼそのまま延長させた第１辺と、該
第１辺に対向し、前記ビット線に対し、第１の角度より
も減少させた第３の角度を形成する第２辺とを有する請
求項４記載のＤＲＡＭ半導体装置。
【請求項８】前記第１の角度が約３０度であり、前記
第３の角度が０度〜２５度の範囲内である請求項７記載
のＤＲＡＭ半導体装置。
【請求項９】前記活性領域の両端部は関連する２本の
ワード線から基板表面方向で離隔されている請求項４記
載のＤＲＡＭ半導体装置。
【請求項１０】前記フィールド絶縁膜は、前記バーズ
ビーク絶縁膜の最大厚さよりも小さな厚さを有する請求
項４記載のＤＲＡＭ半導体装置。
【請求項１１】半導体基板と、前記半導体基板上方に配置され、一方向に沿って直線的
に延在する、互いに平行な複数のビット線と、前記半導体基板表面に形成され、各々が、中央でビット
線と第１の角度で斜めに交差する直線状の細長いストラ
イプ部と、ストライプ部の長さ方向両端に連続し、ビッ
ト線に対して前記第１の角度よりも小さな第２の角度を
形成する両端部とを有する複数の活性領域と、前記半導体基板上に形成され、前記複数の活性領域を画
定する開口部を有するフィールド絶縁膜と、前記半導体基板の活性領域表面上において、前記フィー
ルド絶縁膜内周に沿って形成され、その内側に真性活性
領域を画定し、その下に準活性領域を画定するバーズビ
ーク絶縁膜であって、前記活性領域の両端部において、
前記ストライプ部のバーズビーク絶縁膜の幅の２倍以下
の幅を有するバーズビーク絶縁膜と、前記半導体基板上方で、全体として前記複数のビット線
とほぼ直角に交差し、１つの活性領域当り２本が関連す
る複数のワード線であって、関連する活性領域上では前
記ストライプ部とほぼ直交する屈曲部を有し、関連しな
い活性領域とは実質的な重なりを持たない複数のワード
線と、前記真性活性領域の各々において、関連する２本のワー
ド線の間に形成された１つのドレインと前記２本のワー
ド線の外側に形成された一対のソースと、前記ソース領域の各々に接続された蓄積キャパシタとを
有するＤＲＡＭ半導体装置。
【請求項１２】半導体基板と、前記半導体基板上方に配置され、一方向に沿って直線的
に延在する、互いに平行な複数のビット線と、前記半導体基板表面上に形成され、各々が、中央でビッ
ト線と第１の角度で斜めに交差する直線状の細長いスト
ライプ部と、ストライプ部の長さ方向両端に連続し、ス
トライプ部の幅よりも大きな幅を有する両端部とを有す
る複数の活性領域と、前記半導体基板上に形成され、前記複数の活性領域を画
定する開口部を有するフィールド絶縁膜と、前記半導体基板の活性領域表面上において、前記フィー
ルド絶縁膜内周に沿って形成され、その内側に真性活性
領域を画定し、その下に準活性領域を画定するバーズビ
ーク絶縁膜と、前記半導体基板上方で、全体として前記複数のビット線
とほぼ直角に交差し、１つの活性領域当り２本が関連す
る複数のワード線であって、関連する活性領域上では前
記ストライプ部とほぼ直交する屈曲部を有し、関連しな
い活性領域とは実質的な重なりを持たない複数のワード
線と、前記真性活性領域の各々において、関連する２本のワー
ド線の間に形成された１つのドレインと前記２本のワー
ド線の外側に形成された一対のソースと、前記ソース領域の各々に接続された蓄積キャパシタとを
有するＤＲＡＭ半導体装置。
【請求項１３】前記バーズビーク絶縁膜は、前記活性
領域の両端部で前記ストライプ部での幅の３倍以下の幅
を有する請求項１２記載のＤＲＡＭ半導体装置。
【請求項１４】前記バーズビーク絶縁膜は、前記活性
領域の両端部で前記ストライプ部での幅の２倍以下の幅
を有する請求項１２記載のＤＲＡＭ半導体装置。
【請求項１５】前記活性領域の両端部の各々は、前記
ストライプ部の辺をほぼそのまま延長させた第１辺と、
該第１辺に対向し、前記ビット線に対し、第１の角度よ
りも減少させた第２の角度を形成する第２辺とを有する
請求項１２記載のＤＲＡＭ半導体装置。
【請求項１６】前記第１の角度が約３０度であり、前
記第２の角度が０度〜２５度の範囲内である請求項１５
記載のＤＲＡＭ半導体装置。
【請求項１７】前記活性領域の両端部は関連する２本
のワード線から基板表面方向で離隔されている請求項１
２記載のＤＲＡＭ半導体装置。
【請求項１８】前記フィールド絶縁膜は、前記バーズ
ビーク絶縁膜の最大厚さよりも小さな厚さを有する請求
項１２記載のＤＲＡＭ半導体装置。
【請求項１９】半導体基板上に基準となる一方向に対
し、斜めとなる斜め部分と、該斜め部分より幅が広く且
つ前記一方向に平行な平行部分を有する活性領域を囲む
フィールド絶縁膜を形成する工程と、該活性領域上にゲート絶縁膜を形成し、該基板上全面に
導電体膜を被着し、パターニングして該活性領域の斜め
部分に対して垂直に交差する屈曲部を有し、全体として
前記一方向に直交する方向に延在するワード線を形成す
る工程と、該ワード線及び該フィールド絶縁膜をマスクにして、該
活性領域に不純物を導入してソース／ドレイン領域を形
成する工程と、該ソース／ドレイン領域の一方に接続し、前記一方向に
延在する複数のビット線を形成する工程と、該ソース／ドレイン領域の他方に接続する容量素子を形
成する工程とを含むＤＲＡＭ半導体装置の製造方法。
【請求項２０】前記フィールド絶縁膜は、前記一方向
に対し、斜めに延在する斜め部分と、前記一方向に平行
な平行部分を有する耐酸化性膜をマスクにして、１１０
０℃またはそれを越える温度で酸化して形成する請求項
１９記載の半導体装置の製造方法。