JP2001168300A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な交差配線構造で且つ、交差配線による
干渉ノイズ発生を効果的に防止したビット線ツイスト方
式を採用した半導体記憶装置を提供する。 【解決手段】 折り返しビット線構造のメモリセルアレ
イを持つＤＲＡＭにおいて、連続する第１乃至第３のビ
ット線対に関して、ビット線を長手方向に中間位置で前
半部と後半部に分けたとき、第２のビット線対の一方
は、前半部が第１のビット線対の間に配置され、後半部
が第１のビット線対と第３のビット線対の間に配置され
るように、第１のビット線対のうちの第３のビット線対
側のビット線と交差させ、第２のビット線対の他方は、
前半部が第１のビット線対と第３のビット線対の間に配
置され、後半部が第３のビット線対の間に配置されるよ
うに、第３のビット線対のうちの第１のビット線側のビ
ット線と交差させた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にビット線間の干渉雑音低減技術に関する。

【０００２】

【従来の技術】半導体記憶装置の高集積化によりビット
線の間隔は微細になり、ビット線間結合容量の増大によ
るビット線間干渉ノイズがデータを正確に読み出す上で
大きな問題になっている。例えばＤＲＡＭを例として、
図１２及び図１３を参照してビット線間干渉ノイズの問
題を具体的に説明する。図１２は、折り返しビット線構
造のＤＲＡＭの隣接する２対のビット線ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１とこれに接続されるセンスアンプ
ＳＡ０，ＳＡ１の部分を示している。図１３は、その動
作時の各部波形を示している。

【０００３】ＤＲＡＭがアクティブ状態になり、ワード
線ＷＬが選択されてビット線ＢＬ０，ＢＬ１に−Ｖｓの
信号が読み出されたとする。このとき、センスアンプＳ
Ａ０に参照電圧を供給するビット線／ＢＬ０は、結合容
量Ｃinterを介して隣接するビット線ＢＬ１から−δ１
なる干渉ノイズを受ける。この後、センスアンプ活性化
のため活性化信号φｓが波線で示すように“Ｌ”レベル
に遷移すると、次のような現象が生じる。

【０００４】まず、時刻ｔ１で、センスアンプの中で最
もゲート・ソース間電圧の大きいＭＯＳトランジスタＱ
３が導通し、これによりビット線ＢＬ１の電位が徐々に
低下する。このとき、ＭＯＳトランジスタＱ１は、前述
した干渉ノイズ−δ１によりゲート電圧が低くなってい
るため、導通が遅れる。従ってビット線／ＢＬ０は高イ
ンピーダンス状態にあるため、結合容量Ｃinterを介し
て干渉ノイズ−δ２が発生し、ビット線／ＢＬ０の電位
を更に引き下げる。この状態はセンスアンプ活性化信号
φｓが十分低レベルになるまで続き、結果としてビット
線／ＢＬ０には、−δ２なる干渉ノイズが読み出し時の
干渉ノイズ−δ１に重畳されることになる。

【０００５】ここまでは、隣接するビット線のうち異な
るセンスアンプに接続されるビット線間の結合容量Ｃin
terによる干渉ノイズの説明である。実際にはこれに加
えて、同じセンスアンプに接続されるビット線対間の結
合容量Ｃintraに起因する干渉ノイズがある。即ち、ワ
ード線ＷＬが選択されてビット線ＢＬ０に−Ｖｓの信号
が読み出されたとき、結合容量Ｃintraによって、ビッ
ト線ＢＬ０と対をなすビット線／ＢＬ０の電位は−δ３
だけ電位低下する。従ってビット線対ＢＬ０，／ＢＬ０
の電位差はδ３だけ小さくなるので、この干渉ノイズも
センス感度の低下をもたらす。

【０００６】この様なビット線対間の干渉ノイズは、ビ
ット線間隔が微細になるほど大きくなる。そのためセン
スアンプによるデータ増幅に時間がかかるだけでなく、
場合によっては信号電圧がノイズより小さくなり、誤っ
たデータが読み出されることにもなる。以上のようなＤ
ＲＡＭのビット線間干渉ノイズの低減を図る有効な技術
として、ビット線を交差させる方式がこれまで種々提案
されている。その代表的な例を図１４に示す。これは、
第１のビット線対ＢＬ０，／ＢＬ０に対して半ピッチず
れて配置される第２のビット線対ＢＬ１，／ＢＬ１につ
いて、長手方向の中間でツイストさせてビット線／ＢＬ
０と交差させるようにしたものである。

【０００７】なお以下では、隣接ビット線間の干渉ノイ
ズをセルデータ読み出し時のノイズδ１とセンスアンプ
活性化時のノイズδ２に分けて説明するが、ここで次の
仮定をおく。 （１）ノイズは隣接ビット線のみから受ける。 （２）ビット線はＶｃｃ／２プリチャージ方式とし、ワ
ード線が立ち上がるとセルデータはビット線対の一方に
出力され、他方は隣接するビット線〜のノイズの他電位
変化はないものとする。 （３）隣接ビット線間の結合容量Ｃinterは全てのビッ
ト線間で等しいものとする。

【０００８】以上の仮定のもとで、図１４のビット線ツ
イスト方式を見ると、隣接ビット線間の結合容量Ｃinte
rによるノイズδ１，δ２は低減され、またビット線対
間の結合もなくなるので、ノイズδ３が除去される。具
体的に、読み出し時の干渉ノイズδ１について考える
と、最悪条件となるのは、図１４のワード線ＷＬに沿っ
たメモリセルＭ１〜Ｍ４のデータが、Ｍ１＝Ｌ、Ｍ２＝
Ｈ、Ｍ３＝Ｌ、Ｍ４＝Ｌの場合である。信号電圧Ｖｓが
読み出されるときの各ビット線の電位は、次の数１のよ
うになる。但し、ビット線の総容量Ｃtotalに対するビ
ット線間結合容量Ｃinterの比（結合比）をＣinter／Ｃ
total＝Ｃｎとし、プリチャージ電圧をＶｃｃ／２＝Ｖ
ｐとしている。

【０００９】

【数１】ＶBL0＝Ｖｐ−Ｖｓ＋ＣｎＶｓ Ｖ/BL0＝Ｖｐ＋ＣｎＶｓ ＶBL1＝Ｖｐ−ＣｎＶｓ Ｖ/BL1＝Ｖｐ＋Ｖｓ−２ＣｎＶｓ ＶBL2＝Ｖｐ−Ｖｓ＋ＣｎＶｓ Ｖ/BL2＝Ｖｐ−ＣｎＶｓ ＶBL3＝Ｖｐ−ＣｎＶｓ Ｖ/BL3＝Ｖｐ−Ｖｓ

【００１０】各ビット線対間の電位差から、データ読み
出し時のノイズを求めると、次の数２のようになる。

【００１１】

【数２】δ１（SA0）＝０ δ１（SA1）＝ＣｎＶｓ δ１（SA2）＝２ＣｎＶｓ δ１（SA3）＝ＣｎＶｓ

【００１２】

【発明が解決しようとする課題】数２から明らかなよう
に、ビット線ツイスト方式を採用することにより、ノイ
ズが低減される。しかしこの方式は、図１５に示すよう
に、ビット線を交差させる部分に広い面積を必要とす
る。図１５は、最小加工寸法Ｆ（Feature Size）でビッ
ト線を配設し、且つ二つの交差配線１３１，１３２をも
最小加工寸法Ｆで加工した場合を示している。これらの
交差配線１３１，１３２をもし直接交差させようとする
と、２層配線（ビット線を含めると３層配線）構造とな
り、配線構造は複雑になる。直接交差させないようにす
るには、図示のように迂回した配線パターンが必要にな
り、この場合交差に必要なビット線方向の幅は５Ｆにな
る。またこの様に迂回する交差配線１３１，１３２を形
成した場合、迂回に伴って交差配線１３１，１３２がビ
ット線とかなり大きな面積で対向することになる。これ
は、上で解析した干渉ノイズとは別の無用な干渉ノイズ
が生じることを意味する。

【００１３】この発明は、上記事情を考慮してなされた
もので、簡単な交差配線構造で且つ、交差配線による干
渉ノイズ発生を効果的に防止したビット線ツイスト方式
を採用した半導体記憶装置を提供することを目的として
いる。

【００１４】

【課題を解決するための手段】この発明は、複数本のワ
ード線とこれと交差する折り返しビット線構造の複数本
のビット線とが配設され、これらのビット線とワード線
の交差部にメモリセルが配置されるメモリセルアレイを
持つ半導体記憶装置において、連続する第１乃至第３の
ビット線対に関して、ビット線を長手方向に第１の部分
と第２の部分に分けたとき、第２のビット線対の一方
は、第１の部分が第１のビット線対の間に配置され、第
２の部分が第１のビット線対と第３のビット線対の間に
配置されるように、第１のビット線対のうちの第３のビ
ット線対側のビット線と交差させ、第２のビット線対の
他方は、第１の部分が第１のビット線対と第３のビット
線対の間に配置され、第２の部分が第３のビット線対の
間に配置されるように、第３のビット線対のうちの第１
のビット線側のビット線と交差させた、ことを特徴とし
ている。

【００１５】この発明によると、対をなすビット線同士
は交差させず、ビット線対の各ビット線を隣接するビッ
ト線対と交差させることにより、ビット線の交差配線構
造は簡単になる。また交差配線の領域の面積も小さくて
済み、従って交差配線が新たな干渉ノイズの原因となる
ことがなく、効果的な干渉ノイズ低減を図ることができ
る。

【００１６】この発明において、具体的に、第１の部分
と第２の部分とはビット線の中間位置で分けられる。ま
たこの発明において、第２のビット線対は、第１及び第
３のビット線対と交差させるために、その長手方向の中
間位置で同じ方向に同じ角度で折り曲げられる。またこ
の発明において、ビット線対とワード線は互いに直交し
て配設されてもよいが、例えばビット線対とワード線と
を斜めに交差して配設した場合に、ビット線対はその長
手方向の途中で折り曲げられるようにしてもよい。

【００１７】この発明において、ビット線対とワード線
が直交して配設される場合に、ビット線対を交差させる
交差配線領域のビット線方向の幅は、最小加工寸法をＦ
として、３Ｆとすることができる。

【００１８】またこの発明において、ビット線対とワー
ド線とを斜めに交差して配設し、ビット線対がその長手
方向の途中で折り曲げられる場合に、ビット線対を交差
させる交差配線は、そのビット線対が折り曲げられた領
域から離れた位置に配置してもよいし、或いはビット線
対が折り曲げられた領域に配置してもよい。

【００１９】更にこの発明において、ビット線対の交差
配線は、ビット線対より下層の配線として、ワード線と
同じ材料を用いてワード線と同時にパターン形成しても
よいし、或いはビット線対より上層のメタル層によりパ
ターン形成してもよい。前者の場合には、交差配線のた
めに格別のメタル層を必要としないという効果が得られ
るが、但し交差配線領域にワード線を配置することがで
きない。後者の場合には交差配線領域にワード線を配置
することが妨げられない。

【００２０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、ＤＲＡＭを例として、この発
明の実施の形態によるメモリセルアレイを示している。
メモリセルアレイには複数対のビット線ＢＬ，／ＢＬ
（ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，…）とワード
線ＷＬが交差して配設され、それらの交差部のダイナミ
ック型メモリセルＭ（Ｍ１，Ｍ２，…）が配置される。
ビット線対ＢＬ，／ＢＬは折り返しビット線構造であ
り、その端部に交互にセンスアンプＳＡ（ＳＡ０，ＳＡ
１，…）が設けられている。

【００２１】ビット線対ＢＬ，／ＢＬのツイストの方式
は、連続する３対ＢＬ０，／ＢＬ０〜ＢＬ２，／ＢＬ２
の部分を取りあげて説明すれば、次のようになる。即
ち、これらの３対のうち、第２のビット線対ＢＬ１，／
ＢＬ１に注目すると、その一方ＢＬ１は、前半部が第１
のビット線対ＢＬ０，／ＢＬ０の間に配置され、後半部
が第１のビット線対ＢＬ０，／ＢＬ０と第３のビット線
対ＢＬ２，／ＢＬ２の間に配置される。この様にするた
めに、ビット線ＢＬ１は、長手方向の中間位置で折り曲
げられ、第１のビット線対ＢＬ０，／ＢＬ０のうちの第
３のビット線対ＢＬ２，／ＢＬ２側のビット線／ＢＬ０
と交差されている。また第２のビット線対ＢＬ１，／Ｂ
Ｌ１の他方／ＢＬ１は、前半部が第１のビット線対ＢＬ
０，／ＢＬ０と第３のビット線対ＢＬ２，／ＢＬ２の間
に配置され、後半部が第３のビット線対ＢＬ２，／ＢＬ
２の間に配置される。この様にするために、ビット線／
ＢＬ１は、長手方向の中間位置で折り曲げられ、第３の
ビット線対ＢＬ２，／ＢＬ２のうちの第１のビット線対
ＢＬ０，／ＢＬ０側のビット線ＢＬ２と交差されてい
る。

【００２２】具体的に、第１のビット線対ＢＬ０，／Ｂ
Ｌ０と第３のビット線対ＢＬ２，／ＢＬ２は直線パター
ンであり、第２のビット線対ＢＬ１，／ＢＬ１を折り曲
げパターンとして第１及び第３のビット線対ＢＬ０，／
ＢＬ０，ＢＬ２，／ＢＬ２と交差させている。第２のビ
ット線対ＢＬ１，／ＢＬ１の中間位置での折り曲げ方向
及び角度は同じである。以下、同様の繰り返しによるビ
ット線ツイストが行われる。

【００２３】図３は、この実施の形態のビット線ツイス
ト方式の場合の各ビット線間の結合容量関係を示してい
る。図３での容量Ｃは、隣接する２本のビット線が全長
にわたって直接対向するときの結合容量である。この実
施の形態において、ビット線間干渉ノイズが最悪条件と
なるのは、図２に示すように、連続する３ビット線対Ｂ
Ｌ０，／ＢＬ０〜ＢＬ２，／ＢＬ２の読み出しデータが
全て“Ｌ”、その外側のビット線対の読み出しデータが
“Ｈ”となるようなデータパターンの場合である。
“Ｌ”レベル読み出しの信号電圧を−Ｖｓ、“Ｈ”レベ
ル読み出し信号電圧を＋Ｖｓとして、各ビット線電位
は、ビット線を交差させたことにより結合容量が半分に
なることを考慮して、次のようになる。但し、ビット線
の総容量Ｃtotalに対するビット線間結合容量Ｃinterの
比（結合比）をＣinter／Ｃtotal＝Ｃｎとし、プリチャ
ージ電圧をＶｃｃ／２＝Ｖｐとしている。

【００２４】

【数３】ＶBL0＝Ｖｐ Ｖ/BL0＝Ｖｐ−Ｖｓ ＶBL1＝Ｖｐ−Ｖｓ Ｖ/BL1＝Ｖｐ−ＣｎＶｓ ＶBL2＝Ｖｐ Ｖ/BL2＝Ｖｐ−Ｖｓ＋２ＣｎＶｓ ＶBL3＝Ｖｐ＋Ｖｓ−ＣｎＶｓ Ｖ/BL3＝Ｖｐ−ＣｎＶｓ

【００２５】数３の電位関係から、データ読み出し時の
ノイズを求めると、次のようになる。但し、ビット線対
間の結合容量によるノイズは、ビット線対が隣接しない
ため存在しない。

【００２６】

【数４】δ１（SA0）＝０ δ１（SA1）＝ＣｎＶｓ δ１（SA2）＝２ＣｎＶｓ δ１（SA3）＝ＣｎＶｓ

【００２７】この数４は、数２に示した従来のビット線
ツイスト方式の場合と同じである。即ち基本的な干渉ノ
イズ低減の効果に関しては、この実施の形態の方式と図
１４に示した従来の方式とで違いはない。しかし、図１
４のビット線ツイスト方式では、３本のビット線が一点
で交差し、しかも対をなすビット線を逆方向に折り曲げ
ることが必要であるのに対し、この実施の形態の場合に
は、ビット線交差は２本の間のみであり、且つ対をなす
二つのビット線同志は交差させず、二つのビット線折り
曲げ方向及び角度とも一定にできる。従って交差配線部
の構造は、この実施の形態の方が簡単になる。

【００２８】具体的にこの実施の形態のビット線ツイス
ト方式の場合のビット線レイアウトの例を図４に示す。
図４は、ビット線対ＢＬ，／ＢＬ及び交差配線４１を最
小加工寸法Ｆで加工した例を示しているが、図１５の従
来方式と比較して明らかなように、交差配線４１同志の
間は交差させる必要がなく、迂回も必要がない。従って
ビット線ツイストに要する交差配線の領域Ｂ（以下ツイ
スト領域という）のビット線方向の幅は、３Ｆであり、
図１５の従来方式に比べて面積が小さくて済む。そし
て、図１５の交差配線１３１，１３２と比較して、図４
の交差配線４１がビット線と対向する面積は小さく、従
って交差配線に伴って生じる干渉ノイズは小さく抑えら
れる。即ち、干渉ノイズ低減の効果が従来例に比べて大
きくなる。また、ビット線対ＢＬ，／ＢＬを同一方向に
同じ材料で折り曲げることにより、ビット線対間に容量
等のアンバランスが生じない。

【００２９】なお、図４に示す交差配線４１は、具体的
にはビット線対ＢＬ，／ＢＬより上層のメタル層をパタ
ーン形成して得られる。この場合、ツイスト領域Ｂはメ
モリセルアレイのメモリセル配置には影響がない。また
交差配線４１をビット線対ＢＬ，／ＢＬより下層のワー
ド線ＷＬと同じ材料膜によりパターン形成しても良い。
この場合には、交差配線４１のために格別のメタル層が
要らないという効果が得られる。

【００３０】［実施の形態２］図１の実施の形態では、
ビット線ＢＬ，／ＢＬとワード線ＷＬは互いに直交して
交差するものとしたが、図５は、ビット線ＢＬ，ＢＬと
ワード線ＷＬが斜めに交差して配設される実施の形態を
示している。ビット線ツイストの方式は図１の実施の形
態と同じである。この場合のビット線レイアウトは、図
６のようになる。ビット線ツイストのための配線６１
は、この場合も最小加工寸法Ｆで加工され、且つビット
線ＢＬ，／ＢＬと直交する部分と平行する部分を持つパ
ターンをもって形成されている。そしてこの場合も、ビ
ット線ツイストに要するビット線方向の幅は、実施の形
態１と同様に３Ｆであり、従来方式に比べて小さい。こ
の実施の形態によっても先の実施の形態と同様の効果が
得られる。

【００３１】［実施の形態３］実施の形態２のようにビ
ット線ＢＬ，／ＢＬとワード線ＷＬを斜めに交差させる
配置を採用した場合、ビット線ＢＬ，／ＢＬを途中で折
り曲げないと、その両端のセンスアンプ列の間に大きな
段差が生じ、周辺回路との接続に必要な面積が増大す
る。そこで好ましくは、ビット線対ＢＬ，／ＢＬを途中
で折り曲げる。但し、ここでいうビット線ＢＬ，／ＢＬ
の“折り曲げ”は、ビット線同士を交差させるための折
り曲げとは別である。その様な実施の形態のメモリセル
アレイのレイアウトを図７に示す。

【００３２】図７は、ビット線対ＢＬ，／ＢＬとワード
線ＷＬを最小加工寸法Ｆで交差させて配置している。細
長い島状の領域１２が素子領域であり、その両端にメモ
リキャパシタ１３が形成される。素子領域１２の中央部
にビット線コンタクト１１が配置される。図示のよう
に、ビット線ＢＬ，／ＢＬの折り曲げ領域Ａにもセルの
キャパシタ１３を作り込むためには、折り曲げ領域Ａで
３Ｆのワード線間隔を必要とする。しかし、折り曲げ領
域Ａにはワード線を配置することができない。従って、
ビット線ＢＬ，／ＢＬの折り曲げにより、ワード線ピッ
チ方向に２Ｆだけ余分な面積が必要となる。

【００３３】図７ではビット線ツイストを示していない
が、例えば図８に示すように、ビット線折り曲げ領域Ａ
から離れた位置にビット線のツイスト領域Ｂを設ける。
図８では、ビット線の交差配線８１は、ビット線ＢＬ，
／ＢＬと平行する部分及び直交する部分のみで、且つ最
小加工寸法Ｆでパターニングしている。具体的にこの配
線８１は、ワード線ＷＬと同じ材料を用いてワード線Ｗ
Ｌと同時にパターン形成されるものとする。

【００３４】この場合、ビット線の交差配線８１とし
て、ビット線より下層のワード線材料を用いることによ
る、ビット線ツイスト領域Ｂに必要なワード線ピッチ方
向の幅は、図８に示すように、ワード線と直交する方向
に対するビット線ＢＬ，／ＢＬの傾斜角度をθとして、
２Ｆ＋Ｆｓｉｎθ＋３Ｆｃｏｓθとなる。通常のワード
線間隔がＦであるので、ビット線ツイストのために必要
な幅は、Ｆ＋Ｆｓｉｎθ＋３Ｆｃｏｓθとなる。

【００３５】このビット線ツイスト領域Ｂにはメモリセ
ルを作ることはできず、メモリセルアレイとしては無駄
になる。ビット線の折り曲げ領域Ａでの無駄になる幅は
前述のように２Ｆであるから、この実施の形態の場合、
ツイスト領域Ｂを含めて、メモリセルアレイとしての有
効領域幅は、３Ｆ＋Ｆｓｉｎθ＋３Ｆｃｏｓθだけ減少
することになる。但し、交差配線のために格別のメタル
層が要らないという効果が得られ、また実施の形態１で
説明したと同様の理由で、交差配線により無用の大きな
干渉ノイズが発生することはない。また、ビット線対Ｂ
Ｌ，／ＢＬを同一方向に同じ材料で折り曲げることによ
り、ビット線対間に容量等のアンバランスが生じない。

【００３６】［実施の形態４］上記実施の形態に対し
て、図９は、ビット線折り曲げ領域Ａとビット線ツイス
ト領域Ｂを重ねた場合の実施の形態である。ビット線の
交差配線９１はこの実施の形態の場合もワード線ＷＬと
同じ材料を用いて最小加工寸法Ｆでパターン形成してい
る。この実施の形態の場合、ビット線折り曲げ領域Ａ及
びツイスト領域Ｂとして必要なワード線ピッチ方向の幅
は、図７の場合の折り曲げ領域Ａの幅より大きくなり、
図９に示したように、５Ｆとなる。従って、通常のワー
ド線間隔Ｆに対してビット線ツイストに必要な領域の増
分は４Ｆである。これは実施の形態３のようにビット線
ツイスト領域Ｂとビット線折り曲げ領域Ａとを離して形
成する場合に比べて、メモリセルアレイの有効領域幅
を、Ｆｓｉｎθ＋３Ｆｃｏｓθ−Ｆだけ大きくすること
ができる。

【００３７】［実施の形態５］図１０は、図７及び図８
で説明した実施の形態を変形した実施の形態における図
８に対応するパターンを示している。図８と同様のパタ
ーンでビット線の交差配線１０１を形成している。但
し、図８の実施の形態では配線８１としてワード線ＷＬ
と同じ材料を用いたのに対し、図１０では、配線１０１
はビット線ＢＬ，／ＢＬより上に配設されたメタル層を
用いている。従ってこの場合、ツイスト領域Ｂにも図７
と同様のレイアウトでメモリセルを配置することが妨げ
られず、ワード線ＷＬも配置することができる。即ち、
ツイスト領域Ｂとして必要なワード線ピッチ方向の幅
は、３Ｆであるが、図８と異なり、このツイスト領域Ｂ
の幅はメモリセルアレイ領域として無駄にはならない。

【００３８】［実施の形態６］図１１は、図９の実施の
形態を変形した実施の形態である。図９と同様のパター
ンでビット線折り曲げ領域Ａに重ねてツイスト領域Ｂを
配置して、ビット線の交差配線１１１を形成している。
但し、図８の実施の形態では配線８１としてワード線Ｗ
Ｌと同じ材料を用いたのに対し、図１０では、配線１１
１はビット線ＢＬ，／ＢＬ上に配設されたメタル層を用
いている。従ってこの場合、ツイスト領域Ｂ及び折り曲
げ領域Ａとして必要なワード線ピッチ方向の幅は、図７
の折り曲げ領域Ａの幅と同じ３Ｆである。即ち、ツイス
ト領域Ｂのためにメモリセルアレイ領域が無駄になるこ
とはない。

【００３９】［実施の形態７］ここまでの実施の形態で
は、ビット線ツイストが１回のみの場合を示したが、複
数回（但し、奇数回）のビット線ツイストを行ってもよ
く、これによっても同様のノイズ低減が可能である。例
えば図１６は、図１の実施の形態に対して、ビット線長
の１／４，１／２，３／４の３箇所でビット線ツイスト
を行った実施の形態を示している。５回のビット線ツイ
ストの場合であれば、ビット線長の１／６，１／３，１
／２，２／３，５／６の箇所でツイストになる。ビット
線配列が斜めビット線の場合についても同様に、一般に
奇数回のビット線ツイストとすることが可能である。

【００４０】

【発明の効果】以上述べたようにこの発明によれば、対
をなすビット線同士は交差させず、ビット線対の各ビッ
ト線を隣接するビット線対と交差させることにより、簡
単な交差配線構造でビット線ツイストに要する面積増大
を抑えながら、ビット線間の干渉ノイズ低減を図った半
導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＤＲＡＭメモリ
セルアレイの等価回路図である。

【図２】同実施の形態の最悪条件のデータパターンを示
す図である。

【図３】同実施の形態のビット線間の結合容量関係を示
す図である。

【図４】同実施の形態のビット線レイアウトを示す図で
ある。

【図５】この発明の実施の形態２によるＤＲＡＭメモリ
セルアレイの等価回路図である。

【図６】同実施の形態のビット線レイアウトを示す図で
ある。

【図７】この発明の実施の形態３によるＤＲＡＭメモリ
セルアレイのレイアウトを示す図である。

【図８】同実施の形態のビット線ツイスト領域のレイア
ウトを示す図である。

【図９】この発明の実施の形態４によるＤＲＡＭメモリ
セルアレイのレイアウトを示す図である。

【図１０】この発明の実施の形態５によるＤＲＡＭメモ
リセルアレイのビット線ツイスト領域のレイアウトを示
す図である。

【図１１】この発明の実施の形態６によるＤＲＡＭメモ
リセルアレイのレイアウトを示す図である。

【図１２】ＤＲＡＭのビット線間干渉ノイズを説明する
ための等価回路図である。

【図１３】同ビット線間干渉ノイズを説明するための動
作波形図である。

【図１４】従来のビット線ツイスト方式を示す等価回路
図である。

【図１５】同ビット線ツイスト方式でのビット線レイア
ウトを示す図である。

【図１６】この発明の実施の形態７によるＤＲＡＭセル
アレイの等価回路である。

【符号の説明】

ＢＬ，／ＢＬ…ビット線対、ＷＬ…ワード線、Ｍ…メモ
リセル、ＳＡ…センスアンプ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA03 BA05 CA21 5F033 VV16 XX24 5F083 AD00 GA09 GA12 LA03 LA14 LA15 LA16

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数本のワード線とこれと交差する折り
   返しビット線構造の複数本のビット線とが配設され、こ
   れらのビット線とワード線の交差部にメモリセルが配置
   されるメモリセルアレイを持つ半導体記憶装置におい
   て、 連続する第１乃至第３のビット線対に関して、ビット線
   を長手方向に第１の部分と第２の部分に分けたとき、 第２のビット線対の一方は、第１の部分が第１のビット
   線対の間に配置され、第２の部分が第１のビット線対と
   第３のビット線対の間に配置されるように、第１のビッ
   ト線対のうちの第３のビット線対側のビット線と交差さ
   せ、 第２のビット線対の他方は、第１の部分が第１のビット
   線対と第３のビット線対の間に配置され、第２の部分が
   第３のビット線対の間に配置されるように、第３のビッ
   ト線対のうちの第１のビット線側のビット線と交差させ
   た、ことを特徴とする半導体記憶装置。
2. 【請求項２】 前記第１の部分と第２の部分とは、前記
   ビット線の長手方向の中間位置で分けられていることを
   特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第２のビット線対は、前記第１及び
   第３のビット線対との交差のために、その長手方向の中
   間位置で同じ方向に同じ角度で折り曲げられることを特
   徴とする請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 前記ビット線対を交差させる交差配線領
   域のビット線方向の幅が３Ｆ（Ｆ：最小加工寸法）であ
   ることを特徴とする請求項１乃至３のいずれかに記載の
   半導体記憶装置。
5. 【請求項５】 前記ビット線対とワード線とは斜めに交
   差して配設され、ビット線対はその長手方向の途中で折
   り曲げられることを特徴とする請求項１乃至４のいずれ
   かに記載の半導体記憶装置。
6. 【請求項６】 ビット線対が折り曲げられた領域から離
   れた位置に、ビット線対を交差させる交差配線が設けら
   れることを特徴とする請求項５記載の半導体記憶装置。
7. 【請求項７】 ビット線対が折り曲げられた領域に、ビ
   ット線対を交差させる交差配線が設けられることを特徴
   とする請求項５記載の半導体記憶装置。
8. 【請求項８】 ビット線対を交差させる交差配線は、前
   記ビット線より下層の配線として、前記ワード線と同じ
   材料を用いてワード線と同時にパターン形成されること
   を特徴とする請求項１乃至７のいずれかに記載の半導体
   記憶装置。
9. 【請求項９】 ビット線対を交差させる交差配線は、前
   記ビット線より上層のメタル層によりパターン形成され
   ることを特徴とする請求項１乃至７のいずれかに記載の
   半導体記憶装置。