TW200305169A - Semiconductor memory device - Google Patents

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TW200305169A
TW200305169A TW092105374A TW92105374A TW200305169A TW 200305169 A TW200305169 A TW 200305169A TW 092105374 A TW092105374 A TW 092105374A TW 92105374 A TW92105374 A TW 92105374A TW 200305169 A TW200305169 A TW 200305169A
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Kajigaya Kazuhiko
Miyatake Shinichi
Miyazawa Kazuyuki
Takemura Riichiro
Sakata Takeshi
Takeshi Sakata
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Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
Elpida Memory Inc
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Description

200305169 ⑴ 玖、發明說明 【發明所屬之技術領域】 本發明爲’相關於半導體記憶裝置，特別是，採用所 謂的使用1交叉點單元之2單元/位元方法之連接方法的 DRAM等半導體記憶裝置適合其使用之有效技術相關。 【先前技術】 由於本發明者檢討，對於一個半導體記憶裝置例 DRAM，可以考慮到如以下技術。 例如，關於DRAM，與感應放大器及位元線對之連接 方法有開放式位元線（open bit line)方法及摺疊式位元線 (folded bit line :摺疊式位元線）方法。前者之開放式位元 線方法爲，將1個感應放大器所連接的兩條位元線，分開 夾著感應放大器兩側之連接方法。開放式位元線方法爲， 位元線對BL、瓦及字元線WL全部的交叉點連接記憶格 MC，構成所謂的1交叉點記憶格。此1交叉點記憶格之 理論上最小單元面積爲，字元線的間隔之一半數値爲 “ F” 記憶格之面積表示方法爲，4F2(2Fx 2F)。一交叉 點記憶格之典型例、面積6F2(2Fx 3F)爲程度之物被學會 所發表。後者之摺疊式位元線方法爲，將1個感應放大器 所連接的兩條位元線、對於感應放大器以相同方向摺疊構 造連接方法。摺疊式位元方法爲，位元線對BL，亙及字 元線WL —半的交叉點連接記憶格MC，也就是所謂的2 交叉點記憶格。此2交叉點記憶格之理論最小單元面積 -8 - (2) (2)200305169 爲，字元線的間隔之一半數値爲“ F ” 記憶格之面積表 示方法爲，8F2(4Fx 2F)。 前者開放式位元線爲字元線電位的變動，因字元線與 位元線之間所附加的寄生容量，只加於位元線對一側，從 記憶格得到的資訊錯誤的危險性高。對於此，後者之折疊 式位元線方法爲，字元線電位的變動（雜訊）爲，藉由字元 線與位元線之間所附加的寄生容量，平等的相加於位元線 兩側，可取消位元線間的雜訊。因此，適合從記憶格來的 微小電壓訊號做檢測•增幅之DRAM方法，例如，64k bit以後之DRAM爲大多使用後者之折疊式位元線方法。 此外’使用被稱爲2單元/位元方法之DRAM爲，字 兀線及位元線交叉點所配置記憶格連接方法，也就是所謂 的2父叉點單元· 2單元/位元方法之連接方法。此2交叉 點單元· 2單元/位元方法，位元線對之一側與第1之字元 線的父點連接第1記憶格，位元線對之他側與第2字元線 的父點連接第2記憶格，2個記憶格爲對應1位元之構 成。 此外’相同的記憶格也被提案。此1交叉點單元· 2 單兀/k兀方法爲’位元線對之一側與第丨之字元線的交 點連接第1記憶格，位元線對之他側與第2字元線的交點 連接第2記憶格’ 2個記憶格爲對應1位元之構成。 ’如此般1交叉點單元· 2單元/位元方法之Dram 相關技術爲’例如特開昭6 1 - 34790號公報、特開昭55 —1 5 7 1 9 4 號 /八故 八A報、特公昭54 一 28252號公報（相當英國 (3) (3)200305169 專利第1，5 02，3 3 4號）、特開平8 — 222706號公報（相 當美國專利第5，661，678號）、特開2001— 143463號 公報（相當美國專利第6，344，990號）所記載的技術等 被提出。此外，關於2交叉點單元· 2單元/位元方法爲， 例如特開平7 - 1 3 0 1 72號公報所記載的技術等。 【發明內容】 在此，關於如前述DRAM之技術，本發明者檢討的 結果，表明了如以下結果。 例如，1單元/位元方法爲，“H”側的訊號量依照更 新時間減少，，所以，將位元線增幅前之位元線訊號量以 直接感應方法讀出並不能使用高速的讀出方法。此外1單 元/位元的1交叉點位元方法爲，須是開放式位元線方 法，所以列陣雜訊成爲問題，使訊號量減少即爲課題。 此外，本發明者所檢討之本發明的前提技術，使用前 述8F2(4Fx2F)之2單元/位元方法，以圖22及23做說 明。圖22爲表示與字元線直角交叉之位元線對與感應放 大器連接狀態之連接圖，表示圖23(a)、（b)爲記憶格之雙 單元構造之槪略平面圖與槪略斷面圖。 使用8F2(4Fx2F)之2單元/位元方法爲，與字元線直 角交叉之位元線對與感應放大器的連接爲，如圖22，位 元線DL與位元線瓦不相鄰接以1條間隔配置，作爲此兩 條位元線對BL、亙與感應放大器SA連接。如此般所被 連接位元線對BL、亙成複數，各各的右端左端交互的與 -10- (4) (4)200305169 感應放大器SA連接並配置。更加，位元線對BL、亙與 次元線 WL的交差點之一半所對應位置上配置記憶格 MC 〇 使用 8F2(4Fx2F)之2單元/位元方法爲，含有如圖 2 3(a)，平行所被配置之複數的摺疊型位元線對BL、亙 與，此複數位元線對BL、亙直角交叉之複數字元線WL 與，複數位元線對BL、瓦與複數字元線WL交叉點之一 半所對應位置上配置記憶格MC所構成。此外，記憶格 MC之電晶體的源極、通道、汲極所形成的的矽電路板上 之動態區域AA爲，與位元線BL、瓦平行形成。此外， 記憶格MC之一單元相當部分爲以虛線表示。 更加，斷面構造爲，如圖23(b)，記憶格MC之電晶 體爲矽電路板的P井區PWEL內的動態區域AA上所形 成，閘極電極爲字元線WL所連接，源極電極爲藉由接觸 記錄節點SCT將成爲電容器他側電極與記錄節點SN連 接，汲極電極爲藉由記錄位元BCT將位元線對BL、亙連 接。記錄節點SN，其上部之相對位置所配置，成爲與其 他的複數電容器共同的一側電極之電極PL之間構成電容 使用此8F2(4Fx2F)之2單元/位元方法之構造爲，特 別是，字元線WL的間隔之一半爲F時，位元線BL、亙 位元線之間隔爲2F，字元線WL的間隔爲2F，因相當於 兩條字元線WL的間隔所構成的記憶格，記憶格之1單元 分的面積爲8F2， 2單元/位元份的面積爲1 6F2。因此， -11 - (5) (5)200305169 對於高密度化。抑制1位元份的記憶格面積增加爲課題。 在此’本發明的目的爲，提供抑制記憶格的面積增 加，及得到超高速的讀出時間，更加當自我更新時因爲此 更新間隔增長，高密度並超高速，更加大幅度可減少保持 資訊時之電力消費的DRAM等半導體記憶裝置。 本發明之前述及其他目的的新特徵爲，從本細節書所 記述及附屬圖面可實現。 【爲解決課題之方法】 關於本專利所明示之發明中，簡單說明代表性的東西 之槪要，如下說明。 即，本發明之半導體記憶裝置爲，含有被平行配置之 複數的摺疊型位元線對，及與其直角交叉之複數字元線， 及在複數的位元線對及複數的字元線之交叉點之對應位置 與矩陣狀，由一個電晶體及一個電容器所構成之強力行記 憶格，電容器之一側的電極與成矩陣狀配置其他的複數電 容器相連接於共通電極，他側的電極與電晶體之源極電極 連接，此電晶體之汲極電極爲連接於位元線對，閘極電極 爲連接於字元線，複數的位元線對將所對應的寫入記憶資 訊’此外從記憶格讀出記憶資訊，並此外關於爲了更新記 憶格的記憶資訊之電路所被連接的構造，特別是字元線之 間隔的一半爲F時，位元線對的位元線之間隔爲大於2F 並小於4F。或，含有與複數位元線對與不直角交叉之複 數字元線。 -12- (6) (6)200305169 此外，本發明之半導體記憶裝置爲，從含有1個電晶 體及1個電容器所構成，並同時成爲被選擇狀態之複數的 強力型記憶格，及此位元線對之電位所定的“ Η ”及 ‘‘ L ” 等級增幅之感應發大器，及將各個位元線對之閘 極輸入，與汲極與資料線對相接之一對的MOSFET。關於 此構成，複數個記憶格同時成爲選擇狀態，此複數個記憶 格所對應之位元線對將從複數個記憶格內讀出訊號，位元 線對所讀出的訊號在被位元線對所連接的感應放大器增幅 前被資料線所傳輸。 此外本發明之半導體記憶裝置爲，1個電晶體及1個 電容器所構成之強力型記憶格同時成爲複數個選擇狀態 時，將對應位元線對相補訊號讀出，位元線對所接續的感 應放大器將位元線對之電位所指定的“ Η ”及“ L ”等級 增幅之半導體記憶裝置，相當於電晶體之後閘極所形成之 電路板電位“ Η” 或“ L” 及相等之物。此外，電晶體 之後閘極所形成的電路板電位比所指定的“ Η”等級低的 電壓，或比所指定的“ L ”等級高的電壓之一所能設定之 物。或，將其組合，位元線對的預充電電位所設定爲電路 板的電位相反之“L” 及“ Η”等級之物，此外與電路板 電位之電位差大的一方所指定等級“ L” 及“ Η” 等級 相等之物。 及，本發明之半導體記憶裝置爲，使用此高密度化有 利的1交叉點單元成爲2單元/位元方式，可實現高速讀 出。尙，2交叉點單元也可以作爲2單元/位元方式但不適 -13 - (7) (7)200305169 合高密度化’更會無需要的不得不同時選擇兩條字元線。 此外’關於本發明爲DRAM的2個記憶格作爲位 兀，使其爲1交點單元並摺疊型位元線方法動作。因此， 可使列陣雜訊減低，及選擇一條字元線即可。 更，2個記憶格其一 “ l”資料絕對被儲存。當讀出 時，位元線對之“ H” / “ L”訊號互相補助的被輸出，考 慮到“ Η ”訊號對“ L ”訊號之關於，可以確保“ l，，訊 號量即可讀出。將使“ L”資料，以直接感應方式使感應 放大器動作前，送至主放大器使其感應。“Η”寫入電壓 沒有必要完全的寫入電源電壓。“ L ”資料是完整的話， 可容易將其讀出。因此，大幅度的使更新特性提升，軟體 錯誤耐性提升，實現低電壓高速動作。 此外，爲2單元/位元之記憶格的占有率爲1 /2，但1 交叉點單元爲，典型的例子爲12F2(6F2的2倍）左右的記 憶格，同樣的F値爲8F2單元之2單元/位元方法的1.5倍 左右之單元面積增加即可解決。更，超高速DRAM爲， 列陣的分割數增加，單元占有率成爲30%左右程度，可抑 制晶片面積到15%的增加。 更，此方式低電壓動作（例如，位元線的振幅在1.2 V 以下）有效的將VDL預充電方法應用於2單元/位元方 法，不需要關連用的假單元，100%的活用“ L”訊號量。 此外，預充電電路的控制不需升壓電源（VPP)，更不使用 過度感應放大器方式，也可使以高速的位元線增幅動作。 因此，關於本發明之半導體記憶裝置爲，“ H”資料 -14- (8) (8)200305169 的更新減少，也因“ L ”資料殘留，使此“ L ”訊號直接 感應，動作可到達主放大器。“ L”資料爲比從“ H”資 料讀出快’可高速安定動作。“ H”資料不須完整寫入， 所以可減少字元線升壓等級。VPP升壓電路的消費電流可 減低’ VPP發生動作時可減低雜訊。因折疊型位元線方法 之動作’位元線成爲完全對稱之構造，並含有非選擇字元 線雜訊’邊爲1交叉點記憶格，可完全結束列陣內之雜 訊。“ L ”因資料讀出，更新時間及軟體錯誤耐性大幅上 升。 此結果，2單元/位元方法爲，必須將單側的單元中 ‘‘ L ”儲存資料。因此，“ l ” 側的資料與“ Η ”資料 比，讀出速度快，並可安定的確保訊號量。此外，折疊型 位元線方法之動作爲，位元線爲同一個列陣側，可取消電 路板雜訊、電極雜訊。更，因爲從非選擇字元線周圍之雜 訊與位元線對相同，不會引起訊號量的損失。將此直接讀 出’可以將位元線驅動前資料傳送至輸出緩衝區。 【實施方式】 以下’基於本發明實施方式基於圖面之詳細說明。 尙，關於實施形態說明之全圖，擁有相同機能相同機能之 部分附註同一符號，省略反覆的說明。 本發明之一的實施方法之半導體記憶裝置爲，例如{故 爲一例，被適合使用在1交叉點單元· 2單元/位元之 DRAM，沒有做特別的限制，但是從眾知半導體製造技 200305169 Ο) 術，如單結晶矽的一個半導體電路板上所被形成。特別 是，本實施形態DRAM爲，1.1交叉點使用6F2之雙單元 構造，2.直接感應+雙單元方式，3.電路板電位VSS +雙 單元方式，等特徵，以下依順序說明。 1.1交叉點使用6F2之雙單元構造 1 -1 .記憶格之雙單元構造 圖1爲，記憶格之雙單元構造表示圖，各個表示（a) 爲槪要平面圖，（b)爲槪要斷面圖。尙，（b)爲（a)之b-b’切 斷線之斷面構造，考慮到上層所形成的電容器所表示，此 外省略絕緣膜之表記。在此表示1交叉點6F2之使用例。 如圖1所表示，使用1交叉點6F2之雙單元構造爲， 位元線BL、瓦與字元線WL所有交叉點對應位置配置記 憶格MC，1單元份的面積爲6F2(2Fx3F)，2單元/位元份 的面積爲12F2。 此雙單元的構造爲，含有被平行配置的複數折疊型位 元線對BL、亙，及複數的位元線對BL、亙及複數的字元 線WL之交叉點對應位置配置成矩陣狀，一個電晶體及一 個電容器所構成之強力型記憶格含有本構成。 記憶體MC的1單元相當部分以虛線表示。關於記憶 格MC，電容器一側之電極電極TL爲矩陣狀所配置與其 他複數的電容器的一側電極相連接於共通電極，電容器的 他側電極的記錄節點SN爲相接於電晶體之源極電極，電 晶體的汲極電極爲相接於位元線對BL、亙，電晶體的閘 -16- (10) (10)200305169 極電極相接於字元線WL。 特別是，此雙單元構造爲，表示當字元線WL之間隔 一半爲F時，位元線對BL、瓦之位元線的間隔爲大於2F 並小於4F。圖1(a)字元線的間隔爲2F，位元線對BL、亙 的間隔爲3F-1之例。 更，形成記憶格MC之電晶體源極、通道、汲極之矽 電路板上動態區域AA，對位元線對BL、亙成爲傾斜。 此外，電容器爲，位元線對BL、瓦上方藉由絕緣膜 所被形成。此外，形成字元線WL之配線層爲，例如多晶 矽與金屬之積層膜，或金屬膜所被形成。形成位元線對的 配線成爲，例如金屬膜所被形成。具體的，雙單元構造 爲，如圖1，記憶格MC之電晶體爲矽電路板的P井區， PWEL內的動態區域 AA上所形成，閘極電極爲字元線 WL所被相接，源極電極爲所藉由接觸記錄節點SCT與成 爲電容器他側電極之記錄節點SN所連接，汲極電極爲藉 由記錄位元BCT與位元線對BL、亙相接。記錄節點SN 爲，其上部之對向位置所配置，與其他的複數電容器共通 的一側電極PL構成電容器。尙，複數之位元線對BL、瓦 無圖表示，但對應此複數位元線對BL、亙將記憶資訊寫 入記憶格MC，此外，記憶格MC之記憶資訊連接爲更新 之電路。 1-2.記憶格之其他雙單元構造 圖2爲，記憶格之雙單元構造所表示圖，各表示（a) -17- (11) (11)200305169 爲槪略平面圖，（b)爲槪略斷面圖。尙，（b)爲（a)b· b，切斷 線之斷面構造，考慮表示到上層形成之電容器，此外，省 略絕緣膜之表記。在此，表示使用1交叉點6 F1 2之例。 如圖2所表示，使用1交叉點6F2雙單元構造，與前 述圖1相同，位元線對BL、瓦與字元線WL所有的交叉 點對應位置配置記憶格MC，1交叉點6F2(2Fx3F)，2單 元/位元份的面積爲1 2F2，字元線所相對的位元線對BL、 亙，配置於不相同的動態區域AA。 即，圖2之雙單元構造爲，含有被平行配置之複數折 疊型位元線對BL、亙，及與其複數位元線對BL、亙不垂 直交叉之複數字元線WL，及複數位元線對BL、瓦與複數 字元線對交點之對應位置以矩陣狀配置，以1個電晶體及 1個電容器構成的強力型記憶格MC等所構成。此構造爲 複數字元線與動態區域AA垂直交叉，位元線對BL、亙 爲與動態區域AA方向成爲傾斜。 特別是，關於此雙單元構造，當字元線WL的間隔一 半爲F時，位元線對BL、亙之位元線的間隔爲大於2F並 小於4F。圖2爲字元線WL之間隔圍2F，位元線對BL、 瓦的間隔爲3 F之表示例。關於其他的構造爲，以前述圖 1相同，在此省略其詳細說明。 -18- 1 -3 .位元線對及感應放大器之連接形態 2 圖3爲，位元線對與感應放大器連接形態所表示連接 圖，各個表示（a)爲位元線對從鄰接位元線形成時’（b) (12) (12)200305169 爲位元線對不鄰接從位元線形成時。 如圖3(a)，位元線對BL、瓦從鄰接位元線形成時， 位元線BLBL與位元線瓦爲相鄰配置，此兩條位元線對 BL、瓦與感應放大器SA連接。如此般從被連接之位元線 對BL、瓦形成，各與感應放大器SA連接。這些的感應 放大器SA爲位元線對BL、亙之右端及左端互相交叉配 置。此外，這些的各位元線BL、瓦與字元線WL所有的 交叉點連接記憶格MC。 如圖3(b)所表示位元線對BL、亙從不相鄰之位元線 形成時，位元線BL與位元線亙爲不相鄰1條間隔所配 置，此兩條位元線對BL、瓦與感應放大器SA連接。如 此從被連接位元線對BL、瓦爲複數形成，各個右端或極 左端互相交叉連接感應放大器並被配置。例如，圖3(b)， 位元線BL(a)、位元線BL(b)、位元線亙（a)、位元線瓦 (b)、…依序配置，各爲位元線BL(a)與位元線瓦（a)爲右 端感應放大器 SA(a)、位元線BL(b)與位元線瓦（b)爲左 端感應放大器SA(b)所連接。 1-4.字元線的連接形態 圖4爲，表示字元線連接形態之連接圖，各個（a)爲 字元線從補強構造之主字元線及副字元線形成時，圖B爲 字元線從主字元線及副字元線形成，主字元線之訊號接收 副字元線驅動時所表示。 如圖4(a)，字元線WL爲從補強構造之主字元線 (13) (13)200305169 MWL與副字元線SWL形成時，字元線WL爲，從記憶格 MC之電晶體的閘極電極所形成配線成形成之副位元線 SWL，及此副字元線SWL補強其複數部分，與此副字元 線SWL相異之其他配線層形成之主字元線MWL所形成。 例如圖4(a)爲，4對位元線BL、亙所連接的8個記憶格 MC單位，副位元線SWL由主位元線MWL補強。 如圖4(b)，字元線WL從主字元線MWL及副字元線 SWL形成，接收主字元線MWL之訊號驅動副字元線SWL 時，字元線WL爲，從比較長的主字元線MWL，及此主 字元線MWL的訊號接收之驅動電路所驅動，記憶格MC 之電晶體的閘極電極構成之比較短的副字元線 SWL形 成。例如，圖4(b)爲，4對的位元線BL、瓦每個所連接 的8個記憶格MC每個閘極電路NAND所含有驅動電路， 因此驅動電路將連接副字元線SWL驅動各記憶格MC。驅 動電路之閘極電路NAND爲，輸入從主位元線MWL來的 訊號與驅動控制訊號。 如以上說明，1交叉點6P所使用的雙單元構造，可 以得到以下效果。 (1) 因6F2單元構造，1位元份的面積12F2爲即 可。由此，可實現相同F値的8F2單元構造之2單元份約 2 5 %左右的小記憶格MC的面積。即，位元線對BL、亙的 間隔比4F小時，8P單元構造的2單元份擁有面積削減效 果。 (2) 通常，F値相同時，記憶格MC之製作難度也相 (14) (14)200305169 等。（2)只此1條字元線WL活性化，全部的位元線BL、 亙所連接的兩個記憶格可同時選擇。對此，8F2爲必須要 2條的活性化。由此，字元線WL的選擇時之負荷電流低 減，使電源雜訊減低，有消費電力的削減效果。 此外，使記憶格MC增大訊號的電荷量增加方式（折 疊型位元線/開放位元線2方式）比較可以得到以下效果。 (1 )使用折疊型位元線方式動作，並完全成爲對稱構 造。此爲，因爲位元線BL、亙與字元線WL所有的交叉 點存在記憶格MC。由此，非選擇字元線雜訊所含的列陣 雜訊可完全取消，此外，位元線增幅時電容器所含位元線 容量完全平衡。因此，可得到從記憶格MC讀出動作高速 化•安定化。 (2) 資料不偏向“ 0” / “ 1” ，常可以“ H” / “ L” 兩方的電壓等級保持資料。因此，因接合縫強，高速（=高 溫）動作時，有很大的利益。此外，因軟體錯誤耐性上 升，有利於如快取等超局速用途。 (3) 資料不偏向“ 0” / “ 1” ，常可以“ H” / “ L” 2方的訊號同時讀出。因此，資料模式的依存性低，可以 安定的高速動作。 因此，如以上說明，因1交叉點6F2單元所使用的雙 單元構造，可提供實現同樣性能最小的記憶格面積。 2.直接感應+雙單元方法 2-1.直接感應+雙單元方法 -21 - (15) (15)200305169 圖5爲，直接感應+雙單元方法表示圖，各個表示（a) 爲波形圖，（b)爲電路圖。 如圖5，直接感應+雙單元方法爲字元線WL與列選 擇線Y S大約同時選擇，在感應放大器S A增幅前，資料 線對（局部的入輸出線LIO、及主要入輸出線MI0、 讀出訊號被傳送，更感應放大器SA增幅前，整體入 輸出線GIO、否石之增幅被開始之構成。 此直接感應+雙單元方式爲，如圖5(b)，從1個電晶 體T及1個電容器Cs所構成，含有同時被成爲選擇狀態 之複數個強力型記憶格MC，及將此成爲選擇狀態之複數 個記憶格MC所連接位元線對BL、亙，及位元線對BL、 亙的電位所定之“ Η ”及“ L ”等級增幅之感應放大器 SA，及位元線對BL、亙的各閘極被輸入，汲極含有連接 資料線對（LIO、Ζ70)之1對MOSFETQ1、Q2所構成。 更，1對MOSFETQ1、Q2被各汲極之列選擇線YS使 閘極驅動之1對MOSFETQ3、Q4之源極相連接，此外， 源極被共通的允許讀取控制線RE所驅動並與MOSFETQ5 之源極相接。此外，1對MOSFETQ3、Q4之源極爲相接 於各局部入輸出線LIO、。此外，MOSFETQ5之源極 相接於接地電位VSS。此複數的MOSFETQ1〜Q5做爲直 接感應電路，位元線對BL、亙讀出之訊號以判別放大器 傳送至局部入輸出線LIO、170所構成。直接感應電路所 連接的局部入輸出線LIO、爲，更因被允許讀取控制 線REB所驅動所藉由1對MOSFETQ6、Q7主入輸出線 -22- (16) (16)200305169 MIO、^所連接。此主入輸出線MIO、^爲，連接主放 大器MA，更經過整體入輸出GIO、^連接輸出緩衝 OB 〇 此外，從1個電晶體D與1個電容器Cs所構成，同 時成爲選擇狀態的複數個記憶格MC爲，各個的閘極相接 於相同字元線WL。更，字元線相接於驅動電路D，因此 驅動電路D複數個記憶格MC爲同一字元線WL所控制。 例如，圖5爲，位元線對之1側的位元線BL與字元線 WL 1的交點相接於記憶格MC 1，他側之位元線BL與相同 字元線WL 1之交點和記憶格MC2相接。 尙，位元線對BL、瓦爲，含有寄生容量Cb，此寄生 容量Cb爲電容器Cs的容量約5倍左右或其以下。此 外，局部入輸出線LIO、，主入輸出線MIO、，也 含有寄生抵抗及寄生容量之成分。 此直接感應+雙單元方式之讀出動作爲，如圖5(a)， 允許讀取控制線RE向上（允許讀取控制線REB爲向下）， 字元線WL，列選擇線YS各爲向上，複數個記憶格MC 爲同時選擇狀態，對應複數個記憶格MC所對應的位元線 對BL、亙從複數個記憶格MC讀出訊號，位元線對BL、 瓦所讀出的訊號，此位元線對BL、瓦所連接之感應放大 器SA增幅之前，Ζϊδ傳送於局部入輸出現LIO、@及主 入輸出線ΜΙΟ、^。這些複數個記憶格MC所讀出的訊 號爲，所含“ 1 ”及“ 〇” 所相當之相補資料的雙方。 此外位元線對BL、亙所被讀出的訊號爲，因讓感應 -23- (17) (17)200305169 放大器SA增幅前，主入輸出線MIO、所連接的主放 大器ΜΑ將主入輸出線ΜΙΟ、^所被傳送的訊號開始增 幅。之後，從主放大器ΜΑ透過整體入輸出線GIO、^ ^ 傳送輸出緩衝ΟΒ，從此輸出緩衝ΟΒ輸出。 u 2-2.其他的直接感應+雙單元方式 圖6爲，表示其他的直接感應+雙單元方式之圖，各 個表示（a)爲波形圖，（b)爲電路圖。 # 如圖6，其他的直接感應+雙單元方式爲，與前述圖5 相同，字元線WL與列選擇線YS大約同時選擇，在感應 放大器SA增幅前，資料線對（局部的入輸出線LIO、 及主要入輸出線ΜΙΟ、β)讀出訊號被傳送，更感應放 大器SA增幅前，整體入輸出線GIO、^之增幅被開始， 但字元線WL之記憶格MC的控制構成相異。 即，圖6的直接感應+雙單元方式爲，從1個電晶體 D與1個電容器Cs所構成，同時成爲選擇狀態的複數個 β 記憶格MC爲，各個的閘極相接於相同字元線WL。更， 字元線相接於驅動電路D，因此驅動電路D複數個記憶格 MC爲複數字元線WL所控制。例如，圖6爲，位元線對 之1側的位元線BL與字元線WL 1的交點相接於記憶格 MC 1，他側之位元線BL與相同字元線WL2之交點和記憶 · 格MC2相接。 ： 此直接感應+雙單元方式讀出動作爲，如圖6，因與 前述圖5相同，在此省略說明。 -24- (18) (18)200305169 2 _ 3.複數個記憶格之同時選擇方式 圖7爲複數個記憶格同時選擇方式之連接圖，各個表 示（a)爲單元同時選擇方式、（b)爲其他的2單元同時選擇 方式、（c)更其他的2單元同時選擇方式、（d)爲4單元同 時選擇方式、（e)其他的4單元同時選擇方式、（f)更其他 的同時選擇方式。 圖7(a)之例爲，各個，感應放大器SA之一側與位元 線對BL、5Z連接，此位元線對BL、與字元線WL全部 的交叉點連接記憶格MC之構成，有1條的字元線WL成 爲選擇對象的情形。此時，例如因相同的字元線WL 1， 位元線對BL1、亙1各所相接2個記憶格MClla、MCllb 同時被選擇。 圖7(b)之例爲，各個，感應放大器SA之一側與位元 線對BL、亙連接，此位元線對BL、亙與字元線WL —半 的交叉點連接記憶格MC之構成，一側被共通連結的2條 字元線WL成爲選擇對象的情形。此時，例如因一側被共 通連結的2條字元線WL1、WL2，位元線對BL1、@各 所相接2個記憶格MC 1 1 a、MC 1 1 b同時被選擇。 圖7(c)之例爲，各個，感應放大器SA之兩側與位元 線對BL、亙連接，此位元線對BL、亙與字元線WL全部 的交叉點連接記憶格MC之構成，感應放大器SA之兩側 所配置的2條字元線WL成爲選擇對象的情形。此時’例 如因感應放大器SA之兩側配置兩條字元線WL1、WL2， -25- (19) (19)200305169 位元線對BL 1、5ΖΪ各所相接2個記憶格MC 1 1 a、Me 1 1 b 同時被選擇。 圖7(d)之例爲，各個，感應放大器SA之一側與摺疊 · 型位元線對B L、瓦連接，此摺疊型位元線對B L、瓦與字 元線WL全部的交叉點連接記憶格MC之構成，有1條的 字元線WL成爲選擇對象的情形。此時，例如因相同的字 元線WL 1，摺疊型位元線對BL1、@各所相接4個記憶 格 MClla、MCllb、MCllc、MClld 同時被選擇。 _ 圖7(e)之例爲，各個，感應放大器SA之一側與位元 線對BL、亙連接，此位元線對BL、瓦與字元線WL全部 的交叉點連接記憶格M C之構成，一側被共通連結的2條 字元線WL成爲選擇對象的情形。此時，例如因一側被共 通連結的字元線 WL1、WL2，位元線對BL1、5ΖΪ各所相 接4個記憶格MCI la、MCI lb、MCI lc、MCI Id同時被選 擇。 圖7(e)之例爲，各個，感應放大器SA之一側與位元 ® 線對BL、亙連接，此位元線對BL、亙與字元線WL的一 半交叉點連接記憶格MC之構成，一側被共通連結的4條 字元線WL成爲選擇對象的情形。例如因一側被共通連結 的4條字元線WL1、WL2、WL3、WL4，位元線對BL1、 5ΖΪ各所相接 4 個記憶格 MCI la、MCI lb、MCI lc、MCI Id 同時被選擇。 . 2-4.附屬閥値電壓彌補補償機能之主放大器 -26- (20) (20)200305169 圖8爲，附屬閥値電壓彌補補償機能之主放大器所表 示圖，各個表示（a)爲前値放大器之電路圖，（b)爲閂鎖型 放大器之電路圖。圖9爲，表示附屬閥値電壓彌補補償機 能之主放大器動作之波形圖。圖1〇爲，表示前値放大器 附屬閥値電壓彌補補償效果之特性圖。 附屬閥値電壓彌補補償機能之主放大器爲，從靜態前 値放大器與閂鎖型放大器所形成，特別是由判別放大器所 構成，特別是接收判別輸入之電晶體對的特性差作補償動 作之補償電路所附加之構成。 靜態前値放大器爲，如圖8(a)，從MOSFETQ1 1〜 Q14所構成之預充電電路、容量結合元件（CC)、從 MOSFETQ15〜Q18、Q19〜Q22所構成之彌補補償電路、 驅動MOSFETQ27、及變頻器IV1 1、IV12所構成，以從主 入輸出線MIO、、控制線MA1E、控制線KJRE之訊號 輸入，對訊號線RGIOT、RGIOB輸出訊號。對於此靜態 前値放大器爲，判別放大器的MOSFETQ17與Q18對，及 MOSFETQ21與Q 2 2對進行彌補補償。即，判別放大器之 入輸出Q23、Q24，及Q25、Q26短路，輸入彌補補償理 論閥値電壓成爲偏壓之構成。 閂鎖型放大器爲，如圖8所表示，MOSFETQ31〜Q34 構成預充電電路，從MOSFETQ35〜Q41構成閉鎖電路等 所形成對訊號線RGIOT、RGIOB，從控制線MAE之訊號 輸入，對整體入輸出線GIO、做訊號輸出。關於此閂 鎖型擴大器爲，不彌補補償，前値放大器輸出爲閂鎖型放 -27- (21) (21)200305169 大器彌補成爲以上之點使其閂鎖之構成。 此附屬閥値電壓彌補補償機能之主放大器之動作爲， 關於如圖9，對於時間（s)的經過，入輸出線MIO、_ (MIOB)，訊號線RGIOT、RGIOB，控制線IT、IB之各 訊號的電壓（v)之變移，例如約1.0ns左右至3.0ns左右爲 止的範圍進行彌補補償，此外從約3.0ns左右至5.0ns左 右的範圍爲感應動作期間。 此主放大器之閥値電壓彌補補償效果爲，如圖1 0所 表示。即，關於無補償機能時，閥値電壓（Vth)彌補値之 OmV爲基準從-lOOmV至+100mV的範圍，副字元線·前値 放大器之輸出延遲約0.7ns左右至3.1ns左右的大幅之不 定的數値。對此，關於當有補償機能時，例如結合容量 (CC)以25fF爲例，閥値電壓彌補値之-O.lmV至+0.1mV 範圔間，可抑制副字元線-前値放大器之輸出延遲約爲 2.4ns至2. Ins左右的小幅不定數値，可得到約一定的輸 出延遲。此外以50fF、lOOfF爲例，也可壓制不定數値在 0.3 ns左右的範圍內，可得到大約一定的輸出延遲。 2-5.附屬閥値電壓彌補補償機能之直接感應電路 圖1 1爲，表示附屬閥値電壓彌補補償機能之直接感 應電路之電路圖。圖12爲，表示此直接感應電路之補償 動作圖，各表示（a)爲重要部位電路圖，（b)爲補償動作之 波形圖。 附屬閥値電壓彌補補償機能之直接感應電路爲，從一 -28- (22) (22)200305169 對的MO SFET所構成的判別放大器，接收判別輸入之電 晶體對的特性差作補償動作之補償電路所附加之構成。 此附屬閥値電壓彌補補償機能之直接感應電路爲，如 圖 11，從一對的 MOSFETQ1、Q2 及，此 MOSFETQ1、Q2 及局部入輸出線LIO、万0之間所被連接之MOSFETQ3、 Q4，與位元線對BL、5Z之間相接的MOSFETQ51、Q52， 與接地電位之間相接的兩對MOSFETQ53〜Q56等所構 成。此外 MOSFETQ53、Q54所共同連接之節點 a與 MOSFETQ55、Q56所共同連結之節點b之間被蓄電器C51 所相接。 MOSFETQ1、Q2爲閘極相接於各位元線對BL、亙並 被驅動。MOSFETQ3、Q4爲閘極相接於列選擇線YS並被 驅動。MOSFETQ51、Q52爲閘極相接於位元線平均化控 制線BLEQ並被驅動。2 對的 MOSFETQ53〜Q56 爲 MOSFETQ53、Q 5 5 相接於允許讀取控制線 RE， MOSFETQ54、Q55相接於電位HVDL並各被驅動。 特別是，此附屬閥値電壓彌補補償機能之直接感應電 路爲，因1對的MOSFETQl、Q2與接地電位間連接2對 的 MOSFETQ53 〜Q56，此 Μ Ο S FE T Q 5 3 〜Q 5 6，及 Q51、 Q52等從位元線對BL、瓦接收判別輸入之MOSFETQ1、 Q2的閥値特性差補償之動作，可因補償MOSFETQ與 MOSFETQ2閥値電壓差由節點Α節點Β之電位差取出。 此外，此附屬閥値電壓彌補補償機能之直接感應電路 爲相連接，位元線對BL、亙爲，此位元線對BL、亙被預 (23) (23)200305169 充電及平均化預充電電路所相接。此預充電電路爲，位元 線 BL 及位元線亙之間所連接 MOSFETQ57、 MOSFETQ58、Q 5 9等所構成，各個的閘極被位元線平均 控制線BLEQm接驅動。此外，MOSFETQ58與MOSFETQ59 之相接節點爲連接於電位HVDL。 此直接感應電路之補償動作爲，如圖2(a)，位元線平 均化控制線以其爲高等級，直接感應電路之 MOSFETQ1、Q2爲半導體整流元件相接。更，節點a、b 連接小的電流源，使得源極從動部動作。其結果，出現補 償用容量C51兩個電極間△ Vth之電位差。使直接感應電 路爲，如圖12(b)，位元線平均化控制線之高等級期 間補償閥値特性差，補償動作結束後，控制訊號RE成爲 高等級後直接感應開始動作。 2-6.輸入判別放大器的1對MOSFET之設計圖 圖13爲，輸入判別放大器之1對MOSFET之設計圖 所表示之平面圖，各表示（a)爲直閘極型，（b)爲環閘極 型。 1對的MOSFET輸入判別放大器之電路爲，擁有前述 直接感應電路，主放大器。這些的各電路爲，特別是由判 別放大器所構成，爲減低接收電晶體對的特性差，電晶體 對的閘極由環狀所形成之構造。輸入判片放大器的一對 MOSFT爲，當直閘型時，如圖13(a)，各個閘極由直線狀 所形成，位元線對BL、互Ϊ：(或主入輸出線MIO、所 -30 - (24) (24)200305169 被連接。更，擴散層中央藉由連接點所被連接之源極成共 通，又，設置於汲極的兩側。此直閘極型爲，因擴散層與 閘極同步的部分存在許多閘極邊緣，MOSFET之間產生特 性差。 對此，環閘極時爲，如圖13(b)，1對的MOSFET之 閘極爲各以環狀所形成，因擴散層與閘極無重疊閘極邊 緣，所以難產生MOSFET間的特性差。此外，此環閘極 値，輸出爲環狀之中央所取出。 以上說明過，由直接感應+雙單元方式，可得到如以 下之效果。 (1) 位元線容量減低，即1位元線的單元數削減的記 憶列陣，可以組合相補型1交叉點2單元/位元方式與直 接感應。 (2) 爲了得到十分的位元線讀出訊號，在位元線增幅 前得到主放大器輸入訊號，其可增幅。 (3) 補償直接感應電路之判別放大器的1對MOSFET 的特性反平衡，可快速正確的傳送位元線讀出訊號至資料 線。 (4) 資料線的微小差動訊號因其高速增幅，可補償主 放大器輸入部之1對的MOSFET之特性反平衡。 如此’以上說明，因直接感應+雙單元方式，可使連 接時間高速化。 此外’關於如本發明相補型2單元/位元方式，做爲 實現此DRAM核心超高速動作之優位化技術，可以得到 (25) (25)200305169 如以下效果。 (1) 記憶格之“ L”資料爲，讀出、寫入（再寫入）速 度比“ H”資料快。因此，可以高速感應，短路週期時的 訊號減少。 (2) 不偏爲資料的“ 0” / “ 1 ” ，經常“ H” / “ L”以 兩方的電壓資料保持。因此，因連接縫強力，有利益於當 高速（=高溫）動作時。 (3) 不偏爲資料的“ 0” / “ 1” ，經常“H” /“L”以 兩方的訊號同時讀出。因此，因資料模式依存性低，可成 爲安定之高速感應。 (4) 因記憶格之訊號依存度低，VPP電位下降於某程 度。因此，可將高速動作時之VPP負荷電流減低，得到 VPP動作雜訊減低。 3.電路板電位VSS +雙單元方式 3 -1 .記憶格資訊電荷保持時之電位關係 圖1 4爲記憶格資訊電荷保持時之電位關係所表示的 電路圖，各表示（a)爲VBB<0V時，（b)爲VBB = 0V時， (c)爲VBB>0V時。圖15爲記憶格資訊電荷保持時之電 位關係所表示的波形圖，各表示（a)爲VBB<0V時，（b) 爲 VBB = 0V 時，（c)爲 VBB>0V 時。 記憶格資訊電荷保持時之電位關係爲’ 1個電晶體及 1個電容器所構成之強力型記憶格，同時成爲複數個選擇 狀態，對應位元線對讀出相補訊號’以位元線對所連接之 (26) (26)200305169 感應放大器位元線對之電位所定的“Η”及“L”等級所 增幅之DRAM等被適合使用。 特別是，電晶體之後閘極所形成之矽電路板的電位 VBB爲，所指定的“ Η ”或“ L ”等級其中與實質相等 時，比所指定之“ Η”等級低之電壓，或比所指定“ L” 等級高之電壓的其中所被設定時，等所含有。更，與前述 組合，並位元線對之預充電電位與矽電路板之電位相反側 所設定之“ L”或“ Η”等級實質上相等時，與前述組合 位元線對之預充電電位與矽電路板之電位差大的一方所設 定之“ L”或“ Η”等級實質上相等時，等所含有。 此記憶格資訊電荷保持之電位關係爲，因污染、結晶 缺陷等界面準位，組合落漏的漏電流所增加之記憶格，及 漏電流不增加之正常記憶格的相輔型2單元/位元方式時 所表示。一般的LSI內所有的記憶格中落漏之漏電流增加 記憶格比率爲通常的百分之1左右，其發生場所及分布也 爲亂數，所以可以以非常高的準確性實現此組合。 如圖14(a)，大漏電流之記憶格爲，閘極連接於字元 線WL，汲極連接一對的一側位元線BL，此外漏電流小的 記憶格爲與閘極相同字元線WL所相接，汲極相接於一對 他側之位元線说所構成，字元線WL印加0V，位元線 BL、瓦印加 VDL電位，並矽電路板之電位成爲 VBB<0V，以短暫的可以確保讀出可會g最小信號量之資訊 保持時間。 即’如圖1 5(a)，伴由著時間的經過，漏電流大的記 (27) (27)200305169 憶格爲記錄節點之電壓VSN從VDL到VBB急速減少，又 漏電流小的記憶格爲記錄節點之電壓VSN從VSS到VBB 緩慢的減少，因經過所指定時間後反轉。此結果，讀出可 能之最小信號量可確保之資訊保持時間短暫。此電位關係 爲，本發明的技術前提。 對此，如圖14(b)，字元線WL印加0V，位元線對 BL、亙印力[]VDL電位，並矽電路板之電位VBB = 0V時， 可確保讀出可能最小信號量之資訊保持期間爲比前述 VBB<0V時長。即，如圖15(b)，大漏電流之記憶格爲記 錄節點之電壓VSN從VDL至VBB = VSS減少，此外小漏 電流的記憶格爲記錄節點之電壓VSN與VBB = VSS爲大約 相同，所以可更延長可確保讀出可能最小信號量之資訊保 持期間。 更，如圖14(b)，字元線 WL印加 0V，位元線對 BL、亙印力[]VDL電位，並矽電路板之電位VBB〉0V時， 可確保讀出可能最小信號量資訊保持期間爲前述VBB = 0V 時更長。β卩，如圖1 5(c)，大漏電流之記憶格爲記錄節點 之電壓VSN從VDL至VBB爲止緩慢減少，此外漏電流小 的（含順方向電流）記憶格爲記錄節點之電壓VSN從VSS 至VBB爲止緩慢增加，所以可更延長可確保讀出可能最 小信號量之資訊保持期間。 3-2.記憶格資訊讀出時之波形動作與電位關係 圖1 6、1 7爲記憶格資訊讀出時動作波形與電位關係 -34- (28) (28)200305169 所表示之波形圖，各表示圖16爲電路板電位 VBB = 0V 時，圖17爲電路板電位VBB = 0.1V時。 記憶格資訊讀出之動作波形與電位關係爲， 關於電 晶體之後閘極所形成的矽電路板之電位所指定的“ H”或 “ L”等級其中實質上被相等時，電路板電位VBB = 0V， 位元線對BL、亙之動作波形爲圖16(HVDL預充電）之 形。此時對應位元線平均化控制線之波形爲BLEQ (HVDL 預充電）所表示。 更，與前述組合，並關於位元線對之預充電電位實質 上相等於矽電路板之電位相反所指定的“L”及“H”等 級時，位元線對BL、亙動作波形爲圖16(VDL預充電）。 此時表示對應位元線平均化控制線之波形爲BLEQ(VDL 預充電）。 此外，電晶體之後閘極所形成的矽電路板之電位比所 指定之“ H”等級低之電壓，或比所指定“ L”等級高之 電壓等級高之電壓的其中所被設定時，電路板電位 VBB = 0.1V，位元線對BL、亙之動作波形爲圖17(HVDL 預充電）。YLEQ (HVDL預充電）所表示。 更，與前述組合並關於位元線對之預充電電位與矽電 路板之電位大的一方所指定“ L ”及“ H”等級實質上成 爲相等時，位元線對BL、亙之動作波形爲圖17(VDL預 充電）。此時對應位元線平均化控制線的波形爲 BLEQ(VDL預充電）。此時表示對應位元線平均化控制線 之波形爲BLEQ(VDL預充電）。 -35- (29) (29)200305169 3 -3 .對於讀出時的記錄節點電位與讀出訊號的關係 圖1 8爲對於讀出時記錄節點電位與讀出訊號的關 係，各表示（a)爲特性圖、（b)爲電路圖。圖19爲，表示對 於讀出時記錄節點電位與讀出訊號的關係之波形圖。 對於讀出時記錄節點電位與讀出訊號的關係爲，圖 18(b)所表示，記憶格列陣、感應放大器、預充電電路等 所構成做說明。 記憶格列陣爲，含有複數的位元線對BL、亙與複數 的字元線WL交叉點對應位置以矩陣狀所配置，1個電晶 體及1個電容器所構成的複數記憶格MC所構成。 感應放大器爲位元線對BL、亙所讀出資料使其檢 知•增幅的電路，位元線對BL、亙被連接，2個p形通 路的 MOSFETQ61、Q62 與 2 個 η 形通路的 MOSFETQ63、 Q64成爲CMOS構成之閂鎖型（閘極•汲極交叉型）之電 路型式。p型通路的MOSFETQ61、Q62側爲電位VDL，η 型通路MOSFETQ63、Q64側爲閘極所被連接驅動於感應 放大器控制線SAN藉由MOSFETQ65與接地電位VSS各 相接。 預充電電路爲位元線對BL、亙預充電之電路，相接 於位元線對BL、沉，從3個ρ型通路之MOSFETQ66〜 Q68形成，各閘極相接驅動於位元線平均化控制線 BLEQ，又MOSFETQ6 7與MOSFETQ6 8連接節點爲連接於 電位VDL。 -36- (30) (30)200305169 如圖18(b)所表示2單元/位元方式爲，如圖18(a)對 於讀出時之記錄節點電位VSNH0之讀出信號量Vsig之關 係，2單元/位元之成對的記憶格MC的記錄節點電位爲 0V時之特性所表示，所得到讀出時的記錄節點電位約爲 1.6V左右，讀出之訊號量約23 0mV左右，約1.0V左右爲 約180mV左右，約0.4V左右爲約100mV左右特性，記 錄節點電位爲約0.2V左右也可確保50mV左右的讀出訊 號量。對此，1單元/位元方式爲，記錄節點電位約0.9V 左右，但讀出訊號量會降低到50mV左右。 如圖19，例如記錄節點電位VSN(VDL)從約1.6V左 右到約〇 . 1 V左右因漏電使其低下，相補型2單元/位元方 式爲，可進行正常讀出•更新。尙，圖19爲，記錄節點 電位VSN完整（無漏電）時，因漏電所下降時各資料線對 DL、/DL所表示之波形。 3-4.電晶體之後閘極電位 圖20爲，表示電晶體之後閘極電位之電路圖。圖2 1 爲，半導體整流元件之電流-電壓特性所表示之特性圖。 電晶體之後閘極電位爲，除了形成記憶格之電晶體以 外所指定之“ L ”等級比其低的電壓，此外所指定之 “ H”等級比其高的電壓設定之構成。 如圖20，關於感應放大器、預充電電路，構成感應 放大器之P型通道之M0SFETQ6 1、Q62，預充電電路所 構成 P型通道之MOSFETQ66〜Q68爲，後閘極電位^ (31) (31)200305169 VDL 此外，感應放大器所構成之 η 型通道的 MOSFETQ63、Q64 爲，後閘極電位 SVSS(OV)。 尙，如此般形成記憶格MC之後閘極的矽電路板之電 位VBB爲0.1V。如此，電路板電位VBB加印爲0.1V， 也可照著如例圖2 1所表示之半導體整流元件之電流-電壓 特性，在室溫下加印半導體整流元件的PN接合電壓約爲 〇.IV左右當正方向也與負方向相同擁有十分小的接合電 流，所以關於此範圍利用當正方向的PN接合之MOSFET 的電晶體漏電流爲十分的小，作動沒有問題。 根據以上說明，電路板電位VSS +雙單元方式，可得 到以下效果。 (1) 組合電路板電位 VBB = VSS(0V)方式。因此，記 憶格MC之電荷漏電因此，可使對於記憶格MC之“H” 電荷漏電動作利益上升。此外VBB>VSS，完全放電也可 讀出正常資料。 (2) 組合位元線 VDL預充電方式，感應放大器之 MOSFET之閘極可以十分足夠的驅動電壓印加。因此，可 以使位元線電壓（VDL)的低電壓化。此外低電壓也不需要 過度驅使感應放大器，更不需要位元線平均化加上昇壓電 源（VPP)。因此，VDL預充電，也可以使整體的能量低 減。 (3) —般的相補型2單元/位元方式的力點，關於位 元線VDL預充電方式不需要關聯電壓用假單元。因此， 可簡單製作。此外，記憶格MC的訊號電荷量爲2倍， -38- (32) (32)200305169 VDL成低電壓化讀出的訊號量也不會下降。因此，可以 確保動作利益。 因，以上所說明，電路板電位VSS +雙單元方式，使 更新間隔增長，並伴隨著更新動作消費電流減低可得到低 消費電力之DRAM。 並，本實施之方法之半導體記憶裝置，1.1交叉點 6F2單元所使用的雙單元構造因採用雙單元方式可抑制記 憶格的面積增加，2.採用直接感應+雙單元方式得到超高 速的讀出時間，3.採用電路板電位VSS +雙單元方式使自 我更新時更新間隔增長，高集積且超高速並得到資訊保持 時之大幅度電力削減之DRAM。 以上，本發明者所發明基於其實施型態所做的具體說 明，但本發明爲不限定於前述實施型態，不脫離其槪要主 旨範圍之各種變更爲可能的。 例如，前述實施方法爲1交叉點單元· 2單元/位元方 式所使用之DRAM時的說明，但不限定於此，與DRAM 混載的邏輯之半導體裝置等使用也是有效果的，更2單元 /1位元方式所使用的FRAM等也可應用。 此外，關於1單元/位元方式，位元線之寄生容量Cb 減低至記憶格電容器容量Cs之2.5倍或以下，可確保2 單元/位元方式擁有相同的讀出訊號量，也可利用本明細 書所說明之直接感應方式。 發明效果 -39- (33) (33)200305169 關於本申請所說明之發明中，因代表性之物所得到效 果做簡單說明，如下。 (1) 採用1交叉點6F2單元所使用的雙單元構造，雙 單元方式也可抑制記憶格的面積增加。 (2) 採用直接感應+雙單元方式，可得到超高速的 讀出時間。 (3) 採用電路板電位VSS +雙單元方式，可得到當自 我更新時更新間隔加長。 (4) 因前述（1)〜（3)，高密度及超高速，並可以得 到可資訊保持時之消費電力大幅度的削減的DRAM等半 導體記憶裝置。 【圖式簡單說明】 【圖1】 (a)、（b)爲本發明之一實施方法之半導體記憶裝置， 記憶格之雙單元構造所表示槪略斷面圖。 【圖2】 (a)、（b)爲本發明之一實施方法之半導體記憶裝置， 記憶格之其他雙單元構造所表示槪略斷面圖。 【圖3】 (a)、（b)爲本發明之一實施方法之半導體記憶裝置， 位元線對及感應放大器連接形態所表示之連接圖。 【圖4】 (a)、（b)爲本發明之一實施方法之半導體記憶裝置， (34) (34)200305169 字元線連接形態所表示之連接圖。 【圖5】 (a)、（b)爲本發明之一實施方法之半導體記憶裝置， 直接感應+雙單元方式所表示之波形圖及電路圖。 【圖6】 (a)、（b)爲本發明之一實施方法之半導體記憶裝置， 其他直接感應+雙單元方式所表示之波形圖及電路圖。 【圖7】 (a)、（b)、（c)、（d)、（e)、（f)爲本發明之一實施方法 之半導體記憶裝置，複數個記憶格之同時選擇方式所表示 之連接圖。 【圖8】 (a)、（b)爲本發明之一實施方法之半導體記憶裝置， 附屬閥値電壓彌補補償機能主放大器之前値放大器，閂鎖 放大器所表示之電路圖。 【圖9】 本發明之一實施方法之半導體記憶裝置，附屬閥値電 壓彌補補償機能主放大器之動作所表示之波形圖。 【圖1 0】 本發明之一實施方法之半導體記憶裝置，前値放大器 之閥値電壓彌補補償機能所表示之特性圖。 【圖1 1】 本發明之一實施方法之半導體記憶裝置，附屬閥値電 壓彌補補償機能之直接感應電路所表示之電路圖。 (35) (35)200305169 【圖12] (a) ' (b)爲本發明之一實施方法之半導體記億裝置， 附S閥値電壓彌補補償機能之直接感應電路之補償動作所 . $ $ β S要部分之電路圖及補償動作的波形圖。 【圖13】 (a) ' (b)爲本發明之一實施方法之半導體記憶裝置， 判別放大器輸入之1對的MOSFET的設計所表示之平面 圖。 春 【圖14】 (a) ' (b) 、（c)爲本發明之一實施方法之半導體記憶 裝置’記憶格資訊電荷保持時電位關係所表示之電路圖。 【圖15】 (a)、（b) 、（〇爲本發明之一實施方法之半導體記憶 裝置’記憶格資訊電荷保持時之電位關係所表示之波形 圖。 【圖16】 · 本發明之一實施方法之半導體記憶裝置，記憶格資訊 讀出時之動作波形與電位關係（電路板電位VBB = 0V)之所 表示波形圖。 【圖17】 本發明之一實施方法之半導體記憶裝置，記憶格資訊 ^ 讀出時之動作波形與電位關係（電路板電位VBB = 0.1 V)之 ： 所表示波形圖。 【圖1 8】 •42- (36) (36)200305169 (a)、（b)爲本發明之一實施方法之半導體記憶裝置， 對於讀出時之記錄節點電位讀出訊號量的關係所表示之特 性圖及電路圖。 · 【圖19】 本發明之一實施方法之半導體記憶裝置，對於讀出時 ’ 之記錄節點電位所讀出訊號量之關係所表示之波形圖。 【圖2 0】 本發明之一實施方法之半導體記憶裝置，電晶體之後 · 閘極電位所表示之電路圖。 【圖2 1】 本發明之一實施方法之半導體記憶裝置，半導體整流 元件之電流-電壓特性所表示之特性圖。 【圖2 2】 依本發明爲前提之一實施方法之半導體記憶裝置，與 字元線直角交叉之位元線與感應放大器連接形態之連接 圖。 鲁 【圖23】 (a) ' (b)爲依本發明爲前提所檢討之半導體記憶裝 置’記憶格之雙單元平面構造所表示之槪略平面圖及槪略 斷面圖。 -43-

Claims (1)

  1. (1) (1)200305169 拾、申請專利範園 1. 一種半導體記憶裝置，係由：被平行排列的複數 摺疊型位元線對；及 與前述複數位元線對垂直交叉的複數字元線；及 含有：被前述複數位元線及與前述複數字元線交叉點 位置以矩陣狀所排列，由1個電晶體與1個電容器所組成 之強力型的記憶格； 之半導體記憶裝置，其特徵爲：前述電容器之一側的 電極與其他以矩陣狀所排列的電容器之一側的電極一起與 互通電極連接，前述電容器之另一側之電極與前述電晶體 之源極•汲極通路之一側連接， 前述電晶體之閘極與前述字元線連接， 前述複數位元線對爲對應寫入記憶資訊至前述記憶 格、此外從前述記憶格讀出記憶資訊、以及爲更新前述記 憶格讀記憶資訊之線路所連接， 當前述字元線之間隔的一半爲F時，前述位元線之間 隔爲大於2F小於4F。 2. 如申請專利範圍第1項之半導體記憶裝置， 其中，前述複數位元線對係爲，相鄰接之2條位元 線。 3. 如申請專利範圍第1項之半導體記憶裝置， 其中，前述複數位元線對係爲，不相鄰接之2條位元 線。 4. 如申請專利範圍第1項之半導體記憶裝置， -44 - (2) (2)200305169 其中，前述電容器係爲，對於前述位元線對之上方經 由絕緣膜所形成。 5. 如申請專利範圍第1項或第4項之半導體記憶裝 置， 其中，形成前述電晶體之源極、通道、汲極之電路板 的動態區域爲，對於前述位元線對之方向爲傾斜排列。 6. 如申請專利範圍第1項之半導體記憶裝置， 其中，形成前述字元線之配線層爲，金屬膜所形成。 7. 如申請專利範圍第1項之半導體記憶裝置， 其中，形成前述位元線之配線層爲，金屬膜所形成。 8 .如申請專利範圍第1項之半導體記憶裝置， 其中含有，前述字元線爲，第1長之主字元線，及被 接收前述主字元線之訊號的驅動電路所驅動， 構成前述電晶體之閘極，與前述主字元線比較較短第 2長之副字元線。 9. 如申請專利範圍第1項之半導體記憶裝置， 其中含有，前述字元線爲，構成前述電晶體之閘極的 第1配線層，與被前述配線層複數地方所相接， 不同於前述配線層之第2配線層。 10. —種半導體記憶裝置，係由：被平行排列的複數 摺疊型位元線對；及 與前述複數位元線對銳角交叉的複數字元線；及 含有：被前述複數位元線及與前述複數字元線交叉點 位置以矩陣狀所排列，由1個電晶體與1個電容器所組成 (3) (3)200305169 之強力型的記憶格； 之半導體記憶裝置，其特徵爲：前述電容器之一側的 電極與其他以矩陣狀所排列的電容器之一側的電極一起與 互通電極連接，前述電容器之另一側之電極與前述電晶體 之源極•汲極通路之一側連接， 前述電晶體之閘極與前述字元線連接， 前述複數位元線對爲對應寫入記憶資訊至前述記憶 格、此外從前述記憶格讀出記憶資訊、以及爲更新前述記 憶格讀記憶資訊之線路所連接， 當前述字元線之間隔的一半爲F時，前述位元線之間 隔爲大於2F小於4F。 11.如申請專利範圍第1 0項之半導體記憶裝置， 其中，前述複數位元線對係爲，相鄰接之2條位元 線。 12·申請專利範圍第1 0項之半導體記憶裝置， 其中，前述複數位元線對係爲，不相鄰接之2條位元 線。 1 3 .如申請專利範圍第1 〇項之半導體記憶裝置， 其中，前述電容器係爲，對於前述位元線對之上方經 由絕緣膜所形成 1 4 ·如申請專利範圍第1 0項或第1 3項之半導體記憶 裝置， 其中，形成前述電晶體之源極、通道、汲極之電路板 的動態區域爲，對於前述位元線對之方向爲傾斜排列。 -46 - (4) (4)200305169 1 5 ·如申請專利範圍第1 〇項之半導體記憶裝置， 其中，構成前述字元線之配線層爲，多晶矽及金屬之 積層膜’或金屬膜所形成。 1 6 ·如申請專利範圍第1 〇項之半導體記憶裝置， #中，形成前述位元線對之配線層爲，金屬膜所形 成。 1 7 .如申請專利範圍第〗〇項之半導體記憶裝置， 其中含有，前述字元線爲，第1長之主字元線，及被 接收前述主字元線之訊號的驅動電路所驅動， 構成前述電晶體之閘極，與前述主字元線比較較短第 2長之副字元線。 1 8 ·如申請專利範圍第1 0項之半導體記憶裝置， 其中含有，前述字元線爲，構成前述電晶體之閘極的 第1配線層，與被前述配線層複數地方所相接， 不同於前述配線層之第二配線層。 19· 一種半導體記憶裝置，係由：其中各含有1個電 晶體和1個電容器；及 同時被成爲選擇狀態之第1及第2強力型記憶格；及 位元線；及 被則述位元線對連結’增幅前述位元線對的電位之感 測放大器；及 爲傳送前述位元線對的電位之資料線對；及 前述位元線對與前述資料線對間其中含有切換電路； -47- (5) (5)200305169 前述位元線對間之一側被與前述第1強力型記憶格連 接， 前述位元線對間之他側被與前述第2強力型記憶格連 · 接， · 前述切換電路爲，擁有連接前述位元線對閘極與前述 資料線對與連接之源極•汲極通路之一對電晶體。 20. 一種半導體記憶裝置，係由：其中各含有1個電 晶體和1個電容器；及 肇 同時被成爲選擇狀態之第1及第2強力型記憶格，·及 位元線；及 被前述位元線對連結，增幅前述位元線對的電位之感 測放大器；及 爲傳送前述位元線對的電位之資料線對；及 前述位元線對與前述資料線對間其中含有切換電路； 及 前述位元線對間之一側被與前述第1強力型記憶格連 ® 接， 前述位元線對間之他側被與前述第2強力型記憶格連 接， 前述切換電路爲，從前述第1及第2強力型記憶格讀 出讀出訊號使其增幅開始前，開始控制前述讀出訊號傳送 於前述資料線對。 ： 2 1.如申請專利範圍第20項之半導體記憶裝置， 其中被前述位元線對讀出之前述讀出訊號被前述感應 -48- (6) (6)200305169 放大器增幅之前，從前述資料線對所連之放大器開始對前 述資料線對傳送資料增幅。 22. 如申請範圍第19項或第20項之半導體記憶裝 置， 其中前述第1及第2強力型記憶格爲因相同的字元線 所被控制。 23. 如申請範圍第19項或第20項之半導體記憶裝 置， 其中前述第1及第2強力型記憶格爲因複數的字元線 所被控制。 24. 如申請範圍第19項或第20項之半導體記憶裝 置， 其中從前述第1及第2強力型記憶格讀出之訊號爲相 當於相當於邏輯”1"及邏輯"〇"之相補資料。 25. 如申請專利範圍第2 1項之半導體記憶裝置， 其中前述放大器爲，由判別放大器所構成，附加了實 行補償因接收判別輸入之電晶體對的特性差異之補償電 路。 26. 如申請專利範圍第2 1項之半導體記憶裝置， 其中前述放大器爲，由含有電晶體對之判別放大器所 構成，爲減低接收判別輸入之前述電晶體特性差異前述電 晶體之閘極爲環狀構成。 2 7.如申請專利範圍第1 9項之半導體記憶裝置， 其中前述1對的電晶體爲，判別放大器所構成。 -49 - (7) (7)200305169 28 .如申請專利範圍第20項之半導體記憶裝置’ 其中前述切換電路爲，判別放大器所構成。 29. 如申請範圍第27項或第28項之半導體記憶裝 置， 其中前述判別放大器爲，附加了實行補償因接收判別 輸入之電晶體對的特性差異之補償電路。 30. 如申請範圍第27項或第28項之半導體記憶裝 置， 其中前述放大器爲，由含有電晶體對之判別放大器所 構成，爲減低接收判別輸入之前述電晶體特性差異前述電 晶體之閘極爲環狀構成。 3 1.如申請範圍第19項或第20項之半導體記憶裝 置， 其中前述位元線對及形成前述電晶體之閘極電極的字 元線之交叉點所相對位置以矩陣狀配置記憶格，當前述字 元線一半的間格爲F時前述位元線對之位元線間隔爲大於 2F並小於4F。 3 2 ·如申請專利範圍第3 1項之半導體記憶裝置， 前中前述電晶體的源極、通道、汲極所形成的電路板 上的動態區域爲，對於前述位元線對之方向爲傾斜排列。 3 3.如申請範圍第19項或第20項之半導體記憶裝 置， 其中前述位元線1條份的寄生容量爲’前述電容器容 量的5倍或以下。 -50- (8) (8)200305169 34. —種半導體記憶裝置，係由：其中各含有1個電 晶體；及 同時被成爲選擇狀態之第1及第2強力型記憶格；及 · 位兀線，及 被前述位元線對連結，給予第1電壓和比前述第1電 · 壓小之第2電壓，前述位元線對之電位向前述第1電壓和 第2電壓之方向增幅的感應放大器；及 爲傳送前述位元線對之訊號的資料線對；及 鲁 前述位元線對與前述資料線對之間含有連結之切換電 路；及 前述位元線對間之一側被與前述第1強力型記憶格連 接， 前述位元線對間之他側被與前述第2強力型記憶格連 接， 前述電晶體的後閘極區域爲，給予前述第1電壓或第 2電壓之等級。 · 35. 一種半導體記憶裝置，係由：其中各含有i個電 晶體；及 同時被成爲選擇狀態之第1及第2強力型記憶格；及 位兀線，及 被前述位元線對連結，給予第1電壓和比前述第丨電 ： 壓小之第2電壓，前述位元線對之電位向前述第1電壓和 第2電壓之方向增幅的感應放大器；及 爲傳送前述位元線對之訊號的資料線對；及 -51 · (9) (9)200305169 前述位元線對與前述資料線對之間含有連結之切換電 路；及 前述位元線對間之一側被與前述第1強力型記憶格連 · 接， 前述位元線對間之他側被與前述第2強力型記憶格連 - 接， 前述電晶體的後閘極區域爲，給予比前述第1電壓低 之電壓，或比前述第2電壓高之電壓。 · 36. —種半導體記憶裝置，係由：其中各含有1個電 晶體；及 同被成爲選擇狀態之第1及第2強力型記憶格；及 位元線；及 被前述位元線對連結，給予第1電壓和比前述第1電 壓小之第2電壓，前述位元線對之電位向前述第1電壓和 第2電壓之方向增幅的感應放大器；及 爲傳送前述位元線對之訊號的資料線對；及 # 前述位元線對與前述資料線對之間含有連結之切換電 路；及 前述位元線對間之一側被與前述第1強力型記憶格連 接， 前述位元線對間之他側被與前述第2強力型記憶格連 ； 接， 前述電晶體的後閘極區域爲，給予前述第2電壓之等 級， -52- (10) (10)200305169 前述位元線對之預充電電位爲，前述第1電壓。 37. —種半導體記憶裝置，係由：其中各含有1個電 晶體；及 . 同時被成爲選擇狀態之第1及第2強力型記憶格；及 位兀線，及 被前述位元線對連結，給予第1電壓和比前述第1電 壓小之第2電壓，前述位元線對之電位向前述第1電壓和 第2電壓之方向增幅的感應放大器；及 · 爲傳送前述位元線對之訊號的資料線對，·及 前述位元線對與前述資料線對之間含有連結之切換電 路；及 前述位元線對間之一側被與前述第1強力型記憶格連 接， 前述位元線對間之他側被與前述第2強力型記憶格連 接， 前述電晶體的後閘極區域爲，給予比前述第2電壓之 ® 等級高的電壓， 前述位元線對之預充電電位爲，前述第1電壓。 38. 如申請專利範圍第3 4、3 5、3 6或3 7項之半導體 記憶裝置， 其中前述第1、第2強力型記憶格爲，由相同字元線 ^ 所控制。 ； 39. 如申請專利範圍第34、35、36或37項之半導體 記憶裝置， -53- (11) (11)200305169 其中前述第1、第2強力型記憶格爲，由複數字元線 所控制。 40·如申請專利範圍第34、35、36或37項之半導體 記憶裝置， 其中前述位元線對及形成前述電晶體之閘極電極的字 元線之交叉點所相對位置以矩陣狀配置記憶格，當前述字 元線一半的間格爲F時前述位元線對之位元線間隔爲大於 2F並小於4F。 4 1.如申請專利範圍第40項之半導體記憶裝置， 前中前述電晶體的源極、通道、汲極所形成的電路板 上的動態區域爲，對於前述位元線對之方向爲傾斜排列。 42. 如申請專利範圍第34、35、36或37項之半導體 記憶裝置， 前中前述形成記憶格之電晶體以外的電晶體後閘極之 電位爲，被設定爲比前述第2電壓等級低之電壓，或比前 述第1電壓等級高之電壓。 43. —種半導體記憶裝置，係由：其中各含有從1個 電晶體及1個電容器所構成之強力型記憶格；及 與前述記憶格相接，一條份之記憶容量爲前述電容器 容量的2.5倍或以下之位元線對；及 傳送前述位元線對之訊號的資料線對；及 增幅前述位元線對電位之感應放大器；及 將前述位元線對之各閘極輸入，汲極被資料線對所連 接之1對的MOSFET。 54 (12) (12)200305169 4 4. 一種半導體記憶裝置，係由：其中爲傳送從1個 電晶體及1個電容器所構成之強力型記憶格，寄生容量爲 前述電容器容量的2.5倍及以下之位元線對訊號讀出，從 位元線對讀出之訊號由前述位元線對所連接之感應放大器 增幅前爲傳送前述位元線對的訊號之資料線。
    55
TW092105374A 2002-03-15 2003-03-12 Semiconductor memory device TW200305169A (en)

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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004095467A1 (ja) * 2003-04-24 2004-11-04 Fujitsu Limited 半導体メモリ
KR100555564B1 (ko) 2004-03-31 2006-03-03 삼성전자주식회사 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
KR100630683B1 (ko) 2004-06-02 2006-10-02 삼성전자주식회사 6ｆ2 레이아웃을 갖는 디램 소자
JP4470159B2 (ja) * 2004-06-03 2010-06-02 エルピーダメモリ株式会社 ペアトランジスタの配列を高密度とする半導体記憶装置
KR100706233B1 (ko) 2004-10-08 2007-04-11 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
US7547936B2 (en) 2004-10-08 2009-06-16 Samsung Electronics Co., Ltd. Semiconductor memory devices including offset active regions
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7254089B2 (en) * 2004-12-29 2007-08-07 Infineon Technologies Ag Memory with selectable single cell or twin cell configuration
US7804126B2 (en) * 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
JP2007049016A (ja) * 2005-08-11 2007-02-22 Nec Electronics Corp 半導体装置およびその製造方法
JP2007109272A (ja) 2005-10-11 2007-04-26 Elpida Memory Inc 半導体記憶装置
US7324396B2 (en) * 2005-10-20 2008-01-29 Infineon Technologies Ag Sense amplifier organization for twin cell memory devices
US8716772B2 (en) 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
US20080035956A1 (en) * 2006-08-14 2008-02-14 Micron Technology, Inc. Memory device with non-orthogonal word and bit lines
JP4257355B2 (ja) * 2006-09-25 2009-04-22 エルピーダメモリ株式会社 半導体装置およびその製造方法
KR100763336B1 (ko) 2006-09-27 2007-10-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
JP4392694B2 (ja) * 2007-01-10 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
JP5283920B2 (ja) * 2007-02-15 2013-09-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
KR100935581B1 (ko) 2007-06-28 2010-01-07 주식회사 하이닉스반도체 반도체 장치 및 이를 포함하는 워드라인 드라이버
KR20090090597A (ko) * 2008-02-21 2009-08-26 삼성전자주식회사 강유전체 메모리 소자 및 그 제조 방법
US7916567B2 (en) * 2008-03-07 2011-03-29 ProMOS Technologies Pte. Ltd Twin cell architecture for integrated circuit dynamic random access memory (DRAM) devices and those devices incorporating embedded DRAM
WO2010104918A1 (en) 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals
KR101137948B1 (ko) 2010-01-27 2012-05-10 에스케이하이닉스 주식회사 반도체 장치의 레이아웃
US9368191B2 (en) * 2011-07-14 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Time division multiplexing sense amplifier
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
KR101883380B1 (ko) * 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자
US8653596B2 (en) * 2012-01-06 2014-02-18 International Business Machines Corporation Integrated circuit including DRAM and SRAM/logic
US8994085B2 (en) 2012-01-06 2015-03-31 International Business Machines Corporation Integrated circuit including DRAM and SRAM/logic
TWI511238B (zh) * 2013-12-12 2015-12-01 Nat Univ Chung Hsing Mixed memory
US9589962B2 (en) 2014-06-17 2017-03-07 Micron Technology, Inc. Array of conductive vias, methods of forming a memory array, and methods of forming conductive vias
KR20160011004A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
US9123575B1 (en) 2014-07-21 2015-09-01 Avalanche Technology, Inc. Semiconductor memory device having increased separation between memory elements
KR20160074826A (ko) 2014-12-18 2016-06-29 삼성전자주식회사 반도체 장치
US9548448B1 (en) 2015-11-12 2017-01-17 Avalanche Technology, Inc. Memory device with increased separation between memory elements
US10163925B2 (en) 2016-03-18 2018-12-25 Toshiba Memory Corporation Integrated circuit device
KR20180130581A (ko) 2016-08-31 2018-12-07 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
CN109155310B (zh) 2016-08-31 2023-03-31 美光科技公司 存储器单元及存储器阵列
WO2018044479A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Sense amplifier constructions
EP3507832A4 (en) 2016-08-31 2020-04-08 Micron Technology, Inc. MEMORY CELLS AND MEMORY MATRICES
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
KR102160178B1 (ko) 2016-08-31 2020-09-28 마이크론 테크놀로지, 인크 메모리 어레이
CN109155311A (zh) 2016-08-31 2019-01-04 美光科技公司 存储器单元及存储器阵列
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
US10622030B1 (en) * 2018-10-28 2020-04-14 Nanya Technology Corporation Memory structure with non-straight word line

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1502334A (en) 1923-01-23 1924-07-22 John J Cain Knockdown shipping container
JPS5252536A (en) * 1975-10-27 1977-04-27 Nippon Telegr & Teleph Corp <Ntt> Memory signal detection amplifing equipment
JPS5428252A (en) 1977-08-04 1979-03-02 Tomoji Oonuki Method of making resinncontaining solder
JPS55157194A (en) 1979-05-23 1980-12-06 Fujitsu Ltd Semiconductor memory device
JPS6134790A (ja) 1984-07-25 1986-02-19 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH03225955A (ja) * 1990-01-31 1991-10-04 Fujitsu Ltd 半導体装置
KR930006620B1 (ko) * 1990-11-06 1993-07-21 재단법인 한국전자통신연구소 저잡음 특성을 갖는 다이내믹 램
JPH07130172A (ja) 1993-11-09 1995-05-19 Sony Corp 半導体メモリ装置
JP3397499B2 (ja) 1994-12-12 2003-04-14 株式会社東芝 半導体記憶装置
JP3247573B2 (ja) * 1995-04-12 2002-01-15 株式会社東芝 ダイナミック型半導体記憶装置
JP2803712B2 (ja) * 1995-11-10 1998-09-24 日本電気株式会社 半導体記憶装置
TW454339B (en) * 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
US6028783A (en) * 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
JP4017248B2 (ja) * 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
TW451209B (en) * 1998-12-22 2001-08-21 Infineon Technologies Ag Integrated memory with redundance
JP3580719B2 (ja) * 1999-03-03 2004-10-27 株式会社東芝 半導体記憶装置及びその製造方法
JP4754050B2 (ja) 1999-08-31 2011-08-24 富士通セミコンダクター株式会社 １対のセルにデータを記憶するｄｒａｍ
US6395600B1 (en) * 1999-09-02 2002-05-28 Micron Technology, Inc. Method of forming a contact structure and a container capacitor structure
JP3859919B2 (ja) * 1999-12-09 2006-12-20 株式会社東芝 半導体記憶装置
JP2001332632A (ja) * 2000-05-23 2001-11-30 Nec Corp 半導体装置
JP4487227B2 (ja) * 2000-05-30 2010-06-23 エルピーダメモリ株式会社 ダイナミック型ｒａｍ
JP3983960B2 (ja) * 2000-07-14 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法および半導体集積回路装置
US6621725B2 (en) * 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
US6380576B1 (en) * 2000-08-31 2002-04-30 Micron Technology, Inc. Selective polysilicon stud growth
US6519174B2 (en) * 2001-05-16 2003-02-11 International Business Machines Corporation Early write DRAM architecture with vertically folded bitlines
JP2004193483A (ja) * 2002-12-13 2004-07-08 Renesas Technology Corp 半導体記憶装置

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Publication number Publication date
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