JPH0522996B2 - - Google Patents
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- JPH0522996B2 JPH0522996B2 JP60066757A JP6675785A JPH0522996B2 JP H0522996 B2 JPH0522996 B2 JP H0522996B2 JP 60066757 A JP60066757 A JP 60066757A JP 6675785 A JP6675785 A JP 6675785A JP H0522996 B2 JPH0522996 B2 JP H0522996B2
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- memory cell
- memory
- bit line
- transistor
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミツク型半導体メモリに係り、
特に高密度化に適したメモリセルを採用し、且つ
折り返し型ビツト線構成を有する大容量化に適し
たMOS（絶縁ゲート）型メモリに関する。
特に高密度化に適したメモリセルを採用し、且つ
折り返し型ビツト線構成を有する大容量化に適し
たMOS（絶縁ゲート）型メモリに関する。
１個のメモリセルが１個のMOSトランジスタ
と１個のコンデンサとによつて形成される、所謂
１トランジスタセルは、メモリセルの占有面積が
小さいことから高密度（高集積化）半導体メモリ
に適し、ダイナミツクRAM（ランダム・アクセ
ス・メモリ）に広く使用されている。近年、この
１トランジスタセルの特にコンデンサに三次元的
な構造を採り入れ、さらに占有面積を小さくして
高密度化に適した形にしようとする研究が盛んに
行なわれている。その成果として、たとえば縦型
キヤパシタセルが1984年VLSIテクノロジーシン
ポジウム（Symp.on VLSI Thchnology）のテ
クニカルダイジエスト（Tech.Digest）PP.16に
て古山他（T.Furuyama and J.Frey）により
“Ａ VERTICAL CAPACITOR CELL FOR
ULSI DRAM′S″として発表されており、また溝
堀り型キヤパシタセルが1984年国際固体回路会議
（ISSCC）で発表されている。この溝堀り型キヤ
パシタセルは、キヤパシタ中央部の下でウエハに
垂直に微細な溝を堀り、溝の側面を利用して電荷
をためることにより電荷量を増やすようにしたも
のである。これに対して前記縦型キヤパシタセル
は、素子分離領域に相当する位置に溝を堀り、溝
の底部に絶縁領域を形成して左、右側壁を完全に
分離し、隣接する２個のセルが上記左、右側壁を
利用して電荷をためるようにたものである。
と１個のコンデンサとによつて形成される、所謂
１トランジスタセルは、メモリセルの占有面積が
小さいことから高密度（高集積化）半導体メモリ
に適し、ダイナミツクRAM（ランダム・アクセ
ス・メモリ）に広く使用されている。近年、この
１トランジスタセルの特にコンデンサに三次元的
な構造を採り入れ、さらに占有面積を小さくして
高密度化に適した形にしようとする研究が盛んに
行なわれている。その成果として、たとえば縦型
キヤパシタセルが1984年VLSIテクノロジーシン
ポジウム（Symp.on VLSI Thchnology）のテ
クニカルダイジエスト（Tech.Digest）PP.16に
て古山他（T.Furuyama and J.Frey）により
“Ａ VERTICAL CAPACITOR CELL FOR
ULSI DRAM′S″として発表されており、また溝
堀り型キヤパシタセルが1984年国際固体回路会議
（ISSCC）で発表されている。この溝堀り型キヤ
パシタセルは、キヤパシタ中央部の下でウエハに
垂直に微細な溝を堀り、溝の側面を利用して電荷
をためることにより電荷量を増やすようにしたも
のである。これに対して前記縦型キヤパシタセル
は、素子分離領域に相当する位置に溝を堀り、溝
の底部に絶縁領域を形成して左、右側壁を完全に
分離し、隣接する２個のセルが上記左、右側壁を
利用して電荷をためるようにたものである。
上述したような縦型キヤパシタセル、溝堀り型
キヤパシタセルは小さな面積で大きな容量を持つ
ことができ、メモリの高集積化に適している。
キヤパシタセルは小さな面積で大きな容量を持つ
ことができ、メモリの高集積化に適している。
第５図ａは、上記縦型キヤパシタセルを採用し
た従来のメモリチツプにおけるメモリセルアレイ
の一部分の平面形状を示しており、そのＸ−
X′線に沿つた断面構造を同図ｂに示している。
ここで、１はｐ型半導体基板、２は基板に垂直に
堀られた溝、３は上記溝２の底部にイオン注入に
より形成されたp+型の素子分離領域、４は基板
表面の一部および上記溝２の側壁面に形成された
基板とは逆導電型（ｎ型）の半導体領域、５は基
板面上に形成された絶縁膜、６は上記絶縁膜５中
に形成されたMOSトランジスタゲート電極兼用
ワード線であつて、多結晶シリコン、シリサイ
ド、ポリサイド、モリブデンなどのリフラクトリ
メタルなどが用いられる。７は前記溝２内に設け
られた多結晶シリンコであつて、コンデンサの一
方の電極となる。８は前記絶縁膜５上で前記ワー
ド線６に直交する方向に形成されたビツト線であ
り、その一部はコンタクト部９により前記ｎ型半
導体領域４のうちMOSトランジスタの一端とな
る部分に接続されており、ビツト線の材料として
はシリサイド、ポリサイド、リフラクトリメタ
ル、アルミニウムなどが用いられる。１０は素子
分離領域であつて、埋め込み二酸化シリコンが用
いられている。
た従来のメモリチツプにおけるメモリセルアレイ
の一部分の平面形状を示しており、そのＸ−
X′線に沿つた断面構造を同図ｂに示している。
ここで、１はｐ型半導体基板、２は基板に垂直に
堀られた溝、３は上記溝２の底部にイオン注入に
より形成されたp+型の素子分離領域、４は基板
表面の一部および上記溝２の側壁面に形成された
基板とは逆導電型（ｎ型）の半導体領域、５は基
板面上に形成された絶縁膜、６は上記絶縁膜５中
に形成されたMOSトランジスタゲート電極兼用
ワード線であつて、多結晶シリコン、シリサイ
ド、ポリサイド、モリブデンなどのリフラクトリ
メタルなどが用いられる。７は前記溝２内に設け
られた多結晶シリンコであつて、コンデンサの一
方の電極となる。８は前記絶縁膜５上で前記ワー
ド線６に直交する方向に形成されたビツト線であ
り、その一部はコンタクト部９により前記ｎ型半
導体領域４のうちMOSトランジスタの一端とな
る部分に接続されており、ビツト線の材料として
はシリサイド、ポリサイド、リフラクトリメタ
ル、アルミニウムなどが用いられる。１０は素子
分離領域であつて、埋め込み二酸化シリコンが用
いられている。
上記第５図ａ，ｂから分るように、従来は縦型
キヤパシタセルは平面形状および構造が開放型
（オープン）ビツト構成に適したものとしてメモ
リ構成が行なわれていた。ここで、オープンビツ
ト線構成とは、対になるビツト線がセンスアツプ
を狭んで互いに反対方向に延びる形で配置されれ
ている構成をいう。
キヤパシタセルは平面形状および構造が開放型
（オープン）ビツト構成に適したものとしてメモ
リ構成が行なわれていた。ここで、オープンビツ
ト線構成とは、対になるビツト線がセンスアツプ
を狭んで互いに反対方向に延びる形で配置されれ
ている構成をいう。
これに対して、折り返し型（フオールデツド）
ビツト線構成と称される構成がある。これは、対
になるビツト線を隣り合わせてないしは近接して
並行配置し、このビツト線対の一端にセンスアツ
プを配置したものである。第６図ａは、上記フオ
ールデツドビツト線構成に適し、現在市販されて
いるダイナミツクRAMに多用されているメモリ
セルのたとえば４個分の平面形状を示しており、
そのＸ−X′線に沿つた概念的な断面構造を同図
ｂに示している。ここで、６１はｐ型半導体基
板、６２，６３は基板表面の一部に形成されたｎ
型半導体領域、６４は基板面上に形成された絶縁
膜、６５は上記絶縁膜６４中に形成されたMOS
トランジスタゲート電極兼用ワード線、６６は同
じく絶縁膜６４中に形成されたコンデンサ電極、
６７は絶縁膜６４上で前記ワード線６５に直交す
る方向に形成されたビツト線であつて、その一部
がコンクタト部６８により前記ｎ型半導体領域６
２，６３のうちMOSトランジスタの一端となる
部分に接続されている。上記第６図ａ，ｂから分
るように、従来のフオールデツドビツト線構成を
実現するには、メモリセル１個当り２本のワード
線６５を同一層内で横方向に並べて配線しなけれ
ばならない。この点で、ビツト線方向のメモリセ
ルピツチの小さい前述した縦型キヤパシタセルを
フオールデツドビツト線構成に採用することは不
向きであると考えられていた。
ビツト線構成と称される構成がある。これは、対
になるビツト線を隣り合わせてないしは近接して
並行配置し、このビツト線対の一端にセンスアツ
プを配置したものである。第６図ａは、上記フオ
ールデツドビツト線構成に適し、現在市販されて
いるダイナミツクRAMに多用されているメモリ
セルのたとえば４個分の平面形状を示しており、
そのＸ−X′線に沿つた概念的な断面構造を同図
ｂに示している。ここで、６１はｐ型半導体基
板、６２，６３は基板表面の一部に形成されたｎ
型半導体領域、６４は基板面上に形成された絶縁
膜、６５は上記絶縁膜６４中に形成されたMOS
トランジスタゲート電極兼用ワード線、６６は同
じく絶縁膜６４中に形成されたコンデンサ電極、
６７は絶縁膜６４上で前記ワード線６５に直交す
る方向に形成されたビツト線であつて、その一部
がコンクタト部６８により前記ｎ型半導体領域６
２，６３のうちMOSトランジスタの一端となる
部分に接続されている。上記第６図ａ，ｂから分
るように、従来のフオールデツドビツト線構成を
実現するには、メモリセル１個当り２本のワード
線６５を同一層内で横方向に並べて配線しなけれ
ばならない。この点で、ビツト線方向のメモリセ
ルピツチの小さい前述した縦型キヤパシタセルを
フオールデツドビツト線構成に採用することは不
向きであると考えられていた。
然るに、上述したフオールデツドビツト線構成
は、対になるビツト線を近接して並行に配置する
ので、ビツト線間の容量のアンバランスや、ビツ
ト線に対する様々な要因によるノイズ誘導などを
前述したオープンビツト線構成に比べて大幅に小
さくできるという利点がある。しかも、センスア
ンプを配置するピツチとしてセル２個分とれるの
で、パターン設計が楽になるという利点もある。
そこで、このように回路設計的にオープンビツト
線構成よりも有利なフオールデツドビツト線構成
に、前述したような高密度化に適した縦型キヤパ
シタセルあるいは溝堀り型キヤパシタセルを採用
する技術を実現すれば、一層有利なメモリシステ
ムを実現できることになり、その具体化が要望さ
れていた。
は、対になるビツト線を近接して並行に配置する
ので、ビツト線間の容量のアンバランスや、ビツ
ト線に対する様々な要因によるノイズ誘導などを
前述したオープンビツト線構成に比べて大幅に小
さくできるという利点がある。しかも、センスア
ンプを配置するピツチとしてセル２個分とれるの
で、パターン設計が楽になるという利点もある。
そこで、このように回路設計的にオープンビツト
線構成よりも有利なフオールデツドビツト線構成
に、前述したような高密度化に適した縦型キヤパ
シタセルあるいは溝堀り型キヤパシタセルを採用
する技術を実現すれば、一層有利なメモリシステ
ムを実現できることになり、その具体化が要望さ
れていた。
本発明は上記の事情に鑑みてなされたもので、
小面積で大きな容量を持つ高集積化に適したメモ
リセルをフオールデツドビツト線構成に採用する
ことができ、回路設計的に且つ回路面積的に有利
なメモリシステムを実現可能なダイナミツク型半
導体メモリを提供するものである。
小面積で大きな容量を持つ高集積化に適したメモ
リセルをフオールデツドビツト線構成に採用する
ことができ、回路設計的に且つ回路面積的に有利
なメモリシステムを実現可能なダイナミツク型半
導体メモリを提供するものである。
即ち、本発明は、１個のトランジスタと１個の
コンデンサによつて形成されるメモリセルを複数
個行列配置してなるダイナミツク型半導体メモリ
において、メモリセル１個分のピツチで各２本の
ワード線（第１のワード線および第２のワード
線）を製造プロセス上異なる２つ以上の層に配線
し、メモリセルの適当数毎に上記２本のワード線
の上下関係を入れ替えることによつて、第１のワ
ード線をメモリセルのトランジスタに接続し第２
のワード線は単なる配線となる第１のメモリセル
ブロツクと、第２のワード線をメモリセルのトラ
ンジスタに接続し第１のワード線は単なる配線と
なる第２のメモリセルブロツクとを設け、上記第
１のメモリセルブロツク内のメモリセルに接続さ
れるビツト線と第２のメモリセルブロツク内のメ
モリセルに接続されるビツト線とを１つのセンス
アンプに接続することにより折り返し型ビツト線
構成を形成してなることを特徴とするものであ
る。
コンデンサによつて形成されるメモリセルを複数
個行列配置してなるダイナミツク型半導体メモリ
において、メモリセル１個分のピツチで各２本の
ワード線（第１のワード線および第２のワード
線）を製造プロセス上異なる２つ以上の層に配線
し、メモリセルの適当数毎に上記２本のワード線
の上下関係を入れ替えることによつて、第１のワ
ード線をメモリセルのトランジスタに接続し第２
のワード線は単なる配線となる第１のメモリセル
ブロツクと、第２のワード線をメモリセルのトラ
ンジスタに接続し第１のワード線は単なる配線と
なる第２のメモリセルブロツクとを設け、上記第
１のメモリセルブロツク内のメモリセルに接続さ
れるビツト線と第２のメモリセルブロツク内のメ
モリセルに接続されるビツト線とを１つのセンス
アンプに接続することにより折り返し型ビツト線
構成を形成してなることを特徴とするものであ
る。
これによつて、小面積で大きな容量を持つ高集
積化に適したメモリセルを用いて回路設計的にも
回路面積的にも有利な高集積度メモリを実現可能
である。
積化に適したメモリセルを用いて回路設計的にも
回路面積的にも有利な高集積度メモリを実現可能
である。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図ａは、ダイナミツクRAMに
おけるメモリセルアレイの一部分についてチツプ
上の平面形状を示しており、そのＸ−X′線に沿
つた断面構造を同図ｂに示しており、上記メモリ
セルアレイにおける回路接続例を第２図および第
３図に示している。このダイナミツクRAMにあ
つては、たとえば前述したような縦型キヤパシタ
セルが行列配置されており、フオールデツドビツ
ト線構成が実現されている。即ち、第１図ａ，ｂ
において、前述した第５図ａ，ｂの構成に比べて
異なる点は、(1)メモリセル１個分のピツチで各２
本のワード線が製造、プロセス上異なる２つ以上
の層に配線されている（たとえばビツト線８の下
層および上層に２本のワード線６，６′が接続さ
れている）点、(2)ワード線長さ方向におけるたと
えば８個単位のメモリセルからなるメモリセルブ
ロツクの各ブロツク相互間にワード線上下入替接
続用領域１１が設けられており、この領域１２で
隣り合うメモリセルブロツクの第１層目のワード
線６と第２層目のワード６′とがコンクタトホー
ル部１２で相互接続されている点、(3)各メモリセ
ルブロツクにおいて、第１層目のワード線６がメ
モリセルトランジスタに接続され、第２層目のワ
ード線６′は単なる配線となつている点である。
なお、その他の部分は第５図ａ，ｂと同じであ
り、第５図ａ，ｂ中と同一符号を付してその説明
を省略する。
に説明する。第１図ａは、ダイナミツクRAMに
おけるメモリセルアレイの一部分についてチツプ
上の平面形状を示しており、そのＸ−X′線に沿
つた断面構造を同図ｂに示しており、上記メモリ
セルアレイにおける回路接続例を第２図および第
３図に示している。このダイナミツクRAMにあ
つては、たとえば前述したような縦型キヤパシタ
セルが行列配置されており、フオールデツドビツ
ト線構成が実現されている。即ち、第１図ａ，ｂ
において、前述した第５図ａ，ｂの構成に比べて
異なる点は、(1)メモリセル１個分のピツチで各２
本のワード線が製造、プロセス上異なる２つ以上
の層に配線されている（たとえばビツト線８の下
層および上層に２本のワード線６，６′が接続さ
れている）点、(2)ワード線長さ方向におけるたと
えば８個単位のメモリセルからなるメモリセルブ
ロツクの各ブロツク相互間にワード線上下入替接
続用領域１１が設けられており、この領域１２で
隣り合うメモリセルブロツクの第１層目のワード
線６と第２層目のワード６′とがコンクタトホー
ル部１２で相互接続されている点、(3)各メモリセ
ルブロツクにおいて、第１層目のワード線６がメ
モリセルトランジスタに接続され、第２層目のワ
ード線６′は単なる配線となつている点である。
なお、その他の部分は第５図ａ，ｂと同じであ
り、第５図ａ，ｂ中と同一符号を付してその説明
を省略する。
さらに、上記構成に伴なつて、隣り合うメモリ
セルブロツクは同じワード線によつては選択され
ないので隣り合うメモリセルブロツクの各１本づ
つのビツト線８が対となり得るものであり、第２
図あるいは第３図に示すように上記各１本づつの
ビツト線８が対となつてそれぞれセンスアンプに
接続されている。即ち、第１図ａにおいて、メモ
リセルブロツクMB1においては、ここでの第１
層目のワード線WL2，WL4，WL6により選択さ
れるメモリセルにビツト線BL3，BL4が接続され
ており、隣りのメモリセルブロツクMB2におい
ては、ここでの第１層目のワード線WL1，WL3，
WL5により選択されるメモリセルにビツト線
BL1，BL2が接続されている。したがつて、上記
４本のビツト線BL1，BL2，BL3，BL4のうち、
たえばBL2，BL3を対としてあるセンスアンプに
接続し、ビツト線BL1，BL4を対として他のセン
スアンプに接続することによつて第２図に示す回
路のようにフオールデツドビツト線構成を実現可
能である。あるいは、ビツト線BL1，BL3を対と
し、ビツト線BL2，BL4を対としてそれぞれセン
スアンプに接続することによつて第３図に示す回
路のようにフオールデツドビツト線構成を実現可
能である。
セルブロツクは同じワード線によつては選択され
ないので隣り合うメモリセルブロツクの各１本づ
つのビツト線８が対となり得るものであり、第２
図あるいは第３図に示すように上記各１本づつの
ビツト線８が対となつてそれぞれセンスアンプに
接続されている。即ち、第１図ａにおいて、メモ
リセルブロツクMB1においては、ここでの第１
層目のワード線WL2，WL4，WL6により選択さ
れるメモリセルにビツト線BL3，BL4が接続され
ており、隣りのメモリセルブロツクMB2におい
ては、ここでの第１層目のワード線WL1，WL3，
WL5により選択されるメモリセルにビツト線
BL1，BL2が接続されている。したがつて、上記
４本のビツト線BL1，BL2，BL3，BL4のうち、
たえばBL2，BL3を対としてあるセンスアンプに
接続し、ビツト線BL1，BL4を対として他のセン
スアンプに接続することによつて第２図に示す回
路のようにフオールデツドビツト線構成を実現可
能である。あるいは、ビツト線BL1，BL3を対と
し、ビツト線BL2，BL4を対としてそれぞれセン
スアンプに接続することによつて第３図に示す回
路のようにフオールデツドビツト線構成を実現可
能である。
なお、第２層目のワード線６′の材質は、ビツ
ト線８と同様にシリサイド、ポリサイド、リフラ
クトリメタル、アルミニウムなどが用いられてい
る。また、第１層目のワード線６によつてメモリ
セルトランジスタのゲート電極自体を形成しなく
てもよく、メモリセルトランジスタのゲート電極
と第１層目のワード線とを別々に形成して両者を
コンタクトホール部で接続するようにしてもよ
く、要は両者が電気的に接続されればよい。ま
た、上記実施例ではビツト線８の上方に第２層目
のワード線６′を形成したが、両者の上下関係を
逆にするように構成してもよい。
ト線８と同様にシリサイド、ポリサイド、リフラ
クトリメタル、アルミニウムなどが用いられてい
る。また、第１層目のワード線６によつてメモリ
セルトランジスタのゲート電極自体を形成しなく
てもよく、メモリセルトランジスタのゲート電極
と第１層目のワード線とを別々に形成して両者を
コンタクトホール部で接続するようにしてもよ
く、要は両者が電気的に接続されればよい。ま
た、上記実施例ではビツト線８の上方に第２層目
のワード線６′を形成したが、両者の上下関係を
逆にするように構成してもよい。
即ち、上記ダイナミツク型メモリにおいては、
フオールデツドビツト線構成を実現すべくメモリ
セル１個分のピツチに２本のワード線を配線する
ものであり、この２本を同一層で配線するのでは
なく、製造プロセス上異なる２つ以上の層で立体
的に積層して配線している。そして、下側の層の
ワード線は、メモリセルのゲート電極を形成する
か、またはこのゲート電極に接続し、上側の層は
単なる配線として利用している。そして、適当数
（たとえば８個）のメモリセル毎に上下のワード
線を入れ替えることにより、一方のワード線に接
続されるメモリセル群と他方のワード線に接続さ
れるメモリセル群とを作り、それぞれのメモリセ
ル群から対をなすビツト線を選び出し、これをセ
ンスアンプに接続することによつてフオールデツ
ドビツト線構成を実現している。上記実施例で
は、メモリセルとして小面積で大きな容量を持つ
高集積化に適した縦形キヤパシタセルを用いた場
合を示したが、溝堀り型キヤパシタセルを用いた
場合にも本実施例に準じてフオールデツドビツト
線構成を実現可能である。
フオールデツドビツト線構成を実現すべくメモリ
セル１個分のピツチに２本のワード線を配線する
ものであり、この２本を同一層で配線するのでは
なく、製造プロセス上異なる２つ以上の層で立体
的に積層して配線している。そして、下側の層の
ワード線は、メモリセルのゲート電極を形成する
か、またはこのゲート電極に接続し、上側の層は
単なる配線として利用している。そして、適当数
（たとえば８個）のメモリセル毎に上下のワード
線を入れ替えることにより、一方のワード線に接
続されるメモリセル群と他方のワード線に接続さ
れるメモリセル群とを作り、それぞれのメモリセ
ル群から対をなすビツト線を選び出し、これをセ
ンスアンプに接続することによつてフオールデツ
ドビツト線構成を実現している。上記実施例で
は、メモリセルとして小面積で大きな容量を持つ
高集積化に適した縦形キヤパシタセルを用いた場
合を示したが、溝堀り型キヤパシタセルを用いた
場合にも本実施例に準じてフオールデツドビツト
線構成を実現可能である。
なお、第４図は、第６図に示したような従来型
メモリセルと本実施例の縦型キヤパシタセルとの
各サイズを比較するために、ある一定のコンデン
サ容量を実現するためのメモリセルサイズをパタ
ーン設計最小法を変数として示したものである。
この図からも分る通り、縦型キヤパシタセルは特
に最小寸法が1μmより小さい領域で従来型メモリ
セルに比べて大幅に小型化でき、高密度化に適し
ている。
メモリセルと本実施例の縦型キヤパシタセルとの
各サイズを比較するために、ある一定のコンデン
サ容量を実現するためのメモリセルサイズをパタ
ーン設計最小法を変数として示したものである。
この図からも分る通り、縦型キヤパシタセルは特
に最小寸法が1μmより小さい領域で従来型メモリ
セルに比べて大幅に小型化でき、高密度化に適し
ている。
上述したように本発明のダイナミツク型半導体
メモリは、高密度化には好適だがフオールデツド
ビツト線構成に不向きな形状を持つと考えられて
いた縦型キヤパシタあるいは溝堀り型キヤパシタ
セルを行列配置し、リソグラフイ技術に負担をか
けずに無理なくフオールデツドビツト線構成を実
現できる。したがつて回路技術的にもプロセス技
術的にも無理のない技術によつて、高密度ダイナ
ミツクRAMを早期にしかもより少ない費用で開
発でき、またその生産コストも低く抑えることが
できる。
メモリは、高密度化には好適だがフオールデツド
ビツト線構成に不向きな形状を持つと考えられて
いた縦型キヤパシタあるいは溝堀り型キヤパシタ
セルを行列配置し、リソグラフイ技術に負担をか
けずに無理なくフオールデツドビツト線構成を実
現できる。したがつて回路技術的にもプロセス技
術的にも無理のない技術によつて、高密度ダイナ
ミツクRAMを早期にしかもより少ない費用で開
発でき、またその生産コストも低く抑えることが
できる。
第１図ａは本発明の一実施例に係るダイナミツ
クRAMのメモリセルアレイの一部の平面形状を
示す図、第１図ｂは同図ａのＸ−X′線に沿う断
面図、第２図および第３図はそれぞれ第１図ａの
メモリにおけるメモリセルアレイとセンスアンプ
との回路接続の相異なる例を示す回路図、第４図
は縦型キヤパシタメモリセルと従来型メモリセル
のメモリセルサイズの比較図、第５図ａは従来の
ダイナミツクRAMのメモリセルアレイの一部の
平面形状を示す図、第５図ｂは同図ａのＸ−
X′線に沿う断面図、第６図ａは同じく従来のダ
イナミツクRAMのメモリセルアレイの一部の平
面形状を示す図、第６図ｂは同図ａのＸ−X′線
に沿う断面図である。 １…ｐ型半導体基板、２…溝、３，１０…素子
分離領域、４…ｎ型半導体領域、５…絶縁膜、
６，６′（WL1〜WL6）…ワード線、７…コンデ
ンサ電極、８（BL1〜BL4）…ビツト線、９…コ
ンタクトホール部、MB1〜MB2…メモリセルブ
ロツク。
クRAMのメモリセルアレイの一部の平面形状を
示す図、第１図ｂは同図ａのＸ−X′線に沿う断
面図、第２図および第３図はそれぞれ第１図ａの
メモリにおけるメモリセルアレイとセンスアンプ
との回路接続の相異なる例を示す回路図、第４図
は縦型キヤパシタメモリセルと従来型メモリセル
のメモリセルサイズの比較図、第５図ａは従来の
ダイナミツクRAMのメモリセルアレイの一部の
平面形状を示す図、第５図ｂは同図ａのＸ−
X′線に沿う断面図、第６図ａは同じく従来のダ
イナミツクRAMのメモリセルアレイの一部の平
面形状を示す図、第６図ｂは同図ａのＸ−X′線
に沿う断面図である。 １…ｐ型半導体基板、２…溝、３，１０…素子
分離領域、４…ｎ型半導体領域、５…絶縁膜、
６，６′（WL1〜WL6）…ワード線、７…コンデ
ンサ電極、８（BL1〜BL4）…ビツト線、９…コ
ンタクトホール部、MB1〜MB2…メモリセルブ
ロツク。
Claims (1)
- 【特許請求の範囲】 １ １個のトランジスタと１個のコンデンサとに
よつて形成されるメモリセルを複数個行列配置し
てなるダイナミツク型半導体メモリにおいて、メ
モリセル１個分のピツチで各２本のワード線を製
造プロセス上異なる２つ以上の層に配線し、メモ
リセルの適当数毎に上記２本のワード線の上下関
係を入れ替えることによつて、一方のワード線を
メモリセルのトランジスタに接続し他方のワード
線は単なる配線となる第１のメモリセルブロツク
と、他方のワード線をメモリセルのトランジスタ
に接続し一方のワード線は単なる配線となる第２
のメモリセルブロツクとを設け、上記第１のメモ
リセルブロツク内のメモリセルに接続されるビツ
ト線と第２のメモリセルブロツク内のメモリセル
に接続されるビツト線とを１つのセンスアツプに
接続することにより折り返し型ビツト線構成を形
成してなることを特徴とするダイナミツク型半導
体メモリ。 ２ 前記トランジスタは絶縁ゲート型電界効果ト
ランジスタであり、前記２本のワード線のうち一
方は上記トランジスタのゲート電極を形成し、他
方は金属層であることを特徴とする前記特許請求
の範囲第１項記載のダイナミツク型半導体メモ
リ。 ３ 前記メモリセルは縦型キヤパシタセルである
ことを特徴とする前記特許請求の範囲第１項記載
のダイナミツク型半導体メモリ。 ４ 前記メモリセルは溝堀り型キヤパシタセルで
あることを特徴とする前記特許請求の範囲第１項
記載のダイナミツク型半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066757A JPS61227292A (ja) | 1985-03-30 | 1985-03-30 | ダイナミツク型半導体メモリ |
| US06/844,626 US4733374A (en) | 1985-03-30 | 1986-03-27 | Dynamic semiconductor memory device |
| KR1019860002358A KR900001226B1 (ko) | 1985-03-30 | 1986-03-28 | 다이내믹형 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066757A JPS61227292A (ja) | 1985-03-30 | 1985-03-30 | ダイナミツク型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61227292A JPS61227292A (ja) | 1986-10-09 |
| JPH0522996B2 true JPH0522996B2 (ja) | 1993-03-31 |
Family
ID=13325072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066757A Granted JPS61227292A (ja) | 1985-03-30 | 1985-03-30 | ダイナミツク型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227292A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775116B2 (ja) * | 1988-12-20 | 1995-08-09 | 三菱電機株式会社 | 半導体記憶装置 |
| JP5617219B2 (ja) | 2009-10-29 | 2014-11-05 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
-
1985
- 1985-03-30 JP JP60066757A patent/JPS61227292A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61227292A (ja) | 1986-10-09 |
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