KR20090099337A - 단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 교대로 배열되는 메모리 채널 영역 및 메모리 소오스/드레인 영역을 포함하는 반도체 기판, 그리고 메모리 채널 영역의 상부에 배치되는 워드라인들을 구비한다. 이때, 메모리 소오스/드레인 영역은 메모리 채널 영역보다 높은 순불순물 농도를 가질 수 있다.

Description

단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조 방법{Semiconductor Device Capable Of Suppressing Short Channel Effect And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
통상적인 모오스 전계 효과 트랜지스터(MOSFET)는 반도체기판 상에 형성된 게이트 전극 및 상기 게이트 전극 양 옆의 반도체기판에 형성되는 소오스/드레인 영역들을 구비한다. 이때, 상기 소오스/드레인 영역들은 상기 반도체기판과 다른 도전형의 불순물들로 도핑되어, 상기 MOSFET의 소오스/드레인 전극으로 사용된다.
도 1은 통상적인 모오스 전계 효과 트랜지스터에 기초한 낸드 플래시 메모리를 도시하는 단면도이다.
도 1을 참조하면, 한 쌍의 선택 라인들(GSL/SSL) 및 이들 사이에 개재되는 복수개의 워드라인들(WL)이 기판(100) 상에 형성된다. 상기 워드라인들(WL)과 상기 기판(100) 사이에는 터널 절연막(111), 전하저장막(112) 및 블록킹 절연막(113)을 포함하는 정보저장막(110)이 개재된다.
상기 워드라인(WL)은 메모리 셀 트랜지스터의 게이트 전극으로 사용되고, 상기 선택 라인들(GSL/SSL)은 선택 트랜지스터의 게이트 전극으로 사용된다. 상기 워드라인들(WL) 및 상기 선택 라인들(GSL/SSL) 사이에는 상기 반도체기판(100)과 다른 도전형을 갖는 저농도 불순물 영역들(50)이 형성되어, 상기 메모리 셀 트랜지스터들 및 상기 선택 트랜지스터들을 직렬로 연결한다. 한 쌍의 선택 트랜지스터들과 이들 사이에 개재된 메모리 셀 트랜지스터들은 낸드 플래시 메모리의 단위 메모리 스트링을 구성한다. 상기 단위 메모리 스트링의 양측에는 상기 저농도 불순물 영역(50)보다 높은 불순물 농도를 갖는 고농도 불순물 영역들(55)이 배치된다. 상기 고농도 불순물 영역들(55)에는 공통 소오스 라인(CSL) 및 비트 라인 플러그(CT_ BL)가 각각 연결되고, 상기 비트라인 플러그(CT_ BL)는 상기 워드라인(WL)을 가로지르는 비트라인(BL)에 접속된다.
낸드 플래시 메모리의 경우, 선택되지 않은 메모리 스트링에 포함된 메모리 셀의 의도되지 않은 프로그램을 방지하기 위하여, 선택되지 않은 메모리 스트링의 선택 트랜지스터들은 프로그램 동작 동안 오프 상태를 유지하는 것이 필요하다. 이 경우, 선택되지 않은 메모리 스트링의 채널들은 전기적으로 플로팅(floating)되기 때문에, 상기 워드라인들(WL)에 인가되는 프로그램 전압 및 패스 전압에 의해 증가된 전위를 갖게 되어, 선택되지 않은 메모리 셀의 의도되지 않은 프로그램은 예방된다. 셀프-부스팅으로 불리는 이러한 프로그램 방지 기술은 선택되지 않은 메모리 스트링의 채널을 플로팅시킴으로써 가능하기 때문에, 선택 트랜지스터는 우수한 누설 전류 차단 특성을 갖는 것이 요구된다.
하지만, 메모리 장치의 집적도 증가를 위해, 상기 선택 트랜지스터는 더 짧은 채널 길이를 갖도록 형성되는 것이 요구되고 있다. 이에 따라, 펀치-쓰루 및 누설 전류와 같은 단채널 효과가 상기 선택 트랜지스터에서 증대되고 있다. 이러한 단채널 효과는 상술한 셀프-부스팅의 효율을 저하시키기 때문에, 상기 낸드 플래시 메모리가 고집적화될수록, 프로그램 교란(program disturbance)에 따른 프로그램 불량이 증가될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 개선된 누설 전류 특성을 갖는 반도체 장치가 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 개선된 누설 전류 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 개선된 누설 전류 특성을 갖는 선택 트랜지스터들을 구비하는 낸드 플래시 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 개선된 누설 전류 특성을 갖는 선택 트랜지스터들을 구비하는 낸드 플래시 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀프-부스팅의 효율 저하를 방지하면서 증가된 집적도를 갖는 낸드 플래시 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀프-부스팅의 효율 저하를 방지 하면서 증가된 집적도를 갖는 낸드 플래시 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 메모리 셀 어레이를 구성하는 선택 트랜지스터들 및 주변 회로를 구성하는 트랜지스터들의 누설 전류 특성들을 동시에 개선할 수 있는 낸드 플래시 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 메모리 셀 어레이를 구성하는 선택 트랜지스터들 및 주변 회로를 구성하는 트랜지스터들의 누설 전류 특성들을 동시에 개선할 수 있는 낸드 플래시 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 일 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 교대로 배열되는 메모리 채널 영역 및 메모리 소오스/드레인 영역을 포함하는 반도체 기판, 그리고 상기 메모리 채널 영역의 상부에 배치되는 워드라인들을 구비한다. 이때, 상기 메모리 소오스/드레인 영역은 상기 메모리 채널 영역보다 높은 순불순물 농도를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 소오스/드레인 영역 및 상기 메모리 채널 영역은 동일한 도전형을 가질 수 있다. 이 경우, 상기 메모리 소오스/드레인 영역은 상기 메모리 채널 영역보다 높은 문턱 전압을 가질 수 있다. 이때, 상기 메모리 소오스/드레인 영역은, 메모리 셀 트랜지스터의 소오스/드레인 전극으로 사용되도록, 이에 인접하는 워드라인으로부터의 기생 전계에 의해 반전될 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 채널 영역의 순불순물 농도는 상기 워드라인의 중앙부 아래에서보다 상기 워드라인의 측벽 아래에서 더 높을 수 있다.
본 발명의 일 실시예에 따르면, 상기 워드라인들은 워드라인 구조체를 구성하고, 상기 워드라인 구조체의 주변에는 적어도 하나의 선택 라인을 포함하는 선택 라인 구조체가 더 배치될 수 있다. 이때, 상기 선택 라인과 이에 가장 인접하는 워드라인 사이의 반도체기판에는 상기 메모리 채널 영역과 다른 도전형을 갖는 불순물 영역이 더 형성될 수 있다. 또한, 상기 선택 라인에 인접하는 적어도 하나의 워드라인은 데이터를 저장하는데 사용되지 않는 더미 셀을 구성하는 더미 라인으로 사용될 수 있다. 이에 더하여, 상기 선택 라인 구조체는 상기 워드라인 구조체의 양측에 각각 배치되는 제 1 선택 라인 및 제 2 선택 라인을 구비하되, 상기 워드라인 구조체는 상기 제 1 선택 라인에 인접하게 배치되는 n개의 제 1 더미 라인 및 상기 제 2 선택 라인에 인접하게 배치되는 n+1개의 제 2 더미 라인들을 구비할 수 있다. 상기 제 1 더미 라인들 사이의 영역들 중의 적어도 하나 또는 상기 제 2 더미 라인들 사이의 영역들 중의 적어도 하나의 아래의 반도체기판에는, 상기 메모리 채널 영역과 다른 도전형을 갖는 적어도 하나의 불순물 영역이 더 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 선택 라인 구조체는 서로 직렬로 연결되는 적어도 두개의 선택 라인들을 포함하되, 상기 직렬로 연결된 적어도 두개의 선택 라인들 사이의 반도체기판에는, 상기 메모리 채널 영역과 같은 도전형이면서 상기 메모리 채널 영역보다 높은 불순물 농도를 갖는 선택 소오스/드레인 영역이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 워드라인과 상기 메모리 채널 영역 사이에는 정보저장체가 더 배치될 수 있다. 상기 정보저장체는 차례로 적층된 터널절연막, 전하저장층 및 블록킹 절연막을 구비하는 전하트랩형 구조 또는 차례로 적층된 게이트 절연막, 부유 게이트 전극 및 게이트 층간절연막을 구비하는 부유 게이트형 구조일 수 있다.
상기 일 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 반도체기판의 활성영역 상부를 가로지르는 복수개의 워드라인들을 포함할 수 있다. 이때, 상기 워드라인들 사이의 활성영역은 상기 워드라인 아래의 활성영역보다 높은 문턱 전압을 갖는다.
본 발명의 일 실시예에 따르면, 상기 워드라인들은 워드라인 구조체를 구성하고, 상기 워드라인 구조체의 주변에는 적어도 하나의 선택 라인을 포함하는 선택 라인 구조체가 더 배치되고, 상기 선택 라인에 인접하는 적어도 하나의 워드라인은 더미 셀을 구성하는 더미 라인으로 사용될 수 있다. 이때, 상기 선택 라인과 상기 더미 라인 사이의 반도체기판에는 상기 워드라인 아래의 반도체기판과 다른 도전형을 갖는 불순물 영역이 더 배치될 수 있다.
본 발명의 일 실시예에 따르면, 적어도 하나의 상기 선택 라인의 적어도 일 측의 활성영역은 상기 워드라인 아래의 활성영역보다 높은 문턱 전압을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 선택 라인 구조체는 상기 워드라인 구조체의 양측에 각각 배치되는 제 1 선택 라인 및 제 2 선택 라인을 구비할 수 있 다. 이때, 상기 워드라인 구조체는 상기 제 1 선택 라인에 인접하게 배치되는 n개의 제 1 더미 라인 및 상기 제 2 선택 라인에 인접하게 배치되는 n+1개의 제 2 더미 라인들을 구비할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 인접하는 적어도 두개의 선택 라인들을 포함하되, 상기 선택 라인들 사이의 활성영역은 상기 선택라인 아래의 활성영역과 같은 도전형이면서 상기 선택라인 아래의 활성영역보다 높은 불순물 농도를 가질 수 있다.
본 발명의 일 실시예에 따르는 반도체 장치의 제조 방법은 제 1 도전형의 반도체기판 상에 정보저장체를 구비하는 게이트 패턴들을 형성한 후, 적어도 두개의 상기 게이트 패턴들 사이에 제 1 도전형의 불순물들을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 소오스/드레인 영역을 형성하는 단계는 상기 반도체기판의 상부면에 대해 경사진 각도로 상기 제 1 도전형의 불순물들을 이온 주입하는 단계를 포함할 수 있다. 이 경우, 상기 소오스/드레인 영역은 상기 활성영역의 중앙부보다 상기 활성영역의 가장자리에서 더 깊게 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 활성영역을 구비하는 반도체 기판; 상기 활성영역을 가로지르는 한 쌍의 선택 라인들 및 상기 선택 라인들 사이에서 상기 활성영역을 가로지르는 워드라인들을 구비하는 게이트 구조체; 상기 반도체기판과 다른 도전형을 가지면서 상기 게이트 구조체로부터 이격되어 그 양쪽에 각각 배치되는 한 쌍의 소오스 영역 및 드레인 영역; 및 상기 반도체기판과 다른 도전형을 가지면서 상기 한 쌍의 소오스 및 드레인 영역들 사이에 배치되는 적어도 하나의 불순물 영역을 구비할 수 있다. 이때, 상기 게이트 구조체와 상기 소오스 영역 사이의 활성영역 및 상기 드레인 영역 사이의 활성영역 중의 적어도 하나는 상기 반도체기판과 같은 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 활성영역은 상기 워드라인들 사이에 배치되는 메모리 소오스/드레인 영역들을 포함할 수 있다. 이때, 상기 메모리 소오스/드레인 영역은 상기 반도체기판과 다른 도전형을 가질 수 있다. 또는 상기 메모리 소오스/드레인 영역은, 전계 효과 소오스/드레인 전극을 구성하도록, 상기 반도체기판과 같은 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 활성영역은 상기 선택 라인들의 적어도 하나의 주변에 배치되는 적어도 하나의 선택 소오스/드레인 영역을 포함할 수 있다. 이때, 상기 선택 소오스/드레인 영역은 상기 반도체기판과 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 활성영역은 상기 워드라인들 사이에 배치되는 메모리 소오스/드레인 영역들 및 상기 선택 라인들의 적어도 하나의 주변에 배치되는 적어도 하나의 선택 소오스/드레인 영역을 포함하되, 상기 메모리 소오스/드레인 영역은 도전형 및 도핑 프로파일에서 상기 선택 소오스/드레인 영역과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 선택 라인과 상기 워드라인 사이에는 상기 선택 라인과 상기 워드라인을 직렬로 연결하는 보조 선택 라인이 더 배치될 수 있다. 이때, 상기 반도체기판과 다른 도전형을 갖는 상기 불순물 영역은 상기 보조 선택 라 인과 상기 선택 라인 사이의 활성영역에 형성되거나, 상기 보조 선택 라인과 상기 워드 라인 사이의 활성영역에 형성되거나, 상기 보조 선택 라인과 상기 워드 라인 사이의 활성영역 및 상기 보조 선택 라인과 상기 선택 라인 사이의 활성영역에 형성될 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 게이트 전극 및 상기 게이트 전극으로부터 이격되어 형성되는 주변 소오스/드레인 영역을 구비하는 적어도 하나의 주변 트랜지스터가 형성되는 주변회로 영역을 더 포함할 수 있다. 이때, 상기 주변 소오스/드레인 영역과 상기 게이트 전극 사이의 반도체기판은 상기 게이트 전극에 인가되는 전압에 의해 반전되는 전계 효과 소오스/드레인 구조일 수 있다.
일 실시예에 따르면, 상기 주변 트랜지스터는 적어도 하나의 고전압 트랜지스터 및 적어도 하나의 저전압 트랜지스터를 포함하고, 상기 주변 소오스/드레인 영역은 주변 고농도 불순물 영역 및 상기 주변 고농도 불순물 영역을 둘러싸는 주변 저농도 불순물 영역을 포함할 수 있다. 이때, 상기 고전압 트랜지스터의 주변 고농도 불순물 영역과 해당 게이트 전극 사이의 간격은 상기 저전압 트랜지스터의 주변 고농도 불순물 영역과 해당 게이트 전극 사이의 간격보다 클 수 있다.
본 발명의 일 실시예에 따르는 반도체 장치의 제조 방법은 활성영역을 가로지르는 게이트 라인들을 포함하는 게이트 구조체를 형성하고, 상기 게이트 라인들의 측벽에 스페이서 패턴들을 형성한 후, 상기 활성영역에, 상기 활성영역과 다른 도전형을 갖는 소오스/드레인 영역을 형성하는 단계를 포함할 수 있다. 이때, 상기 소오스/드레인 영역은 상기 게이트 라인들 및 상기 스페이서 패턴을 이온 마스크로 사용하는 이온 주입 공정을 통해 형성됨으로써, 상기 게이트 라인으로부터 이격되어 형성될 수 있다.
일 실시예에 따르면, 상기 게이트 구조체를 형성하는 단계는 메모리 스트링을 구성하는 선택 트랜지스터의 선택 라인들 및 주변회로를 구성하는 주변 트랜지스터의 게이트 라인을 형성하는 단계를 포함할 수 있다. 이 경우, 상기 소오스/드레인 영역을 형성하는 단계는, 상기 선택 트랜지스터의 선택 라인 주변의 활성영역 및 상기 주변 트랜지스터의 게이트 라인 주변의 활성영역에, 상기 소오스/드레인 영역을 동시에 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 주변 트랜지스터의 게이트 라인 주변의 활성영역에 형성되는 상기 소오스/드레인 영역은 상기 스페이서 패턴을 형성한 이후 형성됨으로써, 상기 주변 트랜지스터의 게이트 라인과 이에 인접하는 상기 소오스/드레인 사이의 활성영역은 상기 주변 트랜지스터의 게이트 라인 아래의 활성영역과 동일한 도전형을 가질 수 있다.
본 발명에 따른 반도체 장치의 트랜지스터들의 적어도 하나는 채널 보다 높은 문턱 전압을 갖는 전계 효과 소오스/드레인 영역을 구비할 수 있다. 이에 따라, 본 발명에 따른 반도체 장치는 개선된 누설 전류 특성 및 개선된 단채널 효과 특성을 가질 수 있다.
본 발명에 따른 낸드 플래시 메모리 장치의 선택 트랜지스터들의 적어도 하나는 채널 보다 높은 문턱 전압을 갖는 전계 효과 소오스/드레인 영역을 구비할 수 있다. 이에 따라, 본 발명에 따른 낸드 플래시 메모리 장치는 개선된 프로그램 특성을 가질 수 있다.
본 발명에 따른 낸드 플래시 메모리 장치의 선택 트랜지스터들의 적어도 하나의 소오스/드레인 영역들은 전계 효과 소오스/드레인 구조 및 통상적인 모오스 트랜지스터의 소오스/드레인 구조를 각각 구비할 수 있다. 이에 따라, 본 발명에 따른 낸드 플래시 메모리 장치는 개선된 단채널 효과 특성 및 개선된 셀 전류 특성을 가질 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
아래에서는 반도체기판 또는 트랜지스터의 채널 영역이 p형의 도전형을 갖는 실시예들이 설명될 것이고, 간결함을 위해, n형의 도전형을 갖는 실시예들에 대한 설명은 생략된다. 하지만, 이 분야에 종사하는 통상의 지식의 가진 자가, 후술할 본 발명의 실시예들을, 설명이 생략되는 PMOSFET의 실시예들에 용이하게 적용할 수 있음은 자명하다. 이런 점에서, 본 발명이 PMOSFET의 실시예에 한정되는 것으로 해석되어서는 안될 것이다.
도 2는 본 발명에 따른 낸드 플래시 메모리 장치의 셀 어레이를 도시하는 회로도이다.
도 2를 참조하면, 반도체기판(110)의 활성영역 상에는 접지 선택 라인(GSL), 스트링 선택 라인(SSL) 및 복수개의 워드라인들(WL0~WLn)이 배치된다. 상기 워드라인들(WL0~WLn)은 상기 접지 및 스트링 선택 라인들(GSL 및 SSL) 사이에 배치되고, 상기 워드라인들(WL0~WLn)의 상부에는 이들을 가로지르는 비트라인들(BL0~BLm)이 배치된다. 상기 비트라인(BL0~BLm)은 상기 스트링 선택 라인(SSL) 일 측의 활성영역에 연결되고, 상기 접지 선택 라인(GSL)의 일 측의 활성영역에는 상기 워드라인(WL0~WLn)에 평행한 공통 소오스 라인(CSL)이 배치된다.
도 3은 본 발명에 따른 낸드 플래시 메모리 장치의 구성을 개략적으로 설명하기 위한 블록도이다.
도 3을 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치(999)는 메모리 셀 어레이(990), 디코더(981), 동작 전압 생성 회로(982), 페이지 버퍼(983), 비트라인 선택 회로(984), 데이터 버퍼(985) 및 제어 유닛(980)을 구비한다.
상기 메모리 셀 어레이(990)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록은 복수의 페이지(예를 들면, 32 pages 또는 64 pages)로 구성되고, 각각의 페이지는 하나의 워드 라인을 공유하는 복수의 메모리 셀들(예를 들면, 512Byte, 2K Byte)로 구성된다. 낸드 플래시 메모리의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다.
상기 디코더(981)는 워드 라인들(WL0~WLn)을 통해 메모리 셀 어레이(990)에 연결되며, 상기 제어 유닛(980)에 의해 제어된다. 상기 디코더(981)는 메모리 컨트롤러(도시되지 않음)로부터 어드레스(ADDR)를 입력 받고, 소정의 워드 라인을 선택하거나, 소정의 비트 라인을 선택하도록 선택 신호(Yi)를 발생한다.
상기 페이지 버퍼(983)는 비트 라인(BL0~BLm)을 통해 상기 메모리 셀 어레이(990)에 연결되며, 상기 데이터 버퍼(985)로부터 로드(load)된 데이터를 저장한다. 상기 페이지 버퍼(983)에는 한 페이지 분량의 데이터가 로드되며, 로드된 데이 터는 프로그램 동작 시에 선택된 페이지(예를 들면, page1)에 동시에 프로그램 된다. 한편, 상기 페이지 버퍼(983)는 읽기 동작 시에 선택된 페이지(예를 들면, page1)로부터 데이터를 읽고, 읽은 데이터를 임시로 저장한다. 상기 페이지 버퍼(983)에 저장된 데이터는 읽기 인에이블 신호(nRE, 도시되지 않음)에 응답하여 메모리 컨트롤러(도시되지 않음)로 전송된다.
상기 비트 라인 선택회로(984)는 선택 신호(Yi)에 응답하여 비트 라인을 선택하기 위한 회로이다. 상기 데이터 버퍼(985)는 메모리 컨트롤러(도시되지 않음)와 낸드 플래시 메모리(999) 사이의 데이터 전송에 사용되는 입출력용 버퍼이다. 상기 제어 유닛(980)은 메모리 컨트롤러(도시되지 않음)로부터 제어 신호(CTRL)를 입력 받고, 낸드 플래시 메모리(999)의 내부 동작을 제어하기 위한 회로이다. 상기 동작 전압 생성 회로(982)는 상기 제어 유닛(980)의 제어에 응답하여 상기 메모리 셀 어레이(990)의 동작을 위해 사용되는 다양한 전압들을 생성한다.
도 4는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도이다.
도 4를 참조하면, 반도체기판(100)은 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역 및 상기 주변 회로 영역은 트랜지스터와 같은 능동 소자들이 형성되는 활성영역 및 상기 활성영역을 정의하는 소자분리막이 배치된다. 보다 구체적으로, 상기 셀 어레이 영역의 활성영역에는, 직렬로 연결되어 단위 메모리 스트링을 구성하는, 메모리 셀 트랜지스터들 및 선택 트랜지스터들이 형성된다.
상기 선택 트랜지스터들의 게이트 전극들은 상기 활성영역을 가로지르는 선택 라인들(예를 들면, 스트링 선택 라인(CSL) 및 접지 선택 라인(GSL))에 연결되고, 상기 메모리 셀 트랜지스터들의 게이트 전극들은 한 쌍의 상기 선택 라인들(GSL 및 CSL) 사이에 배치되는 워드라인들(WL)에 연결된다. 상기 단위 메모리 스트링의 상기 선택 라인들(GSL 및 CSL) 및 상기 워드라인들(WL)은 단위 게이트 구조체를 구성한다.
상기 워드라인들(WL)과 상기 기판(100) 사이에는 터널 절연막(111), 전하저장막(112) 및 블록킹 절연막(113)을 포함하는 정보저장막(110)이 개재되며, 상기 정보저장막(110)은 도시된 것처럼 상기 워드라인들(WL) 사이 또는 상기 선택 라인(GSL 및 CSL)과 상기 반도체기판(100) 사이로 연장될 수 있다.
상기 단위 메모리 스트링의 양측에는, 상기 반도체기판(100)과 다른 도전형을 갖는 소오스 영역(S) 및 드레인 영역(D)이 각각 배치된다. 이때, 상기 소오스 영역(S) 및 드레인 영역(D)은 서로 실질적으로 동일한 도핑 프로파일을 가질 수 있으며, 상기 반도체기판(100)보다는 높은 불순물 농도를 갖는 것이 바람직하다. 상기 소오스 영역(S) 및 상기 드레인 영역(D)은 각각 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)의 일측에 각각 배치된다. 이때, 본 발명에 따르면, 상기 소오스 영역(S) 및 상기 드레인 영역(D)은 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)로부터 이격된다.
상기 단위 메모리 스트링들의 상기 소오스 영역들(S)은 상기 접지 선택 라인(GSL)에 평행하게 배치되는 공통 소오스 라인(CSL)에 연결되고, 상기 단위 메모 리 스트링 각각의 드레인 영역들(D)은 서로 다른 비트라인들에 연결된다. 상기 드레인 영역(D)과 상기 비트라인(BL)은 이들 사이에 배치되는 비트 라인 플러그(CT_ BL)에 의해 전기적으로 서로 연결된다.
이 실시예에 따르면, 상기 워드라인들(WL) 사이의 활성영역들, 상기 선택 라인들(GSL/SSL)의 양측의 활성영역에는, 도시된 것처럼, 상기 반도체기판(100)과 같은 도전형을 갖는 적어도 하나의 불순물 영역들이 형성될 수 있다. 예를 들면, 상기 워드라인들(WL) 사이의 활성영역들(또는 메모리 소오스/드레인 영역)에는 셀 불순물 영역들(IC)이 형성되고, 상기 선택 라인들(GSL/SSL) 양측의 활성영역에는 외부 및 내부 선택 불순물 영역들(IO 및 II)이 형성된다. 이때, 상기 외부 선택 불순물 영역(IO)은 상기 선택 라인들(GSL/SSL)과 이에 인접하는 소오스 영역(S) 또는 드레인 영역(D) 사이의 활성영역에 형성되고, 상기 내부 선택 불순물 영역(II)은 상기 선택 라인들(GSL/SSL)과 이에 인접하는 워드라인(WL) 사이의 활성영역에 형성된다.
상기 셀 및 선택 불순물 영역들(IC, IO 및 II)은 상기 반도체기판(100)(또는 웰 영역)과 같은 도전형을 갖되, 상기 반도체기판(100)(또는 웰 영역)보다 높은 불순물 농도를 가질 수 있다. 즉, 상기 셀 및 선택 불순물 영역들(IC, IO 및 II)은 상기 워드라인(WL) 아래의 셀 채널 영역(CM)(또는 메모리 채널 영역) 및 상기 선택 라인들(GSL/SSL) 아래의 선택 채널 영역(CS)과 같은 도전형이면서, 이들보다 더 높은 불순물 농도를 가질 수 있다.
이때, 본 발명에 따르면, 상기 셀 및 선택 불순물 영역들(IC, IO 및 II)은 전계 효과 소오스/드레인일 수 있다. 보다 구체적으로, 상기 셀 및 선택 불순물 영역들(IC, IO 및 II)은 인접하는 워드라인(WL) 또는 선택 라인(GSL/SSL)에 인가되는 전압에 의한 기생 전계에 의해 반전(inversion)될 경우, 해당 트랜지스터의 소오스 또는 드레인 전극으로 사용될 수 있다.
한편, 상기 셀 및 선택 불순물 영역들(IC, IO 및 II)은 상기 셀 및 선택 채널 영역들(CM, CS)보다 높은 불순물 농도를 갖기 때문에, 이들보다 높은 문턱 전압을 갖는다. 즉, 상기 셀 및 선택 불순물 영역들(IC, IO 및 II)은 상기 셀 및 선택 채널 영역들(CM, CS)보다 더 높은 전압 아래에서 반전(inversion)된다. 따라서, 전계 효과 소오스/드레인이 형성되는 트랜지스터는 실질적으로 증가된 유효 채널 길이를 갖게 되어, 고집적화에 따른 단채널 효과는 유효하게 억제될 수 있다. 이 실시예에 따르면, 상기 선택 트랜지스터들의 선택 불순물 영역(IO 및 II)은 전계 효과 소오스/드레인을 구성하기 때문에, 앞서 설명한 단채널 효과에 따른 누설 전류의 증가 및 이에 따른 프로그램 교란의 문제는 완화될 수 있다.
도 5는 본 발명의 일 변형된 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도이다. 상기 내부 선택 불순물 영역(II)의 도전형의 차이를 제외하면, 이 실시예는 도 4를 참조하여 설명된 실시예와 유사하다. 따라서, 간결함을 위해, 중복되는 구성들에 대한 설명은 생략한다.
도 5를 참조하면, 이 실시예에 따르면, 상기 선택 라인들(GSL/SSL)과 이에 인접하는 워드라인(WL) 사이의 활성영역에 형성되는 적어도 하나의 내부 선택 불순물 영역(II)은 상기 반도체기판(100)(또는 웰 영역)과 다른 도전형을 가지면서, 상기 반도체기판(100)(또는 웰 영역)보다 높은 순불순물 농도를 가질 수 있다. (이때, 상기 '순불순물 농도'는 P형농도-N형농도의 절대값으로 정의될 수 있다.) 결과적으로, 상기 내부 선택 불순물 영역(II)은 기판과 pn 접합을 구성하는 통상적인 모오스 트랜지스터의 소오스/드레인 구조일 수 있고, 상기 외부 선택 불순물 영역(IO)은 상술한 전계 효과 소오스/드레인 구조일 수 있다. 상기 내부 선택 불순물 영역(II)은 선택 트랜지스터의 채널 영역과 이에 가장 인접하는 메모리 셀의 부스팅된 전압의 점진적인 변화를 가능하게 만듦으로써, 프로그램 교란 특성을 개선하는데 기여한다.
도 6 및 도 7은 본 발명의 다른 변형된 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도들이다.
도 6 및 도 7을 참조하면, 이 실시예에 따르면, 상기 게이트 구조체는 상기 선택 라인들(GSL 및 SSL) 중의 적어도 하나와 이에 인접하는 워드라인(WL) 사이에는 적어도 하나의 더미 워드 라인(dWL)이 배치될 수 있다. 상기 더미 워드 라인(dWL)은 정보를 저장하는 메모리 셀 트랜지스터를 구성하지 않는다는 점에서, 상기 워드라인(WL)과 구별된다. 하지만, 그 구조에 있어서, 상기 더미 워드라인(dWL)과 상기 워드라인(WL)은 실질적으로 동일할 수 있다. 그 결과, 상기 선택 라인 들(GSL 및 SSL) 사이에는 (8*n+2)개의 게이트 라인들이 배치될 수 있다(n은 자연수).
도 6에 도시된 것처럼, 상기 더미 워드라인(dWL) 양 옆의 활성영역에는 상기 워드라인들(WL) 사이의 활성영역에 형성되는 셀 불순물 영역(IC)과 실질적으로 동일한 도핑 프로파일을 갖는 불순물 영역이 형성될 수 있다. 즉, 상기 더미 워드라인(dWL) 양 옆의 활성영역에 형성되는 불순물 영역은 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 같은 도전형을 갖되, 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)보다 높은 불순물 농도를 가질 수 있다. 결과적으로, 이 불순물 영역은 상술한 전계 효과 소오스/드레인 구조일 수 있다. 추가된 더미 워드라인을 제외하면, 이 실시예는 도 4를 참조하여 설명된 실시예와 유사하다. 간결함을 위해, 중복되는 구성들에 대한 설명은 생략한다.
도 7에 도시된 것처럼, 상기 더미 워드라인들(dWL)과 상기 선택 라인들(GSL 및 SSL) 사이의 활성영역에는, 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 다른 도전형을 가지면서, 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)보다 높은 순불순물 농도를 갖는 불순물 영역이 형성될 수 있다. 결과적으로, 상기 더미 워드라인들(dWL)과 상기 선택 라인들(GSL 및 SSL) 사이의 활성영역에 형성되는 불순물 영역은, 기판과 pn 접합을 구성하는, 통상적인 모오스 트랜지스터의 소오스/드레인 구조일 수 있다. 이때, 상기 선택 라인(GSL 및 SSL)과 상기 소오스 드레인 영역들(S 및 D) 사이의 활성영역에 형성되는 상기 외부 선택 불순물 영역(IO)은 상술한 전계 효과 소오스/드레인 구조일 수 있다. 추가된 더미 워드라인을 제외하면, 이 실시예는 도 5를 참조하여 설명된 실시예와 유사하다. 간결함을 위해, 중복되는 구성들에 대한 설명은 생략한다.
도 8 및 도 9는 본 발명의 또다른 변형된 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도들이다.
도 8 및 도 9를 참조하면, 상기 선택 라인들(GSL 또는 SSL) 중의 적어도 하나와 이에 인접하는 워드라인(WL) 사이에는 적어도 하나의 더미 선택 라인(dGSL 또는 dSSL)이 배치될 수 있다. 예를 들면, 도 8에 도시된 것처럼, 상기 스트링 선택 라인(SSL)의 일 측에는, 상기 스트링 선택 라인(SSL)과 상기 워드라인(WL)을 직렬로 연결시키는 더미 스트링 선택 라인(dSSL)이 배치될 수 있고, 도 9에 도시된 것처럼, 상기 접지 선택 라인(GSL)의 일 측에는, 상기 접지 선택 라인(GSL)과 상기 워드라인(WL)을 직렬로 연결시키는 더미 접지 선택 라인(dGSL)이 배치될 수 있다.
이에 더하여, 도 6을 참조하여 설명된 것처럼, 상기 워드 라인들(WL)로 구성되는 워드라인 구조체의 양 옆에는 적어도 한 쌍의 더미 워드 라인들(dWL)이 더 배치될 수 있다. 결과적으로, 상기 더미 선택 라인(dGSL 또는 dSSL)은 상기 더미 워드라인들(dWL)과 이에 인접하는 상기 선택 라인(GSL 또는 SSL) 사이에 배치될 수 있다.
한편, 상기 더미 선택 라인(dSSL 또는 dGSL) 양 옆의 활성영역에는 상기 워 드라인들(WL) 사이의 활성영역에 형성되는 셀 불순물 영역(IC)과 실질적으로 동일한 도핑 프로파일을 갖는 불순물 영역이 형성될 수 있다. 즉, 상기 더미 선택 라인(dGSL 또는 dSSL) 양 옆의 활성영역에 형성되는 불순물 영역은 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 같은 도전형을 갖되, 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)보다 높은 불순물 농도를 가질 수 있다. 결과적으로, 이 불순물 영역은 상술한 전계 효과 소오스/드레인 구조일 수 있다. 추가된 더미 선택 라인을 제외하면, 이 실시예는 도 6를 참조하여 설명된 실시예와 유사하다. 간결함을 위해, 중복되는 구성들에 대한 설명은 생략한다.
상술한 것처럼, 상기 스트링 선택 라인(SSL) 또는 상기 접지 선택 라인(GSL)은 이에 인접하는 상기 더미 스트링 선택 라인(dSSL) 또는 상기 더미 접지 선택 라인(dGSL)과 직렬로 연결됨으로써, 이들로 구성되는 선택 트랜지스터는 실질적으로 증가된 유효 채널 길이를 갖게 된다. 따라서, 펀치-쓰루와 같은 단채널 효과는 상술한 구조에서 개선될 수 있다. 이에 더하여, 상기 더미 선택 라인(dSSL 또는 dGSL) 양 옆의 활성영역에 형성되는 불순물 영역이 전계 효과 소오스/드레인 구조이기 때문에, 이러한 단채널 효과는 더욱 개선될 수 있다.
한편, 본 발명의 일 실시예에 따르면, 상기 게이트 패턴 구조체는 홀수개의 라인들을 포함할 수 있다. 보다 구체적으로, 이중 패터닝 기술을 사용하여 상기 게이트 패턴 구조체를 형성하는 경우, 형성되는 라인들의 수는 홀수일 수 있다. 이 경우, 도시된 것처럼, 상기 더미 선택 라인(dGSL 또는 dSSL)은 상기 선택 라인 들(GSL 또는 SSL) 중의 하나의 일 측에 선택적으로 형성될 수 있다. 이러한 차이를 제외하면, 이 실시예는 도 6를 참조하여 설명된 실시예와 유사하다. 간결함을 위해, 중복되는 구성들에 대한 설명은 생략한다.
도 10 및 도 11은 본 발명의 또다른 변형된 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도들이다. 보다 구체적으로, 도 10 및 도 11은 각각 도 8 및 도 9를 참조하여 설명된 실시예의 변형예들이다. 간결함을 위해, 중복되는 구성들에 대한 설명은 생략한다.
도 10 및 도 11을 참조하면, 이 실시예에 따르면, 상기 더미 선택 라인(dGSL 또는 dSSL)과 이에 인접하는 상기 더미 워드 라인(dWL) 사이의 활성영역에는, 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 다른 도전형을 가지면서, 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)보다 높은 순불순물 농도를 갖는 불순물 영역이 형성될 수 있다. 결과적으로, 상기 더미 선택 라인(dGSL 또는 dSSL)과 상기 더미 워드 라인(dWL) 사이의 활성영역에 형성되는 불순물 영역은 (기판과 pn 접합을 구성하는) 통상적인 모오스 트랜지스터의 소오스/드레인 구조일 수 있고, 상기 더미 선택 라인(dGSL 또는 dSSL)과 상기 선택 라인(GSL 또는 SSL) 사이의 활성영역에 형성되는 불순물 영역은 상술한 전계 효과 소오스/드레인 구조일 수 있다.
마찬가지로, 상기 스트링 선택 라인(SSL) 또는 상기 접지 선택 라인(GSL)은 이에 인접하는 상기 더미 스트링 선택 라인(dSSL) 또는 상기 더미 접지 선택 라인(dGSL)과 직렬로 연결됨으로써, 이들로 구성되는 선택 트랜지스터는 실질적으로 증가된 유효 채널 길이를 갖게 된다. 따라서, 펀치-쓰루와 같은 단채널 효과는 상술한 구조에서 개선될 수 있다. 이에 더하여, 상기 더미 선택 라인(dSSL 또는 dGSL)과 상기 선택 라인(GSL 또는 SSL) 사이에 형성되는 불순물 영역은 전계 효과 소오스/드레인 구조이기 때문에, 이러한 단채널 효과는 더욱 개선될 수 있다.
한편, 본 출원인이 출원한 한국특허출원번호 2005-0126255에 따르면, 트랜지스터들의 채널들 및 이들 사이의 소오스/드레인 영역들이 모두 동일한 불순물 농도를 갖는 반도체 장치를 개시하고 있다. 즉, 위 출원의 반도체 장치에서, 소오스/드레인 영역은 상술한 전계효과 소오스/드레인 구조일 수 있다. 이때, 채널과 소오스/드레인 영역이 동일한 불순물 농도를 갖기 때문에, 이들의 문턱 전압은 실질적으로 동일할 수 있다. 하지만, 고집적화를 위해 워드라인들 사이의 간격이 감소할 경우, 워드라인에 의한 기생 전계(fringe field)가 급격하게 증가하기 때문에, 메모리 셀의 누설전류가 증가될 수 있다. 이 경우, 오프 상태의 메모리 셀이 온 상태로 판단될 수 있다. 이러한 문제를 줄이기 위해서는 소오스 및 드레인 영역의 문턱전압이 채널 영역의 문턱 전압보다 높도록 만드는 것이 요구되며, 상술한 본 발명의 실시예들은 이러한 기술적 요구를 충족시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 12를 참조하면, 반도체기판(100) 상에 활성영역을 정의하는 소자분리막(도 14의 102 참조)을 형성하고, 상기 활성영역 상에 정보저장막(110)을 형성한 후, 그 결과물 상에 상기 활성영역을 가로지르는 게이트 구조체를 형성한다. 도 4 를 참조하여 설명한 것처럼, 상기 정보저장막(110)은 도시된 것처럼 터널 절연막(111), 전하저장막(112) 및 블록킹 절연막(113)을 포함할 수 있다. 또한, 상기 게이트 구조체는 도 4 및 도 5를 참조하여 설명된 것처럼 복수개의 워드라인들(WL) 및 선택 라인들(GSL 및 SSL)을 포함하거나 도 6 내지 도 11을 참조하여 설명된 것처럼 더미 워드라인들(dWL) 및 더미 선택 라인들(dGSL 또는 dSSL)을 포함할 수 있다.
이 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법은 이온 주입 공정(191)을 통해 상기 활성영역에 불순물 영역(105)을 형성하는 단계를 포함할 수 있다. 상기 게이트 구조체는 상기 이온 주입 공정에서 이온 마스크로 사용될 수 있다. 이에 따라, 상기 불순물 영역(105)은 상기 게이트 구조체를 구성하는 라인들(WL, SSL, GSL) 사이의 활성영역에 선택적으로 형성된다. 이 실시예에 따르면, 상기 불순물 영역(105)은 상기 반도체기판(100) 또는 트랜지스터의 채널 영역(즉, 상기 게이트 구조체를 구성하는 라인들 아래의 활성영역)과 같은 도전형을 갖되, 이들보다 높은 불순물 농도를 가질 수 있다. 예를 들면, 상기 반도체기판(100) 또는 상기 트랜지스터의 채널 영역이 p형인 경우, 상기 이온 주입 공정은 보론(B) 또는 BF2와 같은 p형 불순물들을 상기 활성영역에 주입하는 단계를 포함할 수 있다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도 및 사시도이다.
도 13 및 도 14를 참조하면, 이 실시예에 따르면, 상기 불순물 영역(105)을 형성하기 위한 이온 주입 공정(192)은 불순물 이온들(B 또는 BF2)을 상기 반도체기 판(100)의 상부면에 대해 경사진 각도로 주입하는 방식으로 진행될 수 있다. 특히, 도 14에 도시된 것처럼, 이러한 경사진 이온 주입의 방법은 상기 불순물 영역(105)이 형성되는 영역에서의 불순물 농도를 국소적으로 증가시킬 수 있다.
도 15는 본 발명의 다른 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도이다. 이 실시예는 활성영역에 형성되는 불순물 영역들과 관련된 기술적 특징에서의 차이를 제외하면, 도 4를 참조하여 설명된 실시예의 그것과 유사하다. 따라서, 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략한다.
도 15를 참조하면, 이 실시예에 따르면, 상기 워드라인들(WL) 사이의 활성영역 및 상기 선택 라인들(GSL 및 SSL)과 이에 인접하는 워드라인들(WL) 사이의 활성영역에는 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 다른 도전형을 갖는 불순물 영역들(181)이 형성될 수 있다. 이때, 상기 공통 소오스 라인(CSL) 및 상기 비트라인 콘택 플러그(CT_BL) 아래의 활성영역들에는 상기 반도체기판(100)과 다른 도전형을 갖는 소오스 영역(S) 및 드레인 영역(D)이 형성될 수 있다. 상기 소오스 영역(S) 및 드레인 영역(D)은 도시된 고농도 영역(N+)에 더하여 도 22 및 도 24에 도시된 것처럼 저농도 영역(181)을 더 포함할 수 있다.
본 발명에 따르면, 상기 소오스 영역(S)과 상기 접지 선택 라인(GSL) 사이의 활성영역 및 상기 드레인 영역(D)과 상기 스트링 선택 라인(SSL) 사이의 활성영역은 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)와 같은 도전형(P형)을 가질 수 있다. 즉, 상기 워드라인들(WL) 사이에 형성되는 상기 불순물 영역(181)은 상기 선택라인들(GSL 및 SSL)과 상기 소오스/드레인 영역들(S, D) 사이의 활성영역에는 형성되지 않는다. 상기 소오스/드레인 영역들(S, D)은 상기 선택라인들(GSL 및 SSL)의 측벽에 형성되는 스페이서들을 마스크로 이용함으로써, 상기 선택라인들(GSL 및 SSL)로부터 이격되어 형성될 수 있다. 결과적으로, 선택 트랜지스터들은 (상기 소오스/드레인 영역들(S, D)에 인접하게 형성되는) 하나의 전계 효과 소오스/드레인 구조 및 (상기 워드라인(WL)에 인접하게 형성되는) 하나의 통상적인 모오스 트랜지스터의 소오스/드레인 구조를 갖는다. 따라서, 선택 트랜지스터들은 실질적으로 증가된 유효 채널 길이 및 개선된 단채널 효과 억제 특성을 갖게 된다.
도 16 내지 도 19는 변형된 실시예들에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도들이다. 이들 실시예들은 활성영역에 형성되는 불순물 영역들과 관련된 기술적 특징들에서의 차이를 제외하면, 도 15를 참조하여 설명된 실시예의 그것과 유사하다. 따라서, 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략한다.
도 16 내지 도 19를 참조하면, 이들 실시예들에 따르면, 상기 워드라인들(WL) 사이의 활성영역은 상기 반도체 기판(100) 또는 상기 채널 영역(CM)과 같은 도전형을 가질 수 있다. 결과적으로, 상기 워드라인들(WL)을 게이트 전극으로 사용하는 셀 트랜지스터들의 불순물 영역들은 상술한 전계 효과 소오스/드레인 구조일 수 있다. 다시 말해, 상기 워드라인들(WL) 사이의 활성영역은 상기 워드라인들(WL) 아래의 활성영역과 실질적으로 동일한 도핑 프로파일 및 동일한 불순물 농도를 가질 수 있다.
한편, 도 16에 도시된 것처럼, 상기 선택 라인들(GSL 및 SSL)과 상기 워드라인(WL) 사이의 활성영역에는 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 다른 도전형을 갖는 불순물 영역들(181)이 형성될 수 있다. 이 경우, 선택 트랜지스터는 상기 워드라인(WL)에 인접하게 형성되는 통상적인 모오스 트랜지스터의 소오스/드레인 구조 및 상기 소오스 또는 드레인 영역(S 또는 D)에 인접하게 형성되는 전계 효과 소오스/드레인 구조를 포함한다. 마찬가지로, 이러한 구조의 선택 트랜지스터들은 상술한 것처럼 실질적으로 증가된 유효 채널 길이 및 개선된 단채널 효과 억제 특성을 갖는다.
본 발명의 다른 실시예들에 따르면, 상기 소오스 영역(S)과 이에 인접하는 워드라인(WL) 사이에는 서로 직렬로 연결된 복수개의 접지 선택 트랜지스터들이 배치될 수 있다. 이에 더하여, 상기 드레인 영역(D)과 이에 인접하는 워드라인(WL) 사이에는 서로 직렬로 연결된 복수개의 스트링 선택 트랜지스터들이 배치될 수 있다. 예를 들면, 도 17 내지 도 19에 도시된 것처럼, 상기 공통 소오스 라인(CSL)과 이에 인접하는 워드라인(WL) 사이 및 상기 비트라인 콘택 플러그(CT_BL)와 상기 워드라인(WL) 사이에는 각각 한쌍의 접지 선택 라인들(GSL) 및 한쌍의 스트링 선택 라인들(SSL)이 배치될 수 있다.
이때, 도 17에 도시된 것처럼, 상기 한쌍의 접지 선택 라인들(GSL) 사이의 활성영역 및/또는 상기 한쌍의 스트링 선택 라인들(SSL) 사이의 활성영역에는 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 다른 도전형을 갖는 불순물 영역들(181)이 형성될 수 있다. 또는, 도 18에 도시된 것처럼, 상기 워드라인(WL)과 이에 인접하는 선택 라인(GSL 또는 SSL) 사이의 활성영역에는 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 다른 도전형을 갖는 불순물 영역들(181)이 형성될 수 있다. 또는, 도 19에 도시된 것처럼, 상기 한쌍의 접지 선택 라인들(GSL) 사이의 활성영역, 상기 한쌍의 스트링 선택 라인들(SSL) 사이의 활성영역 및 최외곽의 워드라인(WL)과 이에 인접하는 선택 라인(GSL 또는 SSL) 사이의 활성영역에는 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)과 다른 도전형을 갖는 불순물 영역들(181)이 형성될 수 있다.
한편, 상술한 단채널 효과에 따른 프로그램 교란(program disturbance)의 문제를 줄일 수 있도록, 도 15 내지 도 19에 도시된 것처럼, 상기 소오스 영역(S)과 상기 접지 선택 라인(GSL) 사이의 활성영역 및 상기 드레인 영역(D)과 상기 스트링 선택 라인(SSL) 사이의 활성영역은 상기 반도체기판(100) 또는 상기 셀 채널 영역(CM)와 같은 도전형(P형)을 가질 수 있다.
도 20 내지 도 25는 본 발명의 다른 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 보다 구체적으로, 도 20, 22, 24는 낸드 플래시의 셀 어레이 영역의 일부를 도시하고, 도 21, 23, 25는 각각 도 20, 22, 24에 대응되는 단계에서의 낸드 플래시의 주변 회로 영역의 일부를 도시한 다.
도 20 및 도 21을 참조하면, 반도체기판(100) 상에 활성영역을 정의하는 소자분리막(도 14의 102 참조)을 형성하고, 상기 활성영역 상에 정보저장막(110)을 형성한 후, 그 결과물 상에 상기 활성영역을 가로지르는 게이트 구조체를 형성한다. 도 4를 참조하여 설명한 것처럼, 상기 정보저장막(110)은 도시된 것처럼 터널 절연막(111), 전하저장막(112) 및 블록킹 절연막(113)을 포함할 수 있다. 또한, 상기 게이트 구조체는 도 4 및 도 5를 참조하여 설명된 것처럼 복수개의 워드라인들(WL) 및 선택 라인들(GSL 및 SSL)을 포함하거나 도 6 내지 도 11을 참조하여 설명된 것처럼 더미 워드라인들(dWL) 및 더미 선택 라인들(dGSL 또는 dSSL)을 포함할 수 있다.
이어서, 상기 게이트 구조체를 구성하는 라인들의 측벽에 스페이서 패턴들을 형성한다. 이때, 낸드 플래시 메모리가 고집적화됨에 따라, 상기 라인들 사이의 영역은 상기 스페이서 패턴에 의해 채워질 수 있다. 이와 달리, 상기 공통 소오스 라인(CSL) 및 상기 비트 라인 콘택 플러그(CT_BL)가 배치될 수 있도록, 두 게이트 구조체들 사이의 간격은 두 인접하는 워드라인들(WL) 사이의 간격보다 넓기 때문에, 도시된 것처럼, 두 게이트 구조체들 사이의 활성영역은 상기 스페이서 패턴들에 의해 노출될 수 있다.
이후, 상기 게이트 구조체 및 상기 스페이서 패턴들을 이온 마스크로 사용하여 두 게이트 구조체들 사이의 활성영역에 저농도의 소오스/드레인 영역(182)을 형성한다. 상술한 것처럼, 상기 게이트 구조체를 구성하는 라인들 사이는 상기 스페 이서 패턴에 의해 채워지기 때문에, 상기 게이트 구조체를 구성하는 라인들 사이의 활성영역에는 상기 저농도의 소오스/드레인 영역(182)이 형성되지 않는다. 한편, 이 실시예에 따르면, 상기 스페이서 패턴들을 형성하기 전에 상기 선택 라인(GSL 및 SSL)과 이에 가장 인접하는 워드라인(WL) 사이의 활성영역에 저농도 불순물 영역(181)을 형성하는 단계가 실시될 수 있다. 상기 저농도 소오스/드레인 영역(182)과 상기 저농도 불순물 영역(181)은 서로 다른 공정 단계를 통해 형성되기 때문에, 불순물 종류, 불순물 농도 및 도핑 프로파일 등에서 서로 다를 수 있다.
한편, 주변회로 영역에는 고전압 트랜지스터 및 저전압 트랜지스터가 형성될 수 있다. 구체적으로, 상기 고전압 트랜지스터를 형성하는 단계는 상기 반도체기판(100) 상에 고전압 게이트 절연막(115) 및 상기 고전압 게이트 절연막(115) 상에 고전압 게이트 전극(HVG)을 형성하는 단계를 포함하고, 상기 저전압 트랜지스터를 형성하는 단계는 상기 반도체기판(100) 상에 저전압 게이트 절연막(114) 및 상기 저전압 게이트 절연막(114) 상에 저전압 게이트 전극(LVG)을 형성하는 단계를 포함할 수 있다.
이때, 상기 고전압 게이트 전극(HVG) 및 상기 저전압 게이트 전극(LVG)은 상기 셀 어레이를 구성하는 라인들(WL, SSL, GSL)을 형성하는 단계를 이용하여 형성될 수 있으며, 그 결과 이들은 서로 동일한 물질 및 동일한 두께를 가질 수 있다. 한편, 상기 고전압 게이트 절연막(115)은 상기 저전압 게이트 절연막(114)보다 두꺼운 두께로 형성되고, 상기 고전압 및 저전압 게이트 절연막들(115, 114)은 상기 정보 저장막(110)과 다른 종류의 박막으로 형성될 수 있다. 예를 들면, 상기 고전 압 및 저전압 게이트 절연막들(115, 114)은 단층의 실리콘 산화막일 수 있다. 이러한 두께, 막의 종류 등에서 차이 때문에, 상기 고전압 및 저전압 게이트 절연막들(115, 114)은 상기 정보 저장막(110)을 형성하는 단계를 변형하는 방법을 통해 형성되거나 별도의 공정을 통해 형성될 수 있다. 상기 고전압 및 저전압 게이트 절연막들(115, 114) 및 상기 정보 저장막(110)은 공지된 문헌들에 개시되는 방법들을 통해 형성될 수 있다.
도시된 것처럼, 상기 스페이서 패턴들은 상기 고전압 게이트 전극(HVG) 및 상기 저전압 게이트 전극(LVG)의 측벽에 형성될 수 있다. 또한, 상기 고전압 및 저전압 전극들(HVG 또는 LVG)의 양측에는, 상기 셀 어레이 영역에서의 상기 저농도 불순물 영역(183)과 함께 형성되는 주변 저농도 불순물 영역들(183)이 형성될 수 있다. 통상적인 모오스 트랜지스터의 소오스/드레인 형성 방법에 따르면, 저농도 불순물 영역은 스페이서 패턴을 형성하기 전에 상기 고전압 또는 저전압 게이트 전극들(HVG 또는 LVG)을 이온 마스크로 사용하는 이온 주입 공정을 통해 형성된다. 한편, 상술한 본 발명에 따르면, 상기 주변 저농도 불순물 영역(183)은 상기 스페이서 패턴을 형성한 이후에 형성된다는 점에서, 통상적인 모오스 트랜지스터의 제조 방법과 구별된다. 이러한 차이에 의해, 상기 주변 저농도 불순물 영역(183)은 도 21에 도시된 것처럼 상기 고전압 또는 저전압 게이트 전극(HVG 또는 LVG)으로부터 이격되어 형성된다. 결과적으로, 상기 주변 저농도 불순물 영역(183)과 상기 고전압 또는 저전압 게이트 전극(HVG 또는 LVG) 사이의 활성영역은, 상술한 전계 효과 소오스/드레인을 형성한다. 즉, 통상적인 모오스 트랜지스터와 달리, 상기 스페 이서 패턴 아래의 상기 활성영역은 상기 고전압 또는 저전압 게이트 전극(HVG 또는 LVG)에 인가되는 전압에 의해 반전되는 채널 영역으로 사용될 수 있다.
도 22 및 도 23을 참조하면, 상기 저농도 소오스/드레인 영역(182) 및 상기 주변 저농도 불순물 영역(183)에, 각각, 이들보다 높은 불순물 농도를 갖는 고농도 소오스/드레인 불순물 영역(185) 및 주변 고농도 불순물 영역(186)을 형성한다. 이 단계는 상기 셀 어레이 영역의 게이트 구조체 및 상기 주변 회로 영역의 게이트 전극들(HVG 또는 LVG)은 이온 마스크로 사용하는 이온 주입 기술을 통해 실시될 수 있다. 이에 따라, 상기 고농도 소오스/드레인 불순물 영역(185) 및 주변 고농도 불순물 영역(186)은 상기 저농도 소오스/드레인 영역(182) 및 상기 주변 저농도 불순물 영역(183)와 실질적으로 같은 영역에 형성될 수 있다.
한편, 도 23에 도시된 것처럼, 상기 고전압 트랜지스터의 경우, 상기 고전압 게이트 전극(HVG)을 덮는 마스크 패턴(PR)을 이용함으로써, 상기 주변 고농도 불순물 영역(186)은 상기 스페이서 패턴으로부터 이격되어 형성될 수 있다. 상기 마스크 패턴(PR)은 통상적인 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다. 이처럼 상기 주변 고농도 불순물 영역(186)이 상기 고전압 게이트 전극(HVG)으로부터 이격되어 형성됨으로써, 고전압 트랜지스터의 내압 특성은 개선될 수 있다.
도 24 및 도 25를 참조하면, 상기 고농도 소오스/드레인 불순물 영역(185) 및 상기 주변 고농도 불순물 영역(186)이 형성된 결과물 상에 배선 구조체를 형성한다. 상기 배선 구조체는 상기 셀 어레이 영역의 상기 고농도 소오스/드레인 불순물 영역(185)에 접속하는 공통 소오스 라인(CSL) 및 비트라인 콘택 플러그(CT_BL), 그리고 상기 주변 회로 영역의 상기 주변 고농도 불순물 영역(186)에 접속하는 콘택 플러그(CT)를 포함한다. 이들은 공지된 문헌들에 개시되는 방법들을 통해 형성될 수 있다.
도 26 및 도 27은 본 발명의 또다른 실시예에 따른 낸드 플래시 메모리 장치를 도시하는 공정 단면도들이다.
도 26 및 도 27을 참조하면, 이 실시예에 따른 정보저장막은 부유 게이트 전극을 구비하는 플래시 메모리 장치의 그것과 동일한 구조일 수 있다. 즉, 이 실시예의 정보저장막은 상기 워드라인(WL) 아래에 배치되는 게이트 절연막(150), 부유 게이트 전극(161) 및 게이트 층간절연막(162)을 구비할 수 있다. 또한, 상기 워드라인(WL)은 상기 게이트 층간절연막(162) 상에 배치되는 제어 게이트 전극(163)을 구성할 수 있다. 이에 더하여, 상기 선택 라인(GSL 및 SSL)는 상기 제어 게이트 전극(163)과 상기 부유 게이트 전극(161)이 전기적으로 접속하는 구조를 갖도록 형성될 수 있다. 이들은 공지된 문헌들에 개시되는 방법들을 통해 형성될 수 있다.
이때, 도 26 및 도 27에 도시된 것처럼, 활성영역에 형성되는 소오스/드레인 영역은 각각 도 4 및 도 15를 참조하여 설명된 실시예들의 그것들과 동일한 구조로 형성될 수 있다. 하지만, 도 26 및 도 27은 본 발명에 따른 부유 게이트형 플래시 메모리 장치의 가능한 실시예들을 예시적으로 설명할 뿐이며, 본 발명의 기술적 사상이 도 26 및 도 27에 도시된 실시예들에 한정되는 것은 아니다. 즉, 부유 게이트형 플래시 메모리 장치에 관한 본 발명의 다른 실시예들에 따르면, 비록 도시하지는 않았지만, 활성영역에 형성되는 소오스/드레인 영역은 앞서 도 4 내지 도 11을 참조하여 설명될 실시예들 중의 하나 또는 도 15 내지 19를 참조하여 설명된 실시예들 중의 하나의 그것과 동일한 구조를 갖도록 형성될 수 있다.
도 28은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(200)의 일 예를 간략히 도시한 블록도이다. 도 28을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(200)는 본 발명에 따른 플래시 메모리 장치(210)를 장착한다. 본 발명에 따른 메모리 카드(200)는 호스트(Host)와 플래시 메모리 장치(210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(220)를 포함한다.
프로세싱 유닛(222)의 동작 메모리로써 SRAM(221)가 사용될 수 있다. 호스트 인터페이스(223)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(224)은 멀티 비트 플래시 메모리 장치(210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(225)는 본 발명의 플래시 메모리 장치(210)와 인터페이싱 한다. 프로세싱 유닛(222)은 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 플래시 메모리 장치(210)의 셀 어레이를 구성하는 선택 트랜지스터들은 실질적인 채널 길이의 증가를 가져올 수 있도록 전계 효과 소오스/드레인 구조를 구비하기 때문에, 상기 메모리 카드(200) 또는 후술할 정보 처리 시스템(300)의 신뢰 성 역시 증가될 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다.
도 29는 본 발명에 따른 플래시 메모리 시스템(310)을 장착하는 정보 처리 시스템(300)을 간략히 보여주는 블록도이다. 도 29를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(310)이 장착된다. 본 발명에 따른 정보 처리 시스템(300)은 플래시 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저 인터페이스(350)를 포함한다. 플래시 메모리 시스템(310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 플래시 메모리 시스템(310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 소오스/드레인 전극을 게이트 전압을 이용하여 형성하는 기술을 개시하는 "Semiconductor Device Having A Field Effect Source/Drain Region"라는 제목의 미국공개특허번호 US 2007/0205445 및 절연성 기판 상에 3차원적으로 비휘발성 메모리 셀들을 형성하는 기술을 개시하는 "Thin Film Transistor With Metal Oxide Layer And Method Of Making Same"라는 제목의 미국특허번호 US 6,858,899　에서 설명되는 발명들은 상술한 본 발명의 기술적 특징들과 결합되어 본 발명의 또다른 실시예들을 구성할 수 있다. 이에 더하여, "Non-Volatile Semiconductor Memory Devices"라는 제목의 미국특허번호 US 7,253,467, "Non-Volatile Memory Devices And Methods Of Operating The Same"라는 제목의 미국공개특허번호 US 2006/0180851, "Nonvolatile Semiconductor Memory"라는 제목의 미국특허번호 US 5,473,563 및 "Memory Devices With Page Buffer Having Dual Legisters And Method Of Using The Same"라는 제목의 미국특허번호 US 7,042,770에서 설명되는 발명들 역시 상술한 본 발명의 기술적 특징들과 결합되어 본 발명의 또다른 실시예들을 구성할 수 있다.
도 1은 통상적인 모오스 전계 효과 트랜지스터에 기초한 낸드 플래시 메모리를 도시하는 단면도이다.
도 2는 본 발명에 따른 낸드 플래시 메모리 장치의 셀 어레이를 도시하는 회로도이다.
도 3은 본 발명에 따른 낸드 플래시 메모리 장치의 구성을 개략적으로 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도이다.
도 5는 본 발명의 일 변형된 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도이다.
도 6 및 도 7은 본 발명의 다른 변형된 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도들이다.
도 8 및 도 9는 본 발명의 또다른 변형된 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도들이다.
도 10 및 도 11은 본 발명의 또다른 변형된 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도 및 사시도이다.
도 15는 본 발명의 다른 실시예에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도이다.
도 16 내지 도 19는 변형된 실시예들에 따른 낸드 플래시 메모리 장치의 셀 어레이 일부를 도시하는 공정 단면도들이다.
도 20 내지 도 25는 본 발명의 다른 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 26 및 도 27은 본 발명의 또다른 실시예에 따른 낸드 플래시 메모리 장치를 도시하는 공정 단면도들이다.
도 28은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 29는 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (40)

  1. 교대로 배열되는 메모리 채널 영역 및 메모리 소오스/드레인 영역을 포함하는 반도체 기판 및 상기 메모리 채널 영역의 상부에 배치되는 워드라인들을 구비하되, 상기 메모리 소오스/드레인 영역은 상기 메모리 채널 영역보다 높은 순불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 메모리 소오스/드레인 영역 및 상기 메모리 채널 영역은 동일한 도전형을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 메모리 소오스/드레인 영역은 상기 메모리 채널 영역보다 높은 문턱 전압을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 메모리 소오스/드레인 영역은, 메모리 셀 트랜지스터의 소오스/드레인 전극으로 사용되도록, 이에 인접하는 워드라인으로부터의 기생 전계에 의해 반전되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 메모리 채널 영역의 순불순물 농도는 상기 워드라인의 중앙부 아래에서보다 상기 워드라인의 측벽 아래에서 더 높은 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 워드라인들은 워드라인 구조체를 구성하되,
    상기 워드라인 구조체의 주변에는 적어도 하나의 선택 라인을 포함하는 선택 라인 구조체가 더 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 선택 라인의 일 측에는, 상기 메모리 채널 영역과 다른 도전형을 가지면서, 비트 라인 또는 공통 소오스 라인이 연결되는 외부 콘택 영역이 더 배치되되, 상기 외부 콘택 영역과 상기 선택 라인 사이에는 상기 선택 라인으로부터의 기생 전계에 의해 반전되는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 외부 콘택 영역과 상기 선택 라인 사이에는 상기 메모리 채널 영역과 같은 도전형을 갖는 불순물 영역이 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 선택 라인과 이에 가장 인접하는 워드라인 사이의 반도체기판에는 상기 메모리 채널 영역과 다른 도전형을 갖는 불순물 영역이 더 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 선택 라인에 인접하는 적어도 하나의 워드라인은 데이터를 저장하는데 사용되지 않는 더미 셀을 구성하는 더미 라인으로 사용되는 것을 특징으로 하는 반도체 장치.
  11. 제 6 항에 있어서,
    상기 선택 라인 구조체는 상기 워드라인 구조체의 양측에 각각 배치되는 제 1 선택 라인 및 제 2 선택 라인을 구비하되, 상기 워드라인 구조체는 상기 제 1 선택 라인에 인접하게 배치되는 n개의 제 1 더미 라인 및 상기 제 2 선택 라인에 인접하게 배치되는 n+1개의 제 2 더미 라인들을 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 1 더미 라인들 사이의 영역들 중의 적어도 하나 또는 상기 제 2 더미 라인들 사이의 영역들 중의 적어도 하나의 아래의 반도체기판에는, 상기 메모리 채널 영역과 다른 도전형을 갖는 적어도 하나의 불순물 영역이 더 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제 6 항에 있어서,
    상기 선택 라인 구조체는 서로 직렬로 연결되는 적어도 두개의 선택 라인들을 포함하되, 상기 직렬로 연결된 적어도 두개의 선택 라인들 사이의 반도체기판에는, 상기 메모리 채널 영역과 같은 도전형이면서 상기 메모리 채널 영역보다 높은 순불순물 농도를 갖는 선택 소오스/드레인 영역이 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 워드라인과 상기 메모리 채널 영역 사이에는 정보저장체가 더 배치되되,
    상기 정보저장체는 차례로 적층된 터널절연막, 전하저장층 및 블록킹 절연막을 구비하는 전하트랩형 구조 또는 차례로 적층된 게이트 절연막, 부유 게이트 전극 및 게이트 층간절연막을 구비하는 부유 게이트형 구조인 것을 특징으로 하는 반도체 장치.
  15. 반도체기판의 활성영역 상부를 가로지르는 복수개의 워드라인들을 포함하되,
    상기 워드라인들 사이의 활성영역은 상기 워드라인 아래의 활성영역보다 높은 문턱 전압을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 워드라인들은 워드라인 구조체를 구성하되,
    상기 워드라인 구조체의 주변에는 적어도 하나의 선택 라인을 포함하는 선택 라인 구조체가 더 배치되고,
    상기 선택 라인에 인접하는 적어도 하나의 워드라인은 더미 셀을 구성하는 더미 라인으로 사용되고, 상기 선택 라인과 상기 더미 라인 사이의 반도체기판에는 상기 워드라인 아래의 반도체기판과 다른 도전형을 갖는 불순물 영역이 더 배치되는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    적어도 하나의 상기 선택 라인의 적어도 일 측의 활성영역은 상기 워드라인 아래의 활성영역보다 높은 문턱 전압을 갖는 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 선택 라인 구조체는 상기 워드라인 구조체의 양측에 각각 배치되는 제 1 선택 라인 및 제 2 선택 라인을 구비하되, 상기 워드라인 구조체는 상기 제 1 선택 라인에 인접하게 배치되는 n개의 제 1 더미 라인 및 상기 제 2 선택 라인에 인접하게 배치되는 n+1개의 제 2 더미 라인들을 구비하는 것을 특징으로 하는 반도체 장치.
  19. 인접하는 적어도 두개의 선택 라인들 사이의 활성영역은 상기 선택라인 아래의 활성영역과 같은 도전형이면서 상기 선택라인 아래의 활성영역보다 높은 순불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
  20. 제 1 도전형의 반도체기판 상에 정보저장체를 구비하는 게이트 패턴들을 형성한 후, 적어도 두개의 상기 게이트 패턴들 사이에 제 1 도전형의 불순물들을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 소오스/드레인 영역을 형성하는 단계는 상기 반도체기판의 상부면에 대해 경사진 각도로 상기 제 1 도전형의 불순물들을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 20 항에 있어서,
    상기 소오스/드레인 영역은 상기 활성영역의 중앙부보다 상기 활성영역의 가장자리에서 더 깊게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 활성영역을 구비하는 반도체 기판;
    상기 활성영역을 가로지르는 한 쌍의 선택 라인들 및 상기 선택 라인들 사이 에서 상기 활성영역을 가로지르는 워드라인들을 구비하는 게이트 구조체;
    상기 반도체기판과 다른 도전형을 가지면서 상기 게이트 구조체로부터 이격되어 그 양쪽에 각각 배치되는 한 쌍의 소오스 영역 및 드레인 영역; 및
    상기 반도체기판과 다른 도전형을 가지면서 상기 한 쌍의 소오스 및 드레인 영역들 사이에 배치되는 적어도 하나의 불순물 영역을 구비하되,
    상기 게이트 구조체와 상기 소오스 영역 사이의 활성영역 및 상기 드레인 영역 사이의 활성영역 중의 적어도 하나는 상기 반도체기판과 같은 도전형을 갖는 것을 특징으로 하는 반도체 장치.
  24. 제 23 항에 있어서,
    상기 활성영역은 상기 워드라인들 사이에 배치되는 메모리 소오스/드레인 영역들을 포함하되,
    상기 메모리 소오스/드레인 영역은 상기 반도체기판과 다른 도전형을 갖는 것을 특징으로 하는 반도체 장치.
  25. 제 23 항에 있어서,
    상기 활성영역은 상기 워드라인들 사이에 배치되는 메모리 소오스/드레인 영역을 포함하되,
    상기 메모리 소오스/드레인 영역은, 전계 효과 소오스/드레인 전극을 구성하도록, 상기 반도체기판과 같은 도전형을 갖는 것을 특징으로 하는 반도체 장치.
  26. 제 23 항에 있어서,
    상기 활성영역은 상기 선택 라인들의 적어도 하나의 주변에 배치되는 적어도 하나의 선택 소오스/드레인 영역을 포함하되,
    상기 선택 소오스/드레인 영역은 상기 반도체기판과 다른 도전형을 갖는 것을 특징으로 하는 반도체 장치.
  27. 제 23 항에 있어서,
    상기 활성영역은 상기 워드라인들 사이에 배치되는 메모리 소오스/드레인 영역들 및 상기 선택 라인들의 적어도 하나의 주변에 배치되는 적어도 하나의 선택 소오스/드레인 영역을 포함하되,
    상기 메모리 소오스/드레인 영역은 도전형 및 도핑 프로파일에서 상기 선택 소오스/드레인 영역과 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  28. 제 23 항에 있어서,
    상기 선택 라인과 상기 워드라인 사이에 배치되어 상기 선택 라인과 상기 워드라인을 직렬로 연결하는 보조 선택 라인을 더 구비하는 것을 특징으로 하는 반도체 장치.
  29. 제 28 항에 있어서,
    상기 반도체기판과 다른 도전형을 갖는 상기 불순물 영역은 상기 보조 선택 라인과 상기 선택 라인 사이의 활성영역에 형성되는 것을 특징으로 하는 반도체 장치.
  30. 제 28 항에 있어서,
    상기 반도체기판과 다른 도전형을 갖는 상기 불순물 영역은 상기 보조 선택 라인과 상기 워드 라인 사이의 활성영역에 형성되는 것을 특징으로 하는 반도체 장치.
  31. 제 28 항에 있어서,
    상기 반도체기판과 다른 도전형을 갖는 상기 불순물 영역은 상기 보조 선택 라인과 상기 워드 라인 사이의 활성영역 및 상기 보조 선택 라인과 상기 선택 라인 사이의 활성영역에 형성되는 것을 특징으로 하는 반도체 장치.
  32. 제 23 항에 있어서,
    상기 반도체 기판은 게이트 전극 및 상기 게이트 전극으로부터 이격되어 형성되는 주변 소오스/드레인 영역을 구비하는 적어도 하나의 주변 트랜지스터가 형성되는 주변회로 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  33. 제 32 항에 있어서,
    상기 주변 소오스/드레인 영역과 상기 게이트 전극 사이의 반도체기판은 상기 게이트 전극에 인가되는 전압에 의해 반전되는 전계 효과 소오스/드레인 구조인 것을 특징으로 하는 반도체 장치.
  34. 제 32 항에 있어서,
    상기 주변 트랜지스터는 적어도 하나의 고전압 트랜지스터 및 적어도 하나의 저전압 트랜지스터를 포함하고,
    상기 주변 소오스/드레인 영역은 주변 고농도 불순물 영역 및 상기 주변 고농도 불순물 영역을 둘러싸는 주변 저농도 불순물 영역을 포함하되,
    상기 고전압 트랜지스터의 주변 고농도 불순물 영역과 해당 게이트 전극 사이의 간격은 상기 저전압 트랜지스터의 주변 고농도 불순물 영역과 해당 게이트 전극 사이의 간격보다 큰 것을 특징으로 하는 반도체 장치.
  35. 활성영역을 가로지르는 게이트 라인들을 포함하는 게이트 구조체를 형성하는 단계;
    상기 게이트 라인들의 측벽에 스페이서 패턴들을 형성하는 단계; 및
    상기 활성영역에, 상기 활성영역과 다른 도전형을 갖는 소오스/드레인 영역을 형성하는 단계를 포함하되,
    상기 소오스/드레인 영역은 상기 게이트 라인들 및 상기 스페이서 패턴을 이온 마스크로 사용하는 이온 주입 공정을 통해 형성됨으로써, 상기 게이트 라인으로 부터 이격되어 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 35 항에 있어서,
    상기 게이트 구조체를 형성하는 단계는 메모리 스트링을 구성하는 선택 트랜지스터의 선택 라인들 및 주변회로를 구성하는 주변 트랜지스터의 게이트 라인을 형성하는 단계를 포함하되,
    상기 소오스/드레인 영역을 형성하는 단계는, 상기 선택 트랜지스터의 선택 라인 주변의 활성영역 및 상기 주변 트랜지스터의 게이트 라인 주변의 활성영역에, 상기 소오스/드레인 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 35 항에 있어서,
    상기 주변 트랜지스터의 게이트 라인 주변의 활성영역에 형성되는 상기 소오스/드레인 영역은 상기 스페이서 패턴을 형성한 이후 형성됨으로써, 상기 주변 트랜지스터의 게이트 라인과 이에 인접하는 상기 소오스/드레인 사이의 활성영역은 상기 주변 트랜지스터의 게이트 라인 아래의 활성영역과 동일한 도전형을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 직렬로 연결된 메모리 셀들 및 상기 메모리 셀들 중의 최외곽 메모리 셀들과 외부 콘택 영역들을 직렬로 연결하는 선택 트랜지스터들을 구비하는 반도체 장치에 있어서,
    상기 선택 트랜지스터 및 상기 외부 콘택 영역 사이에는, 상기 선택트랜지스터에 인가되는 게이트 전압에 의한 기생전계에 의해서 유도되어 상기 외부 콘택 영역과 상기 선택 트랜지스터를 전기적으로 연결하는, 반전층이 형성되는 것을 특징으로 하는 반도체 장치.
  39. 제 38 항에 있어서,
    상기 반전층이 형성되는 상기 외부 콘택 영역과 상기 선택 라인 사이의 반도체기판은 상기 메모리 채널 영역과 같은 도전형의 불순물 영역인 것을 것을 특징으로 하는 반도체 장치.
  40. 한 쌍의 선택 트랜지스터들; 및
    상기 선택 트랜지스터들 사이에서 직렬로 연결되는 메모리 셀 트랜지스터들을 구비하되,
    상기 선택 트랜지스터들 중의 적어도 하나 및 상기 메모리 셀 트랜지스터들은 차례로 적층된 터널 절연막, 전하저장층 및 블록킹 절연막으로 구성되는 동일한 게이트 구조를 포함하고,
    상기 메모리 셀 트랜지스터들의 적어도 하나는 상기 게이트 구조 아래의 반도체기판에 형성되는 메모리 채널 영역 및 상기 메모리 채널 영역과 동일한 도전형을 가지고 상기 게이트 구조 양측의 반도체기판에 형성되는 메모리 소오스/드레인 영역을 포함하고,
    상기 선택 트랜지스터의 게이트 구조와 이에 가장 인접하는 메모리 셀 트랜지스터의 게이트 구조 사이에는 상기 메모리 채널 영역과 다른 도전형을 갖는 불순물 영역이 형성되는 것을 특징으로 하는 반도체 장치.
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