JPH03234058A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 280
- 238000000034 method Methods 0.000 title claims description 117
- 230000015654 memory Effects 0.000 claims abstract description 551
- 238000012546 transfer Methods 0.000 claims abstract description 287
- 230000015556 catabolic process Effects 0.000 claims abstract description 63
- 239000010410 layer Substances 0.000 claims description 336
- 238000004519 manufacturing process Methods 0.000 claims description 91
- 230000002093 peripheral effect Effects 0.000 claims description 70
- 239000000758 substrate Substances 0.000 claims description 62
- 239000011229 interlayer Substances 0.000 claims description 61
- 230000002265 prevention Effects 0.000 claims description 37
- 239000000463 material Substances 0.000 claims description 36
- 230000014759 maintenance of location Effects 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 28
- 239000010408 film Substances 0.000 description 887
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 190
- 239000012535 impurity Substances 0.000 description 154
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 147
- 229910052814 silicon oxide Inorganic materials 0.000 description 147
- 230000002829 reductive effect Effects 0.000 description 101
- 230000015572 biosynthetic process Effects 0.000 description 72
- 230000003647 oxidation Effects 0.000 description 63
- 238000007254 oxidation reaction Methods 0.000 description 63
- 229910052581 Si3N4 Inorganic materials 0.000 description 58
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 58
- 230000000295 complement effect Effects 0.000 description 57
- 229910052751 metal Inorganic materials 0.000 description 57
- 239000002184 metal Substances 0.000 description 57
- 238000005530 etching Methods 0.000 description 49
- 238000002955 isolation Methods 0.000 description 48
- 238000005229 chemical vapour deposition Methods 0.000 description 46
- 239000007789 gas Substances 0.000 description 46
- 230000008569 process Effects 0.000 description 44
- 230000008018 melting Effects 0.000 description 43
- 238000002844 melting Methods 0.000 description 43
- 125000006850 spacer group Chemical group 0.000 description 37
- 108091006146 Channels Proteins 0.000 description 35
- 238000009792 diffusion process Methods 0.000 description 30
- 229910021332 silicide Inorganic materials 0.000 description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 27
- 230000005684 electric field Effects 0.000 description 25
- 238000000151 deposition Methods 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 23
- 230000000694 effects Effects 0.000 description 22
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 21
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 21
- 238000003860 storage Methods 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 19
- 238000003491 array Methods 0.000 description 18
- 238000005516 engineering process Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 16
- 238000010438 heat treatment Methods 0.000 description 16
- 230000006378 damage Effects 0.000 description 14
- 230000008021 deposition Effects 0.000 description 14
- 229910000838 Al alloy Inorganic materials 0.000 description 13
- 239000011521 glass Substances 0.000 description 13
- 229910052739 hydrogen Inorganic materials 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 13
- 238000005259 measurement Methods 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 13
- 239000010409 thin film Substances 0.000 description 13
- 241000293849 Cordylanthus Species 0.000 description 12
- 239000013078 crystal Substances 0.000 description 11
- 238000000059 patterning Methods 0.000 description 10
- 239000002356 single layer Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- 230000007547 defect Effects 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 230000003068 static effect Effects 0.000 description 8
- 238000011109 contamination Methods 0.000 description 7
- 230000005611 electricity Effects 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 239000002253 acid Substances 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 239000012528 membrane Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910001873 dinitrogen Inorganic materials 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000005260 alpha ray Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229920006268 silicone film Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 241001279686 Allium moly Species 0.000 description 1
- 241001676573 Minium Species 0.000 description 1
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 244000309464 bull Species 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 235000021419 vinegar Nutrition 0.000 description 1
- 239000000052 vinegar Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、Ｓ ＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）を有する半導体集積回路装置に適用して有効
な技術に関するものである。 〔従来の技術〕 揮発性の半導体記憶装置としてのＳＲＡＭは相補型デー
タ線とワード線との交差部にメモリセルを配置する。メ
モリセルはフリップフロップ回路及び２ｆＭの転送用Ｍ
Ｉ Ｓ ＦＥＴで構成される。転送用ＭＩＳＦＥＴは
、フリップフロップ回路の入出力端子に一方の半導体領
域を接続し、相補性データ線に他方の半導体領域を接続
する。この転送用ＭＩＳＦＥＴは、ゲート電極をワード
線に接続し、このワード線で導通、非導通を制御する。 フリップフロップ回路は、情報蓄積部として構成され、
２個の駆動用ＭＩＳＦＥＴ及び２個の負荷用抵抗素子で
構成される。駆動用ＭＩＳＦＥＴは、一方の転送用ＭＩ
ＳＦＥＴの一方の半導体領域にドレイン領域を接続し、
基準電圧線（ソース線）にソース領域を接続する。駆動
用ＭＩＳＦＥＴのゲート電極は他方の転送用Ｍ Ｉ Ｓ
ＦＥＴの一方の半導体領域に接続される６負荷用抵抗
素子は、一方の転送用ＭＩＳＦＥＴの一方の半導体領域
に一端側を接続し、電源電圧配線（ソース線）にソース
領域を接続する。この種のＳＲＡＭのメモリセルは、駆
動用ＭＩＳＦＥＴの上部に負荷用抵抗素子を配置し、メ
モリセルの占有面積を縮小できるので、ＳＲＡＭの高集
積化を図れる。メモリセルには１［ｂｉｔ］の情報が記
憶できる。 ＳＲＡＭは情報の大容量化を図ることを目的として高集
積化がなされる。このＳＲＡＭの高集積化に最適な技術
が特開昭６３−１９３５５８号公報に記載される。この
技術は、メモリセルの一方の転送用ＭＩＳＦＥＴの一方
の半導体領域と一方の駆動用ＭＩＳＦＥＴのドレイン領
域とを一体に構成する。一方の転送用ＭＩＳＦＥＴ、一
方の駆動用Ｍ Ｉ Ｓ ＦＥＴの夫々のゲート長方向は
一致される。同様に、メモリセルの他方の転送用ＭＩＳ
ＦＥＴの一方の半導体領域と他方の駆動用ＭＩＳＦＥＴ
のドレイン領域は一体に構成される。他方の転送用ＭＩ
ＳＦＥＴは一方の駆動用ＭＩＳＦＥＴにそのゲート幅方
向において対向させて配置される。他方の駆動用ＭＩ
Ｓ ＦＥＴは一方の転送用ＭＩＳＦＥＴにそのゲート幅
方向において対向させて配置される。つまり、メモリセ
ルは、一方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥ
Ｔ、他方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥ、
Ｔの夫々の平面形状が、両者間の中心点に対して互いに
点対称形状で構成される。一方の駆動用ＭＩＳＦＥＴの
ゲート電極は、その一端をゲート幅方向に延在し、他方
の転送用ＭＩ Ｓ ＦＥＴの一方の半導体領域及び他方
の駆動用ＭＩＳＦＥＴのドレイン領域に接続される。同
様に、他方の駆動用ＭＩ ５ＦＥＴのゲート電極は、そ
の一端をゲート幅方向に延在し、一方の転送用ＭＩＳＦ
ＥＴの一方の半導体領域及び一方の駆動用ＭＩＳＦＥＴ
のドレイン領域に接続される。一方の駆動用ＭＩＳＦＥ
Ｔ、他方の駆動用ＭＩＳＦＥＴの夫々のゲート電極は同
一導電層（製造プロセスにおいて同一製造工程）で構成
される。これらの接続構造はメモリセル内の交差配線構
造を構成する。前記一方の転送用Ｍ Ｉ Ｓ ＦＥＴ、
他方の転送用ＭＩＳＦＥＴの夫々のゲート電極は、同一
導電層で構成され。 前記駆動用ＭＩＳＦＥＴのゲート電極と別の上層に（製
造プロセスにおいて別の製造工程で）形成される。メモ
リセルに接続されるワード線は転送用ＭＩＳＦＥＴのゲ
ート電極と同一導電層で構成されかつそれに一体に構成
される。このワード線は、メモリセル間において、メモ
リセルの転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴの夫
々のゲート幅方向と同一方向に延在する。メモリセルの
一方の転送用ＭＩＳＦＥＴ、他方の転送用ＭＩＳＦＥＴ
の夫々は互いに点対称で配置されるので、ワード線は、
メモリセル内において、前記延在する方向と交差する方
向（ゲート長方向）に引き回される。 このワード線は、一方の転送用ＭＩＳＦＥＴ及び駆動用
ＭＩＳＦＥＴと他方の転送用ＭＩＳＦＥＴ及び駆動用Ｍ
ＩＳＦＥＴとの間の素子分離絶縁膜上に延在する。 この公報に記載された技術は、メモリセルの駆動用ＭＩ
ＳＦＥＴのゲート電極、ワード線の夫々を別々の導電層
で構成し、両者が重ね合せられるので、メモリセルの占
有面積を縮小し、ＳＲＡＭの高集積化を図れる。 〔発明が解決しようとする課題〕 本発明者は、ＳＲＡＭの開発に先立ち、次の問題点が生
じることを見出した。 （１）前記ワード線は、メモリセル内において、交差配
線構造を構成する駆動用Ｍ Ｉ Ｓ ＦＥＴのゲート電
極の一端側の延在部分と交差する。しかしながら、メモ
リセルの一方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦ
ＥＴと他方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥ
Ｔとの間には前記ワード線を引き回す領域が必要となる
。このため、メモリセル内にワード線を引き回す領域に
相当する分、メモリセルの占有面積が増加するので、Ｓ
ＲＡＭの集積度が低下する。 （２）また、前記ワード線は、メモリセル間を延在する
方向、メモリセル内を引き回す方向の夫々が相違する。 このため、メモリセルアレイを延在する前記ワード線の
実効的な長さが長くなり、ワード線の抵抗値が増大する
ので、メモリセルの情報の書込み動作、情報読出し動作
が遅くなり、ＳＲＡＭの動作速度が低下する。 （３）また、通常、前記メモリセルは、βレシオを稼ぐ
目的で、転送用ＭＩＳＦＥＴのゲート幅寸法に比べて駆
動用ＭＩＳＦＥＴのゲート幅寸法を大きく構成する。メ
モリセル内において、一方の転送用ＭＩＳＦＥＴ及び駆
動用ＭＩＳＦＥＴ、他方の転送用ＭＩＳＦＥＴ及び駆動
用ＭＩＳＦＥＴの夫々のゲート幅方向の離隔寸法はゲー
ト幅寸法が大きい一方、他方の夫々の駆動用ＭＩＳＦＥ
Ｔ間の離隔寸法で律則される。つまり、駆動用ＭＩＳＦ
ＥＴのゲート幅寸法との差に相当する分、−方、他方の
夫々の転送用ＭＩＳＦＥＴ間の離隔寸法内に無駄な空領
域が発生する。このため、メモリセルの占有面積が増大
し、ＳＲＡＭの集積度が低下する。 （４）また、前記メモリセルは、転送用ＭＩＳＦＥＴ、
駆動用ＭＩＳＦＥＴの夫々のゲート電極を別々の導電層
で構成するので、段差形状が大きくなる。この段差形状
は、上層の導電層例えばデータ線の下地絶縁膜の表面の
段差形状として成長し、データ線に断線不良を生じるの
で、ＳＲＡＭの電気的信頼性が低下する。 （５）また、前記メモリセルは転送用ＭＩＳＦＥＴ、駆
動用ＭＩＳＦＥＴの夫々のゲート電極を別々の製造工程
で形成するので、ＳＲＡＭの製造プロセスが全体に増加
する。 本発明の目的は下記のとおりである。 （１）ＳＲＡＭを有する半導体集積回路装置において、
集積度を向上することが可能な技術を提供することにあ
る。 （２）ＳＲＡＭを有する半導体集積回路装置において、
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。 （３）ＳＲＡＭを有する半導体集積回路装置において、
動作上の信頼性を向上することが可能な技術を提供する
ことにある。 （４）ＳＲＡＭを有する半導体集積回路装置において、
消費電力を低減することが可能な技術を提供することに
ある。 （５）ＳＲＡＭを有する半導体集積回路装置において、
耐ソフトエラー耐圧を向上することが可能な技術を提供
することにある。 （６）ＳＲＡＭを有する半導体集積回路装置において、
電気的信頼性を向上することが可能な技術を提供するこ
とにある。 （７）ＳＲＡＭを有する半導体集積回路装置において、
静電気破壊耐圧を向上することが可能な技術を提供する
ことにある。 （８）ＳＲＡＭを有する半導体集積回路装置において、
製造プロセス上の歩留りを向上することが可能な技術を
提供することにある。 （９）ＳＲＡＭを有する半導体集積回路装置において、
製造プロセスの製造工程数を低減することが可能な技術
を提供することにある。 （１０）前記（１）乃至（９）の目的のうち、２つ以上
の目的を同時に達成することが可能な技術を提供するこ
とにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）外部端子とＭＩＳＦＥＴで形成される入出力段回
路との間にＭＩＳＦＥＴで形成される静電気破壊防止回
路を配置し、メモリセルを駆動用ＭＩＳＦＥＴ及び転送
用ＭＩＳＦＥＴで構成するＳＲＡＭを有する半導体集積
回路装置において、前記メモリセルの転送用ＭＩＳＦＥ
ＴをＬＤＤ構造で構成すると共に、前記駆動用ＭＩＳＦ
ＥＴを２重ドレイン構造で構成し、前記静電気破壊防止
回路のＭＩＳＦＥＴの前記外部端子に直接々続されるド
レイン領域、又は入出力段回路のＭＩＳＦＥＴの前記外
部端子に直接々続されるドレイン領域を２重ドレイン構
造で構成する。 （２）外部端子とＭＩＳＦＥＴで形成される入出力段回
路との間にＭＩＳＦＥＴで形成される静電気破壊防止回
路を配置し、メモリセルを駆動用ＭＩＳＦＥＴ及び転送
用ＭＩＳＦＥＴで構成するＳＲＡＭを有する半導体集積
回路装置の形成方法において、前記メモリセルの駆動用
ＭＩＳＦＥＴ、前記静電気破壊防止回路の前記外部端子
に直接々続されるドレイン領域を持つＭＩＳＦＥＴ又は
入出力段回路の前記外部端子に直接々続されるドレイン
領域を持つＭＩＳＦＥＴの夫々を形成する工程と、前記
メモリセルの転送用ＭＩＳＦＥＴを形成する工程とを備
える。 （３）ワード線で制御される転送用ＭＩＳＦＥＴ及び駆
動用ＭＩＳＦＥＴでメモリセルが構成され、このメモリ
セルの情報書込み動作、情報の保持動作、情報読出し動
作を制御する周辺回路をＭＩＳＦＥＴで構成するＳＲＡ
Ｍを有する半導体集積回路装置において、前記転送用Ｍ
ＩＳＦＥＴのゲート電極及びそれに接続されるワード線
を、前記駆動用ＭＩＳＦＥＴのゲート電極に比べて比抵
抗値が小さい材料で構成し、前記周辺回路のＭＩＳＦＥ
Ｔのゲート電極を前記転送用ＭＩＳＦＥＴのゲート電極
と同一導電層で構成する。 （４）前記手段（３）のメモリセルの転送用ＭＩＳＦＥ
Ｔ、周辺回路のＭ Ｉ Ｓ ＦＥＴの夫々はＬＤＤ構造
で構成し、前記メモリセルの駆動用ＭＩＳＦＥＴは２重
ドレイン構造で構成される。 （５）ワード線で制御される転送用ＭＩ Ｓ ＦＥＴ及
び駆動用ＭＩＳＦＥＴでメモリセルが構成され、このメ
モリセルの情報書込み動作、情報の保持動作、情報読出
し動作を制御する周辺回路をＭＩＳＦＥＴで構成するＳ
ＲＡＭを有する半導体集積回路装置の形成方法において
、前記メモリセルの駆動用ＭＩＳＦＥＴを形成する工程
と、前記メモリセルの転送用ＭＩＳＦＥＴを形成すると
共に、周辺回路のＭＩＳＦＥＴを形成する工程とを備え
る。 （６）メモリセルに電源を供給する第１電源配線が、メ
モリセルアレイの周辺部分で、第１電源配線の上層に層
間絶縁膜を介在させて設けられた第２電源配線に接続さ
れるＳＲＡＭを有する半導体集積回路装置の形成方法に
おいて、基板上の前記メモリセルアレイの周辺部分に半
導体領域又は導電層を形成する工程と、この半導体領域
又は導電層上を含む基板全面に第１層間絶縁膜を形成す
る工程と、この第１層間絶縁膜の前記半導体領域又は導
電層の一部の領域上を除去し、第１接続孔を形成する工
程と、前記第１層間絶縁膜上に前記第１接続孔を通して
半導体領域又は導電層の一部の領域に接続される第１電
源配線を形成する工程と、前記第１電源配線上を含む基
板全面に第２層間絶縁膜を形成する工程と、この第２層
間絶縁膜及び前記第１層間絶縁膜の前記半導体領域又は
導電層の他部の領域上を除去し、第２接続孔を形成する
工程と、前記第２層間絶縁膜上に前記第２接続孔を通し
て半導体領域又は導電層の他部の領域に接続される第２
電源配線を形成する工程とを備える。 （７）前記手段（６）の半導体領域を形成する工程は、
前記メモリセルアレイの周辺領域に配置された周辺回路
のＭＩＳＦＥＴのソース領域、ドレイン領域の夫々を形
成する工程と同一製造工程で形成される。 〔作 用〕 上述した手段（１）によれば、前記メモリセルの駆動用
ＭＩＳＦＥＴの単位コンダクタンスを転送用ＭＩＳＦＥ
Ｔの単位コンダクタンスに比べて大きくし、実効的なβ
レシオを大きくできるので、駆動用ＭＩＳＦＥＴの占有
面積を縮小してメモリセルの占有面積を縮小でき、ＳＲ
ＡＭの集積度を向上できると共に、前記ＬＤＤ構造に比
べて、静電気破壊防止回路のＭＩＳＦＥＴのドレイン領
域でのｐｎ接合耐圧を高くできるので、静電気破壊防止
回路の静電気破壊耐圧を向上し、ＳＲＡＭの静電気破壊
を防止できる。また、前記実効的なβレシオを大きくし
、メモリセルの情報蓄積ノードに保持された情報の安定
性を向上できるので、メモリセルの誤動作を低減し、Ｓ
ＲＡＭの動作上の信頼性を向上できる。 上述した手段（２）によれば、前記メモリセルの２重ド
レイン構造を採用する駆動用ＭＩＳＦＥＴを形成する工
程と同一製造工程で、前記静電気破壊防止回路のＭＩＳ
ＦＥＴ又は入出力段回路のＭＩＳＦＥＴを形成できるの
で、この静電気破壊防止回路のＭＩＳＦＥＴ又は入出力
段回路のＭＩＳＦＥＴを形成する工程に相当する分、Ｓ
ＲＡＭの製造プロセスの製造工程数を低減できる。 上述した手段（３）によれば、前記メモリセルの転送用
ＭＩＳＦＥＴのゲート電極及びワード線の抵抗値を低減
し、メモリセルの情報書込み動作及び情報読出し動作を
速めることができるので。 ＳＲＡＭの動作速度の高速化が図れると共に、前記周辺
回路のＭＩ ５ＦＥＴのゲート電極の抵抗値を低減し、
このＭＩＳＦＥＴの動作速度を速めることができるので
、ＳＲＡＭの動作速度のより高連化を図れる。 上述した手段（４）によれば、前記手段（１）の効果の
他に、前記周辺回路のＬＤＤ構造のＭＩＳＦＥＴは２重
ドレイン構造の駆動用ＭＩＳＦＥＴに比べてドレイン領
域の近傍の電界強度を弱くでき、ホットキャリアの発生
量を低減できるので、前記周辺回路のＭＩＳＦＥＴの経
時的なしきい値電圧の変動を低減し、ＳＲＡＭの電気的
信頼性を向上できる。 上述した手段（５）によれば、前記メモリセルの転送用
ＭＩＳＦＥＴを形成する工程で、周辺回路のＭＩＳＦＥ
Ｔを形成できるので、この周辺回路のＭＩＳＦＥＴを形
成する工程に相当する分、ＳＲＡＭの製造プロセスの製
造工程数を低減できる。 上述した手段（６）によれば、前記第２接続孔は、ｖＪ
記第１電源配線上でなく、この第１電源配線と異なる領
域の半導体領域又は導電層上に形成しく半導体領域又は
導電層を第２接続孔を形成する際のバッファ層として形
成し）、第２接続孔の形成に際し、オーバーエツチング
による第１電源配線の貫抜は不良を防止できるので、Ｓ
ＲＡＭの製造プロセス上の歩留りを向上できる。 上述した手段（７）によれば、前記周辺回路のＭＩＳＦ
ＥＴのソース領域、ドレイン領域の夫々を形成する工程
と同一製造工程で前記半導体領域を形成できるので、こ
の半導体領域を形成する工程に相当する分、ＳＲＡＭの
製造プロセスの製造工程数を低減できる。 以下、本発明の構成について、完全０ＭＯ５構造のメモ
リセルで構成されたＳＲＡＭに本発明を適用した一実施
例とともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 本発明の一実施例であるＳＲＡＭの全体の概略構成を第
３図（チップレイアウト図）で示す。 第３図に示すＳＲＡＭ（半導体ペレット）１は５１２
ｒＫｂｉｔ］ Ｘ ８ ［ｂｉｔ］４１成を採用する４
［Ｍｂｉｔコの大容量で構成される。このＳＲＡＭＩは
、図示しないが、ＤＩＰ、ＳＯＪ等、リードが対向する
２辺に配列されるデュアルインライン方式を採用する樹
脂封止型半導体装置で封止される。ＳＲＡＭ１は平面形
状がスリムな長方形状で構成される。 例えばＳＲＡＭＩは長方形状の長辺が１７［ｍｍ］、短
辺が７［ｍｍ］で構成される。 前記ＳＲＡＭ１の長方形状の互いに対向する長辺に沿っ
た周辺領域の夫々には複数個の外部端子（ポンディング
パッド）ＢＰが配置される。この外部端子ＢＰは前述の
リード（インナーリード）に接続される。複数個の外部
端子ＢＰの夫々には、例えばアドレス信号、チップセレ
クト信号、アウトプットイネーブル信号、ライトイネー
ブル信号、入出力データ信号の夫々が印加される。また
、外部端子ＢＰには電源電圧Ｖｃｃ、基準電圧Ｖｓｓの
夫々が印加される。電源電圧Ｖｃｃは例えば回路の動作
電圧５ ［Ｖ］、基準電圧Ｖｓｓは例えば回路の接地電
圧０［ｖ］である。 ＳＲＡＭＩの中央部には４個のメモリブロックＬＭＢが
配置される。この４個のメモリブロックＬＭＢの夫々は
ＳＲＡＭ１の長方形状の長辺に沿って（第３図中、左側
の短辺から右側の短辺に向って列方向に）配置される。 ４個のメモリブロックＬＭＢ夫々は、同第３図に示すよ
うに、４個のメモリブロックＭＢに分割される。この４
個に分割されたメモリブロックＭＢはメモリブロックＬ
ＭＢ内において列方向に配列される。 同第３図中、ＳＲＡＭ１の４個のメモリブロックＬＭＢ
の夫々上側にはロード回路ＬＯＡＤが配置される。４個
のメモリブロックＬＭＢの夫々の下側にはＹデコーダ回
路ＹＤＥＣ，Ｙスイッチ回路ｙ−ｓｗ、センスアンプ回
路ＳＡの夫々が配置される。４個のメモリブロックＬＭ
Ｂのうち、ＳＲＡＭ１の長方形状の左側に配置された２
個のメモリブロックＬＭＢ間にはＸデコーダ回路ＸＤＥ
Ｃが配置される。同様に、右側に配置された２個のメモ
リブロックＬＭＢ間にはＸデコーダ回路ＸＤＥＣが配置
される。 前記４個のメモリブロックＬＭＢのうち、ＳＲＡＭＩの
最も右側に配置されたメモリブロックＬＭＢの右側には
冗長回路ＳＭＢが配置される。 前記メモリブロックＬＭＢを４個に分割したメモリブロ
ックＭＢの夫々は、第４図（要部拡大ブロック図）に示
すように、４個のメモリセルアレイＭＡＹで構成される
。この４個のメモリセルアレイＭＡＹの夫々はメモリブ
ロックＭＢにおいて列方向に配列される。つまり、ＳＲ
ＡＭＩは、４個のメモリブロックＬＭＢの夫々を４個の
メモリブロックＭＢに分割し、この４個のメモリブロッ
クＭＢの夫々を４個のメモリセルアレイＭＡＹで構成し
たので、合計、６４個のメモリセルアレイＭＡＹを配置
する。この６４個のメモリセルアレイＭＡＹは列方向に
配列される。 前記１個のメモリセルアレイＭＡＹは、第６図（要部拡
大ブロック図）に示すように、さらに４個のメモリセル
アレイＳＭＡＹに分割される。この４個に分割されたメ
モリセルアレイＳＭＡＹの夫々は列方向に配列される。 メモリセルアレイＳＭＡＹは列方向（ワード線延在方向
）に配列された１６個のメモリセルＭＣで構成される。 つまり、１個のメモリセルアレイＭＡＹは、列方向に１
６個のメモリセルＭＣを配列した４個のメモリセルアレ
イＳＭＡＹを配置するので、合計、６４個（６４［ｂｉ
ｔ］ ）のメモリセルＭＣを配列する。また、１個のメ
モリセルアレイＭＡＹは、行方向（相補性データ線延在
方向）に１０２８個（１０２８［ｂｉｔ］ ）のメモリ
セルＭＣを配列する０行方向に配列された１０２８個の
メモリセルＭＣのうち、１０２４個（１０２４［ｂｉｔ
］ ）は正規のメモリセルＭＣとして構成し、４個（４
［ｂｉｔ］ ）は冗長用のメモリセルＭＣとして構成さ
れる。 前記第４図に示すように、メモリブロックＭＢ内の左側
の２個のメモリセルアレイＭＡＹと右側の２個のメモリ
セルアレイＭＡＹとの間にはワードデコーダ回路ＷＤＥ
Ｃが配置される。第３図に示すＳＲＡＭ１の左側に配置
された２個のメモリブロックＬＭＢの合計８個のメモリ
ブロックＭＢのワードデコーダ回路ＷＤＥＣは、この２
個のメモリブロックＬＭＢ間に配置されたＸデコーダ回
路ＸＤＥＣで選択される。同様に、右側に配置された２
個のメモリブロックＬＭＢの合計８個のメモリブロック
ＭＢのワードデコーダ回路ＷＤＥＣは、この２個のメモ
リブロックＬＭＢ間に配置されたＸデコーダ回路ＸＤＥ
Ｃで選択される。つまり、１個のＸデコーダ回路ＸＤＥ
Ｃは８個のメモリブロックＭＢの合計８個のワードデコ
ーダ回路ＷＤＥＣのうちの１つを選択する。 第６図に示すように、ワードデコーダ回路ＷＤＥＣはメ
インワード線ＭＷＬを介してＸデコーダ回路ＸＤＥＣで
選択される。また、ワードデコーダ回路ＷＤＥＣはそれ
毎に配置されたアドレス信号線ＡＬで選択される。前記
メインワード線ＭＷＬは、メモリセルアレイＭＡＹ上を
列方向に延在し、４個（４［ｂｉｔ］ ）のメモリセル
ＭＣ毎に行方向に複数本配置される。つまり、メインワ
ード線ＭＷＬは、１個のメモリブロックＭＢにおいて、
ワードデコーダ回路ＷＤＣの右側に配置された２個のメ
モリセルアレイＭＡＹの５１２個のメモリセルＭＣ１左
側に配置された２個のメモリセルアレイＭＡＹの５１２
個のメモリセルＭＣ１合計１０２４個のメモリセルＭＣ
を選択する。アドレス信号線ＡＬは、行方向に延在し、
列方向に複数本配置される。アドレス信号線ＡＬは、メ
モリブロックＭＢにおいて、ワードデコーダ回路ＷＤＥ
Ｃの右側に配置された２個のメモリセルアレイＭＡＹの
メモリセルＭＣを選択するのに８本、左側に配置された
２個のメモリセルアレイＭＡＹに配置された２個のメモ
リセルアレイＭＡＹのメモリセルＭＣを選択するのに８
本、合計１６本配置される。 前記第４図及び第６図に示すように、メモリブロックＭ
Ｂにおいて、ワードデコーダ回路ＷＤＥＣは、４個のメ
モリセルアレイＭＡＹのうちの１つのメモリセルアレイ
ＭＡＹ上を延在する第１ワード線ＷＬＩ及び第２ワード
線ＷＬ２を選択する。 第１ワード線ＷＬＩ及び第２ワード線ＷＬ２はメモリセ
ルアレイＭＡＹ毎（４個のメモリセルフ１ギ８ １、第２ワード線ＷＬ２の夫々は互いに離隔し、かつ実
質的に平行に列方向に延在する。この第１ワード！ＷＬ
Ｉ及び第２ワード線ＷＬ２は行方向に配列された１個の
メモリセルＭＣ毎に配置される。つまり、１個のメモリ
セルＭＣには同一選択信号が印加される２本の第１ワー
ド線ＷＬＩ及び第２ワード線ＷＬ２が延在する。 前記ワードデコーダ回路ＷＤＥＣの右側に配置された２
個のメモリセルアレイＭＡＹのうち、ワードデコーダ回
路ＷＤＥＣ側のメモリセルアレイＭＡＹを延在する第１
ワード線ＷＬｌ及び第２ワード線ＷＬ２は第２サブワー
ド線５ＷＬ２を介してワードデコーダ回路ＷＤＥＣで選
択される。ワードデコーダ回路ＷＤＥＣから離れたメモ
リセルアレイＭＡＹを延在する第１ワード線ＷＬＩ及び
第２’７−ド、ｌ１ＷＬ２は第１サブワード線ＳＷＬ
１を介してワードデコーダ回路ＷＤＥＣで選択される。 第１サブワード線５ＷＬＩ、第２サブワード線５ＷＬ２
の夫々は互いに離隔し、かつ平行に列方向に延在する。 第１サブワード線５ＷＬＩ及び第２サブワード線５ＷＬ
２は、前記第１ワード線ＷＬＩ及び第２ワード線ＷＬ２
と同様に、行方向に配列された１個のメモリセルＭＣ毎
に配置される。前記第１サブワード線５ＷＬ１は、１個
のメモリセルアレイＭＡＹ上を延在し、その他のメモリ
セルアレイＭＡＹに配置された第１ワード線ＷＬ１及び
第２ワード線ＷＬ２とワードデコーダ回路ＷＤＥＣとを
接続する。ワードデコーダ回路ＷＤＥＣの左側に配置さ
れた２個のメモリセルアレイＭＡＹの夫々には右側と同
様に第１ワード線ＷＬ１及び第２ワードｍＷＬ２が配置
される。この第１ワード線ＷＬ１及び第２ワード４！Ｗ
Ｌ２は第１サブワード線５ＷＬ１又は第２サブワード線
５ＷＬ２を介してワードデコーダ回路ＷＤＥＣに接続さ
れる。なお、本発明は、第２サブワード線５ＷＬ２の長
さが第１サブワード線５ＷＬＩに比べて短いので、この
第２サブワード線５ＷＬ２ｔｔ廃止し、第１ワード線Ｗ
ＬＩ及び第２ワード、１ｉＷＬ２を直接ワードデコーダ
回路ＷＤＥＣに接続してもよい。 前記第４図に示すように、メモリブロックＭＢにおいて
、４個のメモリセルアレイＭＡＹの夫々の上側には夫々
毎に分割されたロード回路ＬＯＡＤが配置される。４個
のメモリセルアレイＭＡＹの夫々の下側には夫々毎に分
割されたＹデコーダ回路ＹＤＥＣ及びＹスイッチ回路ｙ
−ｓｗが配置される。また、４個のメモリセルアレイＭ
ＡＹの夫々の下側には夫々毎に分割されたセンスアンプ
回路ＳＡが配置される。このセンスアンプ回路ＳＡは、
１個のメモリセルアレイＭＡＹに対して４個配置され、
４ ［ｂｉｔｌの情報を一度に出力できる。 前記ワードデコーダ回路ＷＤＥＣの下側にはコントロー
ル回路ＣＣが配置される。また、第４図に示すメモリブ
ロックＭＢにおいて、ワードデコーダ回路ＷＤＥＣの左
側、右側の夫々に配置された２個のメモリセルアレイＭ
ＡＹ間には、図示しないが、メモリセルアレイＭＡＹ間
を接続するつなぎセルが配置される６ 前記第４図及び第６図に示すように、メモリブロックＭ
Ｂにおいて、メモリセルアレイＭＡＹには相補性データ
線ＤＬが配置される。相補性データ線ＤＬは、前記メイ
ンワード線ＭＷＬ、サブワード線ＳＷＬ、ワード線ＷＬ
の夫々の延在方向と交差（実質的に直交）する行方向に
延在する。相補性データ＠ＤＬは互いに離隔しかつ平行
に行方向に延在する第１データｌ１ＤＬＬ及び第２デー
タ線ＤＬ２の２本で構成される。この相補性データ線Ｄ
Ｌは、第６図に示すように、列方向に配列されたメモリ
セルＭＣ毎に配置される。相補性データ線ＤＬの上側の
一端側はロード回路ＬＯＡＤ回路に接続される。相補性
データ線ＤＬの下側の他端側はＹスイッチ回路Ｙ−８Ｗ
回路を介してセンスアンプ回路ＳＡに接続される。 前記第３＠に示すＳＲＡＭ１のメモリブロックＬＭＢの
右側に配置された冗長回路ＳＭＢには、第５図（要部拡
大ブロック図）に示すように、冗長用メモリセルアレイ
ＭＡＹＳが配置される。この冗長用メモリセルアレイＭ
ＡＹＳには前述のメモリセルアレイＭＡＹに配置された
メモリセルＭＣと同一構造のメモリセルＭＣが複数個配
置される。 これに限定されないが、冗長用メモリセルアレイＭＡＹ
Ｓは、列方向に３２個（３２［ｂｉｔｌ ）のメモリセ
ルＭＣを配列し、行方向に１０２８個（１０２８［ｂｉ
ｔ］ ）のメモリセルＭＣを配列する。 前記冗長用メモリセルアレイＭＡＹＳの上側には同第５
図に示すように冗長用ロード回路ＬＯＡＤが配置される
。冗長用メモリセルアレイＭＡＹＳの左側には冗長用ワ
ードデコーダ回路ＷＤＥＣ８が配置される。冗長用メモ
リセルアレイＭＡＹＳの下側には冗長用Ｙスイッチ回路
ｙ−ｓｗが配置される。 前記メモリセルアレイＭＡＹに配置されたメモリセルＭ
Ｃは、第７図（回路図）に示すように、ワード線ＷＬと
相補性データＩＩＡＤＬとの交差部に配置される。つま
り、メモリセルＭＣは第１ワード線ＷＬＩ及び第２ワー
ド線ＷＬ２と第１データ線ＤＬＬ及び第２データ線ＤＬ
２との交差部に配置される。メモリセルＭＣはフリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴＱｔｌ及びＱ
ｔ２とで構成される。フリップフロップ回路は情報蓄積
部として構成され、このメモリセルＭＣは１ ［ｂｉｔ
］の′″１″又はＩＩ ＯｔＴ情報を記憶する。 前記メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌ
、Ｑｔ２の夫々はフリップフロップ回路の一対の入出力
端子の夫々に一方の半導体領域を接続する。転送用ＭＩ
ＳＦＥＴＱｔｌの他方の半導体領域はデータ線ＤＬＬに
接続され、ゲート電極は第１ワード線ＷＬＩに接続され
る。転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域はデ
ータ線ＤＬ２に接続され、ゲート電極は第２ワード線Ｗ
Ｌ２に接続される。この２個の転送用ＭＩＳＦＥＥＴＱ
ｔｌ、Ｑｔ２の夫々はｎチャネル型で構成される。 前記フリップフロップ回路は２個の駆動用ＭＩＳＦＥＴ
Ｑｄ１及びＱｄ２と２個の負荷用ＭＩＳＦＥＴＱｐ １
及びＱｐ２とで構成される。駆動用ＭＩＳＦＥＴＱｄ
ｌ、Ｑｄ２の夫々はｎチャネル型で構成される。負荷用
ＭＩＳＦＥＴＱｐｌ、Ｑｐ２の夫々はｎチャネル型で構
成される。つまり、本実施例のＳＲＡＭ１のメモリセル
ＭＣは完全０ＭＯ８構造で構成される。 前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＴＳＦＥＴＱ
ｐ １の夫々は、互いのドレイン領域を接続し、かつ互
いのゲート電極を接続し、ＣＭＯＳを構成する。同様に
、駆動用ＭＩ ５ＦＥＴＱｄ ２゜負荷用ＭＩＳＦＥＴ
Ｑｐ２の夫々は、互いのドレイン領域を接続し、かつ互
いのゲート電極を接続し、ＣＭＯ８を構成する。駆動用
ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐｌの夫々
のドレイン領域（入出力端子）は、転送用ＭＩＳＦＥＴ
Ｑｔ１の一方の半導体領域に接続されると共に、駆動用
ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱｐ２の夫々
のゲート電極に接続される。駆動用ＭＩＳＦＥＴＱｄ２
、負荷用ＭＩＳＦＥＴＱｐ２の夫々のドレイン領域（入
出力端子）は、転送用ＭＩＳＦＥＴＱｔ２の一方の半導
体領域に接続されると共に、駆動用ＭＩＳＦＥＴＱｄ１
、負荷用ＭＩＳＦＥＴＱｐ １の夫々のゲート電極に接
続される。 駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域
は基準電圧Ｖｓｓ（例えばＯ［Ｖ］）に接続される。負
荷用ＭＩ ５ＦＥＴＱｐ １．Ｑｐ ２の夫々のソース
領域は電源電圧Ｖｃｃ（例えば５［Ｖ］）に接続される
。 前記メモリセルＭＣのフリップフロップ回路の一対の入
出力端子間、つまり２つの情報蓄積ノード領域間には容
量素子Ｃが構成される。容量素子Ｃは、一方の電極を一
方の情報蓄積ノード領域に、他方の電極を他方の情報蓄
積ノード領域に夫々接続する。この容量素子Ｃは、基本
的には情報蓄積ノード領域の電荷蓄積量を増加し、α線
ソフトエラー耐圧を高める目的で構成される。また、容
量素子Ｃは、夫々の電極を２つの情報蓄積ノード領域の
間に接続したので、２個所の情報蓄積ノード領域の夫々
に独立に２個の容量素子を構成する場合に比べて、約半
分の平面々積で構成できる。つまり、この容量素子Ｃは
、メモリセルＭＣの占有面積を縮小できるので、ＳＲＡ
ＭＩの集積度を向上できる。 このように構成されるＳＲＡＭ１は、前記第３図、第４
図及び第６図に示すように、Ｘデコーダ回路ＸＤＥＣで
メインワード線ＭＷＬを介してメモリブロックＬＭＢの
複数個のメモリブロックＭＢに配置されたワードデコー
ダ回路ＷＤＥＣのうちの１つを選択し、この選択された
ワードデコーダ回路ＷＤＥＣでメモリセルアレイＭＡＹ
の第１ワード線ＷＬＩ及び第２ワード線ＷＬ２を選択す
る。つまり、ＳＲＡＭ１は、第１ワード線ＷＬＩ及び第
２ワード線ＷＬ２をその延在方向に複数個分割し、この
複数個に分割されたうちの１組の第１ワード線ＷＬＩ及
び第２ワード線ＷＬ２をワードデコーダ回路ＷＤＥＣ及
びＸデコーダ回路ＸＤＥＣで選択する、デバイデッドワ
ードライン方式を採用する。 また、ＳＲＡＭＩは、前記第４図及び第６図に示すよう
に、前記ワードデコーダ回路ＷＤＥＣの一端側に配置さ
れた２個のうちの一方のメモリセルアレイＭＡＹを延在
する第１ワード線ＷＬＩ及び第２ワード線ＷＬ２を第２
サブワード線５ＷＬ２を介してワードデコーダ回路ＷＤ
ＥＣに接続し、他方のメモリセルアレイＭＡＹを延在す
る第１ワード線ＷＬＩ及び第２ワード線ＷＬ２を第１サ
ブワード線ＳＷＬ １を介してワードデコーダ回路ＷＤ
ＥＣに接続する。つまり、ＳＲＡＭＩは、メモリセルア
レイＭＡＹにそれ毎に分割されたワード線ＷＬ及び分割
された複数本のワード線ＷＬ間を接続するサブワード線
ＳＷＬを配置する、ダブルワードライン方式を採用する
。 このように、（Ａ −９）メモリセルアレイＭＡＹに配
列されたメモリセルＭＣがワードａｗＬを介在させてＸ
デコーダ回路ＸＤＥＣで選択されるＳＲＡＭ１において
、Ｘデコーダ回路ＸＤＥＣと、このｘデコーダ回路ＸＤ
ＥＣにメインワードｍＭＷＬを介在させて接続されかつ
選択される、前記メインワード＠ＭＷＬの延在方向に配
置されたワードデコーダ回路ＷＤＥＣと、このワードデ
コーダ回路ＷＤＥＣに第１のワード線ＷＬ（ＷＬＩ及び
ＷＬ２）を介在させて、又は第２サブワード線５ＷＬ２
、第１のワード線ＷＬの夫々を順次介在させて接続され
かつ選択されるメモリセルＭＣが配列された第１メモリ
セルアレイＭＡＹ、及び前記ワードデコーダ回路ＷＤＥ
Ｃに前記第１メモリセルアレイＭＡＹ上を第１のワード
ｇｗｒ、又は第２サブワード線５ＷＬ２と同一延在方向
に延在する第１サブワード線５ＷＬ１、第２のワード線
ＷＬ（ＷＬＩ及びＷＬ２）の夫々を順次介在させて接続
されかつ選択されるメモリセルＭＣが配列された第２メ
モリセルアレイＭＡＹとを備える。この構成により、前
記Ｘデコーダ回路ＸＤＥＣで選択された。ワードデコー
ダ回路ＷＤＥＣに接続される第１メモリセルアレイＭＡ
Ｙの第１のワード線ＷＬ又は第２メモリセルアレイＭＡ
Ｙの第２のワード線ＷＬのみを選択する（立上げる）デ
バイデッドワードライン方式を採用したので、この選択
されたワード線ＷＬの充放電々流量を低減し、ＳＲＡＭ
Ｉの低消費電力化を図れる。また、この効果と共に、前
記ワードデコーダ回路Ｖｉ’ＤＥＣで選択される第１メ
モリセルアレイＭＡＹの第１のワード線ＷＬ、第２メモ
リセルアレイＭＡＹの第２のワード線ＷＬの夫々をメモ
リセルアレイＭＡＹ毎に分割し、第１のワード線ＷＬ、
第２のワード線ＷＬの夫々の長さを短くしかつ夫々をサ
ブワード線ＳＷＬを介在してワードデコーダ回路ＷＤＥ
Ｃに接続したダブルワードライン方式を採用したので、
サブワード線ＳＷＬに相当する分、ワードデコーダ回路
ＷＤＥＣ：とワード線ＷＬとの間の抵抗値を低減し、選
択されたワード線ＷＬの充放電速度を速め、ＳＲＡＭＩ
の動作速度の高速化を図れる。 前記ＳＲＡＭＩのメモリセルアレイＭＡＹの周辺領域に
配置されたＸデコーダ回路ＸＤＥＣ，Ｙデコーダ回路Ｙ
ＤＥＣ，Ｙスイッチ回路ｙ−ｓｗ、センスアンプ回路Ｓ
Ａ、ロード回路ＬＯＡＤ等は周辺回路を構成する。この
周辺回路はメモリセルＭＣの情報の書込み動作、情報の
保持動作、情報の読出し動作等を制御する。 前記ＳＲＡＭＩの外部端子ＢＰと前記周辺回路の入力段
回路、出力段回路の夫々との間には静電気破壊防止回路
が配置される。ＳＲＡＭ１の入力段側の構成は第８図（
等価回路図）に、出力段側の構成は第９図（等価回路図
）に夫々示す。 第８図に示すように、ＳＲＡＭＩの入力段側において、
外部端子（入力用外部端子）ＢＰと入力段回路■との間
には静電気破壊防止回路■が配置される。入力段回路■
はｎチャネルＭ Ｉ Ｓ ＦＥＴ及びｐチャネルＭＩＳ
ＦＥＴで形成されたＣＭＯＳインバータ回路ＩＮＣで構
成される。静電気破壊防止回路■は保護抵抗素子Ｒ及び
クランプ用ＭＩＳＦＥＴＱｎ １で構成される。前記保
護抵抗素子Ｒは外部端子ＢＰ、入力段回路■の夫々の間
に直列に挿入される。クランプ用ＭＩＳＦＥＴＱｎｌは
ｎチャネルＭＩＳＦＥＴで構成される。このクランプ用
ＭＩＳＦＥＴＱｎｌは、保護抵抗素子Ｒ１入力段回路■
の夫々の間に夫々にドレイン領域を接続し、ゲート電極
、ソース領域の夫々を基準電圧Ｖｓｓに接続し配置され
る。静電気破壊防止回路Ｉは、外部端子ＢＰに入力され
た過大電流をなまらせると共に基準電圧Ｖｓｓ側に吸収
し、入力段回路■の静電気破壊を防止できる。 第９図に示すように、ＳＲＡＭ１の出力段側において、
外部端子（出力用外部端子）ＢＰと出力段回路■との間
には静電気破壊防止回路■が配置される。出力段回路■
は、出力用ｎチャネルＭＩＳＦＥＴＱｎ２、Ｑｎ３．抵
抗素子Ｒ，ｎチャネルＭＩＳＦＥＴＱｎ６、ＣＭＯＳイ
ンバータ回路０ＵＴＣで構成される。出力段回路■の出
力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレイン領域、Ｑ
ｎ３のソース領域の夫々は外部端子ＢＰに接続される。 出力用ｎチャネルＭＩＳＦＥＴＱｎ２のゲート電極は入
出力データ信号Ｄ、ソース領域は基準電圧Ｖｓｓの夫々
が印加される。出力用ｎチャネルＭＩＳＦＥＴＱｎ３の
ゲート電極は入出力データ信号Ｄ、ドレイン領域は電源
電圧Ｖｅｃの夫々が印加される。この出力用ｎチャネル
Ｍ Ｉ Ｓ ＦＥＴＱｎ２のドレイン領域及びＱｎ３の
ソース領域には直列に接続された抵抗素子Ｒ５並列に接
続されたｎチャネルＭＩＳＦＥＴＱｎ６の夫々を介して
ＣＭＯＳインバータ回路０ＵＴＣが接続される。ｎチャ
ネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ６は、ドレイン
領域を前記出力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレ
イン領域及びＱｎ３のソース領域に接続し、ゲート電極
、ソース領域の夫々を基準電圧Ｖｓｓに接続する。静電
気破壊防止回路■は、クランプ用ＭＩＳＦＥＴＱｎ４、
Ｑ ｎ ５及びバイポーラトランジスタＢｉＴで構成さ
れる。この静電気破壊防止回路■のクランプ用ＭＩＳＦ
ＥＴＱｎ４、Ｑｎ５の夫々はｎチャネル型で構成される
。クランプ用ＭＩＳＦＥＴＱｎ４のドレイン領域及びＱ
ｎ５のソース領域は、外部端子ＢＰ、出力段回路■の出
力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレイン領域及び
Ｑｎ３のソース領域の夫々の間に配置されかつ夫々に接
続される。クランプ用ＭＩＳＦＥＴＱｎ４のゲート電極
、ソース領域の夫々は基準電圧Ｖｓｓに接続される。ク
ランプ用ＭＩＳＦＥＴＱｎ５のゲート電極は基準電圧Ｖ
ｓｓ、ドレイン領域は電源電圧Ｖｃｃに夫々接続される
。バイポーラトランジスタＢｉＴはｎｐｎ型で構成され
る。バイポーラトランジスタＢｉＴのエミッタ領域は外
部端子ＢＰ、クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｎ ４のドレイン領域及びＱｎ５のソース領域の夫々の
間に配置され夫々に接続される。ベース領域には入出力
データ信号りが印加される。エミッタ領域には電源電圧
Ｖｃｃが接続される。この静電気破壊防止回路■は、外
部端子ＢＰに入力された過大電流を基準電圧Ｖｓｓ側に
又は電源電圧Ｖｃｅ側に吸収し、出力段回路■の静電気
破壊を防止できる。 次に、前記ＳＲＡＭ１のメモリセルＭ、Ｃ及びメモリセ
ルアレイＭＡＹの具体的構造について説明する。メモリ
セルＭＣの完成状態の平面構造は第２図（平面図）に、
製造プロセス中の各製造工程毎の平面構造は第１０図乃
至第１４図（平面図）に夫々示す。メモリセルＭＣの完
成状態の断面構造は第１図（第２図のＩ−Ｉ切断線で切
った断面図）に示す。また、メモリセルアレイＭＡＹに
おいて、製造プロセス中の各製造工程で形成される層の
平面構造を第１５図乃至第２０図（平面図）で示す。 第１図及び第２図に示すように、ＳＲＡＭ１は単結晶珪
素からなるゴ型半導体基板１で構成される。このπ型半
導体基板１の一部の領域の主面部にはｐ−型ウェル領域
２が構成される。ｎ−型半導体基板１の他の領域の主面
部にはに型ウェル領域３が構成される（第２１図参照）
、ｐ−型ウェル領域２はｎチャネルＭＩＳＦＥＴＱｎの
形成領域つまりメモリセルアレイＭＡＹの形成領域及び
周辺回路の一部の領域において構成される。ｎ−型ウェ
ル領域３はｐチャネルＭＩＳＦＥＴＱｐの形成領域つま
り周辺回路の他の領域において構成される。 前記ｐ−型ウエル領域２の非活性領域の主面上には素子
弁Ｉａ絶縁膜（フィールド酸化膜）４が構成される。ま
た、ｐ−型ウェル領域２の非活性領域の主面部、つまり
素子分離絶縁膜４下にはｐ型チャネルストッパ領域５が
構成される。同様に、ｎ−型ウェル領域３の非活性領域
の主面上には素子分離絶縁膜４が構成される（第２１図
参照）。ｎ−型ウェル領域３の非活性領域の主面部は、
ｐ−型ウェル領域２に比べて反転領域が発生しにくく、
素子分離が確実に行えるので、製造プロセスを簡単化す
るために基本的にチャネルストッパ領域は設けない。 前記ＳＲＡＭ１の１個のメモリセルＭＣはｐ−型ウェル
領域２の活性領域の主面に構成される。メモリセルＭＣ
のうち、２個の駆動用ＭＩＳＦＥＴＱｄ１．Ｑｄ２の夫
々は、第１図、第２図、第１０図及び第１６図に示すよ
うに、素子分離絶縁膜４で周囲を規定された領域内にお
いて、Ｐ−型ウェル領域２の主面に構成される。駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、主にＰ−型ウェ
ル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域
及びドレイン領域で構成される。 前記駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々はゲート
長（Ｌ ｇ）方向と列方向（ワード、ｉ！ＷＬの延在方
向又はＸ方向）とを一致させ配置される。 前記素子分離絶縁膜４（及びＰ型チャネルストッパ領域
５）は主ニコノ駆動用ＭＩ ５ＦＥＴＱｄ １゜Ｑｄ２
の夫々のゲート幅（Ｌ ｗ）方向を規定する位置に構成
される。 前記Ｐ−型ウエル領域２は駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々のチャネル形成領域を構成する。 ゲート電極７は活性領域においてＰ−型ウェル領域２の
チャネル形成領域上にゲート絶縁膜６を介して構成され
る。ゲート電極７の一端側は、少なくとも製造プロセス
におけるマスク合せ余裕寸法に相当する分、素子分離絶
縁膜４上を行方向に突出する。駆動用ＭＩＳＦＥＴＱｄ
１のゲート電極７の他端側は素子分離絶縁膜４上を介し
て駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域上まで行方
向に突出する。同様に、駆動用Ｍ Ｉ Ｓ ＦＥＴＱｄ
２のゲート電極７の他端側は素子分離絶縁膜４上を介
して駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域上まで行
方向に突出する。 ゲート電極７は、第１層目のゲート材形成工程で形成さ
れ、例えば単層構造の多結晶珪素膜で形成される。この
多結晶珪素膜には抵抗値を低減するｎ型不純物例えばＰ
（又はＡｓ）が導入される。 単層構造で構成されるゲート電極７は、その膜厚を薄膜
化できるので、上層の導電層の下地となる層間絶縁膜の
表面の平担化を図れる。 ソース領域、ドレイン領域の夫々は低い不純物濃度のｎ
型半導体領域１０及びその主面部に設けられた高い不純
物濃度のｎ゛型半導体領域１１で構成される。この不純
物濃度が異なる２種類のｎ型半導体領域１０、ｎ゛型半
導体領域１１の夫々は、前記ゲート電極７のゲート長方
向の側部において、このゲート電［ｉ７（正確にはゲー
ト電極７と後述するサイドウオールスペーサ９）に対し
て自己整合で形成される。つまり、駆動用ＭＩＳＦＥＴ
Ｑｄ１、Ｑｄ２の夫々のソース領域及びドレイン領域は
所謂２重ドレイン（Ｄ Ｄ Ｄ ： Ｄ ｏｕｂｌｅ
Ｄ １ｆｆｕｓｅｄ Ｄ ｒａｉｎ）構造で構成される
。この２重ドレイン構造のソース領域、ドレイン領域の
夫々は、Ｐ−型ウェル領域２の活性領域の主面部におい
て、第１０図に符号ＤＤＤを付けて示す一点鎖線で囲ま
れた領域内に構成される。 前記ソース領域、ドレイン領域の夫々はｎ型半導体領域
１０をｎ型不純物例えばＰで形成する。ｎ゛型半導体領
域１１は、前記Ｐに比べて拡散速度が遅いｎ型不純物、
例えばＡｓで形成する。製造プロセスにおいて、同一マ
スクを使用して同一製造工程で２種類のｎ型不純物を導
入した場合、ｎ゛型半導体領域１１、ｎ型半導体領域１
０の夫々の拡散距離は２種類のｎ型不純物の夫々の拡散
速度に律則される。２重ドレイン構造を採用する駆動用
ＭＩＳＦＥＴＱｄ １、Ｑｄ２の夫々において、ｎ゛型
半導体領域１１とチャネル形成領域との間のｎ型半導体
領域１０のゲート長方向の実質的な寸法は、ｎ型半導体
領域１０の拡散距離からゴ型半導体領域１１の拡散距離
を差し引いた寸法に相当する。このｎ型半導体領域１０
は、ゲート長方向の実質的な寸法が後述するＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の低い不
純物濃度のｎ型半導体領域（１７）のゲート長方向の寸
法に比べて小さく、しかもＬＤＤ構造の低い不純物濃度
のｎ型半導体領域（１７）に比べて不純物濃度が高い、
つまり、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、
ソース領域−ドレイン領域間の電流経路において、ｎ型
半導体領域１０に付加される寄生抵抗がＬＤＤ構造のｎ
型半導体領域（１７）に比べて小さいので、後述するＬ
ＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２
の夫々に比べて駆動能力（ドライバビリティ）が高い。 前記ゲート電極７のゲート長方向の側壁にはサイドウオ
ールスペーサ９が構成される。サイドウオールスペーサ
９は、ゲート電極７に対して自己整合で形成され、例え
ば酸化珪素膜等の絶縁膜で形成される。 前記ゲート電極７上部の上層の導電層（１３）が配置さ
れた領域には絶縁膜８Ａ、８の夫々が順次積層される。 上側の絶縁膜８は、主に下層のゲート電極７、上層の導
電層（１３）の夫々を電気的に分離し１例えば酸化珪素
膜で形成される。下側の絶縁膜８Ａは、ゲート電極７の
表面の酸化を防止する酸化マスクとして構成され１例え
ば窒化珪素膜で形成される。 前記メモリセルＭＣは第１０図に符号ＭＣを付けて二点
鎖線で囲まれた平面形状が長方形状で規定される領域内
において配置される。メモリセルＭＣの一方の駆動用Ｍ
ＩＳＦＥＴＱｄ１の平面形状はメモリセルＭＣの中心点
ＣＰ（長方形状の対角線の交点）に対する駆動用ＭＩＳ
ＦＥＴＱｄ２の平面形状の点対称で構成される。なお、
前記中心点ＣＰは、説明の便宜上爪される点であり、Ｓ
ＲＡＭ１のメモリセルＭＣに実際に形成した点ではない
。 第１６図に示すように、メモリセルアレイＭＡＹでのメ
モリセルＭＣの配列において、メモリセルＭＣの駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の平面形状は、列方
向に隣接する他のメモリセルＭＣとの間のＹｌ−Ｙ３軸
又はＹ２−Ｙ４軸に対する、前記他のメモリセルＭＣの
駆動用ＭＩＳＦＥＴＱｄ １．Ｑｄ ２の夫々の平面形
状の線対称で構成される。同様に、メモリセルＭＣの駆
動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の平面形状は、
行方向に隣接する他のメモリセルＭＣとの間のＸｌ−Ｘ
２軸又はＸ３−Ｘ４軸に対する、前記他のメモリセルＭ
Ｃの駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の平面形
状の線対称で構成される。つまり、メモリセルＭＣの駆
動用ＭＩＳＦＥＴＱｄは列方向、行方向の夫々において
線対称の形状で構成される。 列方向に配列されたメモリセルＭＣの駆動用ＭＩ ５Ｆ
ＥＴＱｄのうち、隣接するメモリセルＭＣの駆動用ＭＩ
ＳＦＥＴＱｄの夫々の互いに向い合うソース領域は一体
に構成される。つまり、隣接する一方のメモリセルＭＣ
の駆動用Ｍ Ｉ Ｓ ＦＥＴＱｄのソース領域で他方の
メモリセルＭＣの駆動用ＭＩ ５ＦＥＴＱｄのソース領
域を構成し、駆動用ＭＩＳＦＥＴＱｄのソース領域の占
有面積を縮小する。また、一方のメモリセルＭＣの駆動
用ＭＩ ５ＦＥＴＱｄのソース領域とそれと向い合う他
方のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース
領域との間には素子分離絶縁膜４を介在しないので、こ
の素子分離絶縁膜４に相当する分、メモリセルＭＣの占
有面積を縮小できる。 前記メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌ
、Ｑｔ２の夫々は、第１図、第２図、第１１図及び第１
７図に示すように、素子分離絶縁膜４で周囲を規定され
た領域内において、ｐ−型ウェル領域２の主面に構成さ
れる。転送用ＭＩＳＦＥＴＱｔ １、Ｑｔ２の夫々は、
主にＰ−型ウェル領域２、ゲート絶縁膜１２、ゲート電
極１３、ソース領域及びドレイン領域で構成される。 前記転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々はゲート
長方向と行方向（相補性データ線ＤＬの延在方向又はＹ
方向）とを一致させ配置される。 すなわち、転送用ＭＩＳＦＥＴＱｔ１．Ｑｔ２の夫々の
ゲート長方向と駆動用ＭＩＳＦＥＴＱｄ１゜Ｑｄ２のゲ
ート長方向とはほぼ直角に交差する。 前記素子分離絶縁膜４（及びｐ型チャネルストッパ領域
５）は主にこの転送用ＭＩ ５ＦＥＴＱｔ １゜Ｑｔ２
の夫々のゲート幅（Ｌｗ）方向を規定する位置に構成さ
れる。 前記Ｐ−型ウエル領域２は転送用ＭＩＳＦＥＴＱｔ１、
Ｑｔ２の夫々のチャネル形成領域を構成する。 ゲート電極１３は活性領域においてＰ−型ウェル領域２
のチャネル形成領域上にゲート絶縁膜１２を介して構成
される。ゲート電極１３は、第２層目のゲート材形成工
程で形成され、例えば多結晶珪素膜１３Ａ及びその上に
高融点金属珪化膜１３Ｂを設けた積層構造（ポリサイド
構造）で構成される。下層の多結晶珪素［１３Ａには抵
抗値を低減するｎ型不純物例えばＰ（又はＡｓ）が導入
される。上層の高融点金属珪化膜１３Ｂは例えばＷＳｉ
ｘ（ｘは例えば２）で形成される。このゲート電極１３
は、上層の高融点金属珪化膜１３Ｂの比抵抗値が下層の
多結晶珪素膜１３Ａに比べて小さいので、信号伝達速度
の高速化を図れる。また、ゲート電極１３は、多結晶珪
素膜１３Ａ及び高融点金属珪化膜１３Ｂの積層構造で構
成され１合計の断面々積を増加し、抵抗値を低減できる
ので、信号伝達速度の高速化を図れる。 なお、前記ゲート電極１３の上層の高融点金属珪化膜１
３Ｂは前記ＷＳｉｘの他にＭｏＳｉｘ、ＴｉＳｉｘ又は
ＴａＳｉｘを使用してもよい。 前記ゲート電極１３のゲート幅寸法は前記駆動用ＭＩＳ
ＦＥＴＱｄのゲート電極７のゲート幅寸法に比べて小さ
く構成される。すなわち、転送用ＭＩＳＦＥＴＱｔは駆
動用ＭＩＳＦＥＴＱｄに比べて駆動能力を小さく構成し
、βレシオを稼ぐことができるので、メモリセルＭＣは
情報蓄積ノード領域に記憶された情報を安定に保持でき
る。 ソース領域、ドレイン領域の夫々は高い不純物濃度のｎ
゛型半導体領域１８及びそれとチャネル形成領域との間
に設けられた低い不純物濃度のｎ型半導体領域１７で構
成される。この不純物濃度が異なる２種類のうち、ｎ型
半導体領域１７はゲート電極１３のゲート長方向の側部
においてこのゲート電極１３に対して自己整合で形成さ
れる。ｎ型半導体領域１７は、チャネル形成領域とのｐ
ｎ接合部において不純物濃度勾配が緩くなる、ｎ型不純
物例えばＰで形成されるｓｎ’型半導体領域１８はゲー
ト電極１３のゲート長方向の側部においてサイドウオー
ルスペーサ１６に対して自己整合で形成される。ｎ°型
半導体領域１８は、ｐ−型ウェル領域２との接合部の深
さ（接合深さ： ｘｊ）を浅くできるｎ型不純物例えば
Ａｓで形成される。つまり、転送用ＭＩＳＦＥＴＱｔｌ
、Ｑｔ２の夫々はＬＤＤ構造で構成される。このＬＤＤ
構造を採用する転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫
々は、ドレイン領域の近傍において電界強度を緩和でき
るので、ホットキャリアの発生量を低減し、経時的なし
きい値電圧の変動を低減できる。 前記サイドウオールスペーサ１６はゲート電極１３の側
壁にそれに対して自己整合で形成される。サイドウオー
ルスペーサ１３は例えば酸化珪素膜等の絶縁膜で形成さ
れる。 前記ゲート電極１３上部には絶縁膜１５が構成される。 絶縁膜１５は、主に下層のゲート電極１３、上層の導電
層（２３）の夫々を電気的に分離し、例えば酸化珪素膜
で形成される。この絶縁膜１５は、前記ゲート電極７の
上部に設けられた絶縁膜８に比べて厚い膜厚で形成され
る。 前記転送用ＭＩＳＦＥＴＱｔｌの一方のソース領域又は
ドレイン領域は、第１１図に示すように。 駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域に一体に構成
される。転送用ＭＩＳＦＥＴＱｔ、１、駆動用ＭＩＳＦ
ＥＴＱｄ１の夫々はゲート長方向を交差させているので
、一体に構成された部分を中心に１Ｍ動用ＭＩＳＦＥＴ
Ｑｄ１の活性領域は列方向（ゲート長方向）に向って、
転送用ＭＩＳＦＥＴＱｔｌの活性領域は行方向（ゲート
長方向）に向って夫々形成される。すなわち、転送用Ｍ
ＩＳＦＥＴＱｔｌ、駆動用ＭＩ ５ＦＥＴＱｄ １の夫
々の活性領域は平面形状がほぼＬ字形状で構成される。 同様に、前記転送用ＭＩＳＦＥＴＱｔ２の一方のソース
領域又はドレイン領域は、駆動用ＭＩＳＦＥＴＱｄ２の
ドレイン領域に一体に構成される。 すなわち、転送用ＭＩＳＦＥＴＱｔ２、駆動用ＭＩ ５
ＦＥＴＱｄ ２の夫々の活性領域は平面形状がほぼＬ字
形状で構成される。 前記転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形
状は、メモリセルＭＣ内において、前記駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々と同様に、中心点ＣＰに対し
て点対称で構成される。すなわち、第１１図に示すよう
に、メモリセルＭＣは、転送用ＭＩＳＦＥＴＱｔｌ及び
それに一体化された駆動用ＭＩＳＦＥＴＱｄ１、転送用
ＭＩＳＦＥＴＱｔ２及びそれに一体化された駆動用ＭＩ
Ｓ ＦＥＴＱｄ ２の夫々を中心点ＣＰに対して点対称
で構成する（メモリセル内点対称）。メモリセルＭＣは
、転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の間に駆動
用ＭＩＳＦＥＴＱｄ１及びＱｄ２を配置し、この駆動用
Ｍ Ｉ Ｓ ＦＥＴＱｄ １、Ｑｄ２の夫々を向い合せ
て配置する。つまり、メモリセルＭＣの転送用ＭＩＳＦ
ＥＴＱｔｌ及び駆動用ＭＩＳＦＥＴＱｄ ｌ、転送用Ｍ
ＩＳＦＥＴＱｔ；２及び駆動用ＭＩＳＦＥＴＱｄ２の夫
々は、駆動用ＭＩ ５ＦＥＴＱｄ １、Ｑｄ２の夫々の
間の離隔寸法のみで離隔寸法を律則する。この離隔領域
には素子分離絶縁膜４及びｐ型チャネルストッパ領域５
が配置される。 第１７図に示すように、メモリセルアレイＭＡＹでのメ
モリセルＭＣの配列において、メモリセルＭＣの転送用
ＭＩＳＦＥＴＱｔ１．Ｑｔ２の夫々の平面形状は、列方
向に隣接する他のメモリセルＭＣとの間のＹｉ−Ｙ３軸
又はＹ２−Ｙ４軸に対する、前記他のメモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形状の
線対称で構成される。同様に、メモリセルＭＣの転送用
Ｍ、ｌ５ＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形状は、行
方向に隣接する他のメモリセルＭＣとの間のＸｌ−Ｘ２
軸又はＸ３−Ｘ４軸に対する、前記他のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形状
の線対称で構成される。つまり、メモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔは列方向１行方向の夫々において線
対称の形状で構成される。 行方向に配列されたメモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔのうち、隣接するメモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔの夫々の互いに向い合う他方のドレイン領域
又はソース領域は一体に構成される。つまり、隣接する
一方のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方
のドレイン領域又はソース領域で他方のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又はソ
ース領域を構成し、転送用ＭＩ Ｓ ＦＥＴＱｔの他方
のドレイン領域又はソース領域の占有面積を縮小する。 また、一方のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
の他方のドレイン領域又はソース領域とそれと向い合う
他方のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方
のドレイン領域又はソース領域との間には素子分離絶縁
膜４を介在しないので、この素子分離絶縁膜４に相当す
る分。 メモリセルＭＣの占有面積を縮小できる。 前記第１１図、第１５図乃至第１７図の夫々に示すよう
に、メモリセルアレイＭＡにおいて、列方向及び行方向
に隣接する４個のメモリセルＭＣの一部の活性領域は一
体に構成され、平面形状がリング形状で構成される。具
体的には、第１５図に示すように、例えば座標（Ｘｉ、
Ｙｌ）を中心とし１列方向に配列されかつ隣接する２個
のメモリセルＭＣ及びこの２個のメモリセルＭＣと行方
向に配列されかつ隣接する２個のメモリセルＭＣ１合計
４個のメモリセルＭＣにおいて、４個のメモリセルＭＣ
の夫々の一方の転送用ＭＩＳＦＥＴＱｔ及び一方の駆動
用ＭＩＳＦＥＴＱｄ、合計４個の転送用ＭＩＳＦＥＴＱ
ｔ及び４個の駆動用ＭＩＳＦＥＴＱｄの活性領域を一体
に構成し、リング形状の活性領域が構成される（一部を
塗りつぶした領域）。換言すれば、前記４個の転送用Ｍ
ＩＳＦＥＴＱｔ、４個の駆動用ＭＩＳＦＥＴＱｄの夫々
（合計８個のＭＩＳＦＥＴ）は、互いに向い合うソース
領域又はドレイン領域を一体に構成し、直列接続された
リング形状で構成される。つまり。 列方向、行方向の夫々に隣接する４個のメモリセルＭＣ
において、メモリセルＭＣの一方の転送用ＭＩＳＦＥＴ
Ｑｔ及び駆動用ＭＩＳＦＥＴＱｄで構成される一方のＬ
字形状の活性領域を互いに連続させ、かつ活性領域の延
在する方向（ゲート長方向）に終端がなく、活性領域の
パターンが閉じるリング形状で構成される。リング形状
の活性領域の互いに対向する内枠側、外枠側の夫々（転
送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々
のゲート幅方向を規定する領域）は素子分離絶縁膜４及
びｐ型チャネルストッパ領域５で規定される。前記４個
のメモリセルＭＣの夫々の転送用ＭＩＳＦＥＴＱｔはゲ
ート長方向を行方向に一致させ、駆動用ＭＩＳＦＥＴＱ
ｄはゲート長方向を列方向に一致させているので、前記
リング形状は平面方形状（長方形状）で構成される。 前記リング形状で構成された活性領域は列方向に同一形
状でかつ同一ピッチで複数個配列され、列方向に隣接す
る活性領域は素子分離絶縁膜４を介して互いに離隔され
る。このリング形状の活性領域の行方向に隣接する次段
のリング形状の活性領域は、前段の配列と同様に、列方
向に同一形状でかつ同一ピッチで複数個配列されると共
に、前段の配列に対して列方向に２分の１ピツチだけず
らして配列される。つまり、前記リング形状の活性領域
は、メモリセルアレイＭＡＹにおいて、第１５図に示す
千鳥り配列となる。 メモリセルアレイＭＡＹの終端、つまりメモリセルアレ
イＭＡＹの周辺回路との境界領域となる周辺において、
前記リング形状の活性領域の平面形状には、第１５図に
示すように、余裕寸法りが確保される。メモリセルアレ
イＭＡＹの終端のリング形状の活性領域は、メモリセル
アレイＭＡＹの中央部分に配列されたリング形状の活性
領域のほぼ２分の１の半リング形状で構成される。この
半リング形状の活性領域は、単純にレイアウトルールに
基き形成した場合には、同第１５図に示すように、隣接
するメモリセルＭＣとの共用の領域（例えばソース線又
は相補性データ線ＤＬとの接続領域）を含む点線Ｅで示
す形状で形成される。 メモリセルアレイＭＡＹの終端の半リング形状の活性領
域は、その延在方向（ゲート長方向）に終端が存在し、
活性領域のパターンが閉じていないので、この領域に前
記点線Ｅで示す形状よりも大きくなる前記余裕寸法りが
付加される。この余裕寸法りは、製造プロセスにおいて
素子分離絶縁膜４を形成した際に発生するバーズビーク
のゲート長方向の寸法に相当する寸法、又はそれ以上の
寸法である。 前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ
２の夫々のゲート電極１３は、前記第１図、第２図、第
１１図及び第１７図に示すように、そのゲート幅方向に
おいて、ワード線（Ｗ Ｌ ）１３に接続される。ワー
ド線１３は、ゲート電極１３と一体に構成され、同一導
電層で構成される。メモリセルＭＣのうち、転送用ＭＩ
ＳＦＥＴＱｔｌのゲート電極１３には第１ワード線（Ｗ
ＬＩ）１３が接続され、第１ワード線１３は第１７図に
示すように素子分離絶縁膜４上を列方向に実質的に直線
で延在する。 転送用ＭＩＳＦＥＴＱｔ２のゲート電極１３には第２ワ
ード線（ＷＬ２）１３が接続され、第２ワード線１３は
同第１７図に示すように列方向に実質的に直線で延在す
る。つまり、１個のメモリセルＭＣには、互いに離隔し
、かつ同一列方向に平行に延在する２本の第１ワード［
１３及び第２ワード線１３が配置される。メモリセルア
レイＭＡＹにおいて、前記第１ワード線１３及び第２ワ
ード線１３の平面形状は、前述のＹｌ−Ｙ３軸、Ｙ２−
Ｙ４軸の夫々に対して、列方向に線対称で構成される。 また、第１ワード線１３及び第２ワード！！１３の平面
形状は。 Ｘｌ−Ｘ２軸、Ｘ３−Ｘ４軸の夫々に対して、行方向に
線対称で構成される。 前記第１ワード線（ＷＬＩ）１３は、第１図、第２図及
び第１１図に示すように、メモリセルＭＣの駆動用ＭＩ
ＳＦＥＴＱｄ１のゲート電極７のゲート幅方向の素子分
離絶縁膜４上に突出する部分と交差する。同様に、第２
ワード線（ＷＬ２）は、駆動用ＭｒＳＦＥＴＱｄ２のゲ
ート電極７のゲート幅方向の素子分離絶縁膜４上に突出
する部分と交差する。 また、前記メモリセルＭＣに配置された第１ワ−ド線（
ＷＬＩ）１３、第２ワード線（Ｗ Ｌ ２ ）１３の夫
々の間には基準電圧線（ソース線： Ｖｓｓ）１３が配
置される。基準電圧線１３は、メモリセルＭＣにおいて
１本配置され、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄ １及びＱｄ２に共通のソース線として構成される。 基準電圧線１３は、前記ワード線１３と同一導電層で構
成され、このワードｖＡ１３と離隔し、かつ素子分離絶
縁膜４上を列方向に実質的に直線で平行に延在する６メ
モリセルアレイＭＡＹにおいて、基準電圧線工３の平面
形状は、Ｙｌ−Ｙ３軸、Ｙ２−Ｙ４軸の夫々に対して、
列方向に線対称で構成される。また、基準電圧線１３の
平面形状は、Ｘｌ−Ｘ２軸、Ｘ３−Ｘ４軸の夫々ニ対シ
テ、行方向に線対称で構成される。 前記基準電圧線１３は、第１図、第２図及び第１１図に
示すように、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々のゲート電極７のゲート幅方向の素子
分離絶縁膜４上に突出する部分と交差する。 前記基準電圧線１３は、第１図、第２図、第１１図及び
第１７図に示すように、駆動用ＭＩＳＦＥＴＱｄＬ、Ｑ
ｄ２の夫々のソース領域（ｒ１″型半導体領域１１）に
接続される。基準電圧ｍｉａはソース領域上のゲート絶
縁膜１２と同一層の絶縁膜１２に形成された接続孔１４
を通して接続される。基準電圧線１３は下層の多結晶珪
素膜１３Ａに形成された接続孔１４及び前記絶縁膜１２
に形成された接続孔１４の夫々を通して上層の高融点金
属珪化膜１３Ｂをソース領域であるゴ型半導体領域１１
に直接々続する。 このように、（Ａ−１）ワード＠（ＷＬ）１３で制御さ
れる転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱ
ｄでメモリセルＭＣが構成されたＳＲＡＭ１において、
前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのゲート
電極７、転送用ＭＩＳＦＥＴＱｔのゲート電極１３及び
ワード線１３の夫々を異なる導電層で構成し、前記駆動
用ＭＩＳＦＥＴＱｄ、転送用ＭｒＳＦＥＴＱｔの夫々を
互いにゲート長方向を交差させて配置し、前記ワード線
１３を駆動用ＭＩＳＦＥＴＱｄのゲート電極７のゲート
長方向に延在させ、かつこの駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７の一部に交差させる。この構成により、前
記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄの占有面積
、前記ワード線１３の占有面積の夫々の一部を重ね合せ
、この重ね合せた領域に相当する分、駆動用ＭＩＳＦＥ
ＴＱｄのゲート幅方向においてメモリセルＭＣの占有面
積を縮小できるので、ＳＲＡＭ１の集積度を向上できる
。 また、（Ａ−２）前記構成（Ａ−１）に加えて、ワード
線１３は多結晶珪素膜１３Ａ及びその上部に設けられた
高融点金属珪化膜１３Ｂで形成された積層構造（複合膜
）で構成され、駆動用ＭＩＳＦＥＴＱｄのゲート電極７
は多結晶珪素膜の単層構造（単層膜）で構成される。こ
の構成により、前記効果の他に、前記積層構造は前記多
結晶珪素膜の単層構造に比べて比抵抗値が小さく（多結
晶珪素膜に比べて高融点金属珪化ｌｌ１１３Ｂの比抵抗
値が小さく）、ワード線１３の抵抗値を低減できるので
、メモリセルＭＣの情報書込み動作及び情報読出し動作
を速め、ＳＲＡＭＩの動作速度の高速化を図れる。さら
に、前記積層構造は前記多結晶珪素膜の単層構造に比べ
て断面々積を増加し、ワード線１３の抵抗値を低減でき
るので、同様に、ＳＲＡＭ１の動作速度の高速化を図れ
る。 また、（Ａ−３）ワードｇＡ（Ｗ Ｌ ）１３で制御さ
れる２個の転送用ＭＩＳＦＥＴＱｔでメモリセルＭＣが
構成されたＳＲＡＭ１において、前記メモリセルＭＣの
２個の転送用ＭＩＳＦＥＴＱｔｌのゲート電極１３、転
送用ＭＩＳＦＥＴＱｔ２のゲート電極１３の夫々に２本
の第１ワード線（ＷＬＩ）１３、第２ワード線（Ｗ Ｌ
２ ）１３の夫々を接続する。この構成により、前記
メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌのゲ
ート電極１３、転送用ＭＩＳＦＥＴＱｔ２のゲート電極
１３の夫々に２本の第１ワード線１３、第２ワード線１
３の夫々を接続するだけで、２個の転送用ＭＩＳＦＥＴ
Ｑｔｌのゲート電極１３、転送用ＭＩＳＦＥＴＱｔ２の
ゲート電極１３の夫々の間を接続するメモリセルＭＣ内
のワード線１３の引き回しくメモリセル当り１本のワー
ド線の場合）を排除できるので、前記２本の第１ワード
線１３、第２ワード線１３の夫々をほぼ直線で延在しか
つメモリセルアレイＭＡＹでの長さを短くし、第１ワー
ド線１３．第２ワード線１３の夫々の抵抗値を低減でき
る。この結果、メモリセルＭＣの情報の書込み動作及び
読出し動作を速め、ＳＲＡＭ１の動作速度の高速化を図
れる。 また、（Ａ−４）ワード線（Ｗ Ｌ ）１３で制御され
る２個の転送用ＭＩＳＦＥＴＱｔ及び基準電圧線１３（
ソース線： Ｖｓｓ）に接続される２個の駆動用ＭＩＳ
ＦＥＴＱｄでメモリセルＭＣが構成されたＳＲＡＭＩに
おいて、前記メモリセルＭＣの２個の転送用ＭＩＳＦＥ
ＴＱｔｌ、Ｑｔ２の夫々のゲート電極１３の夫々に、互
いに離隔しかつ同一方向に延在する２本の第１ワードｇ
（ＷＬＩ）１３、第２ワード線（Ｗ Ｔ、 ２ ）１３
の夫々を接続し、この２本の第１ワード線１３、第２ワ
ード線１３の夫々で規定された領域内に前記２個の駆動
用ＭＩＳＦＥＴＱｄ１及びＱｄ２を配置すると共に前記
基準電圧線１３を配置する。この構成により、前記構成
（Ａ−３）の効果の他に、メモリセルＭＣ内のワード線
１３の引き回しが排除されたことで、メモリセルＭＣ内
の２本の第１ワードＪ！１３．第２ワード＃１１３の夫
々の間の空領域（メモリセルＭＣの中央部）に基準電圧
線１３を配置できる。この結果、２個の駆動用ＭＩＳＦ
ＥＴＱｄ １．Ｑｄ ２の夫々のソース領域と基準電圧
ｌ５１１３との接続距離を短縮し、駆動用ＭＩＳＦＥＴ
Ｑｄ ｌ、Ｑｄ２の夫々のソース領域の電位の浮きを低
減できるので、メモリセルＭＣの情報保持の安定性を向
上し、ＳＲＡＭ１の動作上の信頼性を向上できる。また
、前記メモリセルＭＣの２個の駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々の間に１本の基準電圧線１３を配置し
、１本の基準電圧線１３を駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々に共通配線として使用するので、１本の基
準電圧線１３に相当する分、メモリセルＭＣの占有面積
を縮小し、ＳＲＡＭ１の集積度を向上できる。 また、（Ａ−５）前記構成（Ａ −４）の前記２本のワ
ード線（ＷＬ １ 、 ＷＬ ２）１３、基準電圧線１
３の夫々は同一導電層で構成され、かつ同一列方向に延
在させる。この構成により、前記基準電圧線１３、駆動
用ＭＩｓＦＥＴＱｄのソース領域（ｒｉ″型半導体領域
１１）の夫々を異なる導電層で構成し、駆動用ＭＩＳＦ
ＥＴＱｄの占有面積内に基準電圧線１３を延在できるの
で、基準電圧線１３の占有面積、基準電圧線（ソース線
）と駆動用ＭＩ ５ＦＥＴＱｄとの素子分離領域（素子
分離絶縁膜４）の夫々に相当する分、メモリセルＭＣの
占有面積を縮小でき、ＳＲＡＭＩの集積度を向上できる
。 また、（Ａ−６）ワード線（ＷＬ）１３で制御される２
個の転送用ＭＩＳ ＦＥＴＱｔ及び２個の駆動用ＭＩＳ
ＦＥＴＱｄでメモリセルＭＣが構成されたＳＲＡＭ１に
おいて、前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
ｌのゲート電極１３に第１ワード線（ＷＬＩ）１３を接
続すると共に、転送用ＭＩＳＦＥＴＱｔ２のゲート電極
１３に前記第１ワード線１３と離隔しかつ同一方向に延
在する第２ワード線（ＷＬ２）１３を接続し、前記第１
ワード線１３、第２ワード線１３の夫々の間に、前記転
送用ＭＩＳＦＥＴＱｔｌの一方の半導体領域にドレイン
領域が接続された駆動用ＭＩＳＦＥＴＱｄ１及び転送用
ＭＩＳＦＥＴＱｔ２の一方の半導体領域にドレイン領域
が接続された駆動用ＭＩＳＦＥＴＱｄ２を配置し、前記
メモリセルＭＣの中心点ＣＰに対して、転送用ＭＩＳＦ
ＥＴＱｔｌ及び駆動用ＭＩＳＦＥＴＱｄ １の平面形状
を、転送用Ｍ、ｌ５ＦＥＴＱｔ２及び駆動用ＭＩＳＦＥ
ＴＱｄ２の平面形状の点対称で構成する。この構成によ
り、前記メモリセルＭＣ内、特に転送用ＭＩＳＦＥＴＱ
ｔｌと転送用ＭＩＳＦＥＴＱｔ２との間、駆動用ＭＩＳ
ＦＥＴＱｄ１と駆動用ＭＩＳＦＥＴＱｄ２との間の夫々
において、フォトリングラフィ技術の露光中の回折現象
（ハレーション）、エツチング液の回り込み等、製造プ
ロセスの条件を均一化でき、各素子の寸法のばらつきを
低減できるので、各素子の寸法を縮小してメモリセルＭ
Ｃの占有面積を縮小し。 ＳＲＡＭＩの集積度を向上できる。 また、（Ａ−７）前記構成（Ａ−６）の転送用ＭＩＳＦ
ＥＴＱｔｌ、Ｑｔ２の夫々のゲート幅寸法は、駆動用Ｍ
ＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のゲート幅寸法に比べ
て小さく構成される。この構成により、前記メモリセル
ＭＣ内の転送用ＭＩＳＦＥＴＱｔｌ及び駆動用ＭＩＳＦ
ＥＴＱｄ１と転送用ＭＩＳＦＥＴＱｔ２及び駆動用ＭＩ
ＳＦＥＴＱｃｉ２との間の離隔寸法を駆動用ＭＩ ５Ｆ
ＥＴＱｄ １、Ｑｄ２の夫々の素子分離領域の寸法で一
義的に律則し、前記離隔寸法から無駄な寸法（駆動用Ｍ
ＩＳＦＥＴＱｄのゲート幅寸法と転送用ＭＩＳＦＥＴＱ
ｔのゲート幅寸法との差に相当する空領域）を排除でき
るので、メモリセルＭＣの占有面積を縮小し、ＳＲＡＭ
１の集積度を向上できる。 また、（Ａ−８）転送用ＭＩＳＦＥＴＱｔ及び基準電圧
線（ソース線）１３が接続された駆動用ＭＩＳＦＥＴＱ
ｄでメモリセルＭＣが構成されたＳＲＡＭ１において、
前記メモリセルＭＣの駆動用Ｍｌ５ＦＥＴＱｄのゲート
電極７．基準電圧４！１３の夫々を異なる導電層で構成
し、前記基＄電圧線１３を前記駆動用ＭＩＳＦＥＴＱｄ
のゲート電極７のゲート長方向に延在させ、かつこの駆
動用ＭＩＳＦＥＴＱｄのゲート電極７の一部に交差させ
る。この構成により、前記メモリセルＭＣの駆動用ＭＩ
ＳＦＥＴＱｄの占有面積、前記基準電圧線１３の占有面
積の夫々の一部を重ね合せ、この重ね合せた領域に相当
する分、駆動用ＭＩＳＦＥＴＱ＋−１のゲート幅方向に
おいてメモリセルＭＣの占有面積を縮小できるので、Ｓ
ＲＡＭＩの集積度を向上できる６ また、（Ａ−１３）前記構成（Ａ−６）のメモリセルＭ
Ｃは、前記第１ワード線（Ｗ Ｌ ）１３及び第２ワー
ド線（ＷＬ）１３の延在する列方向に配列された隣接す
る他の第１のメモリセルＭＣとの間の前記第１及び第２
ワード線１３と交差する第１軸（Ｙ １−Ｙ３軸又はＹ
２−Ｙ４軸）を中心に、前記第１のメモリセルＭＣの平
面形状に線対称の平面形状で構成され、前記メモリセル
ＭＣは、前記第１−及び第２ワード線１３の延在する列
方向と交差する行方向に配列された隣接する他の第２の
メモリセルＭＣとの間の前記第１−及び第２ワード線１
３に平行な第２軸（Ｘｌ−Ｘ２軸又はＸ ３− Ｘ、
４軸）を中心に、前記第２のメモリセルＭＣの平面形状
に線対称の平面形状で構成される。この構成により、前
記メモリセルＭＣの転送用ＭＩＳＦＥＴＱ＋：、駆動用
ＭＩＳＦＥＴＱｄの夫々の一方の半導体領域を。 隣接する第１のメモリセルＭＣ１第２のメモリセルＭＣ
の夫々のそれと兼用し、メモリセルＭＣの占有面積を縮
小できるので、ＳＲＡＭ１の集積度を向上できる。さら
に、前記メモリセルＭＣ１隣接する第１のメモリセルＭ
Ｃ１第２のメモリセルＭＣの夫々において、フォトリソ
グラフィ技術の露光中の回折現象、エツチング液の回り
込み等、製造プロセスの条件を均一化し、各素子の寸法
のばらつきを低減できるので、各素子の寸法を縮小して
メモリセルＭＣの占有面積を縮小し、よりＳＲＡＭ１の
集積度を向上できる。 また、（Ｂ−１）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄでメモリセルＭＣが構成されるＳＲＡＭ
１において、前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔのゲート電極１３を前記駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７の上層にそれに比べて厚い膜厚で構成する
。この構成により、前記メモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔ、駆動用ＭＩ ５ＦＥＴＱｄの夫々の領域を
重ね合せられる（Ｑｄのゲート電極７とＱｔのゲート電
極１３に一体化されたワード線１３とを重ね合せられる
）ので、メモリセルＭＣの占有面積を縮小し、ＳＲＡ、
Ｍｌの集積度を向上できると共に、駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極（メモリセルの最下層）７の膜厚を薄
くし、上層の段差形状の成長を低減し、平担化できるの
で、上層配線（ゲート電極１３、ワード線１３、基準電
圧Ｍ１３の夫々又はその上層配線）の断線不良等を低減
し、ＳＲＡＭ、１の電気的信頼性を向上できる。 また、（Ｂ−２）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄで構成されるメモリセルＭＣがワード線
（ＷＬ）１３、データ線（Ｄ Ｌ ： ３３）の夫々に
接続されるＳＲＡＭ１において、前記メモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔのゲート電極１３、前記ワード
線１３の夫々を同一層で、かつ前記駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極７の上層にそれに比べて厚い膜厚で構
成する。この構成により、前記構成（Ｂ−１）の効果の
他に、前記ワード線１３の断面々積を増加し、このワー
ド線１３の抵抗値を低減できるので、メモリセルＭＣの
情報書込み動作及び情報読出し動作を速め、ＳＲＡＭＩ
の動作速度の高速化を図れる。 また、（Ｂ−３）前記構成（Ｂ−１）又は（Ｂ−２）の
駆動用ＭＩＳＦＥＴＱｄのゲート電極７は多結晶珪素膜
の単層構造で構成し、前記転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１３は多結晶珪素膜１３Ａ及びその上部に設け
られた高融点金属珪化膜１３Ｂで形成された積層構造で
構成される。この構成により、前記ゲート電極１３の積
層構造は前記ゲート電極７の多結晶珪素膜の単層構造に
比べて比抵抗値が小さいので、よりＳＲＡＭ１の動作速
度の高速化を図れる。 また、（Ｂ−４）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
Ｉ Ｓ ＦＥＴＱｄで構成されるメモリセルＭＣがワー
ド線（ＷＬ）１３、データ線（Ｄ Ｌ ： ３３）、基
準電圧線（ソース線： Ｖｓｓ）１３の夫々に接続され
たＳＲＡＭＩにおいて、前記メモリセルＭＣの転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極１３、前記ワード線１３、
前記基準電圧線１３の夫々を同一導電層で、かつ前記駆
動用ＭＩＳＦＥＴＱｄのゲート電極７と異なる層にそれ
に比べて比抵抗値が小さい導電層（ポリサイド構造）で
構成する。この構成により、前記ワード線１３、基準電
圧線１３の夫々の比抵抗値を低減できる（及び積層構造
で膜厚を稼ぎその抵抗値を低減できる）ので、メモリセ
ルＭＣの情報書込み動作及び情報読出し動作を速め、Ｓ
ＲＡＭ１の動作速度の高速化を図れる。 また、（Ｂ−５）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄでメモリセルＭＣが構成されるＳＲＡＭ
１において、前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
ＱｔをＬＤＤ構造で構成し、前記駆動用ＭＩＳＦＥＴＱ
ｄを２重ドレイン（ＤＤＤ）構造で構成する。この構成
により、前記メモリセルＭＣの駆動用ＭＩ ５ＦＥＴＱ
ｄの駆動能力（単位コンダクタンスｇｒｎ）を転送用Ｍ
ＩＳＦＥＴＱｔの駆動能力（単位ｇｍ）に比べて大きく
し、メモリセルＭＣの実効的なβレシオを大きくできる
ので、駆動用ＭＩＳＦＥＴＱｄの占有面積を縮小してメ
モリセルＭＣの占有面積を縮小でき、ＳＲＡＭＩの集積
度を向上できる。さらに、前記メモリセルＭＣの実効的
なβレシオを大きくしたことにより、メモリセルＭＣの
情報蓄積ノード領域に保持された情報の安定性を向上で
きるので、メモリセルＭＣの誤動作を低減し、ＳＲＡＭ
１の動作上の信頼性を向上できる。 前記メモリセルＭＣに配置された容量素子Ｃは、第１図
、第２図、第１２図及び第１８図に示すように、主に第
１電極７、誘電体膜２１、第２電極２３の夫々を順次積
層して構成される。つまり、容量素子Ｃはスタックド（
積層）構造で構成される。メモリセルＭＣには主に２個
の容量素子Ｃが配置され、この２個の容量素子Ｃはメモ
リセルＭＣの情報蓄積ノード領域間に直列に接続され配
置される。 前記第１電極７は駆動用ＭＩＳＦＥＴＱｄのゲート電極
（第１層目のゲート材形成工程で形成された多結晶珪素
膜）の一部で構成される。つまり、メモリセルＭＣの一
方の駆動用ＭＩ Ｓ ＦＥＴＱｄ１のゲート電極７は２
個のうちの一方の容量素子Ｃの第１電極フを構成する。 他方の駆動用ＭＩＳＦＥＴＱｄ ２のゲート電極７は他
方の容量素子Ｃの第１電極７を構成する。 誘電体膜２１は前記第１電極（ゲート電極）７上に構成
される。誘電体膜２１は、第１電極７以外の領域にも構
成されるが、第１電極７上において、第１ワード線（Ｗ
ＬＩ）１３、基準電圧線１３の夫々で規定される領域、
及び第２ワード線（ＷＬ２）１３、基準電圧線１３の夫
々で規定される領域が容量素子Ｃの実質的な誘電体膜と
して使用される。この誘電体膜２１は例えば酸化珪素膜
で形成される。 第２電極２３は前記第１電極７上に誘電体膜２１を介し
て構成される。第２電極２３は前記誘電体膜２１とほぼ
同様にワード線（Ｗ Ｌ ）１３、基準電圧線１３の夫
々で規定される領域が容量素子Ｃの実質的な第２電極と
して使用される。第２電極２３は、第３層目のゲート材
形成工程で形成され、例えば単層の多結晶珪素膜で形成
される。多結晶珪素膜には抵抗値を低減するｎ型不純物
例えばＰ（又り実Ａｓ）が導入される。 つまり、前記容量素子Ｃは、駆動用ＭＩＳＦＥＴＱｄ
１のゲート電極７を第１電極７とし、駆動用ＭＩＳＦＥ
ＴＱｄ１の領域に配置された容量素子Ｃと、駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７を第１電極７とし、駆動
用Ｍ Ｉ Ｓ ＦＥＴＱｄ ２の領域に配置された容量
素子Ｃとで構成される。 この容量素子Ｃの第２電極２３は、後述するが、負荷用
ＭＩＳＦＥＴＱＰのゲート電極２３としても構成される
。また、容量素子Ｃの第２電極２３は、負荷用ＭＩＳＦ
ＥＴＱｐのドレイン領域（実際にはｎ型チャネル形成領
域２６Ｎ）と転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域、駆動用ＭＩＳＦＥＴＱｄのドレイン領域、駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極７の夫々とを接続する導電
層（中間導電層）２３としても構成される。 前記駆動用ＭＩＳＦＥＴＱｄ１の領域に配置された一方
の容量素子Ｃの第２電極２３は、駆動用ＭＩ ５ＦＥＴ
Ｑｄ １のドレイン領域（１１）、転送用ＭＩＳＦＥＴ
Ｑｔｌ−の一方の半導体領域（１８）、駆動用ＭＩＳＦ
ＥＴＱｄ２のゲート電極７の夫々に接続される。これら
の接続は、容量素子Ｃの第２電極２３を駆動用ＭＩＳＦ
ＥＴＱｄ１のゲート長方向（列方向）に引き出した、前
記第２電極２３と同一層でかつ一体に構成された導電層
２３で行われる６導電層２３は、絶縁膜（誘電体膜２１
と同一層）２１、絶縁膜８、絶縁膜１２の夫々を除去し
て形成された接続孔２２を通して、前記ドレイン領域、
一方の半導体領域、ゲート電極７の夫々に接続される。 同様に、前記駆動用ＭＩＳＦＥＴＱｄ２の領域に配置さ
れた他方の容量素子Ｃの第２電極２３は、駆動用ＭＩＳ
ＦＥＴＱｄ２のドレイン領域（１１）、転送用ＭＩＳＦ
ＥＴＱｔ２の一方の半導体領域（１８）、駆動用Ｍ１．
５ＦＥＴＱｄｌのゲート電極７の夫々に接続される。こ
れらの接続は、容量素子Ｃの第２電極２３を駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート長方向に引き出した導電層２３
で行われる。導電層２３は接続孔２２を通して前記ドレ
イン領域、一方の半導体領域、ゲート電極７の夫々に接
続される。 前記メモリセルアレイＭＡＹにおいて、列方向に配列さ
れたメモリセルＭＣの容量素子Ｃは、第１８図に示すよ
うに、Ｙｌ−Ｙ３軸又はＹ２−Ｙ４軸に対して、第２電
極２３（及び導電層２３）の平面形状を線対称で構成す
る。また１行方向に配列されたメモリセルＭＣの容量素
子Ｃは、前述の駆動用ＭＩＳＦＥＴＱｄ及び転送用ＭＩ
ＳＦＥＴＱｔの線対称の配列と異なり、第２電極２３の
平面形状を非線対称で構成する。つまり、列方向に配列
されたメモリセルＭＣの容量素子Ｃの第２電極２３の配
列に対して、行方向に隣接する次段の列方向に配列され
たメモリセルＭＣの容量素子Ｃは、前記前段の第２電極
２３と同様に、第２電極２３の平面形状を列方向に線対
称で構成すると共に、第２電極２３の平面形状を前記前
段のメモリセルＭＣの配列に対して１個のメモリセルア
レイ（１メモリセルピツチ）だけ列方向にずらして構成
される６メモリセルアレイＭＡＹにおいて、前述のメモ
リセルＭＣの容量素子Ｃの第２電極２３（及び導電層２
３）の配列は、後述するが、主に第２電極２３の上層に
形成される電源電圧線（Ｖｃｃ ： ２６Ｐ）及び負荷
用ＭＩＳＦＥＴＱｐの平面形状が行方向に対して非線対
称で構成されるので、これに律則される。 前記メモリセルＭＣの２個の負荷用ＭＩＳＦＥＴＱｐｌ
、Ｑｐ２の夫々は、第１図、第２図、第１３図及び第１
９図に示すように、駆動用ＭＩＳＦＥＴＱｄの領域上に
構成される。負荷用ＭＩＳＦＥＴＱｐｌは駆動用ＭＩＳ
ＦＥＴＱｄ２の領域上に構成され、負荷用ＭＩＳＦＥＴ
Ｑｐ２は駆動用ＭＩＳＦＥＴＱｄ１上に構成される。負
荷用ＭＩＳＦＥＴＱｐｌ、Ｑｐ２の夫々は駆動用ＭＩＳ
ＦＥＴＱｄ １、Ｑｄ２の夫々のゲート長方向にゲート
長方向をほぼ直交させ配置される。この負荷用ＭＩＳＦ
ＥＴＱｐｌ、Ｑｐ２の夫々は、主にｎ型チャネル形成領
域２６Ｎ、ゲート絶縁膜２４、ゲート電極２３、ソース
領域２６Ｐ及びドレイン領域２６Ｐで構成される。 前記ゲート電極２３は前記容量素子Ｃの第２電極（第３
層目のゲート材形成工程で形成される多結晶珪素膜）２
３で構成される。つまり、駆動用ＭＩＳＦＥＴＱｄ１の
領域に配置された一方の容量素子Ｃの第２電極２３は負
荷用ＭＩＳＦＥＴＱｐ２のゲート電極２３を構成する。 駆動用ＭＩＳＦＥＴＱｄ２の領域に配置された他方の容
量素子Ｃの第２電極２３は負荷用ＭＩＳＦＥＴＱｐｌの
ゲート電極２３を構成する。 前記ゲート絶縁膜２４は前記ゲート電極２３上に構成さ
れる。ゲート絶縁膜２４は例えば酸化珪素膜で構成され
る。 ｎ型チャネル形成領域２６Ｎは前記ゲート電極２３−Ｌ
にゲート絶縁膜２４を介して構成される。ｎ型チャネル
形成領域２６Ｎはそのゲート長方向を駆動用ＭｉｓＦＥ
ＴＱｄのゲート幅方向にほぼ一致させ配置される。ｎ型
チャネル形成領域２６Ｎは、第４層目のゲート材形成工
程で形成され、例えば多結晶珪素膜で構成される。多結
晶珪素膜には負荷用ＭＩＳＦＥＴＱｐのしきい値電圧を
エンハンスメント型に設定するｎ型不純物（例えばＰ）
が導入される。負荷用ＭＩＳＦＥＴＱＩ）は、動作時（
ＯＮ動作時）、情報蓄積ノード領域に電源電圧Ｖｃｃを
充分に供給できるので、情報の安定な保持ができる。ま
た、負荷用ＭＩＳＦＥＴＱＰは、非動作時（ＯＦ Ｆ動
作時）、情報蓄積ノード領域への重厚電圧Ｖｃｃの供給
をほぼ確実に遮断できるので、スタンバイ電流量を低減
し、低消費電力化が図れる。 この点、負荷用ＭＩＳＦＥＴＱｐは負荷用高抵抗素子に
比べて異なる。 前記ソース領域２６Ｐは前記ｎ型チャネル形成領域２８
Ｎの一端側（ソース領域側）に一体に構成されかつ同一
導電層で形成されたＰ型導電層（２６Ｐ ）で構成され
る。つまり、ソース領域（ｐ型厚電層）２６Ｐは第４層
目のゲート材形成工程で形成された多結晶珪素膜で形成
され、この多結晶珪素膜にはＰ型不純物（例えばＢＦ、
）が導入される。ソース領域２６Ｐは、第２図、第１３
図及び第１９図に符号２６ｐを付けて二点鎖線で囲まれ
た領域内において（一部は電源電圧線２６Ｐとして構成
される）構成される。前記ドレイン領域２６Ｐは、ｎ型
チャネル形成領域２６Ｎの他端側（ドレイン側）に一体
に構成され、ソース領域２６Ｐと同様に、同一導電層で
形成されたｐ型厚電層（２６ｉ３）で構成される。ドレ
イン領域２６Ｐは符号２６ｐを付けて二点鎖線で囲まれ
た領域内において構成される。つまり、後述する製造プ
ロセスにおいては、二点鎖線で囲まれた領域２６ｐ内に
、ソース領域及びドレイン領域２６Ｐを形成するｐ型不
純物が導入され、それ以外の領域はｎ型チャネル形成領
域２６Ｎとして構成される。 前記負荷用ＭＩＳＦＥＴＱｐｌのドレイン領域２６Ｐは
、転送用ＭＩＳＦＥＴＱｔｌの一方の半導体領域、駆動
用ＭＩＳＦＥＴＱｃｊｌのドレイン領域及び駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７に接続される。同様に、
負荷用ＭＩＳＦＥＴＱＰ２のドレイン領域２６Ｐは、転
送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域、駆動用Ｍ
ＩＳＦＥＴＱｄ２のドレイン領域及び駆動用ＭＩＳＦＥ
ＴＱｄ１のゲート電極７に接続される。これらの接続は
前記導電層２３を介して行われる。 また、負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐは
ｎ型チャネル形成領域２６Ｎを介してゲート電極２３か
ら離隔される。換言すれば、負荷用ＭＩＳＦＥＴＱｐは
ゲート電極２３とドレイン領域２６Ｐとが重なりを持た
ずに離隔される。つまり、負荷用ＭＩＳＦＥＴＱＰのド
レイン領域２６Ｐ側はオフセット構造で構成される。こ
のオフセット構造の負荷用ＭＩＳＦＥＴＱＰはｎ型チャ
ネル形成領域２６Ｎ−ドレイン領域２６Ｐ間のブレーク
ダウン耐圧を向上できる。すなわち、このオフセット構
造は。 ドレイン領域２６Ｐとゲート電極２３によってチャージ
が誘起されるｎ型チャネル形成領域２６Ｎとを離隔する
ことによフて、ドレイン領域２６Ｐとｎ型チャネル形成
領域２６Ｎとのｐｎ接合部のブレークダウン耐圧を向上
できる。本実施例の場合、負荷用ＭＩＳＦＥＴＱｐは約
０．６［μｍ］又はそれ以上の寸法のオフセット寸法（
離隔寸法）で構成される。 前記導電層２３は前述のように容量素子Ｃの第２ｆ１１
極２３を引き出して構成される（第３層目のゲート材形
成工程で形成された多結晶珪素膜）。導電層２３は負荷
用ＭＩ ５ＦＥＴＱｐのゲート電極２３と同一導電層で
形成される。この導電層２３は層間絶縁膜２４に形成さ
れた接続孔２５を通して上層の負荷用ＭＩＳＦＥＴＱｐ
のｐ型ドレイン領域２６Ｐに接続される。また、前述の
ように、導電層２３は接続孔２２を通して転送用ＭＩＳ
ＦＥＴＱｔの一方の半導体領域、駆動用ＭＩ ５ＦＥＴ
Ｑｄのドレイン領域及びゲート電極７に接続される。こ
のように構成される導電層２３は、導電層２３の膜厚、
及び導電層２３の上側の接続孔２５の位置と下側の接続
孔２２の位置との間の寸法に相当する分、負荷用ＭＩＳ
ＦＥＴＱｐのドレイン領域２６Ｐの他端側、転送用ＭＩ
ＳＦＥＴＱｔの一方の半導体領域（１８）及び駆動用Ｍ
ＩＳＦＥＴＱｄのドレイン領域（１１）の夫々の間を離
隔できる。導電層２３はｎ型不純物が導入された多結晶
珪素膜で形成されるので、前記ｐ型ドレイン領域２６Ｐ
を形成するｎ型不純物の前記一方の半導体領域（１８）
、ドレイン領域（１１）の夫々への拡散距離を導電層２
３で増加できる。つまり、導電層２３は、転送用ＭＩＳ
ＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のチャネル
形成領域に、負荷用ＭＩＳＦＥＴＱＰのドレイン領域２
６Ｐのｎ型不純物が拡散されることを低減し、転送用Ｍ
ＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のしき
い値電圧の変動を防止できる。前記導電層２３は、負荷
用ＭＩＳＦＥＴＱｐのゲート電極２３、容量素子Ｃの第
２電極２３又はそれから引き出された導電層２３と同一
導電層（同一製造工程）で形成されるので、構造上導電
層数を低減できる。また、導電層２３は製造プロセスの
製造工程数を低減できる。 このように、（Ｂ−７）２個の駆動用ＭＩＳＦＥＴＱｄ
及び２個の負荷用ＭＩＳＦＥＴＱｐでメモリセルＭＣが
構成されるＳＲＡＭＩにおいて、前記メモリセルＭＣの
一方の駆動用ＭＩＳＦＥＴＱｄの上部に、この一方の駆
動用ＭＩＳＦＥＴＱｄのゲート電極７、一方の負荷用Ｍ
ＩＳＦＥＴＱｐのゲート電極２３の夫々を対向させ、一
方の負荷用ＭＩＳＦＥＴＱｐを設け、この一方の負荷用
ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐを、一方の又は
他方の負荷用ＭＩ Ｓ ＦＥＴＱｐのゲート電極２３と
同一導電層で形成された導電層（中間導電層）２３を介
在させ、他方の駆動用ＭＩ ５ＦＥＴＱｄのドレイン領
域（１１）に接続する。この構成により、前記メモリセ
ルＭＣの一方の負荷用ＭＩＳＦＥＴＱＰのドレイン領域
２６Ｐと他方の駆動用ＭＩＳＦＥＴＱｄのドレイン領域
との間の距離を前記導電層２３で離隔し、前記一方の負
荷用ＭＩ ５ＦＥＴＱｐのドレイン領域２６Ｐを形成す
るＰ型不純物の他方の駆動用ＭＩ ５ＦＥＴＱｄのドレ
イン領域への拡散を防止できるので、前記他方の駆動用
ＭＩＳＦＥＴＱｄへの前記ｎ型不純物の拡散に基くしき
い値電圧の変動の防止等、ＳＲＡＭＩの電気的特性を向
上できる。さらに、同様に、前記一方の負荷用ＭＩＳＦ
ＥＴＱｐのｐ型ドレイン領域２６ｐは導電層（中間導電
層）２３を介して他方の転送用ＭＩＳＦＥＴＱｔの一方
の半導体領域（１８）にも接続されるので、この転送用
Ｍ４ＳＦＥＴＱｔのしきい値電圧の変動も防止できる。 また、（Ｂ−８）前記構成（Ｂ−７）のメモリセルＭＣ
の負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐをオフ
セット構造で構成する。この構成により、前記負荷用Ｍ
ＩＳＦＥＴＱＰのドレイン領域２６Ｐ−ｎ型チャネル形
成領域２６Ｎ間のブレークダウン耐圧を向上し、負荷用
ＭＩＳＦＥＴＱｐの占有面積を縮小できるので、メモリ
セルＭＣの占有面積を縮小し、ＳＲＡＭ１の集積度を向
上できる。 前記負荷用ＭＩＳＦＥＴＱＰのソース領域（Ｐ型導電層
２６Ｐ）には電源電圧線（Ｖｃｃ）２６Ｐが接続される
。電源電圧線２６Ｐは前記ソース領域であるｐ型導電層
２６Ｐと一体に構成されかつ同一導電層で構成される。 つまり、電源電圧線２６Ｐは第４層目のゲート材形成工
程で形成された多結晶珪素膜で形成され、この多結晶珪
素膜には抵抗値を低減するＰ型不純物（例えばＢＦ２）
が導入される。 前記電源電圧線２６ＰはメモリセルＭＣ内に２本配置さ
れる。この２本の電源電圧線２６Ｐは、メモリセルアレ
イＭＡＹにおいて、第１９図に示すように、互いに離隔
しかつ同一列方向をほぼ平行に延在する。メモリセルＭ
Ｃに配置される一方の電源電圧線２６Ｐは、負荷用ＭＩ
ＳＦＥＴＱｐ２のソース領域と一体に構成され、第１ワ
ード線（ＷＬｌ）１３上をそれに沿って延在する。他方
の電源電圧線２ｆ５Ｐは、負荷用ＭＩＳＦＥＴＱｐｌの
ソース領域と一体に構成され、第２ワード線（ＷＬ２）
１３上をそれに沿って延在する。 前記第１３図及び第１９図に示すように、メモリセルＭ
Ｃにおいて、一方の電源電圧線２６Ｐは列方向に延在す
ると共に、転送用ＭＩＳＦＥＴＱｔ１の他方の半導体領
域（１８）と相補性データ線ＤＬの第１データ線（ＤＬ
Ｌ：３３）との接続部分く後述する中間導電層２３）を
列方向に迂回する。つまり、一方の電源電圧線２６Ｐは
、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐｌと前記接
続部分との間を通過せず、この接続部分と行方向に隣接
する（上側に配置された）他のメモリセルＭＣの負荷用
ＭＩＳＦＥＴＱｐ １との間を迂回する。また、一方の
電源電圧線２６Ｐは前記行方向に隣接する（上側に配置
された）他のメモリセルＭＣの一方の電源電圧ｍ２ＢＰ
と兼用される。他方の電源電圧線２６Ｐは、同様に列方
向に延在すると共に、転送用ＭＩＳＦＥＴＱｔ２の他方
の半導体領域（１８）と相補性データ線ＤＬの第２デー
タＪ！（Ｄ Ｌ ２ ： ３３）との接続部分（後述す
る中間導電層２３）を列方向に迂回する。 他方の電源電圧４１２６ＰはメモリセルＭＣの負荷用Ｍ
ｒＳＦＥＴＱｐ２と前記接続部分との間を迂回し、この
接続部分と行方向に隣接する（下側に配置された）他の
メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ２との間は通
過しない。また、同様に他方の電源電圧線２６Ｐは前記
行方向に隣接する（下側に配置された）他のメモリセル
ＭＣの他方の電源電圧線２６Ｐと兼用される。つまり、
１個のメモリセルＭＣには２本の電源電圧線２６Ｐが配
置されるが、この２本の電源電圧線２６Ｐの夫々は列方
向の上下に隣接する他のメモリセルＭＣの夫々の電源電
圧線２６Ｐと兼用されるので、１個のメモリセルＭＣに
は実質的に１本の電源電圧線２６Ｐが配置されることに
なる。 前記メモリセルＭＣに配置された２本の電源電圧線２６
Ｐは、第１９図に示すように、前記メモリセルアレイＭ
ＡＹの列方向において、Ｙｌ−Ｙ３軸又はＹ２−Ｙ４軸
に対して、平面形状を線対称で構成する。また、メモリ
セルＭＣに配置された２本の電源電圧線２６は、メモリ
セルアレイＭＡＹの行方向において、前述の駆動用ＭＩ
Ｓ ＦＥＴＱｄ及び転送用ＭＩｓＦＥＴＱｔの線対称
の配列と異なり、かつ容量素子Ｃの第２電極２３の配列
と同様に、平面形状を非線対称で構成する。つまり、列
方向に配列されたメモリセルＭＣを延在する電源電圧、
ｉ＊２６Ｐの平面形状に対して、行方向に隣接する次段
の列方向に配列されたメモリセルＭＣを延在する電源電
圧線２６Ｐは、前記前段のメモリセルＭＣを延在する電
源電圧線２６Ｐと同様に、列方向に線対称で構成すると
共に、前記前段のメモリセルＭＣを延在する電源電圧線
２６Ｐに対して１個のメモリセルＭＣ分（１メモリセル
ピツチ）だけ列方向にずらして構成される。メモリセル
アレイＭＡＹにおいて、電源電圧線２６Ｐの転送用ＭＩ
ＳＦＥＴＱｔの他方の半導体領域と相補性データ線ＤＬ
どの接続部分（中間導電層２３）の迂回は同一行方向で
ある上側に行われる。つまり、電源電圧線２６Ｐは、第
１９図に示すように、前記接続部分をすべて上側に迂回
する。 このように、（Ａ−１４）前記構成（Ａ−１３）のメモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔｌの他方の半導体
領域（１８）に相補性データ線ＤＬの第１データ線（Ｄ
ＬＩ：３３）が接続され、転送用Ｍ、ｌ５ＦＥＴＱｔ２
の他方の半導体領域に相補性データＡｉＤＬの第２デー
タ線（ＤＬ２：３３）が接続され、前記第１ワードｇ（
ＷＬＩ）１３に沿い、前記転送用ＭＩＳＦＥＴＱｔｌの
他方の半導体領域と第１データ線（ＤＬＬ）との接続部
（中間導電層２３）を迂回し、かつ前記転送用ＭＩＳＦ
ＥＴＱｔ２の一方の半導体領域（１８）に負荷用ＭＩＳ
ＦＥＴＱＰ２を介して接続される第１の電源電圧Ｍ（ソ
ースＡＩ）２６Ｐを延在させ、前記第２ワードＭ（ＷＬ
２）１３に沿い、前記転送用ＭＩＳＦＥＴＱｔ２の他方
の半導体領域と第２データ線（ＤＬ２）との接続部（中
間導電層２３）を前記第１の電源電圧ｕ２６Ｐと同一の
方向に迂回し、かつ前記転送用ＭｒＳＦＥＴＱｔｌの一
方の半導体領域に負荷用ＭＩＳＦＥＴＱｐｌを介して接
続される第２の電源電圧線（ソースＪり２６Ｐを延在さ
せる。すなわち、（Ａ−１５）前記構成（Ａ−１４）の
メモリセルＭＣに配置された２本の電源電圧線２６Ｐは
、メモリセルアレイＭＡＹにおいて、列方向（Ｙｌ−Ｙ
３軸又はＹ２−Ｙ４軸）に線対称で構成され、行方向（
Ｘｉ−Ｘ２軸又はＸＸ３−Ｘ４軸）に非線対称で構成さ
れる。この構成により、前記転送用ＭＩＳＦＥＴＱｔの
他方の半導体領域と相補性データ線ＤＬとの接続部（中
間導電層２３）において、２本の電源電圧線２６Ｐを一
方向（上側）のみに迂回させ、前記接続部と負荷用ＭＴ
ＳＦＥＴＱｐｌとの間に一方の電源電圧線２６Ｐ（又は
前記接続部と負荷用ＭＩＳＦＥＴＱＰ２との間に他方の
電源電圧線２６Ｐ）が配置されないので、前記一方の電
源電圧線２６Ｐが配置されない分、前記メモリセルＭＣ
の前記接続部と負荷用ＭＩ ５ＦＥＴＱｐ ｌとの間の
占有面積番縮小し。 ＳＲＡＭ１の集積度を向上できる。なお、この効果は、
メモリセルＭＣの負荷用ＭＩＳＦＥＴＱＰを負荷用高抵
抗素子に変えた場合においても同様に得ることができる
。 前述のメモリセルＭＣに配置された容量素子Ｃのうち、
駆動用ＭＩＳＦＥＴＱｄ１上に配置された容量素子Ｃの
第２電極２３（及び導電層２３）は、第１３図に示すよ
うに、一方の電源電圧線２６Ｐを前記接続部分（中間導
電層２３）において、上側の他のメモリセルＭＣに迂回
させ、前記接続部分と負荷用ＭＩＳＦＥＴＱｐｌとの間
の離隔寸法を縮小しているので、この縮小した寸法に相
当する分、平面形状が縮小される。また、メモリセルＭ
Ｃの駆動用ＭＩＳＦＥＴＱｄＺ上に配置された容量素子
Ｃの第２電極２３（及び導電層２３）は、他方の電源電
圧線２６Ｐを前記接続部分（中間導電層２３）において
。 このメモリセルＭＣに迂回させ、前記接続部分と負荷用
ＭＩＳＦＥＴＱｐ２との間に他方の電源電圧線２６Ｐを
通過させるので、この他方の電源電圧線２６Ｐの通過に
相当する分、平面形状が増大する。 つまり、電源電圧線２６Ｐは集積度を向上する目的でメ
モリセルＭＣ上を必ず延在するので、この電源電圧線２
６ＰがメモリセルＭＣ上を迂回する側である、駆動用Ｍ
ＩＳＦＥＴＱｄＺ上に配置された容量素子Ｃの第２電極
２３（及び導電層２３）の平面形状を基準にした場合、
駆動用ＭＩＳＦＥＴＱｄ１上に配置された容量素子Ｃの
第２電極２３（及び導電層２３）の平面形状は縮小され
る。したがって、メモリセルＭＣの容量素子Ｃの第２電
極２３（及び導電層２３）は、行方向（Ｘｉ−Ｘ２軸又
はＸ３−Ｘ４軸）に線対称で配置した場合には、駆動用
ＭＩＳＦＥＴＱｄＺ上に配置される第２電極２３の平面
形状ですべての第２電極２３の平面形状が律則され、メ
モリセルＭＣの占有面積が増大するが、前述のように、
電源電圧線２６Ｐの配置に対応させて、行方向に非線対
称で配置することにより、駆動用ＭＩ ５ＦＥＴＱｄ
ｌ上の第２電極２３の平面形状の縮小に相当する分、メ
モリセルＭＣの占有面積を縮小できる。 このように、（Ａ−１６）前記構成（Ａ−１５）のメモ
リセルＭＣの負荷用ＭＩＳＦＥＴＱｐｌ、Ｑｐ２の夫々
のゲート電極２３（容量素子Ｃの第２電極２３及び導電
層２３）の平面形状は、前記列方向に線対称で構成され
、前記行方向に非線対称で構成される。この構成により
、メモリセルＭＣの２個の負荷用ＭＩ ５ＦＥＴＱｐの
うち、負荷用ＭＩＳＦＥＴＱＰ ２のゲート電極２３（
第２電極２３及び導電層２３）の平面形状を縮小できる
ので、この縮小に相当する分、メモリセルＭＣの占有面
積を縮小し、ＳＲＡＭＩの集積度を向上できる。 前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の
半導体領域（１８）は、第１図、第２図、第１４図及び
第２０図に示すように、相補性データ線（ＤＬ）３３に
接続される。メモリセルＭＣの一方の転送用ＭＩＳＦＥ
ＴＱｔｌは相補性データ線３３の第１データ線（Ｄ Ｌ
Ｌ ）３３に接続される。他方の転送用ＭＩＳＦＥＴ
Ｑｔ２は相補性データ線３３の第２データ線（ＤＬ２）
に接続される。この転送用ＭＩＳＦＥＴＱｔの他方の半
導体領域、相補性データ線３３の夫々の接続は、下層側
から上層側に向って順次積層された中間導電層２３．２
９、埋込型電極３２の夫々を介して行われる。 前記中間導電層２３は、第１図、第２図、第１２図及び
第１８図に示すように、層間絶縁膜２１上に構成される
。この中間導電層２３の一部は、サイドウオールスペー
サ１６で規定された領域内において、前記層間絶縁膜２
１に形成された接続孔２２を通して転送用ＭＩＳＦＥＴ
Ｑｔの他方の半導体領域（１８）に接続される。前記接
続孔２２はサイドウオールスペーサ１６で規定される領
域よりも大きい（ゲート電極１３側に大きい）開口サイ
ズで構成される。前記サイドウオールスペーサ１６は前
述のように転送用ＭＩＳＦＥＴＱｔのゲート電極１３の
側壁にそれに対して自己整合で形成される。つまり、中
間導電層２３の一部はサイドウオールスペーサ１６に律
則された位置にかつそれに対して自己整合で転送用ＭＩ
ＳＦＥＴＱｔの他方の半導体領域に接続される。中間導
電層２３の他部は、少なくとも、この中間導電層２３と
上層の中間導電層２９との製造プロセスのマスク合せ余
裕寸法に相当する分、層間絶縁膜２１上に引き出される
。この中間導電層２３は、転送用ＭＩＳＦＥＴＱｔの他
方の半導体領域、中間導電層２９の夫々に製造プロセス
のマスク合せずれが生じる場合でも、このマスク合せず
れを吸収し、転送用ＭＩＳＦＥＴＱｔの他方の半導体領
域にそれに対して自己整合で中間導電層２９を見かけ上
接続できる。 前記中間導電層２３は前記負荷用ＭＩＳＦＥＴＱｐのゲ
ート電極２３、容量素子Ｃの第２電極２３、導電層２３
の夫々と同一導電層で構成される。つまり、第３層目の
ゲート材形成工程で形成される多結晶珪素膜で形成され
、この多結晶珪素膜には抵抗値を低減するｎ型不純物が
導入される。 前記中間導電層２９は、第１図、第２図、第１４図及び
第２０図に示すように、層間絶縁膜２７上に構成される
。中間導電層２９の一端側は層間絶縁膜２７に形成され
た接続孔２８を通して前記中間導電層２３に接続される
。この中間導電層２３は前述のように転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域に接続される。中間導電層２
９の他端側は、列方向に引き出され、層間絶縁膜３０に
形成された接続孔３１内に埋込まれた埋込型電極３２に
接続される。この埋込型電極３２は相補性デー□り線３
３に接続される。 前記転送用ＭＩＳＦＥＴＱｔｌの他方の半導体領域に一
端側が接続される中間導電層２９は、転送用ＭＩＳＦＥ
ＴＱｔ２の他方の半導体領域上を行方向に延在する相補
性データ線３３のうちの第１データ線（Ｄ Ｌ Ｌ ）
３３下まで列方向に引き出され、この引き出された領域
において第１データ線３３に接続される。同様に、転送
用ＭＩＳＦＥＴＱｔ２の他方の半導体領域に一端側が接
続される中間導電層２９は、転送用ＭＩＳＦＥＴＱｔｌ
の他方の半導体領域上を行方向に延在する相補性データ
線３３のうちの第２データ線（ＤＬ２）３３下まで列方
向に引き出され、この引き出された領域において第２デ
ータ線３３に接続される。つまり、中間導電層２９は、
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の
夫々とそれと列方向において反転位置に延在する第１デ
ータ線３３、第２データ線３３の夫々とを接続する交差
配線構造を構成する。 中間導電層２９は、その形成方法については後述するが
、製造プロセスの第１層目の金属材形成工程で形成され
た高融点金属膜例えばＷ膜で形成される。このＷ膜は前
述の多結晶珪素膜、高融点金属珪化膜の夫々に比べて比
抵抗値が小さい。 この中間導電層２９の下地となる層間絶縁膜２７は酸化
珪素膜２７Ａ、ＢＰＳＧ膜２７Ｂの夫々を順次積層した
複合膜で構成される。層間絶縁膜２７の上層のＢＰＳＧ
膜２７Ｂは、グラスフローが施され、表面に平担化処理
が施される。 前記埋込型電極３２は、層間絶縁膜３０に形成された接
続孔３１内において、中間導電層２９上に選択的に構成
される。この埋込型電極３２は、接続孔３１で発生する
急峻な段差形状を吸収し、上層の相補性データ線３３の
断線不良を防止できる。 層間絶縁膜３０は、第１図に示すように、堆積型の酸化
珪素膜３０Ａ、塗布型の酸化珪素膜３０Ｂ、堆積型の酸
化珪素膜３０Ｇの夫々を順次積層した３層の積層構造で
構成される。下層の酸化珪素［３０Ａ、上層の酸化珪素
膜３０Ｃの夫々は、後述するが、テトラエソキシシラン
（Ｔ Ｅ ＯＳ ：Ｔｅｔｒａ ＥｔｈｏｘｙＳ １ｌ
ａｎｅ）ガスをソースガスとするプラズマＣＶＤ法で堆
積される。下層の酸化珪素膜３０Ａは、下地の段差形状
に沿って均一な膜厚で堆積され、特に下地の段差形状の
凹部分において、この凹部分の上側でのオーバーハング
形状が発生しずらい、つまり、下層の酸化珪素膜３０Ａ
は前記オーバーハング形状に基く巣の発生を低減できる
。中間層の酸化珪素膜３０Ｂは、スピンオングラス（Ｓ
ｐｉｎ ＯｎＧｌａｓｓ）法で塗布され、ベータ処理
が施された後、全面エツチング（エッチバック）される
、この中間層の酸化珪素膜３０Ｂは、下層の酸化珪素膜
３０Ａの表面の段差形状部分に集中的に形成され（残存
し）、層間絶縁膜３０の表面の平担化を図れる。中間層
の酸化珪素膜３０Ｂは、基本的に前述の中間導電層２９
と相補性データ線３３とを接続する接続孔３１の領域を
除く、下層の酸化珪素膜３０Ａの表面上の段差部分に形
成される。つまり、中間層の酸化珪素膜３０Ｂが含有す
る水分に基く、相補性データ線（アルミニウム合金）３
３の腐食が防止できる。上層の酸化珪素膜３０Ｃは、中
間層である酸化珪素膜３０Ｂの表面を被覆し、この酸化
珪素膜３０Ｂの膜質の劣化を防止できる。 前記相補性データ線（ＤＬ）３３は、第１図に示すよう
に、層間絶縁膜３０上に構成される。この相補性データ
線３３は前記接続孔３１内に埋込まれた埋込用電極３２
に接続される。相補性データ線３３は製造プロセスの第
２層目の金属材形成工程で形成される。相補性データ線
３３はバリア性金属膜３３Ａ、アルミニウム合金膜３３
Ｂの夫々を順次積層した２層の積層構造で構成される。 前記バリア性金属膜３３Ａは、基本的に、転送用ＭＩＳ
ＦＥ、ＴＱｔの他方の半導体領域（１８）や中間導電層
２３の珪素（Ｓｉ）、アルミニウム合金膜３３Ｂのアル
ミニウム（ＡＱ）の夫々の相互拡散を防止し、所謂アロ
イスパイクを防止する。また、バリア性金属膜３３Ａは
下層の埋込用電極３２との接着性が良好の金属材で構成
する。 バリア性金属膜３３Ａは例えばＴｉＷ膜で形成する。 前記アルミニウム合金膜３３Ｂは多結晶珪素膜、高融点
金属膜、高融点金属珪化膜の夫々に比べて比抵抗値が小
さい、アルミニウム合金膜３３ＢはＣｕ及びＳｉを添加
したアルミニウムで構成される。 Ｃｕは基本的にエレクトロマイグレーション耐圧を向上
できる作用を有する。Ｓｉは基本的にアロイスパイクを
防止できる作用を有する。また、相補性データ線３３は
、アルミニウム合金膜３３Ｂをアルミニウム膜で、或は
下層のバリア性金属膜３３Ａを廃止して単層のアルミニ
ウム合金膜で構成してもよい。 前記相補性データ線３３は、第２図及び第２０図に示す
ように、メモリセルＭＣ上を行方向に延在する。相補性
データ線３３のうちの一方の第１データ４Ｉ（Ｄ Ｌ
Ｌ）３３１１メモＩＪ−１！＃ＭＣ（７）駆動用Ｍ Ｉ
５ＦＥＴＱｄ １．転送用ＭＩＳＦＥＴＱｔ２及び負
荷用ＭＩ ５ＦＥＴＱｐ Ｚ上を行方向に延在する。 他方の第２データ線（ＤＬ２）３３はメモリセルＭＣの
駆動用ＭＩ ５ＦＥＴＱｄ ２、転送用ＭＩＳＦＥＴＱ
ｔｌ及び負荷用ＭＩＳＦＥＴＱｐｌ上を行方向に延在す
る。つまり、相補性データ線３３の第１データ線３３、
第２データ線３３の夫々は互いに離隔しかつほぼ平行に
行方向に延在する。 同第２図及び第２０図に示すように、メモリセルアレイ
ＭＣにおいて、列方向に配列されたメモリセルＭＣの相
補性データＩ＆３３の平面形状はＹｌ−Ｙ３軸又はＹ２
−Ｙ４軸に対して線対称で配置される。行方向に配列さ
れたメモリセルＭＣの相補性データ線３３の平面形状は
Ｘｌ−Ｘ２軸又はＸ３−Ｘ４軸に対して線対称で配置さ
れる。 このように、（Ｂ−１０）メモリセルＭＣの転送用ＭＩ
ＳＦＥＴＱｔの上部にこの転送用ＭＩＳＦＥＴＱｔの他
方の半導体領域（１８）に接続される相補性データ線（
ＤＬ）３３が延在されるＳＲＡＭ１において、前記メモ
リセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔｌの他方の
半導体領域（１８）に、中間導電層２９を介在させ、他
方の転送用ＭＩＳＦＥＴＱｔ２の上部を延在する相補性
データ線３３の一方の第１データ線（Ｄ Ｌ Ｌ ）３
３を接続すると共に、前記他方の転送用ＭＩＳＦＥＴＱ
ｔ２の他方の半導体領域に、中間導電層２９を介在させ
、一方の転送用ＭＩＳＦＥＴＱｔｌの上部を延在する相
補性データ線３３の他方の第２データ線（ＤＬ２）３３
を接続する。この構成により、前記メモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔの配列と相補性データ線３３の配
列とを反転させ、この反転させた距離に相当する分、前
記中間導電層２９で引き回し、転送用ＭＩＳＦＥＴＱｔ
の他方の半導体領域と相補性データ線３３との接続距離
を長くしたので、前記転送用ＭＩＳＦＥＴＱｔの他方の
半導体領域の珪素と相補性データ線３３の金属（アルミ
ニウム合金膜３３ＢのＡＱ）との相互拡散を防止し、ア
ロイスパイクの防止等、ＳＲＡＭＩの電気的信頼性を向
上できる。 また、（Ｂ−１１）前記構成（Ｂ−１０）の相補性デー
タ線３３はバリア性金属膜（例えばＴ ｉ Ｗ）３３Ａ
とアルミニウム合金膜３３Ｂとの積層構造で構成され、
前記中間導電層２９は高融点金属膜（Ｗ）で構成される
。この構成により、前記アルミニウム合金膜３３Ｂは比
抵抗値が他の高融点金属膜や多結晶珪素膜に比べて小く
、相補性データｇａａの抵抗値を低減できるので、相補
性データ線３３での情報の伝達速度を速め、ＳＲＡＭＩ
の動作速度の高速化を図れると共に、前記中間導電層２
９の高融点金属膜はバリア性を有するので、前述のアロ
イスパイクをより防止できる。 前記メモリセルＭＣ上には、第１図、第２図、第１４図
及び第２０図に示すように、メインワード！（ＭＷＬ）
２９及びサブワード線（ＳＷＬＩ）２９が配置される。 メインワード線２９、サブワード線２９の夫々は、同一
導電層（第１層目の金属材形成工程で形成される高融点
金属膜）で構成され、前記中間導電層２９と同一導電層
で構成される。つまり、メインワード線２９．サブワー
ド線２９の夫々はワード線（ＷＬ）１３と相補性データ
線３３との間の層に構成される。メインワード線２９、
サブワード線２９の夫々は、メモリセルＭＣの転送用Ｍ
ＩＳＦＥＴＱｔ１に接続される中間導電層２９と転送用
ＭＩＳＦＥＴＱｔ２に接続される中間導電層２９との間
に配置される。メインワード線２９．サブワード線２９
の夫々は互いに離隔し、かつメモリセルアレイＭＡＹを
ほぼ平行に列方向に延在する。 前述の第３図、第４図及び第６図に示すように、メイン
ワード線２９は行方向に配列された４個（４［ｂｉｔｌ
）のメモリセルＭＣ毎に１本配置される。メインワード
線２９は、４個のメモリブロックＭＢの合計１６個のメ
モリセルアレイＭＡＹ上を延在するので、抵抗値を低減
する目的でサブワード、１！２９に比べて配線幅寸法を
太く構成する。 サブワード線（ＳＷＬＩ）２９は、前述の第４図及び第
６図に示すように、メモリブロックＭＢのワードデコー
ダ回路ＷＤＥＣに近接する側に配置されたメモリセルア
レイＭＡＹにおいて、行方向に配列された１個のメモリ
セルＭＣ毎に１本配置される。サブワード線２９は、１
個のメモリセルアレイＭＡＹを延在する程度の長さで、
前記メインワード線２９に比べて延在する長さが短いの
で、メインワード線２９に比べて配線幅寸法を細く構成
する。 メインワード線２９、サブワード線２９の夫々は、メモ
リセルＭＣに接続される基準電圧線（Ｖｓｓ）１３をワ
ード線（Ｗ Ｌ ）１３と同一導電層で構成し、この基
準電圧線１３を延在させていた導電層を空領域としたの
で、この空領域（２本の配線を配置できる程度の領域）
を利用して配置される。つまり、メモリセルＭＣは、ワ
ード線（Ｗ Ｌ ）１３及び基準電圧線１３の他に１列
方向にデバイデッドワードライン方式で使用するメイン
ワード線２９及びダブルワードライン方式で使用するサ
ブワード線２９の２本のワード線を延在できる。 このように、（Ａ−１０）前記構成（Ａ−９）の第１ワ
ード線（ＷＬＩ）１３及び第２ワード線（ＷＬ２）１３
は同一導電層で構成され、前記メインワード線（ＭＷＬ
）２９、第１サブワード線（ＳＷＬＩ）２９及び第２サ
ブワード線（ＳＷＬ２）２９は前記第１ワード線１３及
び第２ワード線１３と別層の同一導電層で構成され、か
つ第１ワード線１３及び第２ワード線１３に比べて比抵
抗値が小さい材料で構成される。この構成により、前記
メインワード線２９、サブワード線２９及びワード線１
３の３種類のワード線を２層の導電層で構成したので、
導電層数を低減し、ＳＲＡＭ１の多層配線構造を簡単化
できると共に。 動作速度を律則するメインワード線２９、サブワード線
２９の夫々の比抵抗値を低減し、夫々の充放電速度を速
めたので、ＳＲＡＭ１の動作速度の高速化を図れる。 また、（Ａ−１１）列方向に延在するワード線１３及び
基準電圧！（Ｖｓｓ）１３と前記列方向と交差する行方
向に延在する相補性データ線３３との交差領域にメモリ
セルＭＣが配置されるＳＲＡＭ１において、前記基準電
圧線１３を前記ワード線（Ｗ Ｌ ）１３と同一導電層
で構成し、前記相補性データ線３３の第１データ線（Ｄ
Ｌ Ｌ ）３３及び第２データ線（ＤＬ２）３３を前
記ワード線１３及び基準電圧線１３と別層の同一導電層
で構成し、前記ワード線１３及び基準電圧＄！１３と前
記相補性データ線３３との間の同一導電層に、前記ワー
ド線１３及び基準電圧線１３と同一列方向に延在する、
デバイデッドワードライン方式の採用で使用されるメイ
ンワード線（Ｍ Ｗ Ｌ ）２９及びダブルワードライ
ン方式の採用で使用されるサブワード線（ＳＷＬ）２９
の２本のワード線を構成する。 この構成により、前記基準電圧線１３をワード線１３と
同一導電層で構成し、基準電圧線１３を延在させていた
導電層に少なくとも２本の配線を延在できる空領域がで
きるので、この空領域にメインワード線２９及びサブワ
ード線２９の２本のワード線を延在させ、この２本のワ
ード線を延在させる占有面積に相当する分、ＳＲＡＭ１
の集積度を向上できる。言換すれば、メモリセルアレイ
ＭＡＹ上にその占有面積を増加せずに前記メインワード
線２９及びサブワード［２９を延在できるので、ＳＲＡ
Ｍ１にデバイデッドワードライン方式及びダブルワード
ライン方式を同時に採用できる。 前記メモリセルＭＣの相補性データ線３３上を含む基板
全面（外部端子ＢＰの領域は除く）には、第１図に示す
ように、ファイナルパッシベーション膜（最終保護膜）
３４が構成される。このファイナルパッシベーション膜
３４は、その構造を詳細に示さないが、酸化珪素膜、窒
化珪素膜、樹脂膜の夫々を順次積層した３層の積層構造
で構成される。 フィナルバッシベーション膜３４の下層の酸化珪素膜は
、後述するが、テトラエソキシシランガスをソースガス
とするＣＶＤ法で形成される。つまり、下層の酸化珪素
膜は上層の窒化珪素膜に巣が発生することを防止する。 中間層の窒化珪素膜はプラズマＣＶＤ法で形成される。 この中間層の窒化珪素膜は耐温性を高める作用がある。 上層の樹脂膜は例えばポリイミド系樹脂で形成される。 この樹脂膜は、樹脂封止型半導体装置の樹脂封止部に微
量に含有される放射性元素から放出されるα線を遮蔽し
、ＳＲＡＭ１のα線ソフトエラー耐圧を向上できる。ま
た、樹脂膜は、前記樹脂封止部に含有されるフィラーで
ファイナルパッシベーション膜３４等の層間膜にクラッ
クが発生することを防止する。 前記ＳＲＡＭ１の周辺回路は第２１図（要部断面図）に
示すようにＣＭＯ８で構成される。 このＣＭＯ８のうちのｎチャネルＭＩＳＦＥＴＱｎは、
素子分離絶縁膜４及びＰ型チャネルストッパ領域５で周
囲を規定された領域内において、ｐ−型ウェル領域２の
活性領域の主面に構成される。 つまり、ｎチャネルＭＩＳＦＥＴＱｎは、主に。 ｐ−型ウェル領域２．ゲート絶縁膜１２、ゲート電極１
３、ソース領域及びドレイン領域で構成される。 ゲート電極１３は前記メモリセルＭＣの転送用ＭＩＳＦ
ＥＴＱｔのゲート電極１３と同一導電層で構成される。 ソース領域、ドレイン領域の夫々は低い不純物濃度のｎ
型半導体領域エフ及び高い不純物濃度のｎ°型半導体領
域１８で構成される。つまり１周辺回路のｎチャネルＭ
ＩＳＦＥＴＱｎは、メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔと同様に、ＬＤＤ構造で構成される。 ＬＤＤ構造を採用するｎチャネルＭＩＳＦＥＴＱｎは、
前述のように、ホットキャリアの発生量を低減できるの
で、経時的なしきい値電圧の変動を防止できる。また、
このｎチャネルＭＩＳＦＥＴＱｎは、駆動用ＭＩＳＦＥ
ＴＱｄのゲート電極７等多結晶珪素膜に比べて、比抵抗
値が小さい積層構造の導電層でゲート電極１３を構成す
るので。 動作速度の高速化を図れる。 前記ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのソー
ス領域、ドレイン領域の夫々であるｎ°型半導体領域１
８には配線２９が接続される。配線２９は前記メモリセ
ルＭＣに配置された中間導電層２９、メインワード線２
９及びサブワードＩ！２９と同一導電層で構成される。 この配線２９は層間絶縁膜２７．２４．２１等に形成さ
れた接続孔２８を通してｎ゛型半導体領域１８に接続さ
れる。また、配線２９は、層間絶縁膜３０に形成された
接続孔３１内に埋込まれた埋込用電極３２を介して、上
層の配線３３に接続される。前記埋込用電極３２はメモ
リセルＭＣに形成された埋込用電極３２と同一導電層で
構成される。配線３３はメモリセルＭＣに配置された相
補性データ線３３と同一導電層で構成される。 前記ＣＭＯ８のうちのｐチャネルＭＩＳＦＥＴＱｐは、
素子分離絶縁膜４で周囲を規定された領域内において、
イ型ウェル領域３の活性領域の主面に構成される。つま
り、ｐチャネルＭＩＳＦＥＴＱｐは、主に、ｎ−型ウェ
ル領域３．ゲート絶縁膜１２．ゲート電極１３、ソース
領域及びドレイン領域で構成される。イ型ウェル領域３
はチャネル形成領域を構成する。ゲート電極１３は、前
記ｎチャネルＭＩＳＦＥＴＱｎと同様に、前記転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極１３と同一導電層で構成さ
れる。ソース領域、ドレイン領域の夫々は低い不純物濃
度のＰ型半導体領域１９及び高い不純物濃度のｐ゛型半
導体領域２０で構成される。低い不純物濃度のｎ型半導
体領域１９は、ｎチャネルＭＩＳＦＥＴＱｎと同様に、
高い不純物濃度のｐ°型半導体領域２０とチャネル形成
領域との間に設けられる。 つまり、ＰチャネルＭＩＳＦＥＴＱｐはＬＤＤ構造で構
成される。同様に、ＬＤＤ構造を採用するＰｆヤネルＭ
Ｉ ５ＦＥＴＱｐは経時的なしきい値電圧の変動を防止
できる。また、ｐチャネルＭＩＳＦＥＴＱｐは、ゲート
電極１３の比抵抗値が小さいので、動作速度の高速化を
図れる。 ｐチャネルＭＩＳＦＥＴＱｐのソース領域、ドレイン領
域の夫々であるｐ゛型半導体領域２０には配線２９が接
続される。また、配線２９は埋込用電極３２を介して上
層の配線３３に接続される。 この周辺回路のＣＭＯＳの領域は前記メモリセルアレイ
ＭＡＹの領域と同様にファイナルパッシベーション膜３
４が構成される。 このように、（Ｄ−３）ワード線（Ｗ Ｌ ）１３で制
御される転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥ
ＴＱｄでメモリセルＭＣが構成され、このメモリセルＭ
Ｃの情報書込み動作、情報の保持動作、情報読出し動作
を制御する周辺回路をＭＩＳＦＥＴ（本実施例では０Ｍ
Ｏ８）で構成するＳＲＡＭＩにおいて、前記転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びそれに接続されるワ
ード、ｔ１３を、前記駆動用ＭＩＳＦＥＴＱｄのゲート
電極７に比べて比抵抗値が小さい材料で構成し、前記周
辺回路のＭＩ ５ＦＥＴ（Ｑｎ、Ｑｐ）のゲート電極１
３を前記転送用ＭＩＳＦＥＴＱｔのゲート電極１３と同
一導電層で構成する。この構成により、前記メモリセル
ＭＣの転送用ＭＩｓＦＥＴＱｔのゲート電極１３及びワ
ード、１９１１３の抵抗値を低減し、メモリセルＭＣの
情報書込み動作及び情報読出し動作を速めることができ
るので、ＳＲＡＭ１の動作速度の高速化が図れると共に
、前記周辺回路のＭＩＳＦＥＴ（Ｑ ｎ ｙ Ｑ ｐ
）のゲート電極１３の抵抗値を低減し、このＭＩＳＦＥ
Ｔの動作速度を速めることができるので、ＳＲＡＭ１の
動作速度のより高速化を図れる。 前記第８図に示す、前記周辺回路の入力段回路■と外部
端子ＢＰとの間に配置された静電気破壊防止回路Ｉのク
ランプ用ＭＩＳＦＥＴＱｎｌは。 具体的な断面構造を図示しないが、前記メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄと同一構造で構成される。つ
まり、クランプ用ＭＩＳＦＥＴＱｎ１は、ｐ−型ウェル
領域２、ゲート絶縁膜６．ゲート電極７、ソース領域及
びドレイン領域で構成される。ソース領域、ドレイン領
域の夫々は低い不純物濃度のｎ型半導体領域１０及び高
い不純物濃度のｎ°型半導体領域１１で構成される。す
なわち、クランプ用ＭＩＳＦＥＴＱｎｌは２重ドレイン
構造で構成される。 前述のように、ＳＲＡＭ１は、メモリセルＭＣにおいて
、転送用ＭＩＳＦＥＴＱｔにＬＤＤ構造、駆動用ＭＩＳ
ＦＥＴＱｄに２重ドレイン構造の２種類の構造のれチャ
ネルＭＩＳＦＥＴを採用する。 この２種類の構造のｎチャネルＭＩＳＦＥＴのうち１周
辺回路のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎは
動作速度の高速化及びしきい値電圧の変動の防止を図る
目的でＬＤＤ構造を採用する。また、静電気破壊防止回
路■のクランプ用ＭＩＳＦＥＴＱｎｌは、静電気破壊耐
圧を向上する目的で、前記２種類の構造のｎチャネルＭ
ＩＳＦＥＴのうち、２重ドレイン構造を採用する０本実
施例の場合、ＬＤＤ構造を採用する例えば周辺回路のｎ
チャネルＭＩＳＦＥＴＱｒｘの静電気破壊耐圧は約３０
［Ｖ］で構成される。これに対して、静電気破壊防止回
路Ｉの２重ドレイン構造を採用するクランプ用ＭＩＳＦ
ＥＴＱｎｌの静電気破壊耐圧は約Ｌ５０［Ｖ］で構成さ
れる。 前記静電気破壊防止回路Ｉの保護抵抗素子Ｒは、図示し
ないが、第２層目のゲート材形成工程で形成される導電
層１３で構成される。この導電層１３は前述のように多
結晶珪素膜１３Ａ及び高融点金属珪化膜１３Ｂの積層構
造で構成され、他のゲート材に比べて膜厚を厚く形成で
きるので、保護抵抗素子Ｒの電流容量を増加できる。つ
まり、保護抵抗素子Ｒは過大電流が流れた場合でも切断
されにくくなる。また、保護抵抗素子Ｒは、４層のゲー
ト材（７，１３，２３及び２６）のうち、膜厚が厚い第
３層目の導電層２３でも形成できる。また、保護抵抗素
子Ｒは、前記４層のゲート材のうち、いずれか２層又は
それ以上を積層した積層構造で構成してもよい。 また、保護抵抗素子Ｒは、クランプ用ＭＩＳＦＥＴＱｎ
１、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのい
ずれかのソース領域或はドレイン領域と同一構造の所謂
拡散層抵抗素子として構成してもよい。 前記第９図に示す、前記周辺回路の出力段回路■と外部
端子ＢＰとの間に配置された静電気破壊防止回路■のク
ランプ用ＭＩＳＦＥＴＱｎ４、Ｑｎ５の夫々は、前記静
電気破壊防止回路Ｉと同様に、２重ドレイン構造で構成
される。この２重ドレイン構造を採用するクランプ用Ｍ
ＩＳＦＥＴＱｎ４、Ｑｎ５の夫々は静電気破壊耐圧を向
上できる。 前記静電気破壊防止回路■のバイポーラトランジスタＢ
ｉＴは前述のようにｎｐｎ型で構成される。このバイポ
ーラトランジスタＢｉＴのｎ型エミッタ領域は、転送用
ＭＩ Ｓ ＦＥＴＱｔのソース領域、ドレイン領域の夫
々であるｎ゛型半導体領域１８で構成される。また、ｎ
型エミッタ領域は駆動用ＭＩＳＦＥＴＱｄのソース領域
、ドレイン領域の夫々であるｎ゛型半導体領域１１で構
成される。ｐ型ベース領域はｐ”型ウェル領域２で構成
される。 ｎ型コレクタ領域は１型半導体基板１で構成される。つ
まり、バイポーラトランジスタＢｉＴはｎチャネルＭＩ
ＳＦＥＴＱｎと同一製造プロセスで構成できる。 ８力段回路■の出力用ｎチャネルＭＩ Ｓ ＦＥＴＱｎ
２、Ｑｎ３の夫々は、静電気破壊防止回路■。 ■の夫々と同様に、２重ドレイン構造で構成される。こ
の２重ドレイン構造を採用する出力用ｎチャネルＭＩＳ
ＦＥＴＱｎ２、Ｑｎ３の夫々は静電気破壊耐圧を向上で
きる。同様に、出力段回路■のｎチャネルＭＩＳＦＥＴ
Ｑｎ６は２重ドレイン構造で構成される。すなわち、前
記第８図に示す入力段側、第９図に示す出力段側の夫々
において。 ２重ドレイン構造を採用するＭＩＳＦＥＴＱｎは破線で
囲んで示す。 このように、（Ｄ−１）前記外部端子ＢＰとＭＩＳＦＥ
Ｔ（Ｑｎ、Ｑｐ）で形成される入出力段回路（■又は■
）との間にクランプ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
（Ｑｎｌ、又はＱｎ４及びＱｎ５）で形成される静電気
破壊防止回路（Ｉ又は■）を配置し、メモリセルＭＣを
駆動用ＭｒＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔで
構成するＳＲＡＭ１において、前記メモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔをＬＤＤ構造で構成すると共に、
前記駆動用ＭＩＳＦＥＴＱｄを２重ドレイン構造で構成
し、前記静電気破壊防止回路（Ｉ又は■）のクランプ用
ＭＩＳＦＥＴＱｎの前記外部端子ＢＰに直接々続される
ドレイン領域（或はソース領域）、又は出力段回路■の
出力用ｎチャネルＭＩ ５ＦＥＴＱｎ２のドレイン領域
（或はＱｎ３のソース領域）を２重ドレイン構造で構成
する。この構成により、前記構成（Ｂ−５）と同様に、
前記メモリセルＭＣの駆動用ＭＩ ５ＦＥＴＱｄの相互
コンダクタンスを転送用ＭＩＳＦＥＴＱｔの相互コンダ
クタンスに比べて大きくし、実効的なβレシオを大きく
できるので、駆動用ＭＩｓＦＥＴＱｄの占有面積を縮小
してメモリセルＭＣの占有面積を縮小でき、Ｓ ＲＡＭ
１の集積度を向上できると共に、前記ＬＤＤ構造に比
べて、静電気破壊防止回路（■又は■）のクランプ用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのドレイン領域でのｐｎ
接合部での破壊耐圧を高くできるので、静電気破壊防止
回路（Ｉ又は■）の静電破壊耐圧を向上し、又は出力段
回路■の８力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレイ
ン領域でのｐｎ接合部での破壊耐圧を高くできるので、
出力段回路■の静電気破壊耐圧を向上し、ＳＲＡＭ１の
静電気破壊を防止できる。また、前記メモリセルＭＣの
実効的なβレシオを大きくし、メモリセルＭＣの情報蓄
積ノード領域に保持された情報の安定性を向上できるの
で、メモリセルＭＣの誤動作を低減し、Ｓ ＲＡＭ１の
動作上の信頼性を向上できる。 また、（Ｄ−４）前記構成（Ｄ−３）のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔ、周辺回路のＭＩＳＦＥＴ（
Ｑｎ、Ｑｐ）の夫々はＬＤＤ構造で構成し、前記メモリ
セルＭＣの駆動用ＭＩＳＦＥＴＱｄは２重ドレイン構造
で構成される。この構成により、前記構成（Ｄ−１）の
効果の他に、前記周辺回路のＬＤＤ構造のＭＩＳＦＥＴ
（Ｑｎ、Ｑｐ）は２重ドレイン構造の駆動用ＭＩＳＦＥ
ＴＱｄに比べてドレイン領域の近傍の電界強度を弱くで
き、ホットキャリアの発生量を低減できるので、前記周
辺回路のＭ Ｉ Ｓ ＦＥＴの経時的なしきい値電圧の
変動を低減し、ＳＲＡＭＩの電気的信頼性を向上できる
。 前述の第１図、第２図、第１３図及び第１９図に示す電
源電圧線（Ｖｃｃ）２６Ｐは周辺回路の領域において図
示しない電源電圧配線３３に接続される。 電源電圧線２６Ｐは、メモリセルＭＣ上に配置され、メ
モリセルアレイＭＡＹを列方向に延在するので、前記第
３図に示すＸデコーダ回路ＸＤＥＣの領域において、電
源電圧配線３３に接続される。この接続構造を第２２図
（要部断面図）に示す。 前記メモリセルアレイＭＡＹを列方向に延在する電源電
圧線２６Ｐの端部、電源電圧配線３３の夫々はｐ゛型半
導体領域２０及び電源用中間配線２９を介して接続され
る。電源電圧＄２６Ｐ、ｐ”型半導体領域２０の一端部
との接続は層間絶縁膜２１．２４の夫々に形成された接
続孔２５を通して行われる。電源電圧線２６Ｐが接続さ
れたＰ°型半導体領域２０の他端部は、層間絶縁膜２７
等に形成された接続孔２８を通して電源用中間配線２９
に接続される。この電源用中間配線２９は、層間絶縁膜
３０に形成された接続孔３１を通してさらに上層の電源
電圧配線３３に接続される。 つまり、電源電圧線２６Ｐは、−旦、下層のｐ°型半導
体領域２０に接続され、この接続部分と別の領域にｐ°
型半導体領域２０で引き出し、この引き出された領域の
ｐ゛型半導体領域２０に電源用中間配線２９を接続し、
この電源用中間配線２９を介して電源電圧配線３３に接
続される。前記Ｐ°型半導体領域２０は電源電圧線２６
Ｐ（ｐ型不純物を導入した多結晶珪素ＩＩＩ）との接続
でｐｎ接合が構成されない導電型を有する。このｐ°型
半導体領域２０は、周辺回路のｐチャネルＭＩＳＦＥＴ
Ｑｐのソース領域、ドレイン領域の夫々のｐ゛型半導体
領域２０と同一導電層で構成される。前記電源用中間配
線２９は、前記メモリセルＭＣに配置された中間導電、
１１２９％メインワード、８１２９．サブワード線２９
、周辺回路の配線２９の夫々と同一導電層で構成される
。電源電圧配線３３は、図示しないが、外部端子ＢＰか
ら周辺回路の各回路やメモリブロックＬＭＢに電源電圧
Ｖｃｃを供給する主要電源幹線である。この電源電圧配
線３３はメモリセルアレイＭＡＹを延在する相補性デー
タ線３３、周辺回路の配線３３の夫々と同一導電層で構
成される。 前記電源電圧線２６Ｐは、前述のように、メモリセルＭ
Ｃの負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２
６Ｎと同一導電層で構成され、このｎチャネル形成領域
２６Ｎでのリーク電流量を低減するので、薄膜で構成さ
れる。つまり、前記接続構造は、層間絶縁膜２７に形成
される接続孔２８を電源電圧線２６Ｐの領域上に形成し
、この接続孔２８を通して電源用中間導電層２９を電源
電圧線２６Ｐに直接々続する場合において、前記接続孔
２８を形成するエツチング（ドライエツチング）の際、
電源電圧線２６Ｐが抜けることを防止できる。電源電圧
線２６Ｐが抜けた場合、電源電圧線２６Ｐと電源用中間
導電層２９との接続面積が極端に縮小して抵抗値が増大
するか、或は電源電圧線２６Ｐと電源用中間導電層２９
との接続不良が生じる。 次に、前述のＳＲＡＭ１の具体的な製造方法について、
第２３図乃至第３２図（各製造工程毎に示すメモリセル
ＭＣの要部断面図）を用いて簡単に説明する。
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）を有する半導体集積回路装置に適用して有効
な技術に関するものである。 〔従来の技術〕 揮発性の半導体記憶装置としてのＳＲＡＭは相補型デー
タ線とワード線との交差部にメモリセルを配置する。メ
モリセルはフリップフロップ回路及び２ｆＭの転送用Ｍ
Ｉ Ｓ ＦＥＴで構成される。転送用ＭＩＳＦＥＴは
、フリップフロップ回路の入出力端子に一方の半導体領
域を接続し、相補性データ線に他方の半導体領域を接続
する。この転送用ＭＩＳＦＥＴは、ゲート電極をワード
線に接続し、このワード線で導通、非導通を制御する。 フリップフロップ回路は、情報蓄積部として構成され、
２個の駆動用ＭＩＳＦＥＴ及び２個の負荷用抵抗素子で
構成される。駆動用ＭＩＳＦＥＴは、一方の転送用ＭＩ
ＳＦＥＴの一方の半導体領域にドレイン領域を接続し、
基準電圧線（ソース線）にソース領域を接続する。駆動
用ＭＩＳＦＥＴのゲート電極は他方の転送用Ｍ Ｉ Ｓ
ＦＥＴの一方の半導体領域に接続される６負荷用抵抗
素子は、一方の転送用ＭＩＳＦＥＴの一方の半導体領域
に一端側を接続し、電源電圧配線（ソース線）にソース
領域を接続する。この種のＳＲＡＭのメモリセルは、駆
動用ＭＩＳＦＥＴの上部に負荷用抵抗素子を配置し、メ
モリセルの占有面積を縮小できるので、ＳＲＡＭの高集
積化を図れる。メモリセルには１［ｂｉｔ］の情報が記
憶できる。 ＳＲＡＭは情報の大容量化を図ることを目的として高集
積化がなされる。このＳＲＡＭの高集積化に最適な技術
が特開昭６３−１９３５５８号公報に記載される。この
技術は、メモリセルの一方の転送用ＭＩＳＦＥＴの一方
の半導体領域と一方の駆動用ＭＩＳＦＥＴのドレイン領
域とを一体に構成する。一方の転送用ＭＩＳＦＥＴ、一
方の駆動用Ｍ Ｉ Ｓ ＦＥＴの夫々のゲート長方向は
一致される。同様に、メモリセルの他方の転送用ＭＩＳ
ＦＥＴの一方の半導体領域と他方の駆動用ＭＩＳＦＥＴ
のドレイン領域は一体に構成される。他方の転送用ＭＩ
ＳＦＥＴは一方の駆動用ＭＩＳＦＥＴにそのゲート幅方
向において対向させて配置される。他方の駆動用ＭＩ
Ｓ ＦＥＴは一方の転送用ＭＩＳＦＥＴにそのゲート幅
方向において対向させて配置される。つまり、メモリセ
ルは、一方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥ
Ｔ、他方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥ、
Ｔの夫々の平面形状が、両者間の中心点に対して互いに
点対称形状で構成される。一方の駆動用ＭＩＳＦＥＴの
ゲート電極は、その一端をゲート幅方向に延在し、他方
の転送用ＭＩ Ｓ ＦＥＴの一方の半導体領域及び他方
の駆動用ＭＩＳＦＥＴのドレイン領域に接続される。同
様に、他方の駆動用ＭＩ ５ＦＥＴのゲート電極は、そ
の一端をゲート幅方向に延在し、一方の転送用ＭＩＳＦ
ＥＴの一方の半導体領域及び一方の駆動用ＭＩＳＦＥＴ
のドレイン領域に接続される。一方の駆動用ＭＩＳＦＥ
Ｔ、他方の駆動用ＭＩＳＦＥＴの夫々のゲート電極は同
一導電層（製造プロセスにおいて同一製造工程）で構成
される。これらの接続構造はメモリセル内の交差配線構
造を構成する。前記一方の転送用Ｍ Ｉ Ｓ ＦＥＴ、
他方の転送用ＭＩＳＦＥＴの夫々のゲート電極は、同一
導電層で構成され。 前記駆動用ＭＩＳＦＥＴのゲート電極と別の上層に（製
造プロセスにおいて別の製造工程で）形成される。メモ
リセルに接続されるワード線は転送用ＭＩＳＦＥＴのゲ
ート電極と同一導電層で構成されかつそれに一体に構成
される。このワード線は、メモリセル間において、メモ
リセルの転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴの夫
々のゲート幅方向と同一方向に延在する。メモリセルの
一方の転送用ＭＩＳＦＥＴ、他方の転送用ＭＩＳＦＥＴ
の夫々は互いに点対称で配置されるので、ワード線は、
メモリセル内において、前記延在する方向と交差する方
向（ゲート長方向）に引き回される。 このワード線は、一方の転送用ＭＩＳＦＥＴ及び駆動用
ＭＩＳＦＥＴと他方の転送用ＭＩＳＦＥＴ及び駆動用Ｍ
ＩＳＦＥＴとの間の素子分離絶縁膜上に延在する。 この公報に記載された技術は、メモリセルの駆動用ＭＩ
ＳＦＥＴのゲート電極、ワード線の夫々を別々の導電層
で構成し、両者が重ね合せられるので、メモリセルの占
有面積を縮小し、ＳＲＡＭの高集積化を図れる。 〔発明が解決しようとする課題〕 本発明者は、ＳＲＡＭの開発に先立ち、次の問題点が生
じることを見出した。 （１）前記ワード線は、メモリセル内において、交差配
線構造を構成する駆動用Ｍ Ｉ Ｓ ＦＥＴのゲート電
極の一端側の延在部分と交差する。しかしながら、メモ
リセルの一方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦ
ＥＴと他方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥ
Ｔとの間には前記ワード線を引き回す領域が必要となる
。このため、メモリセル内にワード線を引き回す領域に
相当する分、メモリセルの占有面積が増加するので、Ｓ
ＲＡＭの集積度が低下する。 （２）また、前記ワード線は、メモリセル間を延在する
方向、メモリセル内を引き回す方向の夫々が相違する。 このため、メモリセルアレイを延在する前記ワード線の
実効的な長さが長くなり、ワード線の抵抗値が増大する
ので、メモリセルの情報の書込み動作、情報読出し動作
が遅くなり、ＳＲＡＭの動作速度が低下する。 （３）また、通常、前記メモリセルは、βレシオを稼ぐ
目的で、転送用ＭＩＳＦＥＴのゲート幅寸法に比べて駆
動用ＭＩＳＦＥＴのゲート幅寸法を大きく構成する。メ
モリセル内において、一方の転送用ＭＩＳＦＥＴ及び駆
動用ＭＩＳＦＥＴ、他方の転送用ＭＩＳＦＥＴ及び駆動
用ＭＩＳＦＥＴの夫々のゲート幅方向の離隔寸法はゲー
ト幅寸法が大きい一方、他方の夫々の駆動用ＭＩＳＦＥ
Ｔ間の離隔寸法で律則される。つまり、駆動用ＭＩＳＦ
ＥＴのゲート幅寸法との差に相当する分、−方、他方の
夫々の転送用ＭＩＳＦＥＴ間の離隔寸法内に無駄な空領
域が発生する。このため、メモリセルの占有面積が増大
し、ＳＲＡＭの集積度が低下する。 （４）また、前記メモリセルは、転送用ＭＩＳＦＥＴ、
駆動用ＭＩＳＦＥＴの夫々のゲート電極を別々の導電層
で構成するので、段差形状が大きくなる。この段差形状
は、上層の導電層例えばデータ線の下地絶縁膜の表面の
段差形状として成長し、データ線に断線不良を生じるの
で、ＳＲＡＭの電気的信頼性が低下する。 （５）また、前記メモリセルは転送用ＭＩＳＦＥＴ、駆
動用ＭＩＳＦＥＴの夫々のゲート電極を別々の製造工程
で形成するので、ＳＲＡＭの製造プロセスが全体に増加
する。 本発明の目的は下記のとおりである。 （１）ＳＲＡＭを有する半導体集積回路装置において、
集積度を向上することが可能な技術を提供することにあ
る。 （２）ＳＲＡＭを有する半導体集積回路装置において、
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。 （３）ＳＲＡＭを有する半導体集積回路装置において、
動作上の信頼性を向上することが可能な技術を提供する
ことにある。 （４）ＳＲＡＭを有する半導体集積回路装置において、
消費電力を低減することが可能な技術を提供することに
ある。 （５）ＳＲＡＭを有する半導体集積回路装置において、
耐ソフトエラー耐圧を向上することが可能な技術を提供
することにある。 （６）ＳＲＡＭを有する半導体集積回路装置において、
電気的信頼性を向上することが可能な技術を提供するこ
とにある。 （７）ＳＲＡＭを有する半導体集積回路装置において、
静電気破壊耐圧を向上することが可能な技術を提供する
ことにある。 （８）ＳＲＡＭを有する半導体集積回路装置において、
製造プロセス上の歩留りを向上することが可能な技術を
提供することにある。 （９）ＳＲＡＭを有する半導体集積回路装置において、
製造プロセスの製造工程数を低減することが可能な技術
を提供することにある。 （１０）前記（１）乃至（９）の目的のうち、２つ以上
の目的を同時に達成することが可能な技術を提供するこ
とにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）外部端子とＭＩＳＦＥＴで形成される入出力段回
路との間にＭＩＳＦＥＴで形成される静電気破壊防止回
路を配置し、メモリセルを駆動用ＭＩＳＦＥＴ及び転送
用ＭＩＳＦＥＴで構成するＳＲＡＭを有する半導体集積
回路装置において、前記メモリセルの転送用ＭＩＳＦＥ
ＴをＬＤＤ構造で構成すると共に、前記駆動用ＭＩＳＦ
ＥＴを２重ドレイン構造で構成し、前記静電気破壊防止
回路のＭＩＳＦＥＴの前記外部端子に直接々続されるド
レイン領域、又は入出力段回路のＭＩＳＦＥＴの前記外
部端子に直接々続されるドレイン領域を２重ドレイン構
造で構成する。 （２）外部端子とＭＩＳＦＥＴで形成される入出力段回
路との間にＭＩＳＦＥＴで形成される静電気破壊防止回
路を配置し、メモリセルを駆動用ＭＩＳＦＥＴ及び転送
用ＭＩＳＦＥＴで構成するＳＲＡＭを有する半導体集積
回路装置の形成方法において、前記メモリセルの駆動用
ＭＩＳＦＥＴ、前記静電気破壊防止回路の前記外部端子
に直接々続されるドレイン領域を持つＭＩＳＦＥＴ又は
入出力段回路の前記外部端子に直接々続されるドレイン
領域を持つＭＩＳＦＥＴの夫々を形成する工程と、前記
メモリセルの転送用ＭＩＳＦＥＴを形成する工程とを備
える。 （３）ワード線で制御される転送用ＭＩＳＦＥＴ及び駆
動用ＭＩＳＦＥＴでメモリセルが構成され、このメモリ
セルの情報書込み動作、情報の保持動作、情報読出し動
作を制御する周辺回路をＭＩＳＦＥＴで構成するＳＲＡ
Ｍを有する半導体集積回路装置において、前記転送用Ｍ
ＩＳＦＥＴのゲート電極及びそれに接続されるワード線
を、前記駆動用ＭＩＳＦＥＴのゲート電極に比べて比抵
抗値が小さい材料で構成し、前記周辺回路のＭＩＳＦＥ
Ｔのゲート電極を前記転送用ＭＩＳＦＥＴのゲート電極
と同一導電層で構成する。 （４）前記手段（３）のメモリセルの転送用ＭＩＳＦＥ
Ｔ、周辺回路のＭ Ｉ Ｓ ＦＥＴの夫々はＬＤＤ構造
で構成し、前記メモリセルの駆動用ＭＩＳＦＥＴは２重
ドレイン構造で構成される。 （５）ワード線で制御される転送用ＭＩ Ｓ ＦＥＴ及
び駆動用ＭＩＳＦＥＴでメモリセルが構成され、このメ
モリセルの情報書込み動作、情報の保持動作、情報読出
し動作を制御する周辺回路をＭＩＳＦＥＴで構成するＳ
ＲＡＭを有する半導体集積回路装置の形成方法において
、前記メモリセルの駆動用ＭＩＳＦＥＴを形成する工程
と、前記メモリセルの転送用ＭＩＳＦＥＴを形成すると
共に、周辺回路のＭＩＳＦＥＴを形成する工程とを備え
る。 （６）メモリセルに電源を供給する第１電源配線が、メ
モリセルアレイの周辺部分で、第１電源配線の上層に層
間絶縁膜を介在させて設けられた第２電源配線に接続さ
れるＳＲＡＭを有する半導体集積回路装置の形成方法に
おいて、基板上の前記メモリセルアレイの周辺部分に半
導体領域又は導電層を形成する工程と、この半導体領域
又は導電層上を含む基板全面に第１層間絶縁膜を形成す
る工程と、この第１層間絶縁膜の前記半導体領域又は導
電層の一部の領域上を除去し、第１接続孔を形成する工
程と、前記第１層間絶縁膜上に前記第１接続孔を通して
半導体領域又は導電層の一部の領域に接続される第１電
源配線を形成する工程と、前記第１電源配線上を含む基
板全面に第２層間絶縁膜を形成する工程と、この第２層
間絶縁膜及び前記第１層間絶縁膜の前記半導体領域又は
導電層の他部の領域上を除去し、第２接続孔を形成する
工程と、前記第２層間絶縁膜上に前記第２接続孔を通し
て半導体領域又は導電層の他部の領域に接続される第２
電源配線を形成する工程とを備える。 （７）前記手段（６）の半導体領域を形成する工程は、
前記メモリセルアレイの周辺領域に配置された周辺回路
のＭＩＳＦＥＴのソース領域、ドレイン領域の夫々を形
成する工程と同一製造工程で形成される。 〔作 用〕 上述した手段（１）によれば、前記メモリセルの駆動用
ＭＩＳＦＥＴの単位コンダクタンスを転送用ＭＩＳＦＥ
Ｔの単位コンダクタンスに比べて大きくし、実効的なβ
レシオを大きくできるので、駆動用ＭＩＳＦＥＴの占有
面積を縮小してメモリセルの占有面積を縮小でき、ＳＲ
ＡＭの集積度を向上できると共に、前記ＬＤＤ構造に比
べて、静電気破壊防止回路のＭＩＳＦＥＴのドレイン領
域でのｐｎ接合耐圧を高くできるので、静電気破壊防止
回路の静電気破壊耐圧を向上し、ＳＲＡＭの静電気破壊
を防止できる。また、前記実効的なβレシオを大きくし
、メモリセルの情報蓄積ノードに保持された情報の安定
性を向上できるので、メモリセルの誤動作を低減し、Ｓ
ＲＡＭの動作上の信頼性を向上できる。 上述した手段（２）によれば、前記メモリセルの２重ド
レイン構造を採用する駆動用ＭＩＳＦＥＴを形成する工
程と同一製造工程で、前記静電気破壊防止回路のＭＩＳ
ＦＥＴ又は入出力段回路のＭＩＳＦＥＴを形成できるの
で、この静電気破壊防止回路のＭＩＳＦＥＴ又は入出力
段回路のＭＩＳＦＥＴを形成する工程に相当する分、Ｓ
ＲＡＭの製造プロセスの製造工程数を低減できる。 上述した手段（３）によれば、前記メモリセルの転送用
ＭＩＳＦＥＴのゲート電極及びワード線の抵抗値を低減
し、メモリセルの情報書込み動作及び情報読出し動作を
速めることができるので。 ＳＲＡＭの動作速度の高速化が図れると共に、前記周辺
回路のＭＩ ５ＦＥＴのゲート電極の抵抗値を低減し、
このＭＩＳＦＥＴの動作速度を速めることができるので
、ＳＲＡＭの動作速度のより高連化を図れる。 上述した手段（４）によれば、前記手段（１）の効果の
他に、前記周辺回路のＬＤＤ構造のＭＩＳＦＥＴは２重
ドレイン構造の駆動用ＭＩＳＦＥＴに比べてドレイン領
域の近傍の電界強度を弱くでき、ホットキャリアの発生
量を低減できるので、前記周辺回路のＭＩＳＦＥＴの経
時的なしきい値電圧の変動を低減し、ＳＲＡＭの電気的
信頼性を向上できる。 上述した手段（５）によれば、前記メモリセルの転送用
ＭＩＳＦＥＴを形成する工程で、周辺回路のＭＩＳＦＥ
Ｔを形成できるので、この周辺回路のＭＩＳＦＥＴを形
成する工程に相当する分、ＳＲＡＭの製造プロセスの製
造工程数を低減できる。 上述した手段（６）によれば、前記第２接続孔は、ｖＪ
記第１電源配線上でなく、この第１電源配線と異なる領
域の半導体領域又は導電層上に形成しく半導体領域又は
導電層を第２接続孔を形成する際のバッファ層として形
成し）、第２接続孔の形成に際し、オーバーエツチング
による第１電源配線の貫抜は不良を防止できるので、Ｓ
ＲＡＭの製造プロセス上の歩留りを向上できる。 上述した手段（７）によれば、前記周辺回路のＭＩＳＦ
ＥＴのソース領域、ドレイン領域の夫々を形成する工程
と同一製造工程で前記半導体領域を形成できるので、こ
の半導体領域を形成する工程に相当する分、ＳＲＡＭの
製造プロセスの製造工程数を低減できる。 以下、本発明の構成について、完全０ＭＯ５構造のメモ
リセルで構成されたＳＲＡＭに本発明を適用した一実施
例とともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 本発明の一実施例であるＳＲＡＭの全体の概略構成を第
３図（チップレイアウト図）で示す。 第３図に示すＳＲＡＭ（半導体ペレット）１は５１２
ｒＫｂｉｔ］ Ｘ ８ ［ｂｉｔ］４１成を採用する４
［Ｍｂｉｔコの大容量で構成される。このＳＲＡＭＩは
、図示しないが、ＤＩＰ、ＳＯＪ等、リードが対向する
２辺に配列されるデュアルインライン方式を採用する樹
脂封止型半導体装置で封止される。ＳＲＡＭ１は平面形
状がスリムな長方形状で構成される。 例えばＳＲＡＭＩは長方形状の長辺が１７［ｍｍ］、短
辺が７［ｍｍ］で構成される。 前記ＳＲＡＭ１の長方形状の互いに対向する長辺に沿っ
た周辺領域の夫々には複数個の外部端子（ポンディング
パッド）ＢＰが配置される。この外部端子ＢＰは前述の
リード（インナーリード）に接続される。複数個の外部
端子ＢＰの夫々には、例えばアドレス信号、チップセレ
クト信号、アウトプットイネーブル信号、ライトイネー
ブル信号、入出力データ信号の夫々が印加される。また
、外部端子ＢＰには電源電圧Ｖｃｃ、基準電圧Ｖｓｓの
夫々が印加される。電源電圧Ｖｃｃは例えば回路の動作
電圧５ ［Ｖ］、基準電圧Ｖｓｓは例えば回路の接地電
圧０［ｖ］である。 ＳＲＡＭＩの中央部には４個のメモリブロックＬＭＢが
配置される。この４個のメモリブロックＬＭＢの夫々は
ＳＲＡＭ１の長方形状の長辺に沿って（第３図中、左側
の短辺から右側の短辺に向って列方向に）配置される。 ４個のメモリブロックＬＭＢ夫々は、同第３図に示すよ
うに、４個のメモリブロックＭＢに分割される。この４
個に分割されたメモリブロックＭＢはメモリブロックＬ
ＭＢ内において列方向に配列される。 同第３図中、ＳＲＡＭ１の４個のメモリブロックＬＭＢ
の夫々上側にはロード回路ＬＯＡＤが配置される。４個
のメモリブロックＬＭＢの夫々の下側にはＹデコーダ回
路ＹＤＥＣ，Ｙスイッチ回路ｙ−ｓｗ、センスアンプ回
路ＳＡの夫々が配置される。４個のメモリブロックＬＭ
Ｂのうち、ＳＲＡＭ１の長方形状の左側に配置された２
個のメモリブロックＬＭＢ間にはＸデコーダ回路ＸＤＥ
Ｃが配置される。同様に、右側に配置された２個のメモ
リブロックＬＭＢ間にはＸデコーダ回路ＸＤＥＣが配置
される。 前記４個のメモリブロックＬＭＢのうち、ＳＲＡＭＩの
最も右側に配置されたメモリブロックＬＭＢの右側には
冗長回路ＳＭＢが配置される。 前記メモリブロックＬＭＢを４個に分割したメモリブロ
ックＭＢの夫々は、第４図（要部拡大ブロック図）に示
すように、４個のメモリセルアレイＭＡＹで構成される
。この４個のメモリセルアレイＭＡＹの夫々はメモリブ
ロックＭＢにおいて列方向に配列される。つまり、ＳＲ
ＡＭＩは、４個のメモリブロックＬＭＢの夫々を４個の
メモリブロックＭＢに分割し、この４個のメモリブロッ
クＭＢの夫々を４個のメモリセルアレイＭＡＹで構成し
たので、合計、６４個のメモリセルアレイＭＡＹを配置
する。この６４個のメモリセルアレイＭＡＹは列方向に
配列される。 前記１個のメモリセルアレイＭＡＹは、第６図（要部拡
大ブロック図）に示すように、さらに４個のメモリセル
アレイＳＭＡＹに分割される。この４個に分割されたメ
モリセルアレイＳＭＡＹの夫々は列方向に配列される。 メモリセルアレイＳＭＡＹは列方向（ワード線延在方向
）に配列された１６個のメモリセルＭＣで構成される。 つまり、１個のメモリセルアレイＭＡＹは、列方向に１
６個のメモリセルＭＣを配列した４個のメモリセルアレ
イＳＭＡＹを配置するので、合計、６４個（６４［ｂｉ
ｔ］ ）のメモリセルＭＣを配列する。また、１個のメ
モリセルアレイＭＡＹは、行方向（相補性データ線延在
方向）に１０２８個（１０２８［ｂｉｔ］ ）のメモリ
セルＭＣを配列する０行方向に配列された１０２８個の
メモリセルＭＣのうち、１０２４個（１０２４［ｂｉｔ
］ ）は正規のメモリセルＭＣとして構成し、４個（４
［ｂｉｔ］ ）は冗長用のメモリセルＭＣとして構成さ
れる。 前記第４図に示すように、メモリブロックＭＢ内の左側
の２個のメモリセルアレイＭＡＹと右側の２個のメモリ
セルアレイＭＡＹとの間にはワードデコーダ回路ＷＤＥ
Ｃが配置される。第３図に示すＳＲＡＭ１の左側に配置
された２個のメモリブロックＬＭＢの合計８個のメモリ
ブロックＭＢのワードデコーダ回路ＷＤＥＣは、この２
個のメモリブロックＬＭＢ間に配置されたＸデコーダ回
路ＸＤＥＣで選択される。同様に、右側に配置された２
個のメモリブロックＬＭＢの合計８個のメモリブロック
ＭＢのワードデコーダ回路ＷＤＥＣは、この２個のメモ
リブロックＬＭＢ間に配置されたＸデコーダ回路ＸＤＥ
Ｃで選択される。つまり、１個のＸデコーダ回路ＸＤＥ
Ｃは８個のメモリブロックＭＢの合計８個のワードデコ
ーダ回路ＷＤＥＣのうちの１つを選択する。 第６図に示すように、ワードデコーダ回路ＷＤＥＣはメ
インワード線ＭＷＬを介してＸデコーダ回路ＸＤＥＣで
選択される。また、ワードデコーダ回路ＷＤＥＣはそれ
毎に配置されたアドレス信号線ＡＬで選択される。前記
メインワード線ＭＷＬは、メモリセルアレイＭＡＹ上を
列方向に延在し、４個（４［ｂｉｔ］ ）のメモリセル
ＭＣ毎に行方向に複数本配置される。つまり、メインワ
ード線ＭＷＬは、１個のメモリブロックＭＢにおいて、
ワードデコーダ回路ＷＤＣの右側に配置された２個のメ
モリセルアレイＭＡＹの５１２個のメモリセルＭＣ１左
側に配置された２個のメモリセルアレイＭＡＹの５１２
個のメモリセルＭＣ１合計１０２４個のメモリセルＭＣ
を選択する。アドレス信号線ＡＬは、行方向に延在し、
列方向に複数本配置される。アドレス信号線ＡＬは、メ
モリブロックＭＢにおいて、ワードデコーダ回路ＷＤＥ
Ｃの右側に配置された２個のメモリセルアレイＭＡＹの
メモリセルＭＣを選択するのに８本、左側に配置された
２個のメモリセルアレイＭＡＹに配置された２個のメモ
リセルアレイＭＡＹのメモリセルＭＣを選択するのに８
本、合計１６本配置される。 前記第４図及び第６図に示すように、メモリブロックＭ
Ｂにおいて、ワードデコーダ回路ＷＤＥＣは、４個のメ
モリセルアレイＭＡＹのうちの１つのメモリセルアレイ
ＭＡＹ上を延在する第１ワード線ＷＬＩ及び第２ワード
線ＷＬ２を選択する。 第１ワード線ＷＬＩ及び第２ワード線ＷＬ２はメモリセ
ルアレイＭＡＹ毎（４個のメモリセルフ１ギ８ １、第２ワード線ＷＬ２の夫々は互いに離隔し、かつ実
質的に平行に列方向に延在する。この第１ワード！ＷＬ
Ｉ及び第２ワード線ＷＬ２は行方向に配列された１個の
メモリセルＭＣ毎に配置される。つまり、１個のメモリ
セルＭＣには同一選択信号が印加される２本の第１ワー
ド線ＷＬＩ及び第２ワード線ＷＬ２が延在する。 前記ワードデコーダ回路ＷＤＥＣの右側に配置された２
個のメモリセルアレイＭＡＹのうち、ワードデコーダ回
路ＷＤＥＣ側のメモリセルアレイＭＡＹを延在する第１
ワード線ＷＬｌ及び第２ワード線ＷＬ２は第２サブワー
ド線５ＷＬ２を介してワードデコーダ回路ＷＤＥＣで選
択される。ワードデコーダ回路ＷＤＥＣから離れたメモ
リセルアレイＭＡＹを延在する第１ワード線ＷＬＩ及び
第２’７−ド、ｌ１ＷＬ２は第１サブワード線ＳＷＬ
１を介してワードデコーダ回路ＷＤＥＣで選択される。 第１サブワード線５ＷＬＩ、第２サブワード線５ＷＬ２
の夫々は互いに離隔し、かつ平行に列方向に延在する。 第１サブワード線５ＷＬＩ及び第２サブワード線５ＷＬ
２は、前記第１ワード線ＷＬＩ及び第２ワード線ＷＬ２
と同様に、行方向に配列された１個のメモリセルＭＣ毎
に配置される。前記第１サブワード線５ＷＬ１は、１個
のメモリセルアレイＭＡＹ上を延在し、その他のメモリ
セルアレイＭＡＹに配置された第１ワード線ＷＬ１及び
第２ワード線ＷＬ２とワードデコーダ回路ＷＤＥＣとを
接続する。ワードデコーダ回路ＷＤＥＣの左側に配置さ
れた２個のメモリセルアレイＭＡＹの夫々には右側と同
様に第１ワード線ＷＬ１及び第２ワードｍＷＬ２が配置
される。この第１ワード線ＷＬ１及び第２ワード４！Ｗ
Ｌ２は第１サブワード線５ＷＬ１又は第２サブワード線
５ＷＬ２を介してワードデコーダ回路ＷＤＥＣに接続さ
れる。なお、本発明は、第２サブワード線５ＷＬ２の長
さが第１サブワード線５ＷＬＩに比べて短いので、この
第２サブワード線５ＷＬ２ｔｔ廃止し、第１ワード線Ｗ
ＬＩ及び第２ワード、１ｉＷＬ２を直接ワードデコーダ
回路ＷＤＥＣに接続してもよい。 前記第４図に示すように、メモリブロックＭＢにおいて
、４個のメモリセルアレイＭＡＹの夫々の上側には夫々
毎に分割されたロード回路ＬＯＡＤが配置される。４個
のメモリセルアレイＭＡＹの夫々の下側には夫々毎に分
割されたＹデコーダ回路ＹＤＥＣ及びＹスイッチ回路ｙ
−ｓｗが配置される。また、４個のメモリセルアレイＭ
ＡＹの夫々の下側には夫々毎に分割されたセンスアンプ
回路ＳＡが配置される。このセンスアンプ回路ＳＡは、
１個のメモリセルアレイＭＡＹに対して４個配置され、
４ ［ｂｉｔｌの情報を一度に出力できる。 前記ワードデコーダ回路ＷＤＥＣの下側にはコントロー
ル回路ＣＣが配置される。また、第４図に示すメモリブ
ロックＭＢにおいて、ワードデコーダ回路ＷＤＥＣの左
側、右側の夫々に配置された２個のメモリセルアレイＭ
ＡＹ間には、図示しないが、メモリセルアレイＭＡＹ間
を接続するつなぎセルが配置される６ 前記第４図及び第６図に示すように、メモリブロックＭ
Ｂにおいて、メモリセルアレイＭＡＹには相補性データ
線ＤＬが配置される。相補性データ線ＤＬは、前記メイ
ンワード線ＭＷＬ、サブワード線ＳＷＬ、ワード線ＷＬ
の夫々の延在方向と交差（実質的に直交）する行方向に
延在する。相補性データ＠ＤＬは互いに離隔しかつ平行
に行方向に延在する第１データｌ１ＤＬＬ及び第２デー
タ線ＤＬ２の２本で構成される。この相補性データ線Ｄ
Ｌは、第６図に示すように、列方向に配列されたメモリ
セルＭＣ毎に配置される。相補性データ線ＤＬの上側の
一端側はロード回路ＬＯＡＤ回路に接続される。相補性
データ線ＤＬの下側の他端側はＹスイッチ回路Ｙ−８Ｗ
回路を介してセンスアンプ回路ＳＡに接続される。 前記第３＠に示すＳＲＡＭ１のメモリブロックＬＭＢの
右側に配置された冗長回路ＳＭＢには、第５図（要部拡
大ブロック図）に示すように、冗長用メモリセルアレイ
ＭＡＹＳが配置される。この冗長用メモリセルアレイＭ
ＡＹＳには前述のメモリセルアレイＭＡＹに配置された
メモリセルＭＣと同一構造のメモリセルＭＣが複数個配
置される。 これに限定されないが、冗長用メモリセルアレイＭＡＹ
Ｓは、列方向に３２個（３２［ｂｉｔｌ ）のメモリセ
ルＭＣを配列し、行方向に１０２８個（１０２８［ｂｉ
ｔ］ ）のメモリセルＭＣを配列する。 前記冗長用メモリセルアレイＭＡＹＳの上側には同第５
図に示すように冗長用ロード回路ＬＯＡＤが配置される
。冗長用メモリセルアレイＭＡＹＳの左側には冗長用ワ
ードデコーダ回路ＷＤＥＣ８が配置される。冗長用メモ
リセルアレイＭＡＹＳの下側には冗長用Ｙスイッチ回路
ｙ−ｓｗが配置される。 前記メモリセルアレイＭＡＹに配置されたメモリセルＭ
Ｃは、第７図（回路図）に示すように、ワード線ＷＬと
相補性データＩＩＡＤＬとの交差部に配置される。つま
り、メモリセルＭＣは第１ワード線ＷＬＩ及び第２ワー
ド線ＷＬ２と第１データ線ＤＬＬ及び第２データ線ＤＬ
２との交差部に配置される。メモリセルＭＣはフリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴＱｔｌ及びＱ
ｔ２とで構成される。フリップフロップ回路は情報蓄積
部として構成され、このメモリセルＭＣは１ ［ｂｉｔ
］の′″１″又はＩＩ ＯｔＴ情報を記憶する。 前記メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌ
、Ｑｔ２の夫々はフリップフロップ回路の一対の入出力
端子の夫々に一方の半導体領域を接続する。転送用ＭＩ
ＳＦＥＴＱｔｌの他方の半導体領域はデータ線ＤＬＬに
接続され、ゲート電極は第１ワード線ＷＬＩに接続され
る。転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域はデ
ータ線ＤＬ２に接続され、ゲート電極は第２ワード線Ｗ
Ｌ２に接続される。この２個の転送用ＭＩＳＦＥＥＴＱ
ｔｌ、Ｑｔ２の夫々はｎチャネル型で構成される。 前記フリップフロップ回路は２個の駆動用ＭＩＳＦＥＴ
Ｑｄ１及びＱｄ２と２個の負荷用ＭＩＳＦＥＴＱｐ １
及びＱｐ２とで構成される。駆動用ＭＩＳＦＥＴＱｄ
ｌ、Ｑｄ２の夫々はｎチャネル型で構成される。負荷用
ＭＩＳＦＥＴＱｐｌ、Ｑｐ２の夫々はｎチャネル型で構
成される。つまり、本実施例のＳＲＡＭ１のメモリセル
ＭＣは完全０ＭＯ８構造で構成される。 前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＴＳＦＥＴＱ
ｐ １の夫々は、互いのドレイン領域を接続し、かつ互
いのゲート電極を接続し、ＣＭＯＳを構成する。同様に
、駆動用ＭＩ ５ＦＥＴＱｄ ２゜負荷用ＭＩＳＦＥＴ
Ｑｐ２の夫々は、互いのドレイン領域を接続し、かつ互
いのゲート電極を接続し、ＣＭＯ８を構成する。駆動用
ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐｌの夫々
のドレイン領域（入出力端子）は、転送用ＭＩＳＦＥＴ
Ｑｔ１の一方の半導体領域に接続されると共に、駆動用
ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱｐ２の夫々
のゲート電極に接続される。駆動用ＭＩＳＦＥＴＱｄ２
、負荷用ＭＩＳＦＥＴＱｐ２の夫々のドレイン領域（入
出力端子）は、転送用ＭＩＳＦＥＴＱｔ２の一方の半導
体領域に接続されると共に、駆動用ＭＩＳＦＥＴＱｄ１
、負荷用ＭＩＳＦＥＴＱｐ １の夫々のゲート電極に接
続される。 駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域
は基準電圧Ｖｓｓ（例えばＯ［Ｖ］）に接続される。負
荷用ＭＩ ５ＦＥＴＱｐ １．Ｑｐ ２の夫々のソース
領域は電源電圧Ｖｃｃ（例えば５［Ｖ］）に接続される
。 前記メモリセルＭＣのフリップフロップ回路の一対の入
出力端子間、つまり２つの情報蓄積ノード領域間には容
量素子Ｃが構成される。容量素子Ｃは、一方の電極を一
方の情報蓄積ノード領域に、他方の電極を他方の情報蓄
積ノード領域に夫々接続する。この容量素子Ｃは、基本
的には情報蓄積ノード領域の電荷蓄積量を増加し、α線
ソフトエラー耐圧を高める目的で構成される。また、容
量素子Ｃは、夫々の電極を２つの情報蓄積ノード領域の
間に接続したので、２個所の情報蓄積ノード領域の夫々
に独立に２個の容量素子を構成する場合に比べて、約半
分の平面々積で構成できる。つまり、この容量素子Ｃは
、メモリセルＭＣの占有面積を縮小できるので、ＳＲＡ
ＭＩの集積度を向上できる。 このように構成されるＳＲＡＭ１は、前記第３図、第４
図及び第６図に示すように、Ｘデコーダ回路ＸＤＥＣで
メインワード線ＭＷＬを介してメモリブロックＬＭＢの
複数個のメモリブロックＭＢに配置されたワードデコー
ダ回路ＷＤＥＣのうちの１つを選択し、この選択された
ワードデコーダ回路ＷＤＥＣでメモリセルアレイＭＡＹ
の第１ワード線ＷＬＩ及び第２ワード線ＷＬ２を選択す
る。つまり、ＳＲＡＭ１は、第１ワード線ＷＬＩ及び第
２ワード線ＷＬ２をその延在方向に複数個分割し、この
複数個に分割されたうちの１組の第１ワード線ＷＬＩ及
び第２ワード線ＷＬ２をワードデコーダ回路ＷＤＥＣ及
びＸデコーダ回路ＸＤＥＣで選択する、デバイデッドワ
ードライン方式を採用する。 また、ＳＲＡＭＩは、前記第４図及び第６図に示すよう
に、前記ワードデコーダ回路ＷＤＥＣの一端側に配置さ
れた２個のうちの一方のメモリセルアレイＭＡＹを延在
する第１ワード線ＷＬＩ及び第２ワード線ＷＬ２を第２
サブワード線５ＷＬ２を介してワードデコーダ回路ＷＤ
ＥＣに接続し、他方のメモリセルアレイＭＡＹを延在す
る第１ワード線ＷＬＩ及び第２ワード線ＷＬ２を第１サ
ブワード線ＳＷＬ １を介してワードデコーダ回路ＷＤ
ＥＣに接続する。つまり、ＳＲＡＭＩは、メモリセルア
レイＭＡＹにそれ毎に分割されたワード線ＷＬ及び分割
された複数本のワード線ＷＬ間を接続するサブワード線
ＳＷＬを配置する、ダブルワードライン方式を採用する
。 このように、（Ａ −９）メモリセルアレイＭＡＹに配
列されたメモリセルＭＣがワードａｗＬを介在させてＸ
デコーダ回路ＸＤＥＣで選択されるＳＲＡＭ１において
、Ｘデコーダ回路ＸＤＥＣと、このｘデコーダ回路ＸＤ
ＥＣにメインワードｍＭＷＬを介在させて接続されかつ
選択される、前記メインワード＠ＭＷＬの延在方向に配
置されたワードデコーダ回路ＷＤＥＣと、このワードデ
コーダ回路ＷＤＥＣに第１のワード線ＷＬ（ＷＬＩ及び
ＷＬ２）を介在させて、又は第２サブワード線５ＷＬ２
、第１のワード線ＷＬの夫々を順次介在させて接続され
かつ選択されるメモリセルＭＣが配列された第１メモリ
セルアレイＭＡＹ、及び前記ワードデコーダ回路ＷＤＥ
Ｃに前記第１メモリセルアレイＭＡＹ上を第１のワード
ｇｗｒ、又は第２サブワード線５ＷＬ２と同一延在方向
に延在する第１サブワード線５ＷＬ１、第２のワード線
ＷＬ（ＷＬＩ及びＷＬ２）の夫々を順次介在させて接続
されかつ選択されるメモリセルＭＣが配列された第２メ
モリセルアレイＭＡＹとを備える。この構成により、前
記Ｘデコーダ回路ＸＤＥＣで選択された。ワードデコー
ダ回路ＷＤＥＣに接続される第１メモリセルアレイＭＡ
Ｙの第１のワード線ＷＬ又は第２メモリセルアレイＭＡ
Ｙの第２のワード線ＷＬのみを選択する（立上げる）デ
バイデッドワードライン方式を採用したので、この選択
されたワード線ＷＬの充放電々流量を低減し、ＳＲＡＭ
Ｉの低消費電力化を図れる。また、この効果と共に、前
記ワードデコーダ回路Ｖｉ’ＤＥＣで選択される第１メ
モリセルアレイＭＡＹの第１のワード線ＷＬ、第２メモ
リセルアレイＭＡＹの第２のワード線ＷＬの夫々をメモ
リセルアレイＭＡＹ毎に分割し、第１のワード線ＷＬ、
第２のワード線ＷＬの夫々の長さを短くしかつ夫々をサ
ブワード線ＳＷＬを介在してワードデコーダ回路ＷＤＥ
Ｃに接続したダブルワードライン方式を採用したので、
サブワード線ＳＷＬに相当する分、ワードデコーダ回路
ＷＤＥＣ：とワード線ＷＬとの間の抵抗値を低減し、選
択されたワード線ＷＬの充放電速度を速め、ＳＲＡＭＩ
の動作速度の高速化を図れる。 前記ＳＲＡＭＩのメモリセルアレイＭＡＹの周辺領域に
配置されたＸデコーダ回路ＸＤＥＣ，Ｙデコーダ回路Ｙ
ＤＥＣ，Ｙスイッチ回路ｙ−ｓｗ、センスアンプ回路Ｓ
Ａ、ロード回路ＬＯＡＤ等は周辺回路を構成する。この
周辺回路はメモリセルＭＣの情報の書込み動作、情報の
保持動作、情報の読出し動作等を制御する。 前記ＳＲＡＭＩの外部端子ＢＰと前記周辺回路の入力段
回路、出力段回路の夫々との間には静電気破壊防止回路
が配置される。ＳＲＡＭ１の入力段側の構成は第８図（
等価回路図）に、出力段側の構成は第９図（等価回路図
）に夫々示す。 第８図に示すように、ＳＲＡＭＩの入力段側において、
外部端子（入力用外部端子）ＢＰと入力段回路■との間
には静電気破壊防止回路■が配置される。入力段回路■
はｎチャネルＭ Ｉ Ｓ ＦＥＴ及びｐチャネルＭＩＳ
ＦＥＴで形成されたＣＭＯＳインバータ回路ＩＮＣで構
成される。静電気破壊防止回路■は保護抵抗素子Ｒ及び
クランプ用ＭＩＳＦＥＴＱｎ １で構成される。前記保
護抵抗素子Ｒは外部端子ＢＰ、入力段回路■の夫々の間
に直列に挿入される。クランプ用ＭＩＳＦＥＴＱｎｌは
ｎチャネルＭＩＳＦＥＴで構成される。このクランプ用
ＭＩＳＦＥＴＱｎｌは、保護抵抗素子Ｒ１入力段回路■
の夫々の間に夫々にドレイン領域を接続し、ゲート電極
、ソース領域の夫々を基準電圧Ｖｓｓに接続し配置され
る。静電気破壊防止回路Ｉは、外部端子ＢＰに入力され
た過大電流をなまらせると共に基準電圧Ｖｓｓ側に吸収
し、入力段回路■の静電気破壊を防止できる。 第９図に示すように、ＳＲＡＭ１の出力段側において、
外部端子（出力用外部端子）ＢＰと出力段回路■との間
には静電気破壊防止回路■が配置される。出力段回路■
は、出力用ｎチャネルＭＩＳＦＥＴＱｎ２、Ｑｎ３．抵
抗素子Ｒ，ｎチャネルＭＩＳＦＥＴＱｎ６、ＣＭＯＳイ
ンバータ回路０ＵＴＣで構成される。出力段回路■の出
力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレイン領域、Ｑ
ｎ３のソース領域の夫々は外部端子ＢＰに接続される。 出力用ｎチャネルＭＩＳＦＥＴＱｎ２のゲート電極は入
出力データ信号Ｄ、ソース領域は基準電圧Ｖｓｓの夫々
が印加される。出力用ｎチャネルＭＩＳＦＥＴＱｎ３の
ゲート電極は入出力データ信号Ｄ、ドレイン領域は電源
電圧Ｖｅｃの夫々が印加される。この出力用ｎチャネル
Ｍ Ｉ Ｓ ＦＥＴＱｎ２のドレイン領域及びＱｎ３の
ソース領域には直列に接続された抵抗素子Ｒ５並列に接
続されたｎチャネルＭＩＳＦＥＴＱｎ６の夫々を介して
ＣＭＯＳインバータ回路０ＵＴＣが接続される。ｎチャ
ネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ６は、ドレイン
領域を前記出力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレ
イン領域及びＱｎ３のソース領域に接続し、ゲート電極
、ソース領域の夫々を基準電圧Ｖｓｓに接続する。静電
気破壊防止回路■は、クランプ用ＭＩＳＦＥＴＱｎ４、
Ｑ ｎ ５及びバイポーラトランジスタＢｉＴで構成さ
れる。この静電気破壊防止回路■のクランプ用ＭＩＳＦ
ＥＴＱｎ４、Ｑｎ５の夫々はｎチャネル型で構成される
。クランプ用ＭＩＳＦＥＴＱｎ４のドレイン領域及びＱ
ｎ５のソース領域は、外部端子ＢＰ、出力段回路■の出
力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレイン領域及び
Ｑｎ３のソース領域の夫々の間に配置されかつ夫々に接
続される。クランプ用ＭＩＳＦＥＴＱｎ４のゲート電極
、ソース領域の夫々は基準電圧Ｖｓｓに接続される。ク
ランプ用ＭＩＳＦＥＴＱｎ５のゲート電極は基準電圧Ｖ
ｓｓ、ドレイン領域は電源電圧Ｖｃｃに夫々接続される
。バイポーラトランジスタＢｉＴはｎｐｎ型で構成され
る。バイポーラトランジスタＢｉＴのエミッタ領域は外
部端子ＢＰ、クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｎ ４のドレイン領域及びＱｎ５のソース領域の夫々の
間に配置され夫々に接続される。ベース領域には入出力
データ信号りが印加される。エミッタ領域には電源電圧
Ｖｃｃが接続される。この静電気破壊防止回路■は、外
部端子ＢＰに入力された過大電流を基準電圧Ｖｓｓ側に
又は電源電圧Ｖｃｅ側に吸収し、出力段回路■の静電気
破壊を防止できる。 次に、前記ＳＲＡＭ１のメモリセルＭ、Ｃ及びメモリセ
ルアレイＭＡＹの具体的構造について説明する。メモリ
セルＭＣの完成状態の平面構造は第２図（平面図）に、
製造プロセス中の各製造工程毎の平面構造は第１０図乃
至第１４図（平面図）に夫々示す。メモリセルＭＣの完
成状態の断面構造は第１図（第２図のＩ−Ｉ切断線で切
った断面図）に示す。また、メモリセルアレイＭＡＹに
おいて、製造プロセス中の各製造工程で形成される層の
平面構造を第１５図乃至第２０図（平面図）で示す。 第１図及び第２図に示すように、ＳＲＡＭ１は単結晶珪
素からなるゴ型半導体基板１で構成される。このπ型半
導体基板１の一部の領域の主面部にはｐ−型ウェル領域
２が構成される。ｎ−型半導体基板１の他の領域の主面
部にはに型ウェル領域３が構成される（第２１図参照）
、ｐ−型ウェル領域２はｎチャネルＭＩＳＦＥＴＱｎの
形成領域つまりメモリセルアレイＭＡＹの形成領域及び
周辺回路の一部の領域において構成される。ｎ−型ウェ
ル領域３はｐチャネルＭＩＳＦＥＴＱｐの形成領域つま
り周辺回路の他の領域において構成される。 前記ｐ−型ウエル領域２の非活性領域の主面上には素子
弁Ｉａ絶縁膜（フィールド酸化膜）４が構成される。ま
た、ｐ−型ウェル領域２の非活性領域の主面部、つまり
素子分離絶縁膜４下にはｐ型チャネルストッパ領域５が
構成される。同様に、ｎ−型ウェル領域３の非活性領域
の主面上には素子分離絶縁膜４が構成される（第２１図
参照）。ｎ−型ウェル領域３の非活性領域の主面部は、
ｐ−型ウェル領域２に比べて反転領域が発生しにくく、
素子分離が確実に行えるので、製造プロセスを簡単化す
るために基本的にチャネルストッパ領域は設けない。 前記ＳＲＡＭ１の１個のメモリセルＭＣはｐ−型ウェル
領域２の活性領域の主面に構成される。メモリセルＭＣ
のうち、２個の駆動用ＭＩＳＦＥＴＱｄ１．Ｑｄ２の夫
々は、第１図、第２図、第１０図及び第１６図に示すよ
うに、素子分離絶縁膜４で周囲を規定された領域内にお
いて、Ｐ−型ウェル領域２の主面に構成される。駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、主にＰ−型ウェ
ル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域
及びドレイン領域で構成される。 前記駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々はゲート
長（Ｌ ｇ）方向と列方向（ワード、ｉ！ＷＬの延在方
向又はＸ方向）とを一致させ配置される。 前記素子分離絶縁膜４（及びＰ型チャネルストッパ領域
５）は主ニコノ駆動用ＭＩ ５ＦＥＴＱｄ １゜Ｑｄ２
の夫々のゲート幅（Ｌ ｗ）方向を規定する位置に構成
される。 前記Ｐ−型ウエル領域２は駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々のチャネル形成領域を構成する。 ゲート電極７は活性領域においてＰ−型ウェル領域２の
チャネル形成領域上にゲート絶縁膜６を介して構成され
る。ゲート電極７の一端側は、少なくとも製造プロセス
におけるマスク合せ余裕寸法に相当する分、素子分離絶
縁膜４上を行方向に突出する。駆動用ＭＩＳＦＥＴＱｄ
１のゲート電極７の他端側は素子分離絶縁膜４上を介し
て駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域上まで行方
向に突出する。同様に、駆動用Ｍ Ｉ Ｓ ＦＥＴＱｄ
２のゲート電極７の他端側は素子分離絶縁膜４上を介
して駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域上まで行
方向に突出する。 ゲート電極７は、第１層目のゲート材形成工程で形成さ
れ、例えば単層構造の多結晶珪素膜で形成される。この
多結晶珪素膜には抵抗値を低減するｎ型不純物例えばＰ
（又はＡｓ）が導入される。 単層構造で構成されるゲート電極７は、その膜厚を薄膜
化できるので、上層の導電層の下地となる層間絶縁膜の
表面の平担化を図れる。 ソース領域、ドレイン領域の夫々は低い不純物濃度のｎ
型半導体領域１０及びその主面部に設けられた高い不純
物濃度のｎ゛型半導体領域１１で構成される。この不純
物濃度が異なる２種類のｎ型半導体領域１０、ｎ゛型半
導体領域１１の夫々は、前記ゲート電極７のゲート長方
向の側部において、このゲート電［ｉ７（正確にはゲー
ト電極７と後述するサイドウオールスペーサ９）に対し
て自己整合で形成される。つまり、駆動用ＭＩＳＦＥＴ
Ｑｄ１、Ｑｄ２の夫々のソース領域及びドレイン領域は
所謂２重ドレイン（Ｄ Ｄ Ｄ ： Ｄ ｏｕｂｌｅ
Ｄ １ｆｆｕｓｅｄ Ｄ ｒａｉｎ）構造で構成される
。この２重ドレイン構造のソース領域、ドレイン領域の
夫々は、Ｐ−型ウェル領域２の活性領域の主面部におい
て、第１０図に符号ＤＤＤを付けて示す一点鎖線で囲ま
れた領域内に構成される。 前記ソース領域、ドレイン領域の夫々はｎ型半導体領域
１０をｎ型不純物例えばＰで形成する。ｎ゛型半導体領
域１１は、前記Ｐに比べて拡散速度が遅いｎ型不純物、
例えばＡｓで形成する。製造プロセスにおいて、同一マ
スクを使用して同一製造工程で２種類のｎ型不純物を導
入した場合、ｎ゛型半導体領域１１、ｎ型半導体領域１
０の夫々の拡散距離は２種類のｎ型不純物の夫々の拡散
速度に律則される。２重ドレイン構造を採用する駆動用
ＭＩＳＦＥＴＱｄ １、Ｑｄ２の夫々において、ｎ゛型
半導体領域１１とチャネル形成領域との間のｎ型半導体
領域１０のゲート長方向の実質的な寸法は、ｎ型半導体
領域１０の拡散距離からゴ型半導体領域１１の拡散距離
を差し引いた寸法に相当する。このｎ型半導体領域１０
は、ゲート長方向の実質的な寸法が後述するＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の低い不
純物濃度のｎ型半導体領域（１７）のゲート長方向の寸
法に比べて小さく、しかもＬＤＤ構造の低い不純物濃度
のｎ型半導体領域（１７）に比べて不純物濃度が高い、
つまり、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、
ソース領域−ドレイン領域間の電流経路において、ｎ型
半導体領域１０に付加される寄生抵抗がＬＤＤ構造のｎ
型半導体領域（１７）に比べて小さいので、後述するＬ
ＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２
の夫々に比べて駆動能力（ドライバビリティ）が高い。 前記ゲート電極７のゲート長方向の側壁にはサイドウオ
ールスペーサ９が構成される。サイドウオールスペーサ
９は、ゲート電極７に対して自己整合で形成され、例え
ば酸化珪素膜等の絶縁膜で形成される。 前記ゲート電極７上部の上層の導電層（１３）が配置さ
れた領域には絶縁膜８Ａ、８の夫々が順次積層される。 上側の絶縁膜８は、主に下層のゲート電極７、上層の導
電層（１３）の夫々を電気的に分離し１例えば酸化珪素
膜で形成される。下側の絶縁膜８Ａは、ゲート電極７の
表面の酸化を防止する酸化マスクとして構成され１例え
ば窒化珪素膜で形成される。 前記メモリセルＭＣは第１０図に符号ＭＣを付けて二点
鎖線で囲まれた平面形状が長方形状で規定される領域内
において配置される。メモリセルＭＣの一方の駆動用Ｍ
ＩＳＦＥＴＱｄ１の平面形状はメモリセルＭＣの中心点
ＣＰ（長方形状の対角線の交点）に対する駆動用ＭＩＳ
ＦＥＴＱｄ２の平面形状の点対称で構成される。なお、
前記中心点ＣＰは、説明の便宜上爪される点であり、Ｓ
ＲＡＭ１のメモリセルＭＣに実際に形成した点ではない
。 第１６図に示すように、メモリセルアレイＭＡＹでのメ
モリセルＭＣの配列において、メモリセルＭＣの駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の平面形状は、列方
向に隣接する他のメモリセルＭＣとの間のＹｌ−Ｙ３軸
又はＹ２−Ｙ４軸に対する、前記他のメモリセルＭＣの
駆動用ＭＩＳＦＥＴＱｄ １．Ｑｄ ２の夫々の平面形
状の線対称で構成される。同様に、メモリセルＭＣの駆
動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の平面形状は、
行方向に隣接する他のメモリセルＭＣとの間のＸｌ−Ｘ
２軸又はＸ３−Ｘ４軸に対する、前記他のメモリセルＭ
Ｃの駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の平面形
状の線対称で構成される。つまり、メモリセルＭＣの駆
動用ＭＩＳＦＥＴＱｄは列方向、行方向の夫々において
線対称の形状で構成される。 列方向に配列されたメモリセルＭＣの駆動用ＭＩ ５Ｆ
ＥＴＱｄのうち、隣接するメモリセルＭＣの駆動用ＭＩ
ＳＦＥＴＱｄの夫々の互いに向い合うソース領域は一体
に構成される。つまり、隣接する一方のメモリセルＭＣ
の駆動用Ｍ Ｉ Ｓ ＦＥＴＱｄのソース領域で他方の
メモリセルＭＣの駆動用ＭＩ ５ＦＥＴＱｄのソース領
域を構成し、駆動用ＭＩＳＦＥＴＱｄのソース領域の占
有面積を縮小する。また、一方のメモリセルＭＣの駆動
用ＭＩ ５ＦＥＴＱｄのソース領域とそれと向い合う他
方のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース
領域との間には素子分離絶縁膜４を介在しないので、こ
の素子分離絶縁膜４に相当する分、メモリセルＭＣの占
有面積を縮小できる。 前記メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌ
、Ｑｔ２の夫々は、第１図、第２図、第１１図及び第１
７図に示すように、素子分離絶縁膜４で周囲を規定され
た領域内において、ｐ−型ウェル領域２の主面に構成さ
れる。転送用ＭＩＳＦＥＴＱｔ １、Ｑｔ２の夫々は、
主にＰ−型ウェル領域２、ゲート絶縁膜１２、ゲート電
極１３、ソース領域及びドレイン領域で構成される。 前記転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々はゲート
長方向と行方向（相補性データ線ＤＬの延在方向又はＹ
方向）とを一致させ配置される。 すなわち、転送用ＭＩＳＦＥＴＱｔ１．Ｑｔ２の夫々の
ゲート長方向と駆動用ＭＩＳＦＥＴＱｄ１゜Ｑｄ２のゲ
ート長方向とはほぼ直角に交差する。 前記素子分離絶縁膜４（及びｐ型チャネルストッパ領域
５）は主にこの転送用ＭＩ ５ＦＥＴＱｔ １゜Ｑｔ２
の夫々のゲート幅（Ｌｗ）方向を規定する位置に構成さ
れる。 前記Ｐ−型ウエル領域２は転送用ＭＩＳＦＥＴＱｔ１、
Ｑｔ２の夫々のチャネル形成領域を構成する。 ゲート電極１３は活性領域においてＰ−型ウェル領域２
のチャネル形成領域上にゲート絶縁膜１２を介して構成
される。ゲート電極１３は、第２層目のゲート材形成工
程で形成され、例えば多結晶珪素膜１３Ａ及びその上に
高融点金属珪化膜１３Ｂを設けた積層構造（ポリサイド
構造）で構成される。下層の多結晶珪素［１３Ａには抵
抗値を低減するｎ型不純物例えばＰ（又はＡｓ）が導入
される。上層の高融点金属珪化膜１３Ｂは例えばＷＳｉ
ｘ（ｘは例えば２）で形成される。このゲート電極１３
は、上層の高融点金属珪化膜１３Ｂの比抵抗値が下層の
多結晶珪素膜１３Ａに比べて小さいので、信号伝達速度
の高速化を図れる。また、ゲート電極１３は、多結晶珪
素膜１３Ａ及び高融点金属珪化膜１３Ｂの積層構造で構
成され１合計の断面々積を増加し、抵抗値を低減できる
ので、信号伝達速度の高速化を図れる。 なお、前記ゲート電極１３の上層の高融点金属珪化膜１
３Ｂは前記ＷＳｉｘの他にＭｏＳｉｘ、ＴｉＳｉｘ又は
ＴａＳｉｘを使用してもよい。 前記ゲート電極１３のゲート幅寸法は前記駆動用ＭＩＳ
ＦＥＴＱｄのゲート電極７のゲート幅寸法に比べて小さ
く構成される。すなわち、転送用ＭＩＳＦＥＴＱｔは駆
動用ＭＩＳＦＥＴＱｄに比べて駆動能力を小さく構成し
、βレシオを稼ぐことができるので、メモリセルＭＣは
情報蓄積ノード領域に記憶された情報を安定に保持でき
る。 ソース領域、ドレイン領域の夫々は高い不純物濃度のｎ
゛型半導体領域１８及びそれとチャネル形成領域との間
に設けられた低い不純物濃度のｎ型半導体領域１７で構
成される。この不純物濃度が異なる２種類のうち、ｎ型
半導体領域１７はゲート電極１３のゲート長方向の側部
においてこのゲート電極１３に対して自己整合で形成さ
れる。ｎ型半導体領域１７は、チャネル形成領域とのｐ
ｎ接合部において不純物濃度勾配が緩くなる、ｎ型不純
物例えばＰで形成されるｓｎ’型半導体領域１８はゲー
ト電極１３のゲート長方向の側部においてサイドウオー
ルスペーサ１６に対して自己整合で形成される。ｎ°型
半導体領域１８は、ｐ−型ウェル領域２との接合部の深
さ（接合深さ： ｘｊ）を浅くできるｎ型不純物例えば
Ａｓで形成される。つまり、転送用ＭＩＳＦＥＴＱｔｌ
、Ｑｔ２の夫々はＬＤＤ構造で構成される。このＬＤＤ
構造を採用する転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫
々は、ドレイン領域の近傍において電界強度を緩和でき
るので、ホットキャリアの発生量を低減し、経時的なし
きい値電圧の変動を低減できる。 前記サイドウオールスペーサ１６はゲート電極１３の側
壁にそれに対して自己整合で形成される。サイドウオー
ルスペーサ１３は例えば酸化珪素膜等の絶縁膜で形成さ
れる。 前記ゲート電極１３上部には絶縁膜１５が構成される。 絶縁膜１５は、主に下層のゲート電極１３、上層の導電
層（２３）の夫々を電気的に分離し、例えば酸化珪素膜
で形成される。この絶縁膜１５は、前記ゲート電極７の
上部に設けられた絶縁膜８に比べて厚い膜厚で形成され
る。 前記転送用ＭＩＳＦＥＴＱｔｌの一方のソース領域又は
ドレイン領域は、第１１図に示すように。 駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域に一体に構成
される。転送用ＭＩＳＦＥＴＱｔ、１、駆動用ＭＩＳＦ
ＥＴＱｄ１の夫々はゲート長方向を交差させているので
、一体に構成された部分を中心に１Ｍ動用ＭＩＳＦＥＴ
Ｑｄ１の活性領域は列方向（ゲート長方向）に向って、
転送用ＭＩＳＦＥＴＱｔｌの活性領域は行方向（ゲート
長方向）に向って夫々形成される。すなわち、転送用Ｍ
ＩＳＦＥＴＱｔｌ、駆動用ＭＩ ５ＦＥＴＱｄ １の夫
々の活性領域は平面形状がほぼＬ字形状で構成される。 同様に、前記転送用ＭＩＳＦＥＴＱｔ２の一方のソース
領域又はドレイン領域は、駆動用ＭＩＳＦＥＴＱｄ２の
ドレイン領域に一体に構成される。 すなわち、転送用ＭＩＳＦＥＴＱｔ２、駆動用ＭＩ ５
ＦＥＴＱｄ ２の夫々の活性領域は平面形状がほぼＬ字
形状で構成される。 前記転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形
状は、メモリセルＭＣ内において、前記駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々と同様に、中心点ＣＰに対し
て点対称で構成される。すなわち、第１１図に示すよう
に、メモリセルＭＣは、転送用ＭＩＳＦＥＴＱｔｌ及び
それに一体化された駆動用ＭＩＳＦＥＴＱｄ１、転送用
ＭＩＳＦＥＴＱｔ２及びそれに一体化された駆動用ＭＩ
Ｓ ＦＥＴＱｄ ２の夫々を中心点ＣＰに対して点対称
で構成する（メモリセル内点対称）。メモリセルＭＣは
、転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の間に駆動
用ＭＩＳＦＥＴＱｄ１及びＱｄ２を配置し、この駆動用
Ｍ Ｉ Ｓ ＦＥＴＱｄ １、Ｑｄ２の夫々を向い合せ
て配置する。つまり、メモリセルＭＣの転送用ＭＩＳＦ
ＥＴＱｔｌ及び駆動用ＭＩＳＦＥＴＱｄ ｌ、転送用Ｍ
ＩＳＦＥＴＱｔ；２及び駆動用ＭＩＳＦＥＴＱｄ２の夫
々は、駆動用ＭＩ ５ＦＥＴＱｄ １、Ｑｄ２の夫々の
間の離隔寸法のみで離隔寸法を律則する。この離隔領域
には素子分離絶縁膜４及びｐ型チャネルストッパ領域５
が配置される。 第１７図に示すように、メモリセルアレイＭＡＹでのメ
モリセルＭＣの配列において、メモリセルＭＣの転送用
ＭＩＳＦＥＴＱｔ１．Ｑｔ２の夫々の平面形状は、列方
向に隣接する他のメモリセルＭＣとの間のＹｉ−Ｙ３軸
又はＹ２−Ｙ４軸に対する、前記他のメモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形状の
線対称で構成される。同様に、メモリセルＭＣの転送用
Ｍ、ｌ５ＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形状は、行
方向に隣接する他のメモリセルＭＣとの間のＸｌ−Ｘ２
軸又はＸ３−Ｘ４軸に対する、前記他のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形状
の線対称で構成される。つまり、メモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔは列方向１行方向の夫々において線
対称の形状で構成される。 行方向に配列されたメモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔのうち、隣接するメモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔの夫々の互いに向い合う他方のドレイン領域
又はソース領域は一体に構成される。つまり、隣接する
一方のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方
のドレイン領域又はソース領域で他方のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又はソ
ース領域を構成し、転送用ＭＩ Ｓ ＦＥＴＱｔの他方
のドレイン領域又はソース領域の占有面積を縮小する。 また、一方のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
の他方のドレイン領域又はソース領域とそれと向い合う
他方のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方
のドレイン領域又はソース領域との間には素子分離絶縁
膜４を介在しないので、この素子分離絶縁膜４に相当す
る分。 メモリセルＭＣの占有面積を縮小できる。 前記第１１図、第１５図乃至第１７図の夫々に示すよう
に、メモリセルアレイＭＡにおいて、列方向及び行方向
に隣接する４個のメモリセルＭＣの一部の活性領域は一
体に構成され、平面形状がリング形状で構成される。具
体的には、第１５図に示すように、例えば座標（Ｘｉ、
Ｙｌ）を中心とし１列方向に配列されかつ隣接する２個
のメモリセルＭＣ及びこの２個のメモリセルＭＣと行方
向に配列されかつ隣接する２個のメモリセルＭＣ１合計
４個のメモリセルＭＣにおいて、４個のメモリセルＭＣ
の夫々の一方の転送用ＭＩＳＦＥＴＱｔ及び一方の駆動
用ＭＩＳＦＥＴＱｄ、合計４個の転送用ＭＩＳＦＥＴＱ
ｔ及び４個の駆動用ＭＩＳＦＥＴＱｄの活性領域を一体
に構成し、リング形状の活性領域が構成される（一部を
塗りつぶした領域）。換言すれば、前記４個の転送用Ｍ
ＩＳＦＥＴＱｔ、４個の駆動用ＭＩＳＦＥＴＱｄの夫々
（合計８個のＭＩＳＦＥＴ）は、互いに向い合うソース
領域又はドレイン領域を一体に構成し、直列接続された
リング形状で構成される。つまり。 列方向、行方向の夫々に隣接する４個のメモリセルＭＣ
において、メモリセルＭＣの一方の転送用ＭＩＳＦＥＴ
Ｑｔ及び駆動用ＭＩＳＦＥＴＱｄで構成される一方のＬ
字形状の活性領域を互いに連続させ、かつ活性領域の延
在する方向（ゲート長方向）に終端がなく、活性領域の
パターンが閉じるリング形状で構成される。リング形状
の活性領域の互いに対向する内枠側、外枠側の夫々（転
送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々
のゲート幅方向を規定する領域）は素子分離絶縁膜４及
びｐ型チャネルストッパ領域５で規定される。前記４個
のメモリセルＭＣの夫々の転送用ＭＩＳＦＥＴＱｔはゲ
ート長方向を行方向に一致させ、駆動用ＭＩＳＦＥＴＱ
ｄはゲート長方向を列方向に一致させているので、前記
リング形状は平面方形状（長方形状）で構成される。 前記リング形状で構成された活性領域は列方向に同一形
状でかつ同一ピッチで複数個配列され、列方向に隣接す
る活性領域は素子分離絶縁膜４を介して互いに離隔され
る。このリング形状の活性領域の行方向に隣接する次段
のリング形状の活性領域は、前段の配列と同様に、列方
向に同一形状でかつ同一ピッチで複数個配列されると共
に、前段の配列に対して列方向に２分の１ピツチだけず
らして配列される。つまり、前記リング形状の活性領域
は、メモリセルアレイＭＡＹにおいて、第１５図に示す
千鳥り配列となる。 メモリセルアレイＭＡＹの終端、つまりメモリセルアレ
イＭＡＹの周辺回路との境界領域となる周辺において、
前記リング形状の活性領域の平面形状には、第１５図に
示すように、余裕寸法りが確保される。メモリセルアレ
イＭＡＹの終端のリング形状の活性領域は、メモリセル
アレイＭＡＹの中央部分に配列されたリング形状の活性
領域のほぼ２分の１の半リング形状で構成される。この
半リング形状の活性領域は、単純にレイアウトルールに
基き形成した場合には、同第１５図に示すように、隣接
するメモリセルＭＣとの共用の領域（例えばソース線又
は相補性データ線ＤＬとの接続領域）を含む点線Ｅで示
す形状で形成される。 メモリセルアレイＭＡＹの終端の半リング形状の活性領
域は、その延在方向（ゲート長方向）に終端が存在し、
活性領域のパターンが閉じていないので、この領域に前
記点線Ｅで示す形状よりも大きくなる前記余裕寸法りが
付加される。この余裕寸法りは、製造プロセスにおいて
素子分離絶縁膜４を形成した際に発生するバーズビーク
のゲート長方向の寸法に相当する寸法、又はそれ以上の
寸法である。 前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ
２の夫々のゲート電極１３は、前記第１図、第２図、第
１１図及び第１７図に示すように、そのゲート幅方向に
おいて、ワード線（Ｗ Ｌ ）１３に接続される。ワー
ド線１３は、ゲート電極１３と一体に構成され、同一導
電層で構成される。メモリセルＭＣのうち、転送用ＭＩ
ＳＦＥＴＱｔｌのゲート電極１３には第１ワード線（Ｗ
ＬＩ）１３が接続され、第１ワード線１３は第１７図に
示すように素子分離絶縁膜４上を列方向に実質的に直線
で延在する。 転送用ＭＩＳＦＥＴＱｔ２のゲート電極１３には第２ワ
ード線（ＷＬ２）１３が接続され、第２ワード線１３は
同第１７図に示すように列方向に実質的に直線で延在す
る。つまり、１個のメモリセルＭＣには、互いに離隔し
、かつ同一列方向に平行に延在する２本の第１ワード［
１３及び第２ワード線１３が配置される。メモリセルア
レイＭＡＹにおいて、前記第１ワード線１３及び第２ワ
ード線１３の平面形状は、前述のＹｌ−Ｙ３軸、Ｙ２−
Ｙ４軸の夫々に対して、列方向に線対称で構成される。 また、第１ワード線１３及び第２ワード！！１３の平面
形状は。 Ｘｌ−Ｘ２軸、Ｘ３−Ｘ４軸の夫々に対して、行方向に
線対称で構成される。 前記第１ワード線（ＷＬＩ）１３は、第１図、第２図及
び第１１図に示すように、メモリセルＭＣの駆動用ＭＩ
ＳＦＥＴＱｄ１のゲート電極７のゲート幅方向の素子分
離絶縁膜４上に突出する部分と交差する。同様に、第２
ワード線（ＷＬ２）は、駆動用ＭｒＳＦＥＴＱｄ２のゲ
ート電極７のゲート幅方向の素子分離絶縁膜４上に突出
する部分と交差する。 また、前記メモリセルＭＣに配置された第１ワ−ド線（
ＷＬＩ）１３、第２ワード線（Ｗ Ｌ ２ ）１３の夫
々の間には基準電圧線（ソース線： Ｖｓｓ）１３が配
置される。基準電圧線１３は、メモリセルＭＣにおいて
１本配置され、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄ １及びＱｄ２に共通のソース線として構成される。 基準電圧線１３は、前記ワード線１３と同一導電層で構
成され、このワードｖＡ１３と離隔し、かつ素子分離絶
縁膜４上を列方向に実質的に直線で平行に延在する６メ
モリセルアレイＭＡＹにおいて、基準電圧線工３の平面
形状は、Ｙｌ−Ｙ３軸、Ｙ２−Ｙ４軸の夫々に対して、
列方向に線対称で構成される。また、基準電圧線１３の
平面形状は、Ｘｌ−Ｘ２軸、Ｘ３−Ｘ４軸の夫々ニ対シ
テ、行方向に線対称で構成される。 前記基準電圧線１３は、第１図、第２図及び第１１図に
示すように、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々のゲート電極７のゲート幅方向の素子
分離絶縁膜４上に突出する部分と交差する。 前記基準電圧線１３は、第１図、第２図、第１１図及び
第１７図に示すように、駆動用ＭＩＳＦＥＴＱｄＬ、Ｑ
ｄ２の夫々のソース領域（ｒ１″型半導体領域１１）に
接続される。基準電圧ｍｉａはソース領域上のゲート絶
縁膜１２と同一層の絶縁膜１２に形成された接続孔１４
を通して接続される。基準電圧線１３は下層の多結晶珪
素膜１３Ａに形成された接続孔１４及び前記絶縁膜１２
に形成された接続孔１４の夫々を通して上層の高融点金
属珪化膜１３Ｂをソース領域であるゴ型半導体領域１１
に直接々続する。 このように、（Ａ−１）ワード＠（ＷＬ）１３で制御さ
れる転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱ
ｄでメモリセルＭＣが構成されたＳＲＡＭ１において、
前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのゲート
電極７、転送用ＭＩＳＦＥＴＱｔのゲート電極１３及び
ワード線１３の夫々を異なる導電層で構成し、前記駆動
用ＭＩＳＦＥＴＱｄ、転送用ＭｒＳＦＥＴＱｔの夫々を
互いにゲート長方向を交差させて配置し、前記ワード線
１３を駆動用ＭＩＳＦＥＴＱｄのゲート電極７のゲート
長方向に延在させ、かつこの駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７の一部に交差させる。この構成により、前
記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄの占有面積
、前記ワード線１３の占有面積の夫々の一部を重ね合せ
、この重ね合せた領域に相当する分、駆動用ＭＩＳＦＥ
ＴＱｄのゲート幅方向においてメモリセルＭＣの占有面
積を縮小できるので、ＳＲＡＭ１の集積度を向上できる
。 また、（Ａ−２）前記構成（Ａ−１）に加えて、ワード
線１３は多結晶珪素膜１３Ａ及びその上部に設けられた
高融点金属珪化膜１３Ｂで形成された積層構造（複合膜
）で構成され、駆動用ＭＩＳＦＥＴＱｄのゲート電極７
は多結晶珪素膜の単層構造（単層膜）で構成される。こ
の構成により、前記効果の他に、前記積層構造は前記多
結晶珪素膜の単層構造に比べて比抵抗値が小さく（多結
晶珪素膜に比べて高融点金属珪化ｌｌ１１３Ｂの比抵抗
値が小さく）、ワード線１３の抵抗値を低減できるので
、メモリセルＭＣの情報書込み動作及び情報読出し動作
を速め、ＳＲＡＭＩの動作速度の高速化を図れる。さら
に、前記積層構造は前記多結晶珪素膜の単層構造に比べ
て断面々積を増加し、ワード線１３の抵抗値を低減でき
るので、同様に、ＳＲＡＭ１の動作速度の高速化を図れ
る。 また、（Ａ−３）ワードｇＡ（Ｗ Ｌ ）１３で制御さ
れる２個の転送用ＭＩＳＦＥＴＱｔでメモリセルＭＣが
構成されたＳＲＡＭ１において、前記メモリセルＭＣの
２個の転送用ＭＩＳＦＥＴＱｔｌのゲート電極１３、転
送用ＭＩＳＦＥＴＱｔ２のゲート電極１３の夫々に２本
の第１ワード線（ＷＬＩ）１３、第２ワード線（Ｗ Ｌ
２ ）１３の夫々を接続する。この構成により、前記
メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌのゲ
ート電極１３、転送用ＭＩＳＦＥＴＱｔ２のゲート電極
１３の夫々に２本の第１ワード線１３、第２ワード線１
３の夫々を接続するだけで、２個の転送用ＭＩＳＦＥＴ
Ｑｔｌのゲート電極１３、転送用ＭＩＳＦＥＴＱｔ２の
ゲート電極１３の夫々の間を接続するメモリセルＭＣ内
のワード線１３の引き回しくメモリセル当り１本のワー
ド線の場合）を排除できるので、前記２本の第１ワード
線１３、第２ワード線１３の夫々をほぼ直線で延在しか
つメモリセルアレイＭＡＹでの長さを短くし、第１ワー
ド線１３．第２ワード線１３の夫々の抵抗値を低減でき
る。この結果、メモリセルＭＣの情報の書込み動作及び
読出し動作を速め、ＳＲＡＭ１の動作速度の高速化を図
れる。 また、（Ａ−４）ワード線（Ｗ Ｌ ）１３で制御され
る２個の転送用ＭＩＳＦＥＴＱｔ及び基準電圧線１３（
ソース線： Ｖｓｓ）に接続される２個の駆動用ＭＩＳ
ＦＥＴＱｄでメモリセルＭＣが構成されたＳＲＡＭＩに
おいて、前記メモリセルＭＣの２個の転送用ＭＩＳＦＥ
ＴＱｔｌ、Ｑｔ２の夫々のゲート電極１３の夫々に、互
いに離隔しかつ同一方向に延在する２本の第１ワードｇ
（ＷＬＩ）１３、第２ワード線（Ｗ Ｔ、 ２ ）１３
の夫々を接続し、この２本の第１ワード線１３、第２ワ
ード線１３の夫々で規定された領域内に前記２個の駆動
用ＭＩＳＦＥＴＱｄ１及びＱｄ２を配置すると共に前記
基準電圧線１３を配置する。この構成により、前記構成
（Ａ−３）の効果の他に、メモリセルＭＣ内のワード線
１３の引き回しが排除されたことで、メモリセルＭＣ内
の２本の第１ワードＪ！１３．第２ワード＃１１３の夫
々の間の空領域（メモリセルＭＣの中央部）に基準電圧
線１３を配置できる。この結果、２個の駆動用ＭＩＳＦ
ＥＴＱｄ １．Ｑｄ ２の夫々のソース領域と基準電圧
ｌ５１１３との接続距離を短縮し、駆動用ＭＩＳＦＥＴ
Ｑｄ ｌ、Ｑｄ２の夫々のソース領域の電位の浮きを低
減できるので、メモリセルＭＣの情報保持の安定性を向
上し、ＳＲＡＭ１の動作上の信頼性を向上できる。また
、前記メモリセルＭＣの２個の駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々の間に１本の基準電圧線１３を配置し
、１本の基準電圧線１３を駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々に共通配線として使用するので、１本の基
準電圧線１３に相当する分、メモリセルＭＣの占有面積
を縮小し、ＳＲＡＭ１の集積度を向上できる。 また、（Ａ−５）前記構成（Ａ −４）の前記２本のワ
ード線（ＷＬ １ 、 ＷＬ ２）１３、基準電圧線１
３の夫々は同一導電層で構成され、かつ同一列方向に延
在させる。この構成により、前記基準電圧線１３、駆動
用ＭＩｓＦＥＴＱｄのソース領域（ｒｉ″型半導体領域
１１）の夫々を異なる導電層で構成し、駆動用ＭＩＳＦ
ＥＴＱｄの占有面積内に基準電圧線１３を延在できるの
で、基準電圧線１３の占有面積、基準電圧線（ソース線
）と駆動用ＭＩ ５ＦＥＴＱｄとの素子分離領域（素子
分離絶縁膜４）の夫々に相当する分、メモリセルＭＣの
占有面積を縮小でき、ＳＲＡＭＩの集積度を向上できる
。 また、（Ａ−６）ワード線（ＷＬ）１３で制御される２
個の転送用ＭＩＳ ＦＥＴＱｔ及び２個の駆動用ＭＩＳ
ＦＥＴＱｄでメモリセルＭＣが構成されたＳＲＡＭ１に
おいて、前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
ｌのゲート電極１３に第１ワード線（ＷＬＩ）１３を接
続すると共に、転送用ＭＩＳＦＥＴＱｔ２のゲート電極
１３に前記第１ワード線１３と離隔しかつ同一方向に延
在する第２ワード線（ＷＬ２）１３を接続し、前記第１
ワード線１３、第２ワード線１３の夫々の間に、前記転
送用ＭＩＳＦＥＴＱｔｌの一方の半導体領域にドレイン
領域が接続された駆動用ＭＩＳＦＥＴＱｄ１及び転送用
ＭＩＳＦＥＴＱｔ２の一方の半導体領域にドレイン領域
が接続された駆動用ＭＩＳＦＥＴＱｄ２を配置し、前記
メモリセルＭＣの中心点ＣＰに対して、転送用ＭＩＳＦ
ＥＴＱｔｌ及び駆動用ＭＩＳＦＥＴＱｄ １の平面形状
を、転送用Ｍ、ｌ５ＦＥＴＱｔ２及び駆動用ＭＩＳＦＥ
ＴＱｄ２の平面形状の点対称で構成する。この構成によ
り、前記メモリセルＭＣ内、特に転送用ＭＩＳＦＥＴＱ
ｔｌと転送用ＭＩＳＦＥＴＱｔ２との間、駆動用ＭＩＳ
ＦＥＴＱｄ１と駆動用ＭＩＳＦＥＴＱｄ２との間の夫々
において、フォトリングラフィ技術の露光中の回折現象
（ハレーション）、エツチング液の回り込み等、製造プ
ロセスの条件を均一化でき、各素子の寸法のばらつきを
低減できるので、各素子の寸法を縮小してメモリセルＭ
Ｃの占有面積を縮小し。 ＳＲＡＭＩの集積度を向上できる。 また、（Ａ−７）前記構成（Ａ−６）の転送用ＭＩＳＦ
ＥＴＱｔｌ、Ｑｔ２の夫々のゲート幅寸法は、駆動用Ｍ
ＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のゲート幅寸法に比べ
て小さく構成される。この構成により、前記メモリセル
ＭＣ内の転送用ＭＩＳＦＥＴＱｔｌ及び駆動用ＭＩＳＦ
ＥＴＱｄ１と転送用ＭＩＳＦＥＴＱｔ２及び駆動用ＭＩ
ＳＦＥＴＱｃｉ２との間の離隔寸法を駆動用ＭＩ ５Ｆ
ＥＴＱｄ １、Ｑｄ２の夫々の素子分離領域の寸法で一
義的に律則し、前記離隔寸法から無駄な寸法（駆動用Ｍ
ＩＳＦＥＴＱｄのゲート幅寸法と転送用ＭＩＳＦＥＴＱ
ｔのゲート幅寸法との差に相当する空領域）を排除でき
るので、メモリセルＭＣの占有面積を縮小し、ＳＲＡＭ
１の集積度を向上できる。 また、（Ａ−８）転送用ＭＩＳＦＥＴＱｔ及び基準電圧
線（ソース線）１３が接続された駆動用ＭＩＳＦＥＴＱ
ｄでメモリセルＭＣが構成されたＳＲＡＭ１において、
前記メモリセルＭＣの駆動用Ｍｌ５ＦＥＴＱｄのゲート
電極７．基準電圧４！１３の夫々を異なる導電層で構成
し、前記基＄電圧線１３を前記駆動用ＭＩＳＦＥＴＱｄ
のゲート電極７のゲート長方向に延在させ、かつこの駆
動用ＭＩＳＦＥＴＱｄのゲート電極７の一部に交差させ
る。この構成により、前記メモリセルＭＣの駆動用ＭＩ
ＳＦＥＴＱｄの占有面積、前記基準電圧線１３の占有面
積の夫々の一部を重ね合せ、この重ね合せた領域に相当
する分、駆動用ＭＩＳＦＥＴＱ＋−１のゲート幅方向に
おいてメモリセルＭＣの占有面積を縮小できるので、Ｓ
ＲＡＭＩの集積度を向上できる６ また、（Ａ−１３）前記構成（Ａ−６）のメモリセルＭ
Ｃは、前記第１ワード線（Ｗ Ｌ ）１３及び第２ワー
ド線（ＷＬ）１３の延在する列方向に配列された隣接す
る他の第１のメモリセルＭＣとの間の前記第１及び第２
ワード線１３と交差する第１軸（Ｙ １−Ｙ３軸又はＹ
２−Ｙ４軸）を中心に、前記第１のメモリセルＭＣの平
面形状に線対称の平面形状で構成され、前記メモリセル
ＭＣは、前記第１−及び第２ワード線１３の延在する列
方向と交差する行方向に配列された隣接する他の第２の
メモリセルＭＣとの間の前記第１−及び第２ワード線１
３に平行な第２軸（Ｘｌ−Ｘ２軸又はＸ ３− Ｘ、
４軸）を中心に、前記第２のメモリセルＭＣの平面形状
に線対称の平面形状で構成される。この構成により、前
記メモリセルＭＣの転送用ＭＩＳＦＥＴＱ＋：、駆動用
ＭＩＳＦＥＴＱｄの夫々の一方の半導体領域を。 隣接する第１のメモリセルＭＣ１第２のメモリセルＭＣ
の夫々のそれと兼用し、メモリセルＭＣの占有面積を縮
小できるので、ＳＲＡＭ１の集積度を向上できる。さら
に、前記メモリセルＭＣ１隣接する第１のメモリセルＭ
Ｃ１第２のメモリセルＭＣの夫々において、フォトリソ
グラフィ技術の露光中の回折現象、エツチング液の回り
込み等、製造プロセスの条件を均一化し、各素子の寸法
のばらつきを低減できるので、各素子の寸法を縮小して
メモリセルＭＣの占有面積を縮小し、よりＳＲＡＭ１の
集積度を向上できる。 また、（Ｂ−１）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄでメモリセルＭＣが構成されるＳＲＡＭ
１において、前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔのゲート電極１３を前記駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７の上層にそれに比べて厚い膜厚で構成する
。この構成により、前記メモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔ、駆動用ＭＩ ５ＦＥＴＱｄの夫々の領域を
重ね合せられる（Ｑｄのゲート電極７とＱｔのゲート電
極１３に一体化されたワード線１３とを重ね合せられる
）ので、メモリセルＭＣの占有面積を縮小し、ＳＲＡ、
Ｍｌの集積度を向上できると共に、駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極（メモリセルの最下層）７の膜厚を薄
くし、上層の段差形状の成長を低減し、平担化できるの
で、上層配線（ゲート電極１３、ワード線１３、基準電
圧Ｍ１３の夫々又はその上層配線）の断線不良等を低減
し、ＳＲＡＭ、１の電気的信頼性を向上できる。 また、（Ｂ−２）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄで構成されるメモリセルＭＣがワード線
（ＷＬ）１３、データ線（Ｄ Ｌ ： ３３）の夫々に
接続されるＳＲＡＭ１において、前記メモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔのゲート電極１３、前記ワード
線１３の夫々を同一層で、かつ前記駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極７の上層にそれに比べて厚い膜厚で構
成する。この構成により、前記構成（Ｂ−１）の効果の
他に、前記ワード線１３の断面々積を増加し、このワー
ド線１３の抵抗値を低減できるので、メモリセルＭＣの
情報書込み動作及び情報読出し動作を速め、ＳＲＡＭＩ
の動作速度の高速化を図れる。 また、（Ｂ−３）前記構成（Ｂ−１）又は（Ｂ−２）の
駆動用ＭＩＳＦＥＴＱｄのゲート電極７は多結晶珪素膜
の単層構造で構成し、前記転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１３は多結晶珪素膜１３Ａ及びその上部に設け
られた高融点金属珪化膜１３Ｂで形成された積層構造で
構成される。この構成により、前記ゲート電極１３の積
層構造は前記ゲート電極７の多結晶珪素膜の単層構造に
比べて比抵抗値が小さいので、よりＳＲＡＭ１の動作速
度の高速化を図れる。 また、（Ｂ−４）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
Ｉ Ｓ ＦＥＴＱｄで構成されるメモリセルＭＣがワー
ド線（ＷＬ）１３、データ線（Ｄ Ｌ ： ３３）、基
準電圧線（ソース線： Ｖｓｓ）１３の夫々に接続され
たＳＲＡＭＩにおいて、前記メモリセルＭＣの転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極１３、前記ワード線１３、
前記基準電圧線１３の夫々を同一導電層で、かつ前記駆
動用ＭＩＳＦＥＴＱｄのゲート電極７と異なる層にそれ
に比べて比抵抗値が小さい導電層（ポリサイド構造）で
構成する。この構成により、前記ワード線１３、基準電
圧線１３の夫々の比抵抗値を低減できる（及び積層構造
で膜厚を稼ぎその抵抗値を低減できる）ので、メモリセ
ルＭＣの情報書込み動作及び情報読出し動作を速め、Ｓ
ＲＡＭ１の動作速度の高速化を図れる。 また、（Ｂ−５）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄでメモリセルＭＣが構成されるＳＲＡＭ
１において、前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
ＱｔをＬＤＤ構造で構成し、前記駆動用ＭＩＳＦＥＴＱ
ｄを２重ドレイン（ＤＤＤ）構造で構成する。この構成
により、前記メモリセルＭＣの駆動用ＭＩ ５ＦＥＴＱ
ｄの駆動能力（単位コンダクタンスｇｒｎ）を転送用Ｍ
ＩＳＦＥＴＱｔの駆動能力（単位ｇｍ）に比べて大きく
し、メモリセルＭＣの実効的なβレシオを大きくできる
ので、駆動用ＭＩＳＦＥＴＱｄの占有面積を縮小してメ
モリセルＭＣの占有面積を縮小でき、ＳＲＡＭＩの集積
度を向上できる。さらに、前記メモリセルＭＣの実効的
なβレシオを大きくしたことにより、メモリセルＭＣの
情報蓄積ノード領域に保持された情報の安定性を向上で
きるので、メモリセルＭＣの誤動作を低減し、ＳＲＡＭ
１の動作上の信頼性を向上できる。 前記メモリセルＭＣに配置された容量素子Ｃは、第１図
、第２図、第１２図及び第１８図に示すように、主に第
１電極７、誘電体膜２１、第２電極２３の夫々を順次積
層して構成される。つまり、容量素子Ｃはスタックド（
積層）構造で構成される。メモリセルＭＣには主に２個
の容量素子Ｃが配置され、この２個の容量素子Ｃはメモ
リセルＭＣの情報蓄積ノード領域間に直列に接続され配
置される。 前記第１電極７は駆動用ＭＩＳＦＥＴＱｄのゲート電極
（第１層目のゲート材形成工程で形成された多結晶珪素
膜）の一部で構成される。つまり、メモリセルＭＣの一
方の駆動用ＭＩ Ｓ ＦＥＴＱｄ１のゲート電極７は２
個のうちの一方の容量素子Ｃの第１電極フを構成する。 他方の駆動用ＭＩＳＦＥＴＱｄ ２のゲート電極７は他
方の容量素子Ｃの第１電極７を構成する。 誘電体膜２１は前記第１電極（ゲート電極）７上に構成
される。誘電体膜２１は、第１電極７以外の領域にも構
成されるが、第１電極７上において、第１ワード線（Ｗ
ＬＩ）１３、基準電圧線１３の夫々で規定される領域、
及び第２ワード線（ＷＬ２）１３、基準電圧線１３の夫
々で規定される領域が容量素子Ｃの実質的な誘電体膜と
して使用される。この誘電体膜２１は例えば酸化珪素膜
で形成される。 第２電極２３は前記第１電極７上に誘電体膜２１を介し
て構成される。第２電極２３は前記誘電体膜２１とほぼ
同様にワード線（Ｗ Ｌ ）１３、基準電圧線１３の夫
々で規定される領域が容量素子Ｃの実質的な第２電極と
して使用される。第２電極２３は、第３層目のゲート材
形成工程で形成され、例えば単層の多結晶珪素膜で形成
される。多結晶珪素膜には抵抗値を低減するｎ型不純物
例えばＰ（又り実Ａｓ）が導入される。 つまり、前記容量素子Ｃは、駆動用ＭＩＳＦＥＴＱｄ
１のゲート電極７を第１電極７とし、駆動用ＭＩＳＦＥ
ＴＱｄ１の領域に配置された容量素子Ｃと、駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７を第１電極７とし、駆動
用Ｍ Ｉ Ｓ ＦＥＴＱｄ ２の領域に配置された容量
素子Ｃとで構成される。 この容量素子Ｃの第２電極２３は、後述するが、負荷用
ＭＩＳＦＥＴＱＰのゲート電極２３としても構成される
。また、容量素子Ｃの第２電極２３は、負荷用ＭＩＳＦ
ＥＴＱｐのドレイン領域（実際にはｎ型チャネル形成領
域２６Ｎ）と転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域、駆動用ＭＩＳＦＥＴＱｄのドレイン領域、駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極７の夫々とを接続する導電
層（中間導電層）２３としても構成される。 前記駆動用ＭＩＳＦＥＴＱｄ１の領域に配置された一方
の容量素子Ｃの第２電極２３は、駆動用ＭＩ ５ＦＥＴ
Ｑｄ １のドレイン領域（１１）、転送用ＭＩＳＦＥＴ
Ｑｔｌ−の一方の半導体領域（１８）、駆動用ＭＩＳＦ
ＥＴＱｄ２のゲート電極７の夫々に接続される。これら
の接続は、容量素子Ｃの第２電極２３を駆動用ＭＩＳＦ
ＥＴＱｄ１のゲート長方向（列方向）に引き出した、前
記第２電極２３と同一層でかつ一体に構成された導電層
２３で行われる６導電層２３は、絶縁膜（誘電体膜２１
と同一層）２１、絶縁膜８、絶縁膜１２の夫々を除去し
て形成された接続孔２２を通して、前記ドレイン領域、
一方の半導体領域、ゲート電極７の夫々に接続される。 同様に、前記駆動用ＭＩＳＦＥＴＱｄ２の領域に配置さ
れた他方の容量素子Ｃの第２電極２３は、駆動用ＭＩＳ
ＦＥＴＱｄ２のドレイン領域（１１）、転送用ＭＩＳＦ
ＥＴＱｔ２の一方の半導体領域（１８）、駆動用Ｍ１．
５ＦＥＴＱｄｌのゲート電極７の夫々に接続される。こ
れらの接続は、容量素子Ｃの第２電極２３を駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート長方向に引き出した導電層２３
で行われる。導電層２３は接続孔２２を通して前記ドレ
イン領域、一方の半導体領域、ゲート電極７の夫々に接
続される。 前記メモリセルアレイＭＡＹにおいて、列方向に配列さ
れたメモリセルＭＣの容量素子Ｃは、第１８図に示すよ
うに、Ｙｌ−Ｙ３軸又はＹ２−Ｙ４軸に対して、第２電
極２３（及び導電層２３）の平面形状を線対称で構成す
る。また１行方向に配列されたメモリセルＭＣの容量素
子Ｃは、前述の駆動用ＭＩＳＦＥＴＱｄ及び転送用ＭＩ
ＳＦＥＴＱｔの線対称の配列と異なり、第２電極２３の
平面形状を非線対称で構成する。つまり、列方向に配列
されたメモリセルＭＣの容量素子Ｃの第２電極２３の配
列に対して、行方向に隣接する次段の列方向に配列され
たメモリセルＭＣの容量素子Ｃは、前記前段の第２電極
２３と同様に、第２電極２３の平面形状を列方向に線対
称で構成すると共に、第２電極２３の平面形状を前記前
段のメモリセルＭＣの配列に対して１個のメモリセルア
レイ（１メモリセルピツチ）だけ列方向にずらして構成
される６メモリセルアレイＭＡＹにおいて、前述のメモ
リセルＭＣの容量素子Ｃの第２電極２３（及び導電層２
３）の配列は、後述するが、主に第２電極２３の上層に
形成される電源電圧線（Ｖｃｃ ： ２６Ｐ）及び負荷
用ＭＩＳＦＥＴＱｐの平面形状が行方向に対して非線対
称で構成されるので、これに律則される。 前記メモリセルＭＣの２個の負荷用ＭＩＳＦＥＴＱｐｌ
、Ｑｐ２の夫々は、第１図、第２図、第１３図及び第１
９図に示すように、駆動用ＭＩＳＦＥＴＱｄの領域上に
構成される。負荷用ＭＩＳＦＥＴＱｐｌは駆動用ＭＩＳ
ＦＥＴＱｄ２の領域上に構成され、負荷用ＭＩＳＦＥＴ
Ｑｐ２は駆動用ＭＩＳＦＥＴＱｄ１上に構成される。負
荷用ＭＩＳＦＥＴＱｐｌ、Ｑｐ２の夫々は駆動用ＭＩＳ
ＦＥＴＱｄ １、Ｑｄ２の夫々のゲート長方向にゲート
長方向をほぼ直交させ配置される。この負荷用ＭＩＳＦ
ＥＴＱｐｌ、Ｑｐ２の夫々は、主にｎ型チャネル形成領
域２６Ｎ、ゲート絶縁膜２４、ゲート電極２３、ソース
領域２６Ｐ及びドレイン領域２６Ｐで構成される。 前記ゲート電極２３は前記容量素子Ｃの第２電極（第３
層目のゲート材形成工程で形成される多結晶珪素膜）２
３で構成される。つまり、駆動用ＭＩＳＦＥＴＱｄ１の
領域に配置された一方の容量素子Ｃの第２電極２３は負
荷用ＭＩＳＦＥＴＱｐ２のゲート電極２３を構成する。 駆動用ＭＩＳＦＥＴＱｄ２の領域に配置された他方の容
量素子Ｃの第２電極２３は負荷用ＭＩＳＦＥＴＱｐｌの
ゲート電極２３を構成する。 前記ゲート絶縁膜２４は前記ゲート電極２３上に構成さ
れる。ゲート絶縁膜２４は例えば酸化珪素膜で構成され
る。 ｎ型チャネル形成領域２６Ｎは前記ゲート電極２３−Ｌ
にゲート絶縁膜２４を介して構成される。ｎ型チャネル
形成領域２６Ｎはそのゲート長方向を駆動用ＭｉｓＦＥ
ＴＱｄのゲート幅方向にほぼ一致させ配置される。ｎ型
チャネル形成領域２６Ｎは、第４層目のゲート材形成工
程で形成され、例えば多結晶珪素膜で構成される。多結
晶珪素膜には負荷用ＭＩＳＦＥＴＱｐのしきい値電圧を
エンハンスメント型に設定するｎ型不純物（例えばＰ）
が導入される。負荷用ＭＩＳＦＥＴＱＩ）は、動作時（
ＯＮ動作時）、情報蓄積ノード領域に電源電圧Ｖｃｃを
充分に供給できるので、情報の安定な保持ができる。ま
た、負荷用ＭＩＳＦＥＴＱＰは、非動作時（ＯＦ Ｆ動
作時）、情報蓄積ノード領域への重厚電圧Ｖｃｃの供給
をほぼ確実に遮断できるので、スタンバイ電流量を低減
し、低消費電力化が図れる。 この点、負荷用ＭＩＳＦＥＴＱｐは負荷用高抵抗素子に
比べて異なる。 前記ソース領域２６Ｐは前記ｎ型チャネル形成領域２８
Ｎの一端側（ソース領域側）に一体に構成されかつ同一
導電層で形成されたＰ型導電層（２６Ｐ ）で構成され
る。つまり、ソース領域（ｐ型厚電層）２６Ｐは第４層
目のゲート材形成工程で形成された多結晶珪素膜で形成
され、この多結晶珪素膜にはＰ型不純物（例えばＢＦ、
）が導入される。ソース領域２６Ｐは、第２図、第１３
図及び第１９図に符号２６ｐを付けて二点鎖線で囲まれ
た領域内において（一部は電源電圧線２６Ｐとして構成
される）構成される。前記ドレイン領域２６Ｐは、ｎ型
チャネル形成領域２６Ｎの他端側（ドレイン側）に一体
に構成され、ソース領域２６Ｐと同様に、同一導電層で
形成されたｐ型厚電層（２６ｉ３）で構成される。ドレ
イン領域２６Ｐは符号２６ｐを付けて二点鎖線で囲まれ
た領域内において構成される。つまり、後述する製造プ
ロセスにおいては、二点鎖線で囲まれた領域２６ｐ内に
、ソース領域及びドレイン領域２６Ｐを形成するｐ型不
純物が導入され、それ以外の領域はｎ型チャネル形成領
域２６Ｎとして構成される。 前記負荷用ＭＩＳＦＥＴＱｐｌのドレイン領域２６Ｐは
、転送用ＭＩＳＦＥＴＱｔｌの一方の半導体領域、駆動
用ＭＩＳＦＥＴＱｃｊｌのドレイン領域及び駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７に接続される。同様に、
負荷用ＭＩＳＦＥＴＱＰ２のドレイン領域２６Ｐは、転
送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域、駆動用Ｍ
ＩＳＦＥＴＱｄ２のドレイン領域及び駆動用ＭＩＳＦＥ
ＴＱｄ１のゲート電極７に接続される。これらの接続は
前記導電層２３を介して行われる。 また、負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐは
ｎ型チャネル形成領域２６Ｎを介してゲート電極２３か
ら離隔される。換言すれば、負荷用ＭＩＳＦＥＴＱｐは
ゲート電極２３とドレイン領域２６Ｐとが重なりを持た
ずに離隔される。つまり、負荷用ＭＩＳＦＥＴＱＰのド
レイン領域２６Ｐ側はオフセット構造で構成される。こ
のオフセット構造の負荷用ＭＩＳＦＥＴＱＰはｎ型チャ
ネル形成領域２６Ｎ−ドレイン領域２６Ｐ間のブレーク
ダウン耐圧を向上できる。すなわち、このオフセット構
造は。 ドレイン領域２６Ｐとゲート電極２３によってチャージ
が誘起されるｎ型チャネル形成領域２６Ｎとを離隔する
ことによフて、ドレイン領域２６Ｐとｎ型チャネル形成
領域２６Ｎとのｐｎ接合部のブレークダウン耐圧を向上
できる。本実施例の場合、負荷用ＭＩＳＦＥＴＱｐは約
０．６［μｍ］又はそれ以上の寸法のオフセット寸法（
離隔寸法）で構成される。 前記導電層２３は前述のように容量素子Ｃの第２ｆ１１
極２３を引き出して構成される（第３層目のゲート材形
成工程で形成された多結晶珪素膜）。導電層２３は負荷
用ＭＩ ５ＦＥＴＱｐのゲート電極２３と同一導電層で
形成される。この導電層２３は層間絶縁膜２４に形成さ
れた接続孔２５を通して上層の負荷用ＭＩＳＦＥＴＱｐ
のｐ型ドレイン領域２６Ｐに接続される。また、前述の
ように、導電層２３は接続孔２２を通して転送用ＭＩＳ
ＦＥＴＱｔの一方の半導体領域、駆動用ＭＩ ５ＦＥＴ
Ｑｄのドレイン領域及びゲート電極７に接続される。こ
のように構成される導電層２３は、導電層２３の膜厚、
及び導電層２３の上側の接続孔２５の位置と下側の接続
孔２２の位置との間の寸法に相当する分、負荷用ＭＩＳ
ＦＥＴＱｐのドレイン領域２６Ｐの他端側、転送用ＭＩ
ＳＦＥＴＱｔの一方の半導体領域（１８）及び駆動用Ｍ
ＩＳＦＥＴＱｄのドレイン領域（１１）の夫々の間を離
隔できる。導電層２３はｎ型不純物が導入された多結晶
珪素膜で形成されるので、前記ｐ型ドレイン領域２６Ｐ
を形成するｎ型不純物の前記一方の半導体領域（１８）
、ドレイン領域（１１）の夫々への拡散距離を導電層２
３で増加できる。つまり、導電層２３は、転送用ＭＩＳ
ＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のチャネル
形成領域に、負荷用ＭＩＳＦＥＴＱＰのドレイン領域２
６Ｐのｎ型不純物が拡散されることを低減し、転送用Ｍ
ＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のしき
い値電圧の変動を防止できる。前記導電層２３は、負荷
用ＭＩＳＦＥＴＱｐのゲート電極２３、容量素子Ｃの第
２電極２３又はそれから引き出された導電層２３と同一
導電層（同一製造工程）で形成されるので、構造上導電
層数を低減できる。また、導電層２３は製造プロセスの
製造工程数を低減できる。 このように、（Ｂ−７）２個の駆動用ＭＩＳＦＥＴＱｄ
及び２個の負荷用ＭＩＳＦＥＴＱｐでメモリセルＭＣが
構成されるＳＲＡＭＩにおいて、前記メモリセルＭＣの
一方の駆動用ＭＩＳＦＥＴＱｄの上部に、この一方の駆
動用ＭＩＳＦＥＴＱｄのゲート電極７、一方の負荷用Ｍ
ＩＳＦＥＴＱｐのゲート電極２３の夫々を対向させ、一
方の負荷用ＭＩＳＦＥＴＱｐを設け、この一方の負荷用
ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐを、一方の又は
他方の負荷用ＭＩ Ｓ ＦＥＴＱｐのゲート電極２３と
同一導電層で形成された導電層（中間導電層）２３を介
在させ、他方の駆動用ＭＩ ５ＦＥＴＱｄのドレイン領
域（１１）に接続する。この構成により、前記メモリセ
ルＭＣの一方の負荷用ＭＩＳＦＥＴＱＰのドレイン領域
２６Ｐと他方の駆動用ＭＩＳＦＥＴＱｄのドレイン領域
との間の距離を前記導電層２３で離隔し、前記一方の負
荷用ＭＩ ５ＦＥＴＱｐのドレイン領域２６Ｐを形成す
るＰ型不純物の他方の駆動用ＭＩ ５ＦＥＴＱｄのドレ
イン領域への拡散を防止できるので、前記他方の駆動用
ＭＩＳＦＥＴＱｄへの前記ｎ型不純物の拡散に基くしき
い値電圧の変動の防止等、ＳＲＡＭＩの電気的特性を向
上できる。さらに、同様に、前記一方の負荷用ＭＩＳＦ
ＥＴＱｐのｐ型ドレイン領域２６ｐは導電層（中間導電
層）２３を介して他方の転送用ＭＩＳＦＥＴＱｔの一方
の半導体領域（１８）にも接続されるので、この転送用
Ｍ４ＳＦＥＴＱｔのしきい値電圧の変動も防止できる。 また、（Ｂ−８）前記構成（Ｂ−７）のメモリセルＭＣ
の負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐをオフ
セット構造で構成する。この構成により、前記負荷用Ｍ
ＩＳＦＥＴＱＰのドレイン領域２６Ｐ−ｎ型チャネル形
成領域２６Ｎ間のブレークダウン耐圧を向上し、負荷用
ＭＩＳＦＥＴＱｐの占有面積を縮小できるので、メモリ
セルＭＣの占有面積を縮小し、ＳＲＡＭ１の集積度を向
上できる。 前記負荷用ＭＩＳＦＥＴＱＰのソース領域（Ｐ型導電層
２６Ｐ）には電源電圧線（Ｖｃｃ）２６Ｐが接続される
。電源電圧線２６Ｐは前記ソース領域であるｐ型導電層
２６Ｐと一体に構成されかつ同一導電層で構成される。 つまり、電源電圧線２６Ｐは第４層目のゲート材形成工
程で形成された多結晶珪素膜で形成され、この多結晶珪
素膜には抵抗値を低減するＰ型不純物（例えばＢＦ２）
が導入される。 前記電源電圧線２６ＰはメモリセルＭＣ内に２本配置さ
れる。この２本の電源電圧線２６Ｐは、メモリセルアレ
イＭＡＹにおいて、第１９図に示すように、互いに離隔
しかつ同一列方向をほぼ平行に延在する。メモリセルＭ
Ｃに配置される一方の電源電圧線２６Ｐは、負荷用ＭＩ
ＳＦＥＴＱｐ２のソース領域と一体に構成され、第１ワ
ード線（ＷＬｌ）１３上をそれに沿って延在する。他方
の電源電圧線２ｆ５Ｐは、負荷用ＭＩＳＦＥＴＱｐｌの
ソース領域と一体に構成され、第２ワード線（ＷＬ２）
１３上をそれに沿って延在する。 前記第１３図及び第１９図に示すように、メモリセルＭ
Ｃにおいて、一方の電源電圧線２６Ｐは列方向に延在す
ると共に、転送用ＭＩＳＦＥＴＱｔ１の他方の半導体領
域（１８）と相補性データ線ＤＬの第１データ線（ＤＬ
Ｌ：３３）との接続部分く後述する中間導電層２３）を
列方向に迂回する。つまり、一方の電源電圧線２６Ｐは
、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐｌと前記接
続部分との間を通過せず、この接続部分と行方向に隣接
する（上側に配置された）他のメモリセルＭＣの負荷用
ＭＩＳＦＥＴＱｐ １との間を迂回する。また、一方の
電源電圧線２６Ｐは前記行方向に隣接する（上側に配置
された）他のメモリセルＭＣの一方の電源電圧ｍ２ＢＰ
と兼用される。他方の電源電圧線２６Ｐは、同様に列方
向に延在すると共に、転送用ＭＩＳＦＥＴＱｔ２の他方
の半導体領域（１８）と相補性データ線ＤＬの第２デー
タＪ！（Ｄ Ｌ ２ ： ３３）との接続部分（後述す
る中間導電層２３）を列方向に迂回する。 他方の電源電圧４１２６ＰはメモリセルＭＣの負荷用Ｍ
ｒＳＦＥＴＱｐ２と前記接続部分との間を迂回し、この
接続部分と行方向に隣接する（下側に配置された）他の
メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ２との間は通
過しない。また、同様に他方の電源電圧線２６Ｐは前記
行方向に隣接する（下側に配置された）他のメモリセル
ＭＣの他方の電源電圧線２６Ｐと兼用される。つまり、
１個のメモリセルＭＣには２本の電源電圧線２６Ｐが配
置されるが、この２本の電源電圧線２６Ｐの夫々は列方
向の上下に隣接する他のメモリセルＭＣの夫々の電源電
圧線２６Ｐと兼用されるので、１個のメモリセルＭＣに
は実質的に１本の電源電圧線２６Ｐが配置されることに
なる。 前記メモリセルＭＣに配置された２本の電源電圧線２６
Ｐは、第１９図に示すように、前記メモリセルアレイＭ
ＡＹの列方向において、Ｙｌ−Ｙ３軸又はＹ２−Ｙ４軸
に対して、平面形状を線対称で構成する。また、メモリ
セルＭＣに配置された２本の電源電圧線２６は、メモリ
セルアレイＭＡＹの行方向において、前述の駆動用ＭＩ
Ｓ ＦＥＴＱｄ及び転送用ＭＩｓＦＥＴＱｔの線対称
の配列と異なり、かつ容量素子Ｃの第２電極２３の配列
と同様に、平面形状を非線対称で構成する。つまり、列
方向に配列されたメモリセルＭＣを延在する電源電圧、
ｉ＊２６Ｐの平面形状に対して、行方向に隣接する次段
の列方向に配列されたメモリセルＭＣを延在する電源電
圧線２６Ｐは、前記前段のメモリセルＭＣを延在する電
源電圧線２６Ｐと同様に、列方向に線対称で構成すると
共に、前記前段のメモリセルＭＣを延在する電源電圧線
２６Ｐに対して１個のメモリセルＭＣ分（１メモリセル
ピツチ）だけ列方向にずらして構成される。メモリセル
アレイＭＡＹにおいて、電源電圧線２６Ｐの転送用ＭＩ
ＳＦＥＴＱｔの他方の半導体領域と相補性データ線ＤＬ
どの接続部分（中間導電層２３）の迂回は同一行方向で
ある上側に行われる。つまり、電源電圧線２６Ｐは、第
１９図に示すように、前記接続部分をすべて上側に迂回
する。 このように、（Ａ−１４）前記構成（Ａ−１３）のメモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔｌの他方の半導体
領域（１８）に相補性データ線ＤＬの第１データ線（Ｄ
ＬＩ：３３）が接続され、転送用Ｍ、ｌ５ＦＥＴＱｔ２
の他方の半導体領域に相補性データＡｉＤＬの第２デー
タ線（ＤＬ２：３３）が接続され、前記第１ワードｇ（
ＷＬＩ）１３に沿い、前記転送用ＭＩＳＦＥＴＱｔｌの
他方の半導体領域と第１データ線（ＤＬＬ）との接続部
（中間導電層２３）を迂回し、かつ前記転送用ＭＩＳＦ
ＥＴＱｔ２の一方の半導体領域（１８）に負荷用ＭＩＳ
ＦＥＴＱＰ２を介して接続される第１の電源電圧Ｍ（ソ
ースＡＩ）２６Ｐを延在させ、前記第２ワードＭ（ＷＬ
２）１３に沿い、前記転送用ＭＩＳＦＥＴＱｔ２の他方
の半導体領域と第２データ線（ＤＬ２）との接続部（中
間導電層２３）を前記第１の電源電圧ｕ２６Ｐと同一の
方向に迂回し、かつ前記転送用ＭｒＳＦＥＴＱｔｌの一
方の半導体領域に負荷用ＭＩＳＦＥＴＱｐｌを介して接
続される第２の電源電圧線（ソースＪり２６Ｐを延在さ
せる。すなわち、（Ａ−１５）前記構成（Ａ−１４）の
メモリセルＭＣに配置された２本の電源電圧線２６Ｐは
、メモリセルアレイＭＡＹにおいて、列方向（Ｙｌ−Ｙ
３軸又はＹ２−Ｙ４軸）に線対称で構成され、行方向（
Ｘｉ−Ｘ２軸又はＸＸ３−Ｘ４軸）に非線対称で構成さ
れる。この構成により、前記転送用ＭＩＳＦＥＴＱｔの
他方の半導体領域と相補性データ線ＤＬとの接続部（中
間導電層２３）において、２本の電源電圧線２６Ｐを一
方向（上側）のみに迂回させ、前記接続部と負荷用ＭＴ
ＳＦＥＴＱｐｌとの間に一方の電源電圧線２６Ｐ（又は
前記接続部と負荷用ＭＩＳＦＥＴＱＰ２との間に他方の
電源電圧線２６Ｐ）が配置されないので、前記一方の電
源電圧線２６Ｐが配置されない分、前記メモリセルＭＣ
の前記接続部と負荷用ＭＩ ５ＦＥＴＱｐ ｌとの間の
占有面積番縮小し。 ＳＲＡＭ１の集積度を向上できる。なお、この効果は、
メモリセルＭＣの負荷用ＭＩＳＦＥＴＱＰを負荷用高抵
抗素子に変えた場合においても同様に得ることができる
。 前述のメモリセルＭＣに配置された容量素子Ｃのうち、
駆動用ＭＩＳＦＥＴＱｄ１上に配置された容量素子Ｃの
第２電極２３（及び導電層２３）は、第１３図に示すよ
うに、一方の電源電圧線２６Ｐを前記接続部分（中間導
電層２３）において、上側の他のメモリセルＭＣに迂回
させ、前記接続部分と負荷用ＭＩＳＦＥＴＱｐｌとの間
の離隔寸法を縮小しているので、この縮小した寸法に相
当する分、平面形状が縮小される。また、メモリセルＭ
Ｃの駆動用ＭＩＳＦＥＴＱｄＺ上に配置された容量素子
Ｃの第２電極２３（及び導電層２３）は、他方の電源電
圧線２６Ｐを前記接続部分（中間導電層２３）において
。 このメモリセルＭＣに迂回させ、前記接続部分と負荷用
ＭＩＳＦＥＴＱｐ２との間に他方の電源電圧線２６Ｐを
通過させるので、この他方の電源電圧線２６Ｐの通過に
相当する分、平面形状が増大する。 つまり、電源電圧線２６Ｐは集積度を向上する目的でメ
モリセルＭＣ上を必ず延在するので、この電源電圧線２
６ＰがメモリセルＭＣ上を迂回する側である、駆動用Ｍ
ＩＳＦＥＴＱｄＺ上に配置された容量素子Ｃの第２電極
２３（及び導電層２３）の平面形状を基準にした場合、
駆動用ＭＩＳＦＥＴＱｄ１上に配置された容量素子Ｃの
第２電極２３（及び導電層２３）の平面形状は縮小され
る。したがって、メモリセルＭＣの容量素子Ｃの第２電
極２３（及び導電層２３）は、行方向（Ｘｉ−Ｘ２軸又
はＸ３−Ｘ４軸）に線対称で配置した場合には、駆動用
ＭＩＳＦＥＴＱｄＺ上に配置される第２電極２３の平面
形状ですべての第２電極２３の平面形状が律則され、メ
モリセルＭＣの占有面積が増大するが、前述のように、
電源電圧線２６Ｐの配置に対応させて、行方向に非線対
称で配置することにより、駆動用ＭＩ ５ＦＥＴＱｄ
ｌ上の第２電極２３の平面形状の縮小に相当する分、メ
モリセルＭＣの占有面積を縮小できる。 このように、（Ａ−１６）前記構成（Ａ−１５）のメモ
リセルＭＣの負荷用ＭＩＳＦＥＴＱｐｌ、Ｑｐ２の夫々
のゲート電極２３（容量素子Ｃの第２電極２３及び導電
層２３）の平面形状は、前記列方向に線対称で構成され
、前記行方向に非線対称で構成される。この構成により
、メモリセルＭＣの２個の負荷用ＭＩ ５ＦＥＴＱｐの
うち、負荷用ＭＩＳＦＥＴＱＰ ２のゲート電極２３（
第２電極２３及び導電層２３）の平面形状を縮小できる
ので、この縮小に相当する分、メモリセルＭＣの占有面
積を縮小し、ＳＲＡＭＩの集積度を向上できる。 前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の
半導体領域（１８）は、第１図、第２図、第１４図及び
第２０図に示すように、相補性データ線（ＤＬ）３３に
接続される。メモリセルＭＣの一方の転送用ＭＩＳＦＥ
ＴＱｔｌは相補性データ線３３の第１データ線（Ｄ Ｌ
Ｌ ）３３に接続される。他方の転送用ＭＩＳＦＥＴ
Ｑｔ２は相補性データ線３３の第２データ線（ＤＬ２）
に接続される。この転送用ＭＩＳＦＥＴＱｔの他方の半
導体領域、相補性データ線３３の夫々の接続は、下層側
から上層側に向って順次積層された中間導電層２３．２
９、埋込型電極３２の夫々を介して行われる。 前記中間導電層２３は、第１図、第２図、第１２図及び
第１８図に示すように、層間絶縁膜２１上に構成される
。この中間導電層２３の一部は、サイドウオールスペー
サ１６で規定された領域内において、前記層間絶縁膜２
１に形成された接続孔２２を通して転送用ＭＩＳＦＥＴ
Ｑｔの他方の半導体領域（１８）に接続される。前記接
続孔２２はサイドウオールスペーサ１６で規定される領
域よりも大きい（ゲート電極１３側に大きい）開口サイ
ズで構成される。前記サイドウオールスペーサ１６は前
述のように転送用ＭＩＳＦＥＴＱｔのゲート電極１３の
側壁にそれに対して自己整合で形成される。つまり、中
間導電層２３の一部はサイドウオールスペーサ１６に律
則された位置にかつそれに対して自己整合で転送用ＭＩ
ＳＦＥＴＱｔの他方の半導体領域に接続される。中間導
電層２３の他部は、少なくとも、この中間導電層２３と
上層の中間導電層２９との製造プロセスのマスク合せ余
裕寸法に相当する分、層間絶縁膜２１上に引き出される
。この中間導電層２３は、転送用ＭＩＳＦＥＴＱｔの他
方の半導体領域、中間導電層２９の夫々に製造プロセス
のマスク合せずれが生じる場合でも、このマスク合せず
れを吸収し、転送用ＭＩＳＦＥＴＱｔの他方の半導体領
域にそれに対して自己整合で中間導電層２９を見かけ上
接続できる。 前記中間導電層２３は前記負荷用ＭＩＳＦＥＴＱｐのゲ
ート電極２３、容量素子Ｃの第２電極２３、導電層２３
の夫々と同一導電層で構成される。つまり、第３層目の
ゲート材形成工程で形成される多結晶珪素膜で形成され
、この多結晶珪素膜には抵抗値を低減するｎ型不純物が
導入される。 前記中間導電層２９は、第１図、第２図、第１４図及び
第２０図に示すように、層間絶縁膜２７上に構成される
。中間導電層２９の一端側は層間絶縁膜２７に形成され
た接続孔２８を通して前記中間導電層２３に接続される
。この中間導電層２３は前述のように転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域に接続される。中間導電層２
９の他端側は、列方向に引き出され、層間絶縁膜３０に
形成された接続孔３１内に埋込まれた埋込型電極３２に
接続される。この埋込型電極３２は相補性デー□り線３
３に接続される。 前記転送用ＭＩＳＦＥＴＱｔｌの他方の半導体領域に一
端側が接続される中間導電層２９は、転送用ＭＩＳＦＥ
ＴＱｔ２の他方の半導体領域上を行方向に延在する相補
性データ線３３のうちの第１データ線（Ｄ Ｌ Ｌ ）
３３下まで列方向に引き出され、この引き出された領域
において第１データ線３３に接続される。同様に、転送
用ＭＩＳＦＥＴＱｔ２の他方の半導体領域に一端側が接
続される中間導電層２９は、転送用ＭＩＳＦＥＴＱｔｌ
の他方の半導体領域上を行方向に延在する相補性データ
線３３のうちの第２データ線（ＤＬ２）３３下まで列方
向に引き出され、この引き出された領域において第２デ
ータ線３３に接続される。つまり、中間導電層２９は、
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の
夫々とそれと列方向において反転位置に延在する第１デ
ータ線３３、第２データ線３３の夫々とを接続する交差
配線構造を構成する。 中間導電層２９は、その形成方法については後述するが
、製造プロセスの第１層目の金属材形成工程で形成され
た高融点金属膜例えばＷ膜で形成される。このＷ膜は前
述の多結晶珪素膜、高融点金属珪化膜の夫々に比べて比
抵抗値が小さい。 この中間導電層２９の下地となる層間絶縁膜２７は酸化
珪素膜２７Ａ、ＢＰＳＧ膜２７Ｂの夫々を順次積層した
複合膜で構成される。層間絶縁膜２７の上層のＢＰＳＧ
膜２７Ｂは、グラスフローが施され、表面に平担化処理
が施される。 前記埋込型電極３２は、層間絶縁膜３０に形成された接
続孔３１内において、中間導電層２９上に選択的に構成
される。この埋込型電極３２は、接続孔３１で発生する
急峻な段差形状を吸収し、上層の相補性データ線３３の
断線不良を防止できる。 層間絶縁膜３０は、第１図に示すように、堆積型の酸化
珪素膜３０Ａ、塗布型の酸化珪素膜３０Ｂ、堆積型の酸
化珪素膜３０Ｇの夫々を順次積層した３層の積層構造で
構成される。下層の酸化珪素［３０Ａ、上層の酸化珪素
膜３０Ｃの夫々は、後述するが、テトラエソキシシラン
（Ｔ Ｅ ＯＳ ：Ｔｅｔｒａ ＥｔｈｏｘｙＳ １ｌ
ａｎｅ）ガスをソースガスとするプラズマＣＶＤ法で堆
積される。下層の酸化珪素膜３０Ａは、下地の段差形状
に沿って均一な膜厚で堆積され、特に下地の段差形状の
凹部分において、この凹部分の上側でのオーバーハング
形状が発生しずらい、つまり、下層の酸化珪素膜３０Ａ
は前記オーバーハング形状に基く巣の発生を低減できる
。中間層の酸化珪素膜３０Ｂは、スピンオングラス（Ｓ
ｐｉｎ ＯｎＧｌａｓｓ）法で塗布され、ベータ処理
が施された後、全面エツチング（エッチバック）される
、この中間層の酸化珪素膜３０Ｂは、下層の酸化珪素膜
３０Ａの表面の段差形状部分に集中的に形成され（残存
し）、層間絶縁膜３０の表面の平担化を図れる。中間層
の酸化珪素膜３０Ｂは、基本的に前述の中間導電層２９
と相補性データ線３３とを接続する接続孔３１の領域を
除く、下層の酸化珪素膜３０Ａの表面上の段差部分に形
成される。つまり、中間層の酸化珪素膜３０Ｂが含有す
る水分に基く、相補性データ線（アルミニウム合金）３
３の腐食が防止できる。上層の酸化珪素膜３０Ｃは、中
間層である酸化珪素膜３０Ｂの表面を被覆し、この酸化
珪素膜３０Ｂの膜質の劣化を防止できる。 前記相補性データ線（ＤＬ）３３は、第１図に示すよう
に、層間絶縁膜３０上に構成される。この相補性データ
線３３は前記接続孔３１内に埋込まれた埋込用電極３２
に接続される。相補性データ線３３は製造プロセスの第
２層目の金属材形成工程で形成される。相補性データ線
３３はバリア性金属膜３３Ａ、アルミニウム合金膜３３
Ｂの夫々を順次積層した２層の積層構造で構成される。 前記バリア性金属膜３３Ａは、基本的に、転送用ＭＩＳ
ＦＥ、ＴＱｔの他方の半導体領域（１８）や中間導電層
２３の珪素（Ｓｉ）、アルミニウム合金膜３３Ｂのアル
ミニウム（ＡＱ）の夫々の相互拡散を防止し、所謂アロ
イスパイクを防止する。また、バリア性金属膜３３Ａは
下層の埋込用電極３２との接着性が良好の金属材で構成
する。 バリア性金属膜３３Ａは例えばＴｉＷ膜で形成する。 前記アルミニウム合金膜３３Ｂは多結晶珪素膜、高融点
金属膜、高融点金属珪化膜の夫々に比べて比抵抗値が小
さい、アルミニウム合金膜３３ＢはＣｕ及びＳｉを添加
したアルミニウムで構成される。 Ｃｕは基本的にエレクトロマイグレーション耐圧を向上
できる作用を有する。Ｓｉは基本的にアロイスパイクを
防止できる作用を有する。また、相補性データ線３３は
、アルミニウム合金膜３３Ｂをアルミニウム膜で、或は
下層のバリア性金属膜３３Ａを廃止して単層のアルミニ
ウム合金膜で構成してもよい。 前記相補性データ線３３は、第２図及び第２０図に示す
ように、メモリセルＭＣ上を行方向に延在する。相補性
データ線３３のうちの一方の第１データ４Ｉ（Ｄ Ｌ
Ｌ）３３１１メモＩＪ−１！＃ＭＣ（７）駆動用Ｍ Ｉ
５ＦＥＴＱｄ １．転送用ＭＩＳＦＥＴＱｔ２及び負
荷用ＭＩ ５ＦＥＴＱｐ Ｚ上を行方向に延在する。 他方の第２データ線（ＤＬ２）３３はメモリセルＭＣの
駆動用ＭＩ ５ＦＥＴＱｄ ２、転送用ＭＩＳＦＥＴＱ
ｔｌ及び負荷用ＭＩＳＦＥＴＱｐｌ上を行方向に延在す
る。つまり、相補性データ線３３の第１データ線３３、
第２データ線３３の夫々は互いに離隔しかつほぼ平行に
行方向に延在する。 同第２図及び第２０図に示すように、メモリセルアレイ
ＭＣにおいて、列方向に配列されたメモリセルＭＣの相
補性データＩ＆３３の平面形状はＹｌ−Ｙ３軸又はＹ２
−Ｙ４軸に対して線対称で配置される。行方向に配列さ
れたメモリセルＭＣの相補性データ線３３の平面形状は
Ｘｌ−Ｘ２軸又はＸ３−Ｘ４軸に対して線対称で配置さ
れる。 このように、（Ｂ−１０）メモリセルＭＣの転送用ＭＩ
ＳＦＥＴＱｔの上部にこの転送用ＭＩＳＦＥＴＱｔの他
方の半導体領域（１８）に接続される相補性データ線（
ＤＬ）３３が延在されるＳＲＡＭ１において、前記メモ
リセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔｌの他方の
半導体領域（１８）に、中間導電層２９を介在させ、他
方の転送用ＭＩＳＦＥＴＱｔ２の上部を延在する相補性
データ線３３の一方の第１データ線（Ｄ Ｌ Ｌ ）３
３を接続すると共に、前記他方の転送用ＭＩＳＦＥＴＱ
ｔ２の他方の半導体領域に、中間導電層２９を介在させ
、一方の転送用ＭＩＳＦＥＴＱｔｌの上部を延在する相
補性データ線３３の他方の第２データ線（ＤＬ２）３３
を接続する。この構成により、前記メモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔの配列と相補性データ線３３の配
列とを反転させ、この反転させた距離に相当する分、前
記中間導電層２９で引き回し、転送用ＭＩＳＦＥＴＱｔ
の他方の半導体領域と相補性データ線３３との接続距離
を長くしたので、前記転送用ＭＩＳＦＥＴＱｔの他方の
半導体領域の珪素と相補性データ線３３の金属（アルミ
ニウム合金膜３３ＢのＡＱ）との相互拡散を防止し、ア
ロイスパイクの防止等、ＳＲＡＭＩの電気的信頼性を向
上できる。 また、（Ｂ−１１）前記構成（Ｂ−１０）の相補性デー
タ線３３はバリア性金属膜（例えばＴ ｉ Ｗ）３３Ａ
とアルミニウム合金膜３３Ｂとの積層構造で構成され、
前記中間導電層２９は高融点金属膜（Ｗ）で構成される
。この構成により、前記アルミニウム合金膜３３Ｂは比
抵抗値が他の高融点金属膜や多結晶珪素膜に比べて小く
、相補性データｇａａの抵抗値を低減できるので、相補
性データ線３３での情報の伝達速度を速め、ＳＲＡＭＩ
の動作速度の高速化を図れると共に、前記中間導電層２
９の高融点金属膜はバリア性を有するので、前述のアロ
イスパイクをより防止できる。 前記メモリセルＭＣ上には、第１図、第２図、第１４図
及び第２０図に示すように、メインワード！（ＭＷＬ）
２９及びサブワード線（ＳＷＬＩ）２９が配置される。 メインワード線２９、サブワード線２９の夫々は、同一
導電層（第１層目の金属材形成工程で形成される高融点
金属膜）で構成され、前記中間導電層２９と同一導電層
で構成される。つまり、メインワード線２９．サブワー
ド線２９の夫々はワード線（ＷＬ）１３と相補性データ
線３３との間の層に構成される。メインワード線２９、
サブワード線２９の夫々は、メモリセルＭＣの転送用Ｍ
ＩＳＦＥＴＱｔ１に接続される中間導電層２９と転送用
ＭＩＳＦＥＴＱｔ２に接続される中間導電層２９との間
に配置される。メインワード線２９．サブワード線２９
の夫々は互いに離隔し、かつメモリセルアレイＭＡＹを
ほぼ平行に列方向に延在する。 前述の第３図、第４図及び第６図に示すように、メイン
ワード線２９は行方向に配列された４個（４［ｂｉｔｌ
）のメモリセルＭＣ毎に１本配置される。メインワード
線２９は、４個のメモリブロックＭＢの合計１６個のメ
モリセルアレイＭＡＹ上を延在するので、抵抗値を低減
する目的でサブワード、１！２９に比べて配線幅寸法を
太く構成する。 サブワード線（ＳＷＬＩ）２９は、前述の第４図及び第
６図に示すように、メモリブロックＭＢのワードデコー
ダ回路ＷＤＥＣに近接する側に配置されたメモリセルア
レイＭＡＹにおいて、行方向に配列された１個のメモリ
セルＭＣ毎に１本配置される。サブワード線２９は、１
個のメモリセルアレイＭＡＹを延在する程度の長さで、
前記メインワード線２９に比べて延在する長さが短いの
で、メインワード線２９に比べて配線幅寸法を細く構成
する。 メインワード線２９、サブワード線２９の夫々は、メモ
リセルＭＣに接続される基準電圧線（Ｖｓｓ）１３をワ
ード線（Ｗ Ｌ ）１３と同一導電層で構成し、この基
準電圧線１３を延在させていた導電層を空領域としたの
で、この空領域（２本の配線を配置できる程度の領域）
を利用して配置される。つまり、メモリセルＭＣは、ワ
ード線（Ｗ Ｌ ）１３及び基準電圧線１３の他に１列
方向にデバイデッドワードライン方式で使用するメイン
ワード線２９及びダブルワードライン方式で使用するサ
ブワード線２９の２本のワード線を延在できる。 このように、（Ａ−１０）前記構成（Ａ−９）の第１ワ
ード線（ＷＬＩ）１３及び第２ワード線（ＷＬ２）１３
は同一導電層で構成され、前記メインワード線（ＭＷＬ
）２９、第１サブワード線（ＳＷＬＩ）２９及び第２サ
ブワード線（ＳＷＬ２）２９は前記第１ワード線１３及
び第２ワード線１３と別層の同一導電層で構成され、か
つ第１ワード線１３及び第２ワード線１３に比べて比抵
抗値が小さい材料で構成される。この構成により、前記
メインワード線２９、サブワード線２９及びワード線１
３の３種類のワード線を２層の導電層で構成したので、
導電層数を低減し、ＳＲＡＭ１の多層配線構造を簡単化
できると共に。 動作速度を律則するメインワード線２９、サブワード線
２９の夫々の比抵抗値を低減し、夫々の充放電速度を速
めたので、ＳＲＡＭ１の動作速度の高速化を図れる。 また、（Ａ−１１）列方向に延在するワード線１３及び
基準電圧！（Ｖｓｓ）１３と前記列方向と交差する行方
向に延在する相補性データ線３３との交差領域にメモリ
セルＭＣが配置されるＳＲＡＭ１において、前記基準電
圧線１３を前記ワード線（Ｗ Ｌ ）１３と同一導電層
で構成し、前記相補性データ線３３の第１データ線（Ｄ
Ｌ Ｌ ）３３及び第２データ線（ＤＬ２）３３を前
記ワード線１３及び基準電圧線１３と別層の同一導電層
で構成し、前記ワード線１３及び基準電圧＄！１３と前
記相補性データ線３３との間の同一導電層に、前記ワー
ド線１３及び基準電圧線１３と同一列方向に延在する、
デバイデッドワードライン方式の採用で使用されるメイ
ンワード線（Ｍ Ｗ Ｌ ）２９及びダブルワードライ
ン方式の採用で使用されるサブワード線（ＳＷＬ）２９
の２本のワード線を構成する。 この構成により、前記基準電圧線１３をワード線１３と
同一導電層で構成し、基準電圧線１３を延在させていた
導電層に少なくとも２本の配線を延在できる空領域がで
きるので、この空領域にメインワード線２９及びサブワ
ード線２９の２本のワード線を延在させ、この２本のワ
ード線を延在させる占有面積に相当する分、ＳＲＡＭ１
の集積度を向上できる。言換すれば、メモリセルアレイ
ＭＡＹ上にその占有面積を増加せずに前記メインワード
線２９及びサブワード［２９を延在できるので、ＳＲＡ
Ｍ１にデバイデッドワードライン方式及びダブルワード
ライン方式を同時に採用できる。 前記メモリセルＭＣの相補性データ線３３上を含む基板
全面（外部端子ＢＰの領域は除く）には、第１図に示す
ように、ファイナルパッシベーション膜（最終保護膜）
３４が構成される。このファイナルパッシベーション膜
３４は、その構造を詳細に示さないが、酸化珪素膜、窒
化珪素膜、樹脂膜の夫々を順次積層した３層の積層構造
で構成される。 フィナルバッシベーション膜３４の下層の酸化珪素膜は
、後述するが、テトラエソキシシランガスをソースガス
とするＣＶＤ法で形成される。つまり、下層の酸化珪素
膜は上層の窒化珪素膜に巣が発生することを防止する。 中間層の窒化珪素膜はプラズマＣＶＤ法で形成される。 この中間層の窒化珪素膜は耐温性を高める作用がある。 上層の樹脂膜は例えばポリイミド系樹脂で形成される。 この樹脂膜は、樹脂封止型半導体装置の樹脂封止部に微
量に含有される放射性元素から放出されるα線を遮蔽し
、ＳＲＡＭ１のα線ソフトエラー耐圧を向上できる。ま
た、樹脂膜は、前記樹脂封止部に含有されるフィラーで
ファイナルパッシベーション膜３４等の層間膜にクラッ
クが発生することを防止する。 前記ＳＲＡＭ１の周辺回路は第２１図（要部断面図）に
示すようにＣＭＯ８で構成される。 このＣＭＯ８のうちのｎチャネルＭＩＳＦＥＴＱｎは、
素子分離絶縁膜４及びＰ型チャネルストッパ領域５で周
囲を規定された領域内において、ｐ−型ウェル領域２の
活性領域の主面に構成される。 つまり、ｎチャネルＭＩＳＦＥＴＱｎは、主に。 ｐ−型ウェル領域２．ゲート絶縁膜１２、ゲート電極１
３、ソース領域及びドレイン領域で構成される。 ゲート電極１３は前記メモリセルＭＣの転送用ＭＩＳＦ
ＥＴＱｔのゲート電極１３と同一導電層で構成される。 ソース領域、ドレイン領域の夫々は低い不純物濃度のｎ
型半導体領域エフ及び高い不純物濃度のｎ°型半導体領
域１８で構成される。つまり１周辺回路のｎチャネルＭ
ＩＳＦＥＴＱｎは、メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔと同様に、ＬＤＤ構造で構成される。 ＬＤＤ構造を採用するｎチャネルＭＩＳＦＥＴＱｎは、
前述のように、ホットキャリアの発生量を低減できるの
で、経時的なしきい値電圧の変動を防止できる。また、
このｎチャネルＭＩＳＦＥＴＱｎは、駆動用ＭＩＳＦＥ
ＴＱｄのゲート電極７等多結晶珪素膜に比べて、比抵抗
値が小さい積層構造の導電層でゲート電極１３を構成す
るので。 動作速度の高速化を図れる。 前記ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのソー
ス領域、ドレイン領域の夫々であるｎ°型半導体領域１
８には配線２９が接続される。配線２９は前記メモリセ
ルＭＣに配置された中間導電層２９、メインワード線２
９及びサブワードＩ！２９と同一導電層で構成される。 この配線２９は層間絶縁膜２７．２４．２１等に形成さ
れた接続孔２８を通してｎ゛型半導体領域１８に接続さ
れる。また、配線２９は、層間絶縁膜３０に形成された
接続孔３１内に埋込まれた埋込用電極３２を介して、上
層の配線３３に接続される。前記埋込用電極３２はメモ
リセルＭＣに形成された埋込用電極３２と同一導電層で
構成される。配線３３はメモリセルＭＣに配置された相
補性データ線３３と同一導電層で構成される。 前記ＣＭＯ８のうちのｐチャネルＭＩＳＦＥＴＱｐは、
素子分離絶縁膜４で周囲を規定された領域内において、
イ型ウェル領域３の活性領域の主面に構成される。つま
り、ｐチャネルＭＩＳＦＥＴＱｐは、主に、ｎ−型ウェ
ル領域３．ゲート絶縁膜１２．ゲート電極１３、ソース
領域及びドレイン領域で構成される。イ型ウェル領域３
はチャネル形成領域を構成する。ゲート電極１３は、前
記ｎチャネルＭＩＳＦＥＴＱｎと同様に、前記転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極１３と同一導電層で構成さ
れる。ソース領域、ドレイン領域の夫々は低い不純物濃
度のＰ型半導体領域１９及び高い不純物濃度のｐ゛型半
導体領域２０で構成される。低い不純物濃度のｎ型半導
体領域１９は、ｎチャネルＭＩＳＦＥＴＱｎと同様に、
高い不純物濃度のｐ°型半導体領域２０とチャネル形成
領域との間に設けられる。 つまり、ＰチャネルＭＩＳＦＥＴＱｐはＬＤＤ構造で構
成される。同様に、ＬＤＤ構造を採用するＰｆヤネルＭ
Ｉ ５ＦＥＴＱｐは経時的なしきい値電圧の変動を防止
できる。また、ｐチャネルＭＩＳＦＥＴＱｐは、ゲート
電極１３の比抵抗値が小さいので、動作速度の高速化を
図れる。 ｐチャネルＭＩＳＦＥＴＱｐのソース領域、ドレイン領
域の夫々であるｐ゛型半導体領域２０には配線２９が接
続される。また、配線２９は埋込用電極３２を介して上
層の配線３３に接続される。 この周辺回路のＣＭＯＳの領域は前記メモリセルアレイ
ＭＡＹの領域と同様にファイナルパッシベーション膜３
４が構成される。 このように、（Ｄ−３）ワード線（Ｗ Ｌ ）１３で制
御される転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥ
ＴＱｄでメモリセルＭＣが構成され、このメモリセルＭ
Ｃの情報書込み動作、情報の保持動作、情報読出し動作
を制御する周辺回路をＭＩＳＦＥＴ（本実施例では０Ｍ
Ｏ８）で構成するＳＲＡＭＩにおいて、前記転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びそれに接続されるワ
ード、ｔ１３を、前記駆動用ＭＩＳＦＥＴＱｄのゲート
電極７に比べて比抵抗値が小さい材料で構成し、前記周
辺回路のＭＩ ５ＦＥＴ（Ｑｎ、Ｑｐ）のゲート電極１
３を前記転送用ＭＩＳＦＥＴＱｔのゲート電極１３と同
一導電層で構成する。この構成により、前記メモリセル
ＭＣの転送用ＭＩｓＦＥＴＱｔのゲート電極１３及びワ
ード、１９１１３の抵抗値を低減し、メモリセルＭＣの
情報書込み動作及び情報読出し動作を速めることができ
るので、ＳＲＡＭ１の動作速度の高速化が図れると共に
、前記周辺回路のＭＩＳＦＥＴ（Ｑ ｎ ｙ Ｑ ｐ
）のゲート電極１３の抵抗値を低減し、このＭＩＳＦＥ
Ｔの動作速度を速めることができるので、ＳＲＡＭ１の
動作速度のより高速化を図れる。 前記第８図に示す、前記周辺回路の入力段回路■と外部
端子ＢＰとの間に配置された静電気破壊防止回路Ｉのク
ランプ用ＭＩＳＦＥＴＱｎｌは。 具体的な断面構造を図示しないが、前記メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄと同一構造で構成される。つ
まり、クランプ用ＭＩＳＦＥＴＱｎ１は、ｐ−型ウェル
領域２、ゲート絶縁膜６．ゲート電極７、ソース領域及
びドレイン領域で構成される。ソース領域、ドレイン領
域の夫々は低い不純物濃度のｎ型半導体領域１０及び高
い不純物濃度のｎ°型半導体領域１１で構成される。す
なわち、クランプ用ＭＩＳＦＥＴＱｎｌは２重ドレイン
構造で構成される。 前述のように、ＳＲＡＭ１は、メモリセルＭＣにおいて
、転送用ＭＩＳＦＥＴＱｔにＬＤＤ構造、駆動用ＭＩＳ
ＦＥＴＱｄに２重ドレイン構造の２種類の構造のれチャ
ネルＭＩＳＦＥＴを採用する。 この２種類の構造のｎチャネルＭＩＳＦＥＴのうち１周
辺回路のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎは
動作速度の高速化及びしきい値電圧の変動の防止を図る
目的でＬＤＤ構造を採用する。また、静電気破壊防止回
路■のクランプ用ＭＩＳＦＥＴＱｎｌは、静電気破壊耐
圧を向上する目的で、前記２種類の構造のｎチャネルＭ
ＩＳＦＥＴのうち、２重ドレイン構造を採用する０本実
施例の場合、ＬＤＤ構造を採用する例えば周辺回路のｎ
チャネルＭＩＳＦＥＴＱｒｘの静電気破壊耐圧は約３０
［Ｖ］で構成される。これに対して、静電気破壊防止回
路Ｉの２重ドレイン構造を採用するクランプ用ＭＩＳＦ
ＥＴＱｎｌの静電気破壊耐圧は約Ｌ５０［Ｖ］で構成さ
れる。 前記静電気破壊防止回路Ｉの保護抵抗素子Ｒは、図示し
ないが、第２層目のゲート材形成工程で形成される導電
層１３で構成される。この導電層１３は前述のように多
結晶珪素膜１３Ａ及び高融点金属珪化膜１３Ｂの積層構
造で構成され、他のゲート材に比べて膜厚を厚く形成で
きるので、保護抵抗素子Ｒの電流容量を増加できる。つ
まり、保護抵抗素子Ｒは過大電流が流れた場合でも切断
されにくくなる。また、保護抵抗素子Ｒは、４層のゲー
ト材（７，１３，２３及び２６）のうち、膜厚が厚い第
３層目の導電層２３でも形成できる。また、保護抵抗素
子Ｒは、前記４層のゲート材のうち、いずれか２層又は
それ以上を積層した積層構造で構成してもよい。 また、保護抵抗素子Ｒは、クランプ用ＭＩＳＦＥＴＱｎ
１、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのい
ずれかのソース領域或はドレイン領域と同一構造の所謂
拡散層抵抗素子として構成してもよい。 前記第９図に示す、前記周辺回路の出力段回路■と外部
端子ＢＰとの間に配置された静電気破壊防止回路■のク
ランプ用ＭＩＳＦＥＴＱｎ４、Ｑｎ５の夫々は、前記静
電気破壊防止回路Ｉと同様に、２重ドレイン構造で構成
される。この２重ドレイン構造を採用するクランプ用Ｍ
ＩＳＦＥＴＱｎ４、Ｑｎ５の夫々は静電気破壊耐圧を向
上できる。 前記静電気破壊防止回路■のバイポーラトランジスタＢ
ｉＴは前述のようにｎｐｎ型で構成される。このバイポ
ーラトランジスタＢｉＴのｎ型エミッタ領域は、転送用
ＭＩ Ｓ ＦＥＴＱｔのソース領域、ドレイン領域の夫
々であるｎ゛型半導体領域１８で構成される。また、ｎ
型エミッタ領域は駆動用ＭＩＳＦＥＴＱｄのソース領域
、ドレイン領域の夫々であるｎ゛型半導体領域１１で構
成される。ｐ型ベース領域はｐ”型ウェル領域２で構成
される。 ｎ型コレクタ領域は１型半導体基板１で構成される。つ
まり、バイポーラトランジスタＢｉＴはｎチャネルＭＩ
ＳＦＥＴＱｎと同一製造プロセスで構成できる。 ８力段回路■の出力用ｎチャネルＭＩ Ｓ ＦＥＴＱｎ
２、Ｑｎ３の夫々は、静電気破壊防止回路■。 ■の夫々と同様に、２重ドレイン構造で構成される。こ
の２重ドレイン構造を採用する出力用ｎチャネルＭＩＳ
ＦＥＴＱｎ２、Ｑｎ３の夫々は静電気破壊耐圧を向上で
きる。同様に、出力段回路■のｎチャネルＭＩＳＦＥＴ
Ｑｎ６は２重ドレイン構造で構成される。すなわち、前
記第８図に示す入力段側、第９図に示す出力段側の夫々
において。 ２重ドレイン構造を採用するＭＩＳＦＥＴＱｎは破線で
囲んで示す。 このように、（Ｄ−１）前記外部端子ＢＰとＭＩＳＦＥ
Ｔ（Ｑｎ、Ｑｐ）で形成される入出力段回路（■又は■
）との間にクランプ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
（Ｑｎｌ、又はＱｎ４及びＱｎ５）で形成される静電気
破壊防止回路（Ｉ又は■）を配置し、メモリセルＭＣを
駆動用ＭｒＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔで
構成するＳＲＡＭ１において、前記メモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔをＬＤＤ構造で構成すると共に、
前記駆動用ＭＩＳＦＥＴＱｄを２重ドレイン構造で構成
し、前記静電気破壊防止回路（Ｉ又は■）のクランプ用
ＭＩＳＦＥＴＱｎの前記外部端子ＢＰに直接々続される
ドレイン領域（或はソース領域）、又は出力段回路■の
出力用ｎチャネルＭＩ ５ＦＥＴＱｎ２のドレイン領域
（或はＱｎ３のソース領域）を２重ドレイン構造で構成
する。この構成により、前記構成（Ｂ−５）と同様に、
前記メモリセルＭＣの駆動用ＭＩ ５ＦＥＴＱｄの相互
コンダクタンスを転送用ＭＩＳＦＥＴＱｔの相互コンダ
クタンスに比べて大きくし、実効的なβレシオを大きく
できるので、駆動用ＭＩｓＦＥＴＱｄの占有面積を縮小
してメモリセルＭＣの占有面積を縮小でき、Ｓ ＲＡＭ
１の集積度を向上できると共に、前記ＬＤＤ構造に比
べて、静電気破壊防止回路（■又は■）のクランプ用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのドレイン領域でのｐｎ
接合部での破壊耐圧を高くできるので、静電気破壊防止
回路（Ｉ又は■）の静電破壊耐圧を向上し、又は出力段
回路■の８力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレイ
ン領域でのｐｎ接合部での破壊耐圧を高くできるので、
出力段回路■の静電気破壊耐圧を向上し、ＳＲＡＭ１の
静電気破壊を防止できる。また、前記メモリセルＭＣの
実効的なβレシオを大きくし、メモリセルＭＣの情報蓄
積ノード領域に保持された情報の安定性を向上できるの
で、メモリセルＭＣの誤動作を低減し、Ｓ ＲＡＭ１の
動作上の信頼性を向上できる。 また、（Ｄ−４）前記構成（Ｄ−３）のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔ、周辺回路のＭＩＳＦＥＴ（
Ｑｎ、Ｑｐ）の夫々はＬＤＤ構造で構成し、前記メモリ
セルＭＣの駆動用ＭＩＳＦＥＴＱｄは２重ドレイン構造
で構成される。この構成により、前記構成（Ｄ−１）の
効果の他に、前記周辺回路のＬＤＤ構造のＭＩＳＦＥＴ
（Ｑｎ、Ｑｐ）は２重ドレイン構造の駆動用ＭＩＳＦＥ
ＴＱｄに比べてドレイン領域の近傍の電界強度を弱くで
き、ホットキャリアの発生量を低減できるので、前記周
辺回路のＭ Ｉ Ｓ ＦＥＴの経時的なしきい値電圧の
変動を低減し、ＳＲＡＭＩの電気的信頼性を向上できる
。 前述の第１図、第２図、第１３図及び第１９図に示す電
源電圧線（Ｖｃｃ）２６Ｐは周辺回路の領域において図
示しない電源電圧配線３３に接続される。 電源電圧線２６Ｐは、メモリセルＭＣ上に配置され、メ
モリセルアレイＭＡＹを列方向に延在するので、前記第
３図に示すＸデコーダ回路ＸＤＥＣの領域において、電
源電圧配線３３に接続される。この接続構造を第２２図
（要部断面図）に示す。 前記メモリセルアレイＭＡＹを列方向に延在する電源電
圧線２６Ｐの端部、電源電圧配線３３の夫々はｐ゛型半
導体領域２０及び電源用中間配線２９を介して接続され
る。電源電圧＄２６Ｐ、ｐ”型半導体領域２０の一端部
との接続は層間絶縁膜２１．２４の夫々に形成された接
続孔２５を通して行われる。電源電圧線２６Ｐが接続さ
れたＰ°型半導体領域２０の他端部は、層間絶縁膜２７
等に形成された接続孔２８を通して電源用中間配線２９
に接続される。この電源用中間配線２９は、層間絶縁膜
３０に形成された接続孔３１を通してさらに上層の電源
電圧配線３３に接続される。 つまり、電源電圧線２６Ｐは、−旦、下層のｐ°型半導
体領域２０に接続され、この接続部分と別の領域にｐ°
型半導体領域２０で引き出し、この引き出された領域の
ｐ゛型半導体領域２０に電源用中間配線２９を接続し、
この電源用中間配線２９を介して電源電圧配線３３に接
続される。前記Ｐ°型半導体領域２０は電源電圧線２６
Ｐ（ｐ型不純物を導入した多結晶珪素ＩＩＩ）との接続
でｐｎ接合が構成されない導電型を有する。このｐ°型
半導体領域２０は、周辺回路のｐチャネルＭＩＳＦＥＴ
Ｑｐのソース領域、ドレイン領域の夫々のｐ゛型半導体
領域２０と同一導電層で構成される。前記電源用中間配
線２９は、前記メモリセルＭＣに配置された中間導電、
１１２９％メインワード、８１２９．サブワード線２９
、周辺回路の配線２９の夫々と同一導電層で構成される
。電源電圧配線３３は、図示しないが、外部端子ＢＰか
ら周辺回路の各回路やメモリブロックＬＭＢに電源電圧
Ｖｃｃを供給する主要電源幹線である。この電源電圧配
線３３はメモリセルアレイＭＡＹを延在する相補性デー
タ線３３、周辺回路の配線３３の夫々と同一導電層で構
成される。 前記電源電圧線２６Ｐは、前述のように、メモリセルＭ
Ｃの負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２
６Ｎと同一導電層で構成され、このｎチャネル形成領域
２６Ｎでのリーク電流量を低減するので、薄膜で構成さ
れる。つまり、前記接続構造は、層間絶縁膜２７に形成
される接続孔２８を電源電圧線２６Ｐの領域上に形成し
、この接続孔２８を通して電源用中間導電層２９を電源
電圧線２６Ｐに直接々続する場合において、前記接続孔
２８を形成するエツチング（ドライエツチング）の際、
電源電圧線２６Ｐが抜けることを防止できる。電源電圧
線２６Ｐが抜けた場合、電源電圧線２６Ｐと電源用中間
導電層２９との接続面積が極端に縮小して抵抗値が増大
するか、或は電源電圧線２６Ｐと電源用中間導電層２９
との接続不良が生じる。 次に、前述のＳＲＡＭ１の具体的な製造方法について、
第２３図乃至第３２図（各製造工程毎に示すメモリセル
ＭＣの要部断面図）を用いて簡単に説明する。
まず、単結晶珪素からなる１型半導体基板１を用意する
。 次に、前記に型半導体基板１の主面上に酸化珪素膜を形
成する。酸化珪素膜は、例えば熱酸化法で形成し、約４
０〜５０［ｎｍｌの膜厚で形成する。 次に、前記π型半導体基板１のｐ−型ウェル領域の形成
領域の主面上に前記酸化珪素膜を介して窒化珪素膜を形
成する。この窒化珪素膜は不純物導入マスク及び耐酸化
マスクとして使用される。窒化珪素膜は１例えばＣＶＤ
法で堆積し、約４０〜６０［ｎｍ］の膜厚で形成される
。窒化珪素膜はその堆積後にフォトリソグラフィ技術で
パターンニングを施すことにより形成する。 次に、前記窒化珪素膜を不純物導入マスクとして使用し
、ｎ−型半導体基板１のπ型ウェル領域の形成領域の主
面部に、ｎ型不純物を導入する。ｎ型不純物としては例
えばＰを使用する。Ｐは、イオン打込み法を使用し、１
２０〜１３０［Ｋ、ｅＶ］程度のエネルギで１０ ”
’ ［ａｔｏｍｓ／ ｄ ］程程度式される。Ｐは前記
酸化珪素膜を通してπ型半導体基板１の主面部に導入さ
れる。 次に、前記ｎ−型半導体基板１のπ型ウェル領域の形成
領域の主面上に形成された酸化珪素膜を成長させる。こ
の酸化珪素膜の成長は前記窒化珪素膜を耐酸化マスクと
して使用した熱酸化法で行う。 酸化珪素膜は約１３０〜１４０［ｎｍｌの膜厚に成長さ
せる。 次に、前記窒化珪素膜を除去する。そして、前記成長さ
せた酸化珪素膜を不純物導入マスクとして使用し、π型
半導体基板１のｐ−型ウェル領域の形成領域の主面部に
ｎ型不純物を導入する。ｎ型不純物としては例えばＢＦ
、を使用する。ＢＦ２は、イオン打込み法を使用し、６
０［ＫｅＶ］程度のエネルギで１０ ” 〜１０ ”
［ａｔｏｍｓ／ ｄコ程度導入される。ＢＦ、は前記酸
化珪素膜を通してｎ−型半導体基板１の主面部に導入さ
れる。 次に、前記π型半導体基板１の主面部に導入されたｎ型
不純物、ｎ型不純物の夫々に引き伸し拡散を施し、前記
Ｐ型不純物でＰ−型ウェル領域２、ｎ型不純物で１型ウ
エル領域３の夫々を形成する。 不純物の引き伸し拡散は例えば１２００［”Ｃ］の高温
度で約１００〜１８０［分］行う、このｐ−型ウェル領
域２、π型ウェル領域３の夫々を形成することにより、
ツインウェル構造の１型半導体基板１が完成する。
。 次に、前記に型半導体基板１の主面上に酸化珪素膜を形
成する。酸化珪素膜は、例えば熱酸化法で形成し、約４
０〜５０［ｎｍｌの膜厚で形成する。 次に、前記π型半導体基板１のｐ−型ウェル領域の形成
領域の主面上に前記酸化珪素膜を介して窒化珪素膜を形
成する。この窒化珪素膜は不純物導入マスク及び耐酸化
マスクとして使用される。窒化珪素膜は１例えばＣＶＤ
法で堆積し、約４０〜６０［ｎｍ］の膜厚で形成される
。窒化珪素膜はその堆積後にフォトリソグラフィ技術で
パターンニングを施すことにより形成する。 次に、前記窒化珪素膜を不純物導入マスクとして使用し
、ｎ−型半導体基板１のπ型ウェル領域の形成領域の主
面部に、ｎ型不純物を導入する。ｎ型不純物としては例
えばＰを使用する。Ｐは、イオン打込み法を使用し、１
２０〜１３０［Ｋ、ｅＶ］程度のエネルギで１０ ”
’ ［ａｔｏｍｓ／ ｄ ］程程度式される。Ｐは前記
酸化珪素膜を通してπ型半導体基板１の主面部に導入さ
れる。 次に、前記ｎ−型半導体基板１のπ型ウェル領域の形成
領域の主面上に形成された酸化珪素膜を成長させる。こ
の酸化珪素膜の成長は前記窒化珪素膜を耐酸化マスクと
して使用した熱酸化法で行う。 酸化珪素膜は約１３０〜１４０［ｎｍｌの膜厚に成長さ
せる。 次に、前記窒化珪素膜を除去する。そして、前記成長さ
せた酸化珪素膜を不純物導入マスクとして使用し、π型
半導体基板１のｐ−型ウェル領域の形成領域の主面部に
ｎ型不純物を導入する。ｎ型不純物としては例えばＢＦ
、を使用する。ＢＦ２は、イオン打込み法を使用し、６
０［ＫｅＶ］程度のエネルギで１０ ” 〜１０ ”
［ａｔｏｍｓ／ ｄコ程度導入される。ＢＦ、は前記酸
化珪素膜を通してｎ−型半導体基板１の主面部に導入さ
れる。 次に、前記π型半導体基板１の主面部に導入されたｎ型
不純物、ｎ型不純物の夫々に引き伸し拡散を施し、前記
Ｐ型不純物でＰ−型ウェル領域２、ｎ型不純物で１型ウ
エル領域３の夫々を形成する。 不純物の引き伸し拡散は例えば１２００［”Ｃ］の高温
度で約１００〜１８０［分］行う、このｐ−型ウェル領
域２、π型ウェル領域３の夫々を形成することにより、
ツインウェル構造の１型半導体基板１が完成する。
【素子分離領域の形成工程］
次に、前記π型半導体基板１のｐ−型ウェル領域２の主
面上の酸化珪素膜、イ型ウェル領域３の主面上の酸化珪
素膜の夫々を除去する。 次に、前記Ｐ−型ウエル領域２．ｎ−型ウエル領域３の
夫々の主面上に新たに酸化珪素膜を形成する。 酸化珪素膜は、熱酸化法で形成し、例えば約１０〜１５
［ｎｍ］の膜厚で形成する。 次に、前記ｉ型ウェル領域２．ｎ−型ウエル領域３の夫
々の活性領域の形成領域の主面上に、窒化珪素膜を形成
する。窒化珪素膜は不純物導入マスク及び耐酸化マスク
として使用される。窒化珪素膜は、例えばＣＶＤ法で堆
積し、約１００〜１５０［ｎｍｌの膜厚で形成する。窒
化珪素膜はその堆積後にフォトリソグラフィ技術でパタ
ーンニングを施すことにより形成される。このパターン
ニング、つまり、窒化珪素膜をエツチングで除去する際
、窒化珪素膜が垂直形状にエツチングされ、この窒化珪
素膜から露出する非活性領域において、酸化珪素膜又は
その一部が除去されるので、この非活性領域に新たに酸
化珪素膜を形成する。この新たに形成された酸化珪素膜
は、例えば熱酸化法で形成し、約１２〜１４［ｎｍ］の
膜厚で形成する。 この新たに形成された酸化珪素膜は、窒化珪素膜をパタ
ーンニングした際のエツチングダメージの除去、不純物
導入の際の汚染防止等の目的で形成される。 メモリセルアレイＭＡＹの形成領域において、前記窒化
珪素膜の平面形状は、前述の第１５図に示す活性領域の
平面形状に相当するリング形状で構成される（塗りつぶ
した領域に相当する）、つまり、窒化珪素膜の平面形状
は、４個のメモリセルＭＣの一方の転送用ＭＩＳＦＥＴ
Ｑｔ及び駆動用ＭＩＳＦＥＴＱｄの合計８個のＭＩＳＦ
ＥＴを直列接続した形状で構成される。また、換言すれ
ば。 窒化珪素膜は、パターンの延在する方向に終端が存在せ
ず、パターンが閉じるリング形状で構成される。このリ
ング形状の窒化珪素膜はメモリセルアレイＭＡＹにおい
て千鳥り配列となる。 また、メモリセルアレイＭＡＹの終端において。 前記窒化珪素膜の平面形状は、同第１５図に示すように
、半リング形状で形成されかつ余裕寸法りを有する。ま
た、メモリセルアレイＭＡＹの終端であって、メモリセ
ルアレイＭＡＹの角部において、前記窒化珪素膜の平面
形状は、リング形状の４分の１の形状、つまりメモリセ
ルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
Ｉ Ｓ ＦＥＴＱｄの活性領域の平面形状であるＬ字形
状で形成される。この窒化珪素膜の４分の１のリング形
状は、パターンの延在する方向にいずれも終端が存在す
るので、２つの余裕寸法りが付加される。 次に、前記窒化珪素膜を不純物導入マスクとして使用し
、ｐ−型ウェル領域２の非活性領域（素子分離領域）の
形成領域にＰ型不純物を導入する。 ｐ型不純物としては例えばＢＦ、を使用する。ＢＦ２
は、イオン打込み法を使用し、４０［ＫｅＶ］程度のエ
ネルギで１０”〜１０”［ａｔｏｍｓ／ａ＃］程度導入
される。ＢＦ、は前記酸化珪素膜を通してｐ−型半導体
基板２の主面部に導入される。 次に、前記窒化珪素膜を耐酸化マスクとして使用し、Ｐ
−型ウェル領域２、ｎ−型ウェル領域３の夫々の非活性
領域の主面上の酸化珪素膜を成長させ、素子分離絶縁膜
４を形成する。素子分離絶縁膜４は、例えば熱酸化法（
選択熱酸化法）で形成された酸化珪素膜で形成され、約
４００〜５００［ｎｍ］の膜厚で形成される。 前述のように、メモリセルアレイＭＡＹにおいて、素子
分離絶縁膜４を形成する際の耐酸化マスクとして使用さ
れる窒化珪素膜の平面形状はリング形状で形成される。 窒化珪素膜のリング形状の内枠側及び外枠側つまり活性
領域と非活性領域との境界領域は窒化珪素膜、ｐ−型ウ
ェル領域２の夫々の間からｐ〜型ウェル領域２の活性領
域側の主面に酸素の供給があるので、窒化珪素膜下の酸
化珪素膜が成長し、素子分離絶縁膜４の端部に所謂バー
ズビーク（横方向の酸化）が生じる。これに対して、窒
化珪素膜のリング形状のパターンが延在する方向は、パ
ターンに終端がなく、かつパターンが閉じているので、
酸素の供給がなく、素子分離絶縁膜４が形成されないと
共にバーズビークが発生しない、また、活性領域と非活
性領域との境界領域においても、窒化珪素膜のパターン
がリング形状であるので、パターンが終端をもつ場合に
比べてバーズビークの長さは短くなる。 また、メモリセルアレイＭＡＹの終端において。 素子分離絶縁膜４を形成する際の耐酸化マスクとして使
用される窒化珪素膜の平面形状は半リング形状で形成さ
れかつ余裕寸法りを有する。この窒化珪素膜の半リング
形状の内枠側及び外枠側の境界領域は酸素の供給がある
ので、窒化珪素膜下の酸化珪素膜が成長し、素子分離絶
縁膜４の端部にバーズビークが生じる。同様に、窒化珪
素膜の半リング形状のパターンが延在する方向の終端（
メモリセルアレイＭＡＹの最端部又は点線Ｅ部分）は、
内枠側、外枠側の夫々と同様に、酸素の供給があるので
、素子分離絶縁膜４が形成されると共にバーズビークが
発生する。バーズビークが発生した場合、メモリセルア
レイＭＡＹの終端に位置するメモリセルＭＣの活性領域
の平面形状は、メモリセルアレイＭＡＹの中央部に位置
するメモリセルＭＣの活性領域の平面形状に比べて、バ
ーズビークの発生量に相当する分縮水するが、余裕寸法
りが設けられているので、結果的にほぼ同等になる。つ
まり、前記余裕寸法りは少なくともバーズビークの発生
量と同−又はそれよりも大きい寸法に設定する。また、
メモリセルアレイＭＡＹの終端であって、メモリセルア
レイＭＡＹの角部に位置するメモリセルＭＣの活性領域
の平面形状は、前述のように余裕寸法りが設けられてい
るので、メモリセルアレイＭＡＹの中央部に位置するメ
モリセルＭＣの活性領域の平面形状と同等に形成される
。 前記素子分離絶縁膜４を形成する熱処理工程により、前
記非活性領域に導入されたＰ型不純物に引き伸し拡散が
施され、Ｐ型チャネルストッパ領域５が形成される。 このように、（Ｃ−２６）ｐ−型ウェル領域（基板）２
の非活性領域に形成された素子分離絶縁膜４で周囲を規
定される活性領域内の主面に、転送用ＭＩＳＦＥＴＱｔ
及び駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成さ
れるＳＲＡＭＩにおいて、ｐ−型ウェル領域２の活性領
域の形成領域の主面上に、互いに離隔しかつ規則的に、
平面形状がリング形状で形成された耐酸化マスク（窒化
珪素膜）を複数個配列する工程と、この酎酸化マスクを
使用し、前記ｐ−型ウエル領域２の非活性領域の主面上
に選択酸化法で素子分離絶縁膜４を形成する工程とを備
える。この構成により、前記平面形状がリング形状で形
成された耐酸化マスクは活性領域と非活性領域との境界
領域がリング形状の互いに対向する内枠側及び外枠側に
存在し、この境界領域には選択酸化法で素子分離絶縁膜
４を形成する際にバーズビークが発生するが、このバー
ズビークの長さは、酎酸化マスクがリング形状で形成さ
れ、終端をもたないので、耐酸化マスクが終端をもつ場
合に比べて短くなる。また、リング形状の耐酸化マスク
のパターンが延在する方向は、パターンが閉じすなわち
パターンに終端がなく、前記境界領域が存在しないので
、バーズビークの発生に基く活性領域の占有面積の減少
がない、このように素子分離絶縁膜４がリング形状であ
るので、ＳＲＡＭＩの製造プロセスにおいて、活性領域
のパターンの寸法変換量を低減できる。パターンの寸法
変換量の低減は、微細加工を可能にできるので、ＳＲＡ
ＭＩの集積度を向上できる。 また、（Ｃ−２７）前記構成（Ｃ−２６）の耐酸化マス
クは、メモリセルアレイＭＡＹにおいて、ｐ型ウェル領
域２の活性領域の形成領域の主面上に、互いに離隔しか
つ列方向に同一ピッチで複数個列状に配列されると共に
、この配列の前記列方向と交差する行方向の次段の列に
、互いに離隔しかつ列方向に同一ピッチでしかも前記前
段の配列に対して２分の１ピツチずらして、複数個列状
に配列される。この構成により、前記耐酸化マスクの配
列を千鳥り配列とし、列方向、行方向の夫々において隣
接する耐酸化マスク間の＃を隔寸法を均一化しかつ最小
限にできるので、前記耐酸化マスクの配列密度を高めら
れる。つまり、耐酸化マスク間である素子分離絶縁膜４
の占有面積を縮小し、ＳＲＡＭ１の集積度を向上できる
。 また、（Ｃ−２８）前記構成（Ｃ−２７）のメモリセル
ＭＣは２個の転送用ＭＩＳＦＥＴＱｔ及び２個の駆動用
ＭＩＳＦＥＴＱｄで構成され、前記耐酸化マスク（窒化
珪素膜）のリング形状は、列方向に隣接する２個のメモ
リセルＭＣ及びこの２個のメモリセルＭＣと行方向に隣
接する２個のメモリセルＭＣ５合計４個のメモリセルＭ
Ｃにおいて。 夫々、１ｍの転送用ＭＩＳＦＥＴＱｔ及び１個の駆動用
ＭＩＳＦＥＴＱｄ１合計４個の転送用ＭＩＳＦＥＴＱｔ
、４個の駆動用ＭＩＳＦＥＴＱｄの夫々を直列に接続し
た形状で形成される。この構成により、前記列方向、行
方向の夫々に隣接する合計４個のメモリセルＭＣのうち
、４個の転送用ＭＩＳＦＥＴＱｔ及び４個の駆動用ＭＩ
Ｓ ＦＥＴＱｄ、合計８個のＭＩＳＦＥＴの夫々の一
方の半導体領域を他のＭＩＳＦＥＴの他方の半導体領域
と一体に形成し、かつ兼用できる。この結果、前記兼用
した半導体領域に相当する分、メモリセルＭＣの占有面
積を縮小し、ＳＲＡＭ１の集積度を向上できる。 また、（Ｃ−２９）前記構成（Ｃ−２６）乃至（Ｃ−２
８）の前記規則的に配列される耐酸化マスクのうち、メ
モリセルアレイＭＡＹの終端に配列される耐酸化マスク
（窒化珪素膜）はレイアウトルールに基き形成された前
記リング形状の一部分で形成され（前記第１５図に示す
点線Ｅの形状で形成され）、この終端に配列された耐酸
化マスクはリング形状のパターンの延在する方向の非活
性領域との境界領域を少なくともバーズビークに相当す
る寸法よりも大きく形成する（余裕寸法りを設ける）、
この構成により、前記メモリセルアレイＭＡＹの終端に
配列される耐酸化マスクに予じめ余裕寸法りを形成した
ので、ＳＲＡＭ１の製造プロセスにおいて、メモリセル
アレイＭＡＹの中央部分の活性領域とメモリセルアレイ
ＭＡＹの終端の活性領域との間のパターンの寸法変換量
差を低減できる。つまり、メモリセルアレイＭＡＹ内に
おいて（中央部及び終端部を含む）、メモリセルＭＣの
電気的特性を均一化し、ＳＲＡＭ１の電気的信頼性を向
上できる。 前記素子分離絶縁膜４及びｐ型チャネルストッパ領域５
を形成した後に、耐酸化マスクとして使用した窒化珪素
膜を除去する。 【第１ゲート絶縁膜の形成工程１ 次に、前記ｐ−型ウエル領域２、■−型ウエル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去する。この
酸化珪素膜を除去する工程により、ｐ型ウェル領域２．
ｎ型ウェル領域３の夫々の活性領域の主面上が露出する
。 次に、前記Ｐ−型ウつル領域２りｎ°型ウェル領域３の
夫々の活性領域の主面上に新たに酸化珪素膜を形成する
。酸化珪素膜は主に不純物導入の際の汚染防止、及び前
記窒化珪素膜の除去の際に除去しきれない素子分離絶縁
膜４の端部の窒化珪素膜所謂ホワイトリボンの除去を目
的として形成する。 酸化珪素膜は、例えば熱酸化法で形成され、約１８〜２
０［ｎｍｌの膜厚で形成する。 次に、ｐ−型ウェル領域２、π型ウェル領域３の夫々の
活性領域の主面部に、しきい値電圧調整用不純物を導入
する。しきい値電圧調整用不純物としてはＰ型不純物例
えばＢＦ２を使用する。このＢＦ２は、イオン打込み法
を使用し、４０〜５０［Ｋ ｅ Ｖｌ程度のエネルギで
約２Ｘ１０”〜３×１０”［ａｔｏｍｓ／ａｄ］程度導
入される。ＢＦ２は前記酸化珪素膜を通してｐ−型半導
体基板２、イ型ウェル領域３の夫々の主面部に導入され
る。 次に、前記ｐ−型ウエル領域２、ｎ−型ウェル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去し、このｐ
−型ウェル領域２．ｎ−型ウエル領域３の夫々の活性領
域の主面を露出する。この後、第２３図に示すように、
このＰ−型ウェル領域２、ｎ−型ウェル領域３の夫々の
活性領域の主面上にゲート絶縁膜６を形成する。ゲート
絶縁膜６は、熱酸化法で形成し、約１３〜１４［ｎｍ］
の膜厚で形成する。ゲート絶縁膜６は、メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄ及び静電気破壊防止回路１．
ＩＩＩ、出力段回路■の夫々のＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎのゲート絶縁膜として使用される。 【第１層目ゲート材の形成工程】 次に、前記ゲート絶縁膜６上を含む基板全面に多結晶珪
素膜７を堆積する。この多結晶珪素膜７は第１層目のゲ
ート材形成工程により形成される。 多結晶珪素膜７は、ＣＶＤ法で堆積し、この堆積中に抵
抗値を低減する不純物を導入した所謂ドープドポリシリ
コンで形成される。この多結晶珪素膜７はジシラン（Ｓ
ｉ２Ｈｓ）及びフォスフイン（ｐＨ３）をソースガスと
するＣＶＤ法で堆積される。 例えば、本実施例の場合、ＣＶＤ法は、５ｉ２Ｈ。 を約８０ ［ｓｃｃｍ］、キャリアガスとして約１［％
コの窒素ガスを含むＰＨ，を約９０ ［ｓｃｃ＋ｗ］と
し、約５００〜５２０［℃コの温度及び０ 、８ ［ｔ
ｏｒｒ］の圧力の条件下において行う、この条件下にお
いて、多結晶珪素膜（ドープドポリシリコン）７は下記
の生成反応式〈１〉乃至〈３〉に基き生成される。 ２ＳｉＨ，拳＋２Ｐ＊→２ Ｓ ｘ （Ｐ）＋ ２ Ｈ
ｚ ・・・ く３〉本実施例の場合、前記多結晶
珪素膜７はｎ型不純物であるＰが導入され、Ｐは約１０
２０〜１０２１［ａｔｏｍｓ／ｃｉ］の濃度に導入され
る。また、多結晶珪素膜７はＭＩＳＦＥＴのゲート電極
、容量素子Ｃの第１電極の夫々として使用する場合にお
いて比較的薄い膜厚約１００［ｎｍ］の膜厚で形成され
る。 この多結晶珪素膜７は前述のように容量素子Ｃの第１電
極（７）として使用され、多結晶珪素膜７上には誘電体
膜（２１）が形成されるが、この誘電体膜は多結晶珪素
膜７の形成方法により絶縁耐圧が変化する。第３３図（
生成方法別の絶縁膜の絶縁耐圧を示す図）に、２種類の
異なる形成方法で堆積した多結晶珪素膜の夫々の上部に
形成された絶縁膜の絶縁耐圧の測定結果を示す、第３３
図中、横軸は多結晶珪素膜上に形成される熱酸化珪素膜
の生成温度［”Ｃ］を示す。縦軸は絶縁膜（誘電体膜）
の絶縁耐圧［ＭＶ／Ｃ！１］を示す、データ（、Ａ ）
は前述のＳｉ、Ｈ，をソースガスとするＣＶＤ法で堆積
された多結晶珪素膜（ドープドポリシリコン）上に熱酸
化法で形成された酸化珪素膜の絶縁耐圧を示す。データ
（Ｂ）は、ＣＶＤ法で堆積された多結晶珪素膜（ノンド
ープドポリシリコン）にイオン打込み法でＰを導入し、
この後、多結晶珪素膜上に熱酸化法で形成された酸化珪
素膜の絶縁耐圧を示す。データ（Ｃ）はＳｉ、Ｈ，をソ
ースガスとするＣＶＤ法で堆積された多結晶珪素膜（ド
ープドポリシリコン）上にＣＶＤ法で堆積された酸化珪
素膜の絶縁耐圧を示す。ＣＶＤ法で堆積された酸化珪素
膜の堆積温度は約８００［”Ｃ］である。 前記第３３図の測定結果に示すように、同一生成温度の
熱酸化法で酸化珪素膜を形成する場合、Ｓｉ、Ｈ，をソ
ースガスとするＣＶＤ法で堆積された多結晶珪素膜上の
酸化珪素膜（Ａ）は堆積後にＰを導入した多結晶珪素膜
上の酸化珪素膜（Ｂ）に比べて絶縁耐圧が高い。また、
前記Ｓｉ、ＨＧをソースガスとするＣＶＤ法で堆積され
た多結晶珪素膜の場合、熱酸化法で形成した酸化珪素膜
（Ａ）に比べて、ＣＶＤ法で堆積した酸化珪素膜（Ｃ）
の絶縁耐圧は高い。 前述の酸化珪素膜の絶縁耐圧の変化は、第３４図、第３
５図（多結晶珪素膜の表面粗さを示す図）の夫々の測定
結果に示すように、多結晶珪素膜の表面状態に基くと推
定される。第３４図は５ｉｚＨ２をソースガスとするＣ
ＶＤ法で堆積された多結晶珪素膜の表面状態を示す、第
３５図は、ＣＶＤ法で堆積後、Ｐを導入した多結晶珪素
膜の表面状態を示す、第３４図、第３５図の夫々におい
て、横軸は多結晶珪素膜の表面上での距離［μｍ］を示
し、縦軸は表面上での起伏（粗さ）［Ｋ人コを示す。 第３４図及び第３５図の測定結果に示すように、Ｓｉ２
Ｈ６をソースガスとするＣＶＤ法で堆積された多結晶珪
素膜の表面は、堆積後にＰを導入する多結晶珪素膜の表
面に比べて平担性が高い。すなわち、Ｓｉ、Ｈ，をソー
スガスとするＣＶＤ法で堆積された多結晶珪素膜は、第
３４図に示すように。 表面の起伏が小さく（凹凸が小く）、電界集中の発生を
低減できるので、この多結晶珪素膜上に形成される熱酸
化法で形成される酸化珪素膜の絶縁耐圧を向上できる。 つまり、前述の容量素子Ｃは。 ５ｉ２Ｈ，をソースガスとするＣＶＤ法で堆積された多
結晶珪素膜で第１電極（））を形成することにより、誘
電体膜の絶縁耐圧を向上できる。 また、前記熱酸化法で形成される酸化珪素膜は、下地の
多結晶珪素膜の表面に複数の結晶面が異なる結晶粒（グ
レイン）が存在し、各々の結晶面での熱酸化珪素膜の成
長速度が異なるので、膜厚にばらつきが生じる。この膜
厚にばらつきが存在する酸化珪素膜は、容量素子Ｃの誘
電体膜として使用した場合、膜厚の薄い部分において第
１電極（７）と第２電極（２３）との間に電界集中が発
生するので、前記第３３図に示すように、ＣＶＤ法で堆
積した酸化珪素膜に比べて絶縁耐圧は低くなる。つまり
、同第３３図に示すように、前記ＣＶＤ法で堆積された
酸化珪素膜は、多結晶珪素膜上にその下地形状に沿って
均一な膜厚で形成できるので、容量素子Ｃの誘電体膜と
して使用した場合、電界集中の発生が低減でき、絶縁耐
圧を向上できる。 また、多結晶珪素膜は、第３６図（多結晶珪素膜の膜厚
とゲート絶縁膜の絶縁耐圧との関係を示す図）に示すよ
うに、形成方法及び堆積された膜厚により、絶縁膜の絶
縁耐圧を変化させる。第３６図中、横軸は多結晶珪素膜
の膜厚［ｎｍ］を示し。 縦軸は多結晶珪素膜の下地の絶縁膜（酸化珪素膜：例え
ばゲート絶縁膜６に相当する）の絶縁耐圧［Ｍ■／１］
を示す、データ（Ｄ）はＳｉ、Ｈ，をソースガスとする
ＣＶＤ法で堆積された多結晶珪素膜の下地の絶縁膜の絶
縁耐圧を示す。データ（Ｅ）は堆積後にＰを導入した多
結晶珪素膜の下地の絶縁膜の絶縁耐圧を示す。 第３６図のデータ（Ｅ）に示すように、堆積後にＰを導
入した多結晶珪素膜の下地の絶縁膜は。 多結晶珪素膜が７０［ｎｍ］を越える膜厚の場合には絶
縁耐圧の劣化を生じないが、７０［ｎｍ１以下の膜厚に
なると絶縁耐圧が急激に劣化する。これに対して、デー
タ（Ｄ）に示すように、５ｉｔＨ。 をソースガスとするＣＶＤ＠で堆積された多結晶珪素膜
（ドープドポリシリコン）の下地の絶縁膜は、多結晶珪
素膜が７０［ｎｍ］以下の膜厚になっても絶縁耐圧の劣
化をほとんど生じない、つまり、この多結晶珪素膜は下
地の絶縁膜（例えばゲート絶縁膜６）の絶縁耐圧が劣化
しないので７０［ｎｍ］以下の薄い膜厚で形成できる。 また２多結晶珪素膜は、膜厚が結晶粒のサイズに近くな
ると、表面の平担性が結晶粒の形状で律則されかつ損な
われ（膜厚が均一化されない）、断線不良等が生じ易く
、導電層としては使用できないので、約１０［ｎｍ］以
上の膜厚で形成する。 また、多結晶珪素膜への不純物導入方法として。 ＣＶＤ法で堆積された多結晶珪素膜（ノンドープドポリ
シリコン）の表面上にリンガラス膜を形成し、このリン
ガラス膜に含有されるＰを熱拡散法により多結晶珪素膜
に導入する方法がある。この不純物導入法は前記リンガ
ラス膜の除去に濃酸を使用する。前述のＳｉ、Ｈ，をソ
ースガスとするＣＶＤ法で堆積された多結晶珪素膜は、
前記リンガラス膜の除去の濃酸の使用を廃止し、しかも
これ以外の堆積法で堆積された多結晶珪素膜に比べて膜
質を緻密に形成できるので、前記濃酸の膜中のしみ込み
に基く、下地の絶縁膜（例えばゲート絶縁膜６）の絶縁
耐圧の劣化を防止できる。 前記第１層目のゲート材形成工程で形成された多結晶珪
素膜７は、ＭＩＳＦＥＴのゲート電極等として使用する
場合に動作速度を損なわない程度において、以上の理由
に基き、その上層又は下地の絶縁膜の絶縁耐圧を確保で
きるので、膜厚を約１００［ｒｈｍ３程度に藩＜シ、上
層の平担化を図れる。 前記第１層目のゲート材形成工程で形成された多結晶珪
素膜７を形成した後に、この多結晶珪素膜７に熱処理を
施す。この熱処理は、例えば窒素（Ｎ２）ガス中、７０
０〜９５０ ［’Ｃ］の温度で８〜１２［分］程度行い
、多結晶珪素膜７に導入されたＰの活性化及び膜質の安
定化を図る。 次に、前記多結晶珪素膜７上を含む基板全面に絶縁膜８
Ａを形成する。絶縁膜８Ａは主に後述する転送用ＭＩＳ
ＦＥＴＱｔのゲート絶縁膜（１２）を形成する熱酸化工
程での耐酸化マスクとして使用される。この絶縁膜８Ａ
は、ＣＶＤ法で堆積された窒化珪素膜で形成される。こ
の窒化珪素膜は、３ ［ｎ ｍｌに満たない膜厚の場合
は耐酸化マスクとして使用できないので、３［ｎｍ］以
上の膜厚で形成される。また、窒化珪素膜は、段差形状
の成長を抑え、上層の平担化を図るために１０［ｎｍ］
以下の薄い膜厚で形成する。つまり、窒化珪素膜は、３
〜１０［ｎｍ］の膜厚で形成され、本実施例では８［ｎ
ｍ］の膜厚で形成する。 次に、前記絶縁膜８Ａ上を含む基板全面に絶縁膜８を形
成する。絶縁膜８は下層の多結晶珪素膜７、上層の導電
層（１３）の夫々を電気的に分離する。 絶縁膜８は無機シラン（ＳｉＨ，又は５ｉｎ２Ｃ１２）
をソースガス、酸化窒素（Ｎ、Ｏ）ガスをキャリアガス
とするＣＶＤ法で堆積された酸化珪素膜で形成する。酸
化珪素膜は約８００ ［’Ｃ］の温度で堆積される。絶
縁膜８は約１２０〜１４０［ｎｍ］の膜厚で形成される
。 次に、前記絶縁膜８．８Ａ、多結晶珪素膜７の夫々を順
次パターンニングし、第２４図に示すように、多結晶珪
素膜７により、ゲート電極７を形成する。パターンニン
グは、フォトリソグラフィ技術を使用し、例えばＲＩＥ
等の異方性エツチングで行う。ゲート電極７は駆動用Ｍ
Ｉ ５ＦＥＴＱｄのゲート電極として構成される。また
、ゲート電極７は静電気破壊防止回路Ｉのクランプ用Ｍ
ＩＳＦＥＴＱｎｌ、静電気破壊防止回路■のクランプ用
ＭＩＳＦＥＴＱｎ４、Ｑ ｎ ５、出力段回路■の出力
用ｎチャネルＭＩＳＦＥＴＱｎ２、Ｑｎ３、ｎチャネル
ＭＩＳＦＥＴＱｎ６の夫々のゲート電極として使用され
る。 ［第１ソース領域及びドレイン領域の形成工程１次に、
前記ゲート電極７及び絶縁膜８の側壁にサイドウオール
スペーサ９を形成する。サイドウオールスペーサ９は、
前記絶縁膜８上を含む基板全面に酸化珪素膜を堆積し、
この堆積した膜厚に相当する分、この酸化珪素膜の全面
をエツチングすることにより形成される。酸化珪素膜は
、前述と同様に、無機シランガスをソースガスとするＣ
ＶＤ法で堆積され、例えば１４０”ｌ ６０Ｅｎ ｍＥ
の膜厚で形成する。エツチングはＲＩＥ等の異方性エツ
チングを使用する。 次に、前記サイドウオールスペーサ９を形成するエツチ
ングの際に、ゲート電極７及びサイドウオールスペーサ
９が形成された以外の領域のＰ−型ウェル領域２、ｎ−
型ウェル領域３の夫々の活性領域の主面が露出するので
、この露出した領域に酸化珪素膜（符号は付けない）を
形成する。この酸化珪素膜は主に不純物導入の際の汚染
防止、不純物導入に基く活性領域の主面のダメージの防
止等の目的で使用される。酸化珪素膜は、例えば熱酸化
法で形成され、約１０［ｎｍ］の膜厚で形成する。 次に、メモリセルアレイＭＡＹの転送用ＭＩＳＦＥＴＱ
ｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネ
ルＭＩＳＦＥＴＱＰの夫々（２重ドレイン構造の形成領
域は除く）の形成領域において、不純物導入マスク４０
を形成する。メモリセルアレイＭＡＹにおいて、不純物
導入マスク４０は、前記第１０図に符号ＤＤＤを付けて
一点鎖線で囲まれた領域外に形成される。不純物導入マ
スク４０は例えばフォトリソグラフィ技術で形成された
フォトレジスト膜で形成する。 次に、前記不純物導入マスク４０を使用し、メモリセル
アレイＭＡＹの駆動用ＭＩＳＦＥＴＱｄの形成領域にお
いて、ｐ−型ウェル領域２の主面部に２種類のｎ型不純
物を導入する。この２種類のｎ型不純物は、同一製造工
程により静電気破壊防止回路Ｉ、■、出力段回路■の夫
々の２重ドレイン構造を採用するｎチャネルＭＩＳＦＥ
ＴＱｎの形成領域において、ｐ−型ウェル領域２の主面
部にも導入される。前記ｎ型不純物のうちの一方はＰを
使用し、他方はＰに比べて拡散速度が遅いＡｓを使用す
る。Ｐは、イオン打込み法を使用し、約３０［ＫｅＶ］
程度のエネルギで約１０”［ａｔｏｍｓ／ａＪ］程度導
入される。Ａｓは、イオン打込み法在使用し、約４０［
ＫｅＶ］程度のエネルギで約１０１４［ａｔｏｗｓ／ａ
Ｊ］程度導入される。このＰ、Ａｓの夫々の導入に際し
ては、前記不純物導入マスク４０と共に、ゲート電極７
の側壁に形成されたサイドウオールスペーサ９も不純物
導入マスクとして使用される。 前記Ｐ、Ａｓの夫々の導入後、前記不純物導入マスク４
０は除去される。 次に、前記２種類のｎ型不純物、Ｐ、Ａｓの夫々に引き
伸し拡散を施し、第２５図に示すように、Ｐで低い不純
物濃度のｎ型半導体領域１０及びＡｓで高い不純物濃度
のｎ゛型半導体領域１１を形成する。 このｎ型半導体領域１０及びｎ゛型半導体領域１１は、
夫々のｎ型不純物の拡散速度が異なるので、２重ドレイ
ン構造を構成する。ｎ型半導体領域１０、ｎ゛型半導体
領域１１の夫々は、サイドウオールスペーサ９を不純物
導入マスクとして使用するので、駆動用ＭＩＳＦＥＴＱ
ｄの形成領域において、チャネル形成領域側への拡散量
がサイドウオールスペーサ９で律則される。つまり、ｎ
型半導体領域１０、ｎ°型半導体領域１１の夫々は、ゲ
ート電極７を不純物導入マスクとして使用した場合に比
べて、サイドウオールスペーサ９の膜厚に相当する分、
チャネル形成領域側への拡散量を低減できる。このチャ
ネル形成領域側への拡散量の低減は、駆動用ＭＩＳＦＥ
ＴＱｄの実効的なゲート長寸法（チャネル長寸法）を確
保できるので、駆動用ＭＩＳＦＥＴＱｄの短チヤネル効
果を防止できる。 前記ｎ型半導体領域１０、ゴ型半導体領域１１の夫々を
形成する工程により、メモリセルアレイＭＡＹにおいて
、メモリセルＭＣの２重ドレイン構造を採用する駆動用
ＭＩＳＦＥＴＱｄが完成する。 また、同一製造工程により、静電気破壊防止回路Ｉ、■
、出力段回路■の夫々の２重ドレイン構造を採用するＭ
ＩＳＦＥＴＱｎｌ〜Ｑｎ６が完成する。 このように、（Ｄ−２）外部端子ＢＰとＭＩＳＦＥＴ
（ＩＮＣ，Ｑｎ２、Ｑｎ３、Ｑｎ６．０ＵＴＣ）で形成
される入出力段回路（ｎ、ｒｖ）との間にＭＩＳＦＥＴ
（Ｑｎｌ、Ｑｎ４．Ｑｎ５）で形成される静電気破壊防
止回路（Ｉ、■）を配置し、メモリセルＭＣを駆動用Ｍ
ＩＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔで構成する
ＳＲＡＭ１において。 前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ、前記静
電気破壊防止回路（■、■）の前記外部端子ＢＰに直接
々続されるドレイン領域（或はソース領域１０及び１１
）を持つＭＩＳＦＥＴ（Ｑｎｌ、Ｑｎ４、Ｑｎ５）、又
は入出力段回路（ＩＶ）の前記外部端子ＢＰに直接々続
されるドレイン領域（或はソース領域１０及び１１）を
持つＭｌｓＦＥＴ（Ｑｎ２、Ｑｎ３、Ｑｎ６）の夫々を
形成する工程と、前記メモリセルＭＣの転送用ＭＩＳＦ
ＥＴＱｄを形成する工程とを備える。この構成により、
前記メモリセルＭＣの２重ドレイン構造を採用する駆動
用ＭＩＳＦＥＴＱｄを形成する工程と同一製造工程で、
前記静電気破壊防止回路（１，ＩＩＩ）のＭＩＳＦＥＴ
（Ｑｎｌ、Ｑｎ４、Ｑｎ５）又は入出力段回路（ＩＶ）
のＭＩＳＦＥＴ（Ｑｎ２、Ｑｎ３、Ｑｎ６）を形成でき
るので、この静電気破壊防止回路のＭＩＳＦＥＴ又は入
出力段回路のＭＩＳＦＥＴを形成する工程に相当する分
、ＳＲＡＭ１の製造プロセスの製造工程数を低減できる
。
面上の酸化珪素膜、イ型ウェル領域３の主面上の酸化珪
素膜の夫々を除去する。 次に、前記Ｐ−型ウエル領域２．ｎ−型ウエル領域３の
夫々の主面上に新たに酸化珪素膜を形成する。 酸化珪素膜は、熱酸化法で形成し、例えば約１０〜１５
［ｎｍ］の膜厚で形成する。 次に、前記ｉ型ウェル領域２．ｎ−型ウエル領域３の夫
々の活性領域の形成領域の主面上に、窒化珪素膜を形成
する。窒化珪素膜は不純物導入マスク及び耐酸化マスク
として使用される。窒化珪素膜は、例えばＣＶＤ法で堆
積し、約１００〜１５０［ｎｍｌの膜厚で形成する。窒
化珪素膜はその堆積後にフォトリソグラフィ技術でパタ
ーンニングを施すことにより形成される。このパターン
ニング、つまり、窒化珪素膜をエツチングで除去する際
、窒化珪素膜が垂直形状にエツチングされ、この窒化珪
素膜から露出する非活性領域において、酸化珪素膜又は
その一部が除去されるので、この非活性領域に新たに酸
化珪素膜を形成する。この新たに形成された酸化珪素膜
は、例えば熱酸化法で形成し、約１２〜１４［ｎｍ］の
膜厚で形成する。 この新たに形成された酸化珪素膜は、窒化珪素膜をパタ
ーンニングした際のエツチングダメージの除去、不純物
導入の際の汚染防止等の目的で形成される。 メモリセルアレイＭＡＹの形成領域において、前記窒化
珪素膜の平面形状は、前述の第１５図に示す活性領域の
平面形状に相当するリング形状で構成される（塗りつぶ
した領域に相当する）、つまり、窒化珪素膜の平面形状
は、４個のメモリセルＭＣの一方の転送用ＭＩＳＦＥＴ
Ｑｔ及び駆動用ＭＩＳＦＥＴＱｄの合計８個のＭＩＳＦ
ＥＴを直列接続した形状で構成される。また、換言すれ
ば。 窒化珪素膜は、パターンの延在する方向に終端が存在せ
ず、パターンが閉じるリング形状で構成される。このリ
ング形状の窒化珪素膜はメモリセルアレイＭＡＹにおい
て千鳥り配列となる。 また、メモリセルアレイＭＡＹの終端において。 前記窒化珪素膜の平面形状は、同第１５図に示すように
、半リング形状で形成されかつ余裕寸法りを有する。ま
た、メモリセルアレイＭＡＹの終端であって、メモリセ
ルアレイＭＡＹの角部において、前記窒化珪素膜の平面
形状は、リング形状の４分の１の形状、つまりメモリセ
ルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
Ｉ Ｓ ＦＥＴＱｄの活性領域の平面形状であるＬ字形
状で形成される。この窒化珪素膜の４分の１のリング形
状は、パターンの延在する方向にいずれも終端が存在す
るので、２つの余裕寸法りが付加される。 次に、前記窒化珪素膜を不純物導入マスクとして使用し
、ｐ−型ウェル領域２の非活性領域（素子分離領域）の
形成領域にＰ型不純物を導入する。 ｐ型不純物としては例えばＢＦ、を使用する。ＢＦ２
は、イオン打込み法を使用し、４０［ＫｅＶ］程度のエ
ネルギで１０”〜１０”［ａｔｏｍｓ／ａ＃］程度導入
される。ＢＦ、は前記酸化珪素膜を通してｐ−型半導体
基板２の主面部に導入される。 次に、前記窒化珪素膜を耐酸化マスクとして使用し、Ｐ
−型ウェル領域２、ｎ−型ウェル領域３の夫々の非活性
領域の主面上の酸化珪素膜を成長させ、素子分離絶縁膜
４を形成する。素子分離絶縁膜４は、例えば熱酸化法（
選択熱酸化法）で形成された酸化珪素膜で形成され、約
４００〜５００［ｎｍ］の膜厚で形成される。 前述のように、メモリセルアレイＭＡＹにおいて、素子
分離絶縁膜４を形成する際の耐酸化マスクとして使用さ
れる窒化珪素膜の平面形状はリング形状で形成される。 窒化珪素膜のリング形状の内枠側及び外枠側つまり活性
領域と非活性領域との境界領域は窒化珪素膜、ｐ−型ウ
ェル領域２の夫々の間からｐ〜型ウェル領域２の活性領
域側の主面に酸素の供給があるので、窒化珪素膜下の酸
化珪素膜が成長し、素子分離絶縁膜４の端部に所謂バー
ズビーク（横方向の酸化）が生じる。これに対して、窒
化珪素膜のリング形状のパターンが延在する方向は、パ
ターンに終端がなく、かつパターンが閉じているので、
酸素の供給がなく、素子分離絶縁膜４が形成されないと
共にバーズビークが発生しない、また、活性領域と非活
性領域との境界領域においても、窒化珪素膜のパターン
がリング形状であるので、パターンが終端をもつ場合に
比べてバーズビークの長さは短くなる。 また、メモリセルアレイＭＡＹの終端において。 素子分離絶縁膜４を形成する際の耐酸化マスクとして使
用される窒化珪素膜の平面形状は半リング形状で形成さ
れかつ余裕寸法りを有する。この窒化珪素膜の半リング
形状の内枠側及び外枠側の境界領域は酸素の供給がある
ので、窒化珪素膜下の酸化珪素膜が成長し、素子分離絶
縁膜４の端部にバーズビークが生じる。同様に、窒化珪
素膜の半リング形状のパターンが延在する方向の終端（
メモリセルアレイＭＡＹの最端部又は点線Ｅ部分）は、
内枠側、外枠側の夫々と同様に、酸素の供給があるので
、素子分離絶縁膜４が形成されると共にバーズビークが
発生する。バーズビークが発生した場合、メモリセルア
レイＭＡＹの終端に位置するメモリセルＭＣの活性領域
の平面形状は、メモリセルアレイＭＡＹの中央部に位置
するメモリセルＭＣの活性領域の平面形状に比べて、バ
ーズビークの発生量に相当する分縮水するが、余裕寸法
りが設けられているので、結果的にほぼ同等になる。つ
まり、前記余裕寸法りは少なくともバーズビークの発生
量と同−又はそれよりも大きい寸法に設定する。また、
メモリセルアレイＭＡＹの終端であって、メモリセルア
レイＭＡＹの角部に位置するメモリセルＭＣの活性領域
の平面形状は、前述のように余裕寸法りが設けられてい
るので、メモリセルアレイＭＡＹの中央部に位置するメ
モリセルＭＣの活性領域の平面形状と同等に形成される
。 前記素子分離絶縁膜４を形成する熱処理工程により、前
記非活性領域に導入されたＰ型不純物に引き伸し拡散が
施され、Ｐ型チャネルストッパ領域５が形成される。 このように、（Ｃ−２６）ｐ−型ウェル領域（基板）２
の非活性領域に形成された素子分離絶縁膜４で周囲を規
定される活性領域内の主面に、転送用ＭＩＳＦＥＴＱｔ
及び駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成さ
れるＳＲＡＭＩにおいて、ｐ−型ウェル領域２の活性領
域の形成領域の主面上に、互いに離隔しかつ規則的に、
平面形状がリング形状で形成された耐酸化マスク（窒化
珪素膜）を複数個配列する工程と、この酎酸化マスクを
使用し、前記ｐ−型ウエル領域２の非活性領域の主面上
に選択酸化法で素子分離絶縁膜４を形成する工程とを備
える。この構成により、前記平面形状がリング形状で形
成された耐酸化マスクは活性領域と非活性領域との境界
領域がリング形状の互いに対向する内枠側及び外枠側に
存在し、この境界領域には選択酸化法で素子分離絶縁膜
４を形成する際にバーズビークが発生するが、このバー
ズビークの長さは、酎酸化マスクがリング形状で形成さ
れ、終端をもたないので、耐酸化マスクが終端をもつ場
合に比べて短くなる。また、リング形状の耐酸化マスク
のパターンが延在する方向は、パターンが閉じすなわち
パターンに終端がなく、前記境界領域が存在しないので
、バーズビークの発生に基く活性領域の占有面積の減少
がない、このように素子分離絶縁膜４がリング形状であ
るので、ＳＲＡＭＩの製造プロセスにおいて、活性領域
のパターンの寸法変換量を低減できる。パターンの寸法
変換量の低減は、微細加工を可能にできるので、ＳＲＡ
ＭＩの集積度を向上できる。 また、（Ｃ−２７）前記構成（Ｃ−２６）の耐酸化マス
クは、メモリセルアレイＭＡＹにおいて、ｐ型ウェル領
域２の活性領域の形成領域の主面上に、互いに離隔しか
つ列方向に同一ピッチで複数個列状に配列されると共に
、この配列の前記列方向と交差する行方向の次段の列に
、互いに離隔しかつ列方向に同一ピッチでしかも前記前
段の配列に対して２分の１ピツチずらして、複数個列状
に配列される。この構成により、前記耐酸化マスクの配
列を千鳥り配列とし、列方向、行方向の夫々において隣
接する耐酸化マスク間の＃を隔寸法を均一化しかつ最小
限にできるので、前記耐酸化マスクの配列密度を高めら
れる。つまり、耐酸化マスク間である素子分離絶縁膜４
の占有面積を縮小し、ＳＲＡＭ１の集積度を向上できる
。 また、（Ｃ−２８）前記構成（Ｃ−２７）のメモリセル
ＭＣは２個の転送用ＭＩＳＦＥＴＱｔ及び２個の駆動用
ＭＩＳＦＥＴＱｄで構成され、前記耐酸化マスク（窒化
珪素膜）のリング形状は、列方向に隣接する２個のメモ
リセルＭＣ及びこの２個のメモリセルＭＣと行方向に隣
接する２個のメモリセルＭＣ５合計４個のメモリセルＭ
Ｃにおいて。 夫々、１ｍの転送用ＭＩＳＦＥＴＱｔ及び１個の駆動用
ＭＩＳＦＥＴＱｄ１合計４個の転送用ＭＩＳＦＥＴＱｔ
、４個の駆動用ＭＩＳＦＥＴＱｄの夫々を直列に接続し
た形状で形成される。この構成により、前記列方向、行
方向の夫々に隣接する合計４個のメモリセルＭＣのうち
、４個の転送用ＭＩＳＦＥＴＱｔ及び４個の駆動用ＭＩ
Ｓ ＦＥＴＱｄ、合計８個のＭＩＳＦＥＴの夫々の一
方の半導体領域を他のＭＩＳＦＥＴの他方の半導体領域
と一体に形成し、かつ兼用できる。この結果、前記兼用
した半導体領域に相当する分、メモリセルＭＣの占有面
積を縮小し、ＳＲＡＭ１の集積度を向上できる。 また、（Ｃ−２９）前記構成（Ｃ−２６）乃至（Ｃ−２
８）の前記規則的に配列される耐酸化マスクのうち、メ
モリセルアレイＭＡＹの終端に配列される耐酸化マスク
（窒化珪素膜）はレイアウトルールに基き形成された前
記リング形状の一部分で形成され（前記第１５図に示す
点線Ｅの形状で形成され）、この終端に配列された耐酸
化マスクはリング形状のパターンの延在する方向の非活
性領域との境界領域を少なくともバーズビークに相当す
る寸法よりも大きく形成する（余裕寸法りを設ける）、
この構成により、前記メモリセルアレイＭＡＹの終端に
配列される耐酸化マスクに予じめ余裕寸法りを形成した
ので、ＳＲＡＭ１の製造プロセスにおいて、メモリセル
アレイＭＡＹの中央部分の活性領域とメモリセルアレイ
ＭＡＹの終端の活性領域との間のパターンの寸法変換量
差を低減できる。つまり、メモリセルアレイＭＡＹ内に
おいて（中央部及び終端部を含む）、メモリセルＭＣの
電気的特性を均一化し、ＳＲＡＭ１の電気的信頼性を向
上できる。 前記素子分離絶縁膜４及びｐ型チャネルストッパ領域５
を形成した後に、耐酸化マスクとして使用した窒化珪素
膜を除去する。 【第１ゲート絶縁膜の形成工程１ 次に、前記ｐ−型ウエル領域２、■−型ウエル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去する。この
酸化珪素膜を除去する工程により、ｐ型ウェル領域２．
ｎ型ウェル領域３の夫々の活性領域の主面上が露出する
。 次に、前記Ｐ−型ウつル領域２りｎ°型ウェル領域３の
夫々の活性領域の主面上に新たに酸化珪素膜を形成する
。酸化珪素膜は主に不純物導入の際の汚染防止、及び前
記窒化珪素膜の除去の際に除去しきれない素子分離絶縁
膜４の端部の窒化珪素膜所謂ホワイトリボンの除去を目
的として形成する。 酸化珪素膜は、例えば熱酸化法で形成され、約１８〜２
０［ｎｍｌの膜厚で形成する。 次に、ｐ−型ウェル領域２、π型ウェル領域３の夫々の
活性領域の主面部に、しきい値電圧調整用不純物を導入
する。しきい値電圧調整用不純物としてはＰ型不純物例
えばＢＦ２を使用する。このＢＦ２は、イオン打込み法
を使用し、４０〜５０［Ｋ ｅ Ｖｌ程度のエネルギで
約２Ｘ１０”〜３×１０”［ａｔｏｍｓ／ａｄ］程度導
入される。ＢＦ２は前記酸化珪素膜を通してｐ−型半導
体基板２、イ型ウェル領域３の夫々の主面部に導入され
る。 次に、前記ｐ−型ウエル領域２、ｎ−型ウェル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去し、このｐ
−型ウェル領域２．ｎ−型ウエル領域３の夫々の活性領
域の主面を露出する。この後、第２３図に示すように、
このＰ−型ウェル領域２、ｎ−型ウェル領域３の夫々の
活性領域の主面上にゲート絶縁膜６を形成する。ゲート
絶縁膜６は、熱酸化法で形成し、約１３〜１４［ｎｍ］
の膜厚で形成する。ゲート絶縁膜６は、メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄ及び静電気破壊防止回路１．
ＩＩＩ、出力段回路■の夫々のＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎのゲート絶縁膜として使用される。 【第１層目ゲート材の形成工程】 次に、前記ゲート絶縁膜６上を含む基板全面に多結晶珪
素膜７を堆積する。この多結晶珪素膜７は第１層目のゲ
ート材形成工程により形成される。 多結晶珪素膜７は、ＣＶＤ法で堆積し、この堆積中に抵
抗値を低減する不純物を導入した所謂ドープドポリシリ
コンで形成される。この多結晶珪素膜７はジシラン（Ｓ
ｉ２Ｈｓ）及びフォスフイン（ｐＨ３）をソースガスと
するＣＶＤ法で堆積される。 例えば、本実施例の場合、ＣＶＤ法は、５ｉ２Ｈ。 を約８０ ［ｓｃｃｍ］、キャリアガスとして約１［％
コの窒素ガスを含むＰＨ，を約９０ ［ｓｃｃ＋ｗ］と
し、約５００〜５２０［℃コの温度及び０ 、８ ［ｔ
ｏｒｒ］の圧力の条件下において行う、この条件下にお
いて、多結晶珪素膜（ドープドポリシリコン）７は下記
の生成反応式〈１〉乃至〈３〉に基き生成される。 ２ＳｉＨ，拳＋２Ｐ＊→２ Ｓ ｘ （Ｐ）＋ ２ Ｈ
ｚ ・・・ く３〉本実施例の場合、前記多結晶
珪素膜７はｎ型不純物であるＰが導入され、Ｐは約１０
２０〜１０２１［ａｔｏｍｓ／ｃｉ］の濃度に導入され
る。また、多結晶珪素膜７はＭＩＳＦＥＴのゲート電極
、容量素子Ｃの第１電極の夫々として使用する場合にお
いて比較的薄い膜厚約１００［ｎｍ］の膜厚で形成され
る。 この多結晶珪素膜７は前述のように容量素子Ｃの第１電
極（７）として使用され、多結晶珪素膜７上には誘電体
膜（２１）が形成されるが、この誘電体膜は多結晶珪素
膜７の形成方法により絶縁耐圧が変化する。第３３図（
生成方法別の絶縁膜の絶縁耐圧を示す図）に、２種類の
異なる形成方法で堆積した多結晶珪素膜の夫々の上部に
形成された絶縁膜の絶縁耐圧の測定結果を示す、第３３
図中、横軸は多結晶珪素膜上に形成される熱酸化珪素膜
の生成温度［”Ｃ］を示す。縦軸は絶縁膜（誘電体膜）
の絶縁耐圧［ＭＶ／Ｃ！１］を示す、データ（、Ａ ）
は前述のＳｉ、Ｈ，をソースガスとするＣＶＤ法で堆積
された多結晶珪素膜（ドープドポリシリコン）上に熱酸
化法で形成された酸化珪素膜の絶縁耐圧を示す。データ
（Ｂ）は、ＣＶＤ法で堆積された多結晶珪素膜（ノンド
ープドポリシリコン）にイオン打込み法でＰを導入し、
この後、多結晶珪素膜上に熱酸化法で形成された酸化珪
素膜の絶縁耐圧を示す。データ（Ｃ）はＳｉ、Ｈ，をソ
ースガスとするＣＶＤ法で堆積された多結晶珪素膜（ド
ープドポリシリコン）上にＣＶＤ法で堆積された酸化珪
素膜の絶縁耐圧を示す。ＣＶＤ法で堆積された酸化珪素
膜の堆積温度は約８００［”Ｃ］である。 前記第３３図の測定結果に示すように、同一生成温度の
熱酸化法で酸化珪素膜を形成する場合、Ｓｉ、Ｈ，をソ
ースガスとするＣＶＤ法で堆積された多結晶珪素膜上の
酸化珪素膜（Ａ）は堆積後にＰを導入した多結晶珪素膜
上の酸化珪素膜（Ｂ）に比べて絶縁耐圧が高い。また、
前記Ｓｉ、ＨＧをソースガスとするＣＶＤ法で堆積され
た多結晶珪素膜の場合、熱酸化法で形成した酸化珪素膜
（Ａ）に比べて、ＣＶＤ法で堆積した酸化珪素膜（Ｃ）
の絶縁耐圧は高い。 前述の酸化珪素膜の絶縁耐圧の変化は、第３４図、第３
５図（多結晶珪素膜の表面粗さを示す図）の夫々の測定
結果に示すように、多結晶珪素膜の表面状態に基くと推
定される。第３４図は５ｉｚＨ２をソースガスとするＣ
ＶＤ法で堆積された多結晶珪素膜の表面状態を示す、第
３５図は、ＣＶＤ法で堆積後、Ｐを導入した多結晶珪素
膜の表面状態を示す、第３４図、第３５図の夫々におい
て、横軸は多結晶珪素膜の表面上での距離［μｍ］を示
し、縦軸は表面上での起伏（粗さ）［Ｋ人コを示す。 第３４図及び第３５図の測定結果に示すように、Ｓｉ２
Ｈ６をソースガスとするＣＶＤ法で堆積された多結晶珪
素膜の表面は、堆積後にＰを導入する多結晶珪素膜の表
面に比べて平担性が高い。すなわち、Ｓｉ、Ｈ，をソー
スガスとするＣＶＤ法で堆積された多結晶珪素膜は、第
３４図に示すように。 表面の起伏が小さく（凹凸が小く）、電界集中の発生を
低減できるので、この多結晶珪素膜上に形成される熱酸
化法で形成される酸化珪素膜の絶縁耐圧を向上できる。 つまり、前述の容量素子Ｃは。 ５ｉ２Ｈ，をソースガスとするＣＶＤ法で堆積された多
結晶珪素膜で第１電極（））を形成することにより、誘
電体膜の絶縁耐圧を向上できる。 また、前記熱酸化法で形成される酸化珪素膜は、下地の
多結晶珪素膜の表面に複数の結晶面が異なる結晶粒（グ
レイン）が存在し、各々の結晶面での熱酸化珪素膜の成
長速度が異なるので、膜厚にばらつきが生じる。この膜
厚にばらつきが存在する酸化珪素膜は、容量素子Ｃの誘
電体膜として使用した場合、膜厚の薄い部分において第
１電極（７）と第２電極（２３）との間に電界集中が発
生するので、前記第３３図に示すように、ＣＶＤ法で堆
積した酸化珪素膜に比べて絶縁耐圧は低くなる。つまり
、同第３３図に示すように、前記ＣＶＤ法で堆積された
酸化珪素膜は、多結晶珪素膜上にその下地形状に沿って
均一な膜厚で形成できるので、容量素子Ｃの誘電体膜と
して使用した場合、電界集中の発生が低減でき、絶縁耐
圧を向上できる。 また、多結晶珪素膜は、第３６図（多結晶珪素膜の膜厚
とゲート絶縁膜の絶縁耐圧との関係を示す図）に示すよ
うに、形成方法及び堆積された膜厚により、絶縁膜の絶
縁耐圧を変化させる。第３６図中、横軸は多結晶珪素膜
の膜厚［ｎｍ］を示し。 縦軸は多結晶珪素膜の下地の絶縁膜（酸化珪素膜：例え
ばゲート絶縁膜６に相当する）の絶縁耐圧［Ｍ■／１］
を示す、データ（Ｄ）はＳｉ、Ｈ，をソースガスとする
ＣＶＤ法で堆積された多結晶珪素膜の下地の絶縁膜の絶
縁耐圧を示す。データ（Ｅ）は堆積後にＰを導入した多
結晶珪素膜の下地の絶縁膜の絶縁耐圧を示す。 第３６図のデータ（Ｅ）に示すように、堆積後にＰを導
入した多結晶珪素膜の下地の絶縁膜は。 多結晶珪素膜が７０［ｎｍ］を越える膜厚の場合には絶
縁耐圧の劣化を生じないが、７０［ｎｍ１以下の膜厚に
なると絶縁耐圧が急激に劣化する。これに対して、デー
タ（Ｄ）に示すように、５ｉｔＨ。 をソースガスとするＣＶＤ＠で堆積された多結晶珪素膜
（ドープドポリシリコン）の下地の絶縁膜は、多結晶珪
素膜が７０［ｎｍ］以下の膜厚になっても絶縁耐圧の劣
化をほとんど生じない、つまり、この多結晶珪素膜は下
地の絶縁膜（例えばゲート絶縁膜６）の絶縁耐圧が劣化
しないので７０［ｎｍ］以下の薄い膜厚で形成できる。 また２多結晶珪素膜は、膜厚が結晶粒のサイズに近くな
ると、表面の平担性が結晶粒の形状で律則されかつ損な
われ（膜厚が均一化されない）、断線不良等が生じ易く
、導電層としては使用できないので、約１０［ｎｍ］以
上の膜厚で形成する。 また、多結晶珪素膜への不純物導入方法として。 ＣＶＤ法で堆積された多結晶珪素膜（ノンドープドポリ
シリコン）の表面上にリンガラス膜を形成し、このリン
ガラス膜に含有されるＰを熱拡散法により多結晶珪素膜
に導入する方法がある。この不純物導入法は前記リンガ
ラス膜の除去に濃酸を使用する。前述のＳｉ、Ｈ，をソ
ースガスとするＣＶＤ法で堆積された多結晶珪素膜は、
前記リンガラス膜の除去の濃酸の使用を廃止し、しかも
これ以外の堆積法で堆積された多結晶珪素膜に比べて膜
質を緻密に形成できるので、前記濃酸の膜中のしみ込み
に基く、下地の絶縁膜（例えばゲート絶縁膜６）の絶縁
耐圧の劣化を防止できる。 前記第１層目のゲート材形成工程で形成された多結晶珪
素膜７は、ＭＩＳＦＥＴのゲート電極等として使用する
場合に動作速度を損なわない程度において、以上の理由
に基き、その上層又は下地の絶縁膜の絶縁耐圧を確保で
きるので、膜厚を約１００［ｒｈｍ３程度に藩＜シ、上
層の平担化を図れる。 前記第１層目のゲート材形成工程で形成された多結晶珪
素膜７を形成した後に、この多結晶珪素膜７に熱処理を
施す。この熱処理は、例えば窒素（Ｎ２）ガス中、７０
０〜９５０ ［’Ｃ］の温度で８〜１２［分］程度行い
、多結晶珪素膜７に導入されたＰの活性化及び膜質の安
定化を図る。 次に、前記多結晶珪素膜７上を含む基板全面に絶縁膜８
Ａを形成する。絶縁膜８Ａは主に後述する転送用ＭＩＳ
ＦＥＴＱｔのゲート絶縁膜（１２）を形成する熱酸化工
程での耐酸化マスクとして使用される。この絶縁膜８Ａ
は、ＣＶＤ法で堆積された窒化珪素膜で形成される。こ
の窒化珪素膜は、３ ［ｎ ｍｌに満たない膜厚の場合
は耐酸化マスクとして使用できないので、３［ｎｍ］以
上の膜厚で形成される。また、窒化珪素膜は、段差形状
の成長を抑え、上層の平担化を図るために１０［ｎｍ］
以下の薄い膜厚で形成する。つまり、窒化珪素膜は、３
〜１０［ｎｍ］の膜厚で形成され、本実施例では８［ｎ
ｍ］の膜厚で形成する。 次に、前記絶縁膜８Ａ上を含む基板全面に絶縁膜８を形
成する。絶縁膜８は下層の多結晶珪素膜７、上層の導電
層（１３）の夫々を電気的に分離する。 絶縁膜８は無機シラン（ＳｉＨ，又は５ｉｎ２Ｃ１２）
をソースガス、酸化窒素（Ｎ、Ｏ）ガスをキャリアガス
とするＣＶＤ法で堆積された酸化珪素膜で形成する。酸
化珪素膜は約８００ ［’Ｃ］の温度で堆積される。絶
縁膜８は約１２０〜１４０［ｎｍ］の膜厚で形成される
。 次に、前記絶縁膜８．８Ａ、多結晶珪素膜７の夫々を順
次パターンニングし、第２４図に示すように、多結晶珪
素膜７により、ゲート電極７を形成する。パターンニン
グは、フォトリソグラフィ技術を使用し、例えばＲＩＥ
等の異方性エツチングで行う。ゲート電極７は駆動用Ｍ
Ｉ ５ＦＥＴＱｄのゲート電極として構成される。また
、ゲート電極７は静電気破壊防止回路Ｉのクランプ用Ｍ
ＩＳＦＥＴＱｎｌ、静電気破壊防止回路■のクランプ用
ＭＩＳＦＥＴＱｎ４、Ｑ ｎ ５、出力段回路■の出力
用ｎチャネルＭＩＳＦＥＴＱｎ２、Ｑｎ３、ｎチャネル
ＭＩＳＦＥＴＱｎ６の夫々のゲート電極として使用され
る。 ［第１ソース領域及びドレイン領域の形成工程１次に、
前記ゲート電極７及び絶縁膜８の側壁にサイドウオール
スペーサ９を形成する。サイドウオールスペーサ９は、
前記絶縁膜８上を含む基板全面に酸化珪素膜を堆積し、
この堆積した膜厚に相当する分、この酸化珪素膜の全面
をエツチングすることにより形成される。酸化珪素膜は
、前述と同様に、無機シランガスをソースガスとするＣ
ＶＤ法で堆積され、例えば１４０”ｌ ６０Ｅｎ ｍＥ
の膜厚で形成する。エツチングはＲＩＥ等の異方性エツ
チングを使用する。 次に、前記サイドウオールスペーサ９を形成するエツチ
ングの際に、ゲート電極７及びサイドウオールスペーサ
９が形成された以外の領域のＰ−型ウェル領域２、ｎ−
型ウェル領域３の夫々の活性領域の主面が露出するので
、この露出した領域に酸化珪素膜（符号は付けない）を
形成する。この酸化珪素膜は主に不純物導入の際の汚染
防止、不純物導入に基く活性領域の主面のダメージの防
止等の目的で使用される。酸化珪素膜は、例えば熱酸化
法で形成され、約１０［ｎｍ］の膜厚で形成する。 次に、メモリセルアレイＭＡＹの転送用ＭＩＳＦＥＴＱ
ｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネ
ルＭＩＳＦＥＴＱＰの夫々（２重ドレイン構造の形成領
域は除く）の形成領域において、不純物導入マスク４０
を形成する。メモリセルアレイＭＡＹにおいて、不純物
導入マスク４０は、前記第１０図に符号ＤＤＤを付けて
一点鎖線で囲まれた領域外に形成される。不純物導入マ
スク４０は例えばフォトリソグラフィ技術で形成された
フォトレジスト膜で形成する。 次に、前記不純物導入マスク４０を使用し、メモリセル
アレイＭＡＹの駆動用ＭＩＳＦＥＴＱｄの形成領域にお
いて、ｐ−型ウェル領域２の主面部に２種類のｎ型不純
物を導入する。この２種類のｎ型不純物は、同一製造工
程により静電気破壊防止回路Ｉ、■、出力段回路■の夫
々の２重ドレイン構造を採用するｎチャネルＭＩＳＦＥ
ＴＱｎの形成領域において、ｐ−型ウェル領域２の主面
部にも導入される。前記ｎ型不純物のうちの一方はＰを
使用し、他方はＰに比べて拡散速度が遅いＡｓを使用す
る。Ｐは、イオン打込み法を使用し、約３０［ＫｅＶ］
程度のエネルギで約１０”［ａｔｏｍｓ／ａＪ］程度導
入される。Ａｓは、イオン打込み法在使用し、約４０［
ＫｅＶ］程度のエネルギで約１０１４［ａｔｏｗｓ／ａ
Ｊ］程度導入される。このＰ、Ａｓの夫々の導入に際し
ては、前記不純物導入マスク４０と共に、ゲート電極７
の側壁に形成されたサイドウオールスペーサ９も不純物
導入マスクとして使用される。 前記Ｐ、Ａｓの夫々の導入後、前記不純物導入マスク４
０は除去される。 次に、前記２種類のｎ型不純物、Ｐ、Ａｓの夫々に引き
伸し拡散を施し、第２５図に示すように、Ｐで低い不純
物濃度のｎ型半導体領域１０及びＡｓで高い不純物濃度
のｎ゛型半導体領域１１を形成する。 このｎ型半導体領域１０及びｎ゛型半導体領域１１は、
夫々のｎ型不純物の拡散速度が異なるので、２重ドレイ
ン構造を構成する。ｎ型半導体領域１０、ｎ゛型半導体
領域１１の夫々は、サイドウオールスペーサ９を不純物
導入マスクとして使用するので、駆動用ＭＩＳＦＥＴＱ
ｄの形成領域において、チャネル形成領域側への拡散量
がサイドウオールスペーサ９で律則される。つまり、ｎ
型半導体領域１０、ｎ°型半導体領域１１の夫々は、ゲ
ート電極７を不純物導入マスクとして使用した場合に比
べて、サイドウオールスペーサ９の膜厚に相当する分、
チャネル形成領域側への拡散量を低減できる。このチャ
ネル形成領域側への拡散量の低減は、駆動用ＭＩＳＦＥ
ＴＱｄの実効的なゲート長寸法（チャネル長寸法）を確
保できるので、駆動用ＭＩＳＦＥＴＱｄの短チヤネル効
果を防止できる。 前記ｎ型半導体領域１０、ゴ型半導体領域１１の夫々を
形成する工程により、メモリセルアレイＭＡＹにおいて
、メモリセルＭＣの２重ドレイン構造を採用する駆動用
ＭＩＳＦＥＴＱｄが完成する。 また、同一製造工程により、静電気破壊防止回路Ｉ、■
、出力段回路■の夫々の２重ドレイン構造を採用するＭ
ＩＳＦＥＴＱｎｌ〜Ｑｎ６が完成する。 このように、（Ｄ−２）外部端子ＢＰとＭＩＳＦＥＴ
（ＩＮＣ，Ｑｎ２、Ｑｎ３、Ｑｎ６．０ＵＴＣ）で形成
される入出力段回路（ｎ、ｒｖ）との間にＭＩＳＦＥＴ
（Ｑｎｌ、Ｑｎ４．Ｑｎ５）で形成される静電気破壊防
止回路（Ｉ、■）を配置し、メモリセルＭＣを駆動用Ｍ
ＩＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔで構成する
ＳＲＡＭ１において。 前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ、前記静
電気破壊防止回路（■、■）の前記外部端子ＢＰに直接
々続されるドレイン領域（或はソース領域１０及び１１
）を持つＭＩＳＦＥＴ（Ｑｎｌ、Ｑｎ４、Ｑｎ５）、又
は入出力段回路（ＩＶ）の前記外部端子ＢＰに直接々続
されるドレイン領域（或はソース領域１０及び１１）を
持つＭｌｓＦＥＴ（Ｑｎ２、Ｑｎ３、Ｑｎ６）の夫々を
形成する工程と、前記メモリセルＭＣの転送用ＭＩＳＦ
ＥＴＱｄを形成する工程とを備える。この構成により、
前記メモリセルＭＣの２重ドレイン構造を採用する駆動
用ＭＩＳＦＥＴＱｄを形成する工程と同一製造工程で、
前記静電気破壊防止回路（１，ＩＩＩ）のＭＩＳＦＥＴ
（Ｑｎｌ、Ｑｎ４、Ｑｎ５）又は入出力段回路（ＩＶ）
のＭＩＳＦＥＴ（Ｑｎ２、Ｑｎ３、Ｑｎ６）を形成でき
るので、この静電気破壊防止回路のＭＩＳＦＥＴ又は入
出力段回路のＭＩＳＦＥＴを形成する工程に相当する分
、ＳＲＡＭ１の製造プロセスの製造工程数を低減できる
。
【第２ゲート絶縁膜の形成工程】
次に、メモリセルアレイＭＡＹの転送用ＭＩＳＦＥＴＱ
ｔ、周辺回路のｎチャネルＭＩ Ｓ ＦＥＴＱｎ、ｐチ
ャネルＭＩＳＦＥＴＱＰの夫々の形成領域において、ｐ
−型ウェル領域２、ｎ−型ウェル領域３の夫々の活性領
域の主面部にしきい値電圧調整用不純物を導入する。し
きい値電圧調整用不純物としてはｐ型不純物例えばＢＦ
、を使用する６８Ｆ、は、イオン打込み法を使用し、約
４０ＥＫｅＶコ程度のエネルギで約１０ ” ” ［ａ
ｔｏｍｓ／ ｄ ］程度導入される。ＢＦ、は活性領域
の主面上に形成された符号を付けない酸化珪素膜を通し
てｐ−型ウェル領域２、ざ型ウェル領域３の夫々の主面
部に導入される。 次に、前記メモリセルアレイＭＡＹの転送用ＭＩＳＦＥ
ＴＱｔ、周辺回路のｎチャネルＭｆＳＦＥＴＱｎ、ｐチ
ャネルＭＩＳＦＥＴＱＰの夫々の形成領域において、ｐ
−型ウェル領域２、ｎ−型ウェル領域３の夫々の活性領
域の主面上の酸化珪素膜を除去し、その主面を露出する
。 次に、この露出されたＰ−型ウェル領域２、ｎ−型ウェ
ル領域３の夫々の活性領域の主面上にゲート絶縁膜１２
を形成する。ゲート絶縁膜１２は、熱酸化法で形成し、
約１３〜１４［ｎｍｌの膜厚で形成する。ゲート絶縁膜
１２は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、周
辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩ
ＳＦＥＴＱｐのゲート絶縁膜として使用される。 このゲート絶縁膜１２を形成する熱酸化工程においては
、駆動用ＭＩＳＦＥＴＱｄのゲート電極７（他のＭＩＳ
ＦＥＴＱｎｌ〜Ｑｎ６も同様）の上側の表面部分を前記
絶縁膜８Ａで被覆し、この絶縁膜８Ａを耐酸化マスクと
して使用する。ゲート電極７は、絶縁膜（酸化珪素膜）
８及びサイドウオールスペーサ９で周囲を被覆している
が、熱酸化工程で酸素の供給があるので、絶縁膜８Ａを
設けない場合には酸化される。この酸化は、ゲート電極
７の上側の角部８Ｂ（第２６図に示す点線で囲まれた領
域）に比べて、ゲート電極７の上側の表面部分の酸化速
度が速い（急激に酸化される）ので。 表面部分の珪素が角部８Ｂに比べて大きく食われ、ゲー
ト電極７の角部８Ｂがめくれ上がる。つまり、ゲート電
極７の上側の表面部分上には、角部８Ｂ上に比べて厚い
膜厚で、しかも不明確な膜厚の酸化珪素膜が成長する。 すなわち、前記ゲート電極７上に形成された絶縁膜（窒
化珪素膜）８Ａはこのゲート電極７のめくれを低減でき
る。
ｔ、周辺回路のｎチャネルＭＩ Ｓ ＦＥＴＱｎ、ｐチ
ャネルＭＩＳＦＥＴＱＰの夫々の形成領域において、ｐ
−型ウェル領域２、ｎ−型ウェル領域３の夫々の活性領
域の主面部にしきい値電圧調整用不純物を導入する。し
きい値電圧調整用不純物としてはｐ型不純物例えばＢＦ
、を使用する６８Ｆ、は、イオン打込み法を使用し、約
４０ＥＫｅＶコ程度のエネルギで約１０ ” ” ［ａ
ｔｏｍｓ／ ｄ ］程度導入される。ＢＦ、は活性領域
の主面上に形成された符号を付けない酸化珪素膜を通し
てｐ−型ウェル領域２、ざ型ウェル領域３の夫々の主面
部に導入される。 次に、前記メモリセルアレイＭＡＹの転送用ＭＩＳＦＥ
ＴＱｔ、周辺回路のｎチャネルＭｆＳＦＥＴＱｎ、ｐチ
ャネルＭＩＳＦＥＴＱＰの夫々の形成領域において、ｐ
−型ウェル領域２、ｎ−型ウェル領域３の夫々の活性領
域の主面上の酸化珪素膜を除去し、その主面を露出する
。 次に、この露出されたＰ−型ウェル領域２、ｎ−型ウェ
ル領域３の夫々の活性領域の主面上にゲート絶縁膜１２
を形成する。ゲート絶縁膜１２は、熱酸化法で形成し、
約１３〜１４［ｎｍｌの膜厚で形成する。ゲート絶縁膜
１２は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、周
辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩ
ＳＦＥＴＱｐのゲート絶縁膜として使用される。 このゲート絶縁膜１２を形成する熱酸化工程においては
、駆動用ＭＩＳＦＥＴＱｄのゲート電極７（他のＭＩＳ
ＦＥＴＱｎｌ〜Ｑｎ６も同様）の上側の表面部分を前記
絶縁膜８Ａで被覆し、この絶縁膜８Ａを耐酸化マスクと
して使用する。ゲート電極７は、絶縁膜（酸化珪素膜）
８及びサイドウオールスペーサ９で周囲を被覆している
が、熱酸化工程で酸素の供給があるので、絶縁膜８Ａを
設けない場合には酸化される。この酸化は、ゲート電極
７の上側の角部８Ｂ（第２６図に示す点線で囲まれた領
域）に比べて、ゲート電極７の上側の表面部分の酸化速
度が速い（急激に酸化される）ので。 表面部分の珪素が角部８Ｂに比べて大きく食われ、ゲー
ト電極７の角部８Ｂがめくれ上がる。つまり、ゲート電
極７の上側の表面部分上には、角部８Ｂ上に比べて厚い
膜厚で、しかも不明確な膜厚の酸化珪素膜が成長する。 すなわち、前記ゲート電極７上に形成された絶縁膜（窒
化珪素膜）８Ａはこのゲート電極７のめくれを低減でき
る。
【第２層目ゲート材の形成工程】
次に、前記ゲート絶縁膜１２上を含む基板全面に多結晶
珪素膜１３Ａを堆積する。この多結晶珪素膜１３Ａは第
２層目のゲート材形成工程により形成される。多結晶珪
素膜１３Ａは、前記多結晶珪素膜７と同様に、Ｓｉ、Ｈ
Ｇ及びＰＨ，をソースガスとするＣＶＤ法で堆積される
。本実施例の場合、多結晶珪素膜１３Ａは約１０ ”
〜１０ ” ［ａｔｏｍｓ／ａ＆］の濃度にＰを導入す
る。多結晶珪素膜１３Ａは、前述のように、下地の絶縁
膜つまりゲート絶縁膜１２の絶縁耐圧を向上でき、しか
も第２層目のゲート材としては後述する高融点金属珪化
膜（１３Ｂ）で実質的な比抵抗値を低減できるので、堆
積後にＰを導入する多結晶珪素膜では不可能とされる７
０［ｎｍｌ以下の薄い膜厚で形成できる。すなわち、多
結晶珪素膜１３Ａは、結晶粒が膜厚の均一性に影響を及
ぼさないｌｏ［ｎｍ１以上の膜厚が必要となるので、１
０〜１００［ｎｍ］の薄い膜厚で形成する。 次に、前記多結晶珪素膜１３Ａに熱処理を施す。 この熱処理は、例えば、窒素ガス中、７００〜９５０［
’Ｃ］の温度で１５〜２５［分コ程度行い、多結晶珪素
膜１３Ａに導入されたＰの活性化及び膜質の安定化を図
る。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの駆動
用ＭＩＳＦＥＴＱｄのソース領域（１０及び１１）上に
おいて、多結晶珪素膜１３Ａ、その下層のゲート絶縁膜
１２の夫々を順次除去し、接続孔１４を形成する。接続
孔１４は、フォトリソグラフィ技術で形成されたフォト
レジスト膜（エツチングマスク）を使用し、例えばＲＩ
Ｅ等の異方性エツチングを施して形成する。この接続孔
１４は駆動用ＭＩＳＦＥＴＱｄのソース領域、基準電圧
線（１３）の夫々を接続する。清浄なゲート絶縁膜１２
を形成した後に、直接、ゲート絶縁膜１２上に多結晶珪
素膜１３Ａを形成し、この後に接続孔１４を形成するの
で、前記接続孔１４を形成するフォトレジスト膜は直接
ゲート絶縁膜１２に接触しない。つまり、この接続孔１
４を形成する工程は、フォトレジスト膜の形成及び剥離
に基く、ゲート絶縁膜１２の汚染を生じないので、ゲー
ト絶縁膜１２の絶縁耐圧が劣化しない。 次に、前記多結晶珪素膜１３上を含む基板全面に高融点
金属珪化膜１３Ｂを形成する。この高融点金属珪化膜１
３Ｂは第２層目のゲート材形成工程で形成される。高融
点金属珪化膜１３Ｂの一部は、前記接続孔１４を通して
駆動用ＭＩＳＦＥＴＱｄのソース領域に接続される。高
融点金属珪化膜１３ＢはＣＶＤ法又はスパッタ法で堆積
したＷＳｉ、で形成する。ＷＳｉ２は量産的には安定性
の高いゲート材である。高融点金属珪化膜１３Ｂは、比
抵抗値が多結晶珪素膜１３Ａに比べて小さいので、又上
層の段差形状の成長を抑えるために、約８０〜１００［
ｎ ｍ］の比較的薄い膜厚で形成する。 次に、前記高融点金属珪化膜１３Ｂ上を含む基板全面に
絶縁膜１５を形成する。この絶縁膜１５は前記ゲート電
極７上の絶縁膜８に比べて厚い膜厚１例えば２００〜３
００［ｎｍｌの膜厚で形成する。つまり、絶縁膜１５は
、後述する接続孔（２２）を形成する際に、ゲート電極
７上の絶縁膜８がエツチング除去されても、ゲート電極
（１３）上の絶縁膜１５が残存し、このゲート電極（１
３）、上層の導電層（２３）の夫々の絶縁が行われる膜
厚で形成される。絶縁膜１５は、例えば有機シラン（Ｓ
ｘ （ＯＣ２Ｈ１）４）をソースガスとする、高温度
（例えば７００〜８５０〔℃コ）、低圧力（例えば１
、 Ｏ［ｔｏｒｒｌ）のＣＶＤ法で堆積された酸化珪素
膜で形成する。 次に、前記絶縁膜１５、高融点金属珪化膜１３Ｂ、多結
晶珪素膜１３Ａの夫々に順次パターンニングを施し、第
２６図に示すように、多結晶珪素膜１３Ａ及び高融点金
属珪化膜１３Ｂで構成された積層構造のゲート電極１３
を形成する。ゲート電極１３はメモリセルＭＣの転送用
ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥＴ
Ｑｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート電極
として使用される。また、ゲート電極１３を形成する工
程と同一製造工程で、ワード線（Ｗ Ｌ ）１３、基準
電圧線（Ｖｓｓ）１３の夫々が形成される。前記パター
ンニングは、フォトリソグラフィ技術で形成されたエツ
チングマスクを使用し、ＲＩＥ等の異方性エツチングで
行う。
珪素膜１３Ａを堆積する。この多結晶珪素膜１３Ａは第
２層目のゲート材形成工程により形成される。多結晶珪
素膜１３Ａは、前記多結晶珪素膜７と同様に、Ｓｉ、Ｈ
Ｇ及びＰＨ，をソースガスとするＣＶＤ法で堆積される
。本実施例の場合、多結晶珪素膜１３Ａは約１０ ”
〜１０ ” ［ａｔｏｍｓ／ａ＆］の濃度にＰを導入す
る。多結晶珪素膜１３Ａは、前述のように、下地の絶縁
膜つまりゲート絶縁膜１２の絶縁耐圧を向上でき、しか
も第２層目のゲート材としては後述する高融点金属珪化
膜（１３Ｂ）で実質的な比抵抗値を低減できるので、堆
積後にＰを導入する多結晶珪素膜では不可能とされる７
０［ｎｍｌ以下の薄い膜厚で形成できる。すなわち、多
結晶珪素膜１３Ａは、結晶粒が膜厚の均一性に影響を及
ぼさないｌｏ［ｎｍ１以上の膜厚が必要となるので、１
０〜１００［ｎｍ］の薄い膜厚で形成する。 次に、前記多結晶珪素膜１３Ａに熱処理を施す。 この熱処理は、例えば、窒素ガス中、７００〜９５０［
’Ｃ］の温度で１５〜２５［分コ程度行い、多結晶珪素
膜１３Ａに導入されたＰの活性化及び膜質の安定化を図
る。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの駆動
用ＭＩＳＦＥＴＱｄのソース領域（１０及び１１）上に
おいて、多結晶珪素膜１３Ａ、その下層のゲート絶縁膜
１２の夫々を順次除去し、接続孔１４を形成する。接続
孔１４は、フォトリソグラフィ技術で形成されたフォト
レジスト膜（エツチングマスク）を使用し、例えばＲＩ
Ｅ等の異方性エツチングを施して形成する。この接続孔
１４は駆動用ＭＩＳＦＥＴＱｄのソース領域、基準電圧
線（１３）の夫々を接続する。清浄なゲート絶縁膜１２
を形成した後に、直接、ゲート絶縁膜１２上に多結晶珪
素膜１３Ａを形成し、この後に接続孔１４を形成するの
で、前記接続孔１４を形成するフォトレジスト膜は直接
ゲート絶縁膜１２に接触しない。つまり、この接続孔１
４を形成する工程は、フォトレジスト膜の形成及び剥離
に基く、ゲート絶縁膜１２の汚染を生じないので、ゲー
ト絶縁膜１２の絶縁耐圧が劣化しない。 次に、前記多結晶珪素膜１３上を含む基板全面に高融点
金属珪化膜１３Ｂを形成する。この高融点金属珪化膜１
３Ｂは第２層目のゲート材形成工程で形成される。高融
点金属珪化膜１３Ｂの一部は、前記接続孔１４を通して
駆動用ＭＩＳＦＥＴＱｄのソース領域に接続される。高
融点金属珪化膜１３ＢはＣＶＤ法又はスパッタ法で堆積
したＷＳｉ、で形成する。ＷＳｉ２は量産的には安定性
の高いゲート材である。高融点金属珪化膜１３Ｂは、比
抵抗値が多結晶珪素膜１３Ａに比べて小さいので、又上
層の段差形状の成長を抑えるために、約８０〜１００［
ｎ ｍ］の比較的薄い膜厚で形成する。 次に、前記高融点金属珪化膜１３Ｂ上を含む基板全面に
絶縁膜１５を形成する。この絶縁膜１５は前記ゲート電
極７上の絶縁膜８に比べて厚い膜厚１例えば２００〜３
００［ｎｍｌの膜厚で形成する。つまり、絶縁膜１５は
、後述する接続孔（２２）を形成する際に、ゲート電極
７上の絶縁膜８がエツチング除去されても、ゲート電極
（１３）上の絶縁膜１５が残存し、このゲート電極（１
３）、上層の導電層（２３）の夫々の絶縁が行われる膜
厚で形成される。絶縁膜１５は、例えば有機シラン（Ｓ
ｘ （ＯＣ２Ｈ１）４）をソースガスとする、高温度
（例えば７００〜８５０〔℃コ）、低圧力（例えば１
、 Ｏ［ｔｏｒｒｌ）のＣＶＤ法で堆積された酸化珪素
膜で形成する。 次に、前記絶縁膜１５、高融点金属珪化膜１３Ｂ、多結
晶珪素膜１３Ａの夫々に順次パターンニングを施し、第
２６図に示すように、多結晶珪素膜１３Ａ及び高融点金
属珪化膜１３Ｂで構成された積層構造のゲート電極１３
を形成する。ゲート電極１３はメモリセルＭＣの転送用
ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥＴ
Ｑｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート電極
として使用される。また、ゲート電極１３を形成する工
程と同一製造工程で、ワード線（Ｗ Ｌ ）１３、基準
電圧線（Ｖｓｓ）１３の夫々が形成される。前記パター
ンニングは、フォトリソグラフィ技術で形成されたエツ
チングマスクを使用し、ＲＩＥ等の異方性エツチングで
行う。
【第２ソース領域及びドレイン領域の形成工程】次に、
メモリセルアレイＭＡＹのメモリセルＭＣの転送用ＭＩ
ＳＦＥＴＱｔ、周辺回路のＤチャネルＭＩＳＦＥＴＱｎ
の夫々の形成領域において、ｐ−型ウェル領域２の活性
領域の主面部に、ｎ型不純物を導入する。このｎ型不純
物は、ＬＤＤ構造の低い不純物濃度のｎ型半導体領域（
１７）を形成する目的で導入され、ドレイン領域近傍で
の電界強度を弱めるために、不純物濃度勾配がＡｓに比
べて緩いＰを使用する。Ｐは、イオン打込み法を使用し
、約３０［ＫａＶ］程度のエネルギで約１×１０１３［
ａｔｏｍｓ／ａ＃］程度導入される。Ｐは、ゲート電極
１３を不純物導入マスクとして使用し、このゲート電極
１３に対して自己整合で導入される。 この後、熱処理を施し、前記Ｐに引き伸し拡散を施して
ｎ型半導体領域１７を形成する（第２７図参照）。熱処
理は、例えば、アルゴン（Ａｒ）中、９００〜１０００
［”Ｃコの高温度で約２０［分］行う。 この熱処理に基き、前記ｎ型半導体領域１７は、転送用
ＭＩＳＦＥＴＱｔ、ｎチャネルＭＩＳＦＥＴＱｎの夫々
のチャネル形成領域側への拡散量が増加し、製造プロセ
スの完了後に約０．５［μｍ］又はそれ以上の寸法でゲ
ート電極１３に重なり合う。 ｎ型半導体領域１７は、後述する転送用ＭＩＳＦＥＴＱ
ｔ、ｎチャネルＭＩＳＦＥＴＱｎの夫々の高い不純物濃
度のｎ゛型半導体領域（１８）に比べて熱処理が多く施
されるので、このｎ°型半導体領域（１８）の拡散量に
比べて拡散量の比が大きくなる。 第３７図（ＬＤＤ部の長さとドレイン電流量との関係を
示す図）の測定結果に示すように、前記ｎ型半導体領域
（Ｌ Ｄ Ｄ部）１７とゲート電極１３との重なり合う
量が増加するとドレイン電流量が増加する。第３７図中
、横軸はｎ型半導体領域（ＬＤＤ部）１７のゲート長方
向の長さＬｎ［μｍ］を示す。 縦軸はドレイン電流量［ｍ Ａ］を示す。第３７図に示
す測定に使用されたＬＤＤ構造を採用するｎチャネルＭ
ＩＳＦＥＴはゲート長し／ゲート幅Ｗの比が０．５［μ
ｍｌ／１０［μｍｌである。また、ゲート絶縁膜（酸化
珪素膜）の膜厚は１０［ｎｍ］、ドレイン電圧Ｖｄ及び
ゲート電圧Ｖｇはともに５［Ｖ〕である。ｎ型半導体領
域１７は、 １． Ｘ ］、 Ｑ”［ａｔｏｗｓ／ａＪ
］の不純物濃度、 ５ Ｘ １０”［ａｔｏｍｓ／ｃｄ
ｌの不純物濃度の夫々が使用される。また、ドレイン電
流量は、ｎ型半導体領域１７とゲート電極１３とが重な
る場合及び重ならない場合について測定されている。第
３７図の測定結果に示すように、いずれの不純物濃度の
場合においても、ｎ型半導体領域１７の長さＬｎが長く
なると、ｎ型半導体領域１７のゲート長方向の寄生抵抗
が増加し、ドレイン電流量は低減される。しかしながら
、いずれの不純物濃度の場合においても、ｎ型半導体領
域１７は、ゲート電極１３と重なり合うと、ゲート電極
１３からの電界効果により、寄生抵抗が低減されるので
。 ドレイン電流量が増加する。特に、ｎ型半導体領域１７
の不純物濃度がＩ Ｘ １０”Ｅａｔｏｒｘｓ／ａｌＥ
の場合はドレイン電流量の増加が大きい。 また、第３８図（ＬＤＤ部の長さと電界強度との関係を
示す図）の測定結果に示すように、ｎ型半導体領域（Ｌ
ＤＤ部）１７とゲート電極１７との重なり合う量が増加
すると電界強度が低減される。第３８図中、横軸はｎ型
半導体領域１７のゲート長方向の長さＬｎ［μｍ］を示
す。縦軸は電界強度（×１０［Ｖ／（！１］）を示す。 第３８図に示す測定に使用されたＬＤＤ構造を採用する
ｎチャネルＭＩＳＦＥＴは前記第３７図に示す測定に使
用されたものと同様の条件で構成される。第３８図の測
定結果に示すように、ｎ型半導体領域１７の不純物濃度
が５ Ｘ １０１３［ａｔｏｓ＋ｓ／ａｉｌの場合、ｎ
型半導体領域１７の長さＬｎが長くなると電界強度が低
減されるが、ｎ型半導体領域１７、ゲート電極１３の夫
々が重なり合うと電界強度が逆に増加する。これに対し
て、ｎ型半導体領域１７の不純物濃度がＩ Ｘ １０１
′［ａｔｏｍｓ／ｃｄ］の場合、ｎ型半導体領域１７の
長さＬｎが長くなると電界強度が同様に低減され、しか
もｎ型半導体領域１７．ゲート電極１３の夫々が重なり
合うと電界強度がさらに低減される。この電界強度の低
減効果はｎ型半導体領域１７の長さＬｎが約０．１［μ
ｍ３以上になると発生する０本実施例において、ｎ型半
導体領域１７の長さＬｎが若干変化しても電界強度がほ
ぼ一定な安定した領域約０゜５［μｍコ又はそれ以上の
長さＬｎでｎ型半導体領域１７を形成する。また、ｎ型
半導体領域１７は短チヤネル効果が顕著に現われない領
域までの範囲で長さＬｎを長くする。 前述の第３７図及び第３８図の測定結果に基き、前述の
ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、ｎチャ
ネルＭＩＳＦＥＴＱｎの夫々は、ゲート電極１３とｎ型
半導体領域１７とを重ね合せ、積極的に相互コンダクタ
ンス（ｇｍ）を向上してドレイン電流量を増加する。ま
た、ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、ｎ
チャネルＭＩＳＦＥＴＱｎの夫々は、ｎ型半導体領域１
７を約１×１０ ” ［ａｔｏｍｓ／ａ＃］の不純物濃
度で形成し、ｎ型半導体領域１７の長さＬｎを長くする
と共に、ｎ型半導体領域１７をゲート電極１３と重ね合
せ、電界強度を低減する。この電界強度の低減は、ドレ
イン領域近傍でのホットキャリアの発生量を低減できる
ので、ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、
ｎチャネルＭＩＳＦＥＴＱｎの夫々のしきい値電圧の経
時的な変動を低減できる。 次に、周辺回路のｐチャネルＭＩＳＦＥＴＱＰの形成領
域において、１型ウエル領域３の活性領域の主面部に、
ｎ型不純物を導入する。このｎ型不純物はＬＤＤ構造の
低い不純物濃度のｎ型半導体領域（１９）を形成する目
的で導入される。ｎ型不純物はＢＦ、を使用する。ＢＦ
２は、イオン打込み法を使用し、約４０［ＫｅＶ］程度
のエネルギで約１０”〜１． Ｏ”［ａｔｏｍｓ／ａ＃
コ程度導入される。ＢＦよ け、ゲート電極１３を不純
物導入マスクとして使用し、このゲート電極１３に対し
て自己整合で導入される。このＰ型不純物の導入により
、ｐ型半導体領域１９が形成される（第２１図参照）。 ｎ型不純物はｎ型不純物に比べて拡散速度が速いので、
ｐ型半導体領域１９は、熱処理を施さなくても、ゲート
電極１３と充分な重なり合いを形成できる。 次に、前述のゲート電極１３．絶縁膜１５の夫々の側壁
にサイドウオールスペーサ１６を形成する。サイドウオ
ールスペーサ１６は、絶縁膜１５上を含む基板全面に酸
化珪素膜を堆積し、この堆積した膜厚に相当する分、こ
の酸化珪素膜の全面をエツチングすることにより形成さ
れる。酸化珪素膜は、前述と同様に、無機シランガスを
ソースガスとするＣＶＤ法で堆積され、例えば２００［
ｎ ｍｌの膜厚で形成する。エツチングはＲＩＥ等の異
方性エツチングを使用する。 次に、サイドウオールスペーサ１６を形成するエツチン
グの際に、ゲート電極７及びサイドウオールスペーサ１
６が形成された以外の領域のｐ−型ウェル領域２、ｎ−
型ウェル領域３の夫々の活性領域の主面が露出するので
、この露出した領域に酸化珪素膜（符号は付ない）を形
成する。この酸化珪素膜は、主に不純物導入の際の汚染
防止、不純物導入に基く活性領域の主面のダメージ防止
等の目的で使用される。酸化珪素膜は、例えば熱酸化法
で形成され、約１０［ｎｍ］の膜厚で形成する。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔｌ、周辺回路のｎチャネルＭＩＳＦ
ＥＴＱｎの夫々の形成領域において、ｐ−型ウェル領域
２の活性領域の主面部にｎ型不純物を導入する。ｎ型不
純物は、ｐｎ接合深さを浅くする目的で、Ｐに比べて拡
散速度が遅いＡＳを使用する。Ａｓは、イオン打込み法
を使用し、約３０〜５０［ＫｅＶ］程度のエネルギで約
１０１５〜１０ ” ［ａｔｏｍｓ／ｃｄ１程度導入さ
れる。このＡｓは、ゲート電極１３及びサイドウオール
スペーサ１６を不純物導入マスクとして使用し、このゲ
ート電極１３及びサイドウオールスペーサ１６に対して
自己整合で導入される。 次に、周辺回路のＰチャネルＭＩＳＦＥＴＱｐの形成領
域において、１型ウエル領域３の活性領域の主面部にｎ
型不純物を導入する。Ｐ型不純物はＢＦ、を使用する。 ＢＦ２は、イオン打込み法を使用し、約３０［ＫｅＶ］
程度のエネルギで約１０ ” 〜１０ ” ［ａｔｏｍ
ｓ／ａｊコ程度導入される。ＢＦ。 は、ゲート電極１３及びサイドウオールスペーサ１６を
不純物導入マスクとして使用し、このゲート電極１３及
びサイドウオールスペーサ１６に対して自己整合で導入
される。 この後、熱処理を施し、前記ｎ型不純物に引き伸し拡散
を施してゴ型半導体領域１８を形成すると共に、前記ｎ
型不純物に引き伸し拡散を施してｐ゛型半導体領域２０
を形成する。熱処理は１例えば窒素ガス中、９００〜１
０００［”Ｃ］の高温度で約１〜３［分］行う。前記ゴ
型半導体領域１８はソース領域及びドレイン領域として
使用される。このｎ°型半導体領域１８を形成する工程
により、第２７図に示すように、メモリセルアレイＭＡ
Ｙにおいて、メモリセルＭＣのＬＤＤ構造を採用する転
送用ＭＩＳＦＥＴＱｔが完成すると共に、前記第２１図
に示す周辺回路のＬＤＤ構造を採用するｎチャネルＭＩ
ＳＦＥＴＱｎが完成する。また、前記ｐ゛型半導体領域
２０を形成する工程により、前記第２１図に示すＬＤＤ
ｉｌ造を採用するＰチャネルＭＩＳＦＥＴＱＰが完成す
る。 このように、（Ｃ−１）転送用ＭＩＳＦＥＴＱｔ及び駆
動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成されるＳ
ＲＡＭ１において、ｐ−型ウェル領域（基板）２の駆動
用ＭＩＳＦＥＴＱｄの形成領域の主面部に、ゲート絶縁
膜６を介在させてゲート電極７を形成する工程と、前記
ｐ−型ウエル領域２の駆動用ＭＩＳＦＥＴＱｄの形成領
域の主面部に、前記ｐ−型ウエル領域２と反対導電型の
拡散速度が異なる２種類のｎ型不純物（Ｐ、Ａｓ）を前
記ゲート電極７に対して自己整合で導入し、２重ドレイ
ン構造の駆動用ＭＩ Ｓ ＦＥＴＱｄを形成する工程と
、前記Ｐ−型ウエル領域２の転送用ＭＩＳＦＥＴＱｔの
形成領域の主面部に、ゲート絶縁膜１２を介在させてゲ
ート電極１３を形成する工程と、前記ｐ型ウェル領域２
の転送用ＭＩＳＦＥＴＱｔの形成領域の主面部に、前記
ｐ−型ウエル領域２と反対導電型の低濃度のｎ型不純物
（Ｐ）を前記ゲート電極１３に対して自己整合で導入す
る工程と、前記ゲート電極１３の側壁にそれに対して自
己整合でサイドウオールスペーサ１６を形成する工程と
、前記ｐ−型ウエル領域２の転送用ＭＩｓＦＥＴＱｔの
形成領域の主面部に、前記ｐ−型ウエル領域２と反対導
電型の高濃度のｎ型不純物（Ａｓ）を前記サイドウオー
ルスペーサ１６に対して自己整合で導入し、ＬＤＤ構造
の転送用ＭＩＳＦＥＴＱｔを形成する工程とを備える。 この構成により、ホットキャリア対策を目的として転送
用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱｄをＬＤ
Ｄ構造とした場合、不純物４入マスクが合計４枚使用さ
れるが、本実施例はホットキャリア対策及び相互コンダ
クタンスの増加を目的として駆動用ＭＩ ５ＦＥＴＱｄ
を２重ドレイン構造とし、１枚のマスクで２種類のｎ型
不純物を導入し、駆動用ＭｘｓＦＥＴＱｄで１枚、転送
用ＭＩＳＦＥＴＱｔで２枚、合計３枚のマスクを使用し
たので、マスク枚数を１枚削減し。 ＳＲＡＭ１の製造プロセスにおいて製造工程数を低減で
きる。また、前記駆動用ＭＩＳＦＥＴＱｄのゲート絶縁
膜６、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜工２の夫
々を別々の製造工程で形成するので、夫々のゲート絶縁
膜の膜厚を独立に最適化できる。例えば、駆動用ＭＩＳ
ＦＥＴＱｄのゲート絶縁膜６の膜厚を転送用ＭＩＳＦＥ
ＴＱｔのゲート絶縁膜１２の膜厚に比べて薄く形成した
場合、駆動用ＭＩＳＦＥＴＱｄの相互コンダクタンスを
増加して、メモリセルＭＣのβレシオを稼げる。 また、（Ｃ−２）前記構成（Ｃ−１）の駆動用ＭＩＳＦ
ＥＴＱｄの２重ドレイン構造のソース領域には前記転送
用ＭＩＳＦＥＴＱｔのゲート電極１３と同一製造工程で
形成された基準電圧線（ＶｓｓＢ３が接続される。この
構成により、前記効果の他に、前記基準電圧線１３下の
この基準電圧線１３と駆動用ＭＩＳＦＥＴＱｄのソース
領域（１１）とを接続する接続用の半導体領域（基準電
圧Ｖｓｓの取出し用半導体領域）を駆動用ＭＩＳＦＥＴ
Ｑｄの２重ドレイン構造の半導体領域（１０及び１１）
を形成する工程で形成できるので、前記接続用の半導体
領域を形成する工程に相当する分、ＳＲＡＭＩの製造プ
ロセスの製造工程数を低減できる。 また、（Ｃ−３）前記構成（Ｃ−１）の２重ドレイン構
造を採用する駆動用ＭＩＳＦＥＴＱｄを形成する工程は
、前記ゲート電極７を形成した後に。 このゲート電極７の側壁にそれに対して自己整合でサイ
ドウオールスペーサ９を形成し、この後、前記拡散速度
が異なる２種類のｎ型不純物（ｐ。 Ａ ｓ ）を前記ゲート電極７に対して自己整合で導入
する工程とする。この構成により、前記サイドウオール
スペーサ９の膜厚に相当する分、前記駆動用ＭＩ ５Ｆ
ＥＴＱｄの半導体領域（１０及び１１）のチャネル形成
領域側への回り込み量（拡散量）を低減できる。この結
果、駆動用ＭＩＳＦＥＴＱｄの実質的なゲート長寸法を
確保し、短チヤネル効果を防止して駆動用ＭＩＳＦＥＴ
Ｑｄの占有面積を縮小できるので、メモリセルＭＣの占
有面積を縮小し、ＳＲＡＭＩの集積度を向上できる。 また、（Ｃ−４）前記ＬＤＤ構造を採用する転送用ＭＩ
ＳＦＥＴＱｔを形成する工程は、前記ゲート電極１３を
形成した後、前記低い不純物濃度のｎ型不純物（Ｐ）を
導入し、この導入されたｎ型不純物に引き伸し拡散を施
す熱処理（アニール）を行った後（ｎ型半導体領域１７
を形成した後）、前記サイドウオールスペーサ１６を形
成し、この後、前記高い不純物濃度のｎ型不純物（Ａｓ
）を導入する工程とする。この構成により、前記転送用
ＭＩＳＦＥＴＱｔのＬＤＤ構造の低い不純物濃度のｎ型
不純物の導入で形成されたｎ型半導体領域１７のチャネ
ル形成領域側への拡散量を前記熱処理の追加で増加でき
る。この結果、転送用ＭＩＳＦＥＴＱｔのゲート電極１
３と前記低い不純物濃度のｎ型不純物の導入で形成され
たｎ型半導体領域１７との重ね合せ量（オーバラップ量
）を増加し、ドレイン領域の近傍に発生する電界強度を
弱められるので、ホットキャリアの発生量を低減して転
送用ＭＩＳＦＥＴＱｔの経時的なしきい値電圧の劣化を
低減し、ＳＲＡＭ１の電気的信頼性を向上できる。 また、（Ｃ−５）ワードＩｉ！（ＷＬ）１３で制御され
る転送用ＭＩＳＦＥＴＱｔ及び基準電圧線（ＶｓｓＢ３
に接続された駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣ
が構成されたＳＲＡＭＩにおいて、前記メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄのゲート電極７を形成する工
程と、このゲート電極７の上層にメモリセルＭＣの転送
用ＭＩｓＦＥＴＱｔのゲート電極１３を形成すると共に
、このゲート電極１３と同一導電層でワードＪ！１３及
び基準電圧線１３を形成する工程とを備える。この構成
により、前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
のゲート電極１３を形成する工程でワード線１３及び基
準電圧、１ｌｉ１３を形成したので、このワード！１３
及び基準電圧線１３を形成する工程に相当する分、ＳＲ
ＡＭ１の製造プロセスの製造工程数を低減できる。 また、（Ｃ−１２）メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔ（７）ゲート電極１３に’７−ド線（ＷＬ）１３
が一体に構成されたＳＲＡＭ１において、ｐ＝型ウェル
領域（基板）２の前記メモリセルＭＣの転送用ＭｒＳＦ
ＥＴＱｔの形成領域の主面上にゲート絶縁膜１２を形成
する工程と、このゲート絶縁膜１２上を含む基板全面に
ＣＶＤ法で堆積されかつこの堆積中に抵抗値を低減する
不純物が導入された多結晶珪素膜（ドープドポリシリコ
ン）１３Ａを形成する工程と、この多結晶珪素膜１３Ａ
上を含む基板全面に高融点金属珪化膜（Ｗ Ｓ ｉ 、
）１３Ｂを堆積する工程と、この高融点金属珪化膜１
３Ｂ、前記多結晶珪素膜１３Ａの夫々にパターンニング
を施し、残存した多結晶珪素膜１３Ａ及び高融点金属珪
化膜１３Ｂで前記ゲート絶縁膜１２上に前記転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びそれに一体に接続さ
れたワード線１３を形成する工程とを備える。この構成
により、前記転送用ＭＩＳＦＥＴＱｔのゲート電極１３
の下層の多結晶珪素膜１３Ａは堆積中にｎ型不純物（Ｐ
）を導入し、堆積後のＰの熱拡散処理を廃止してこの熱
拡散処理で多結晶珪素膜の表面に形成されるリンガラス
膜の除去に濃酸が使用されることを廃止したので、又、
前記堆積中にｎ型不純物が導入される多結晶珪素膜（ド
ープドポリシリコン）１３Ａの膜質を堆積中に不純物が
導入されない多結晶珪素膜（ノンドープドポリシリコン
）に比べて緻密に形成できるので、前記多結晶珪素膜中
への濃酸のしみ込みに基くゲート絶縁膜１２の絶縁耐圧
の劣化を低減できる。この結果、抵抗値を低減してＳＲ
ＡＭ１の動作速度の高速化を目的とする２層構造のワー
ド線１３の下層の多結晶珪素膜１３Ａの膜厚を薄膜化し
、ワード［１３の全体の膜厚を薄膜化できるので、この
ワード線１３上に配置される導電層（例えば相補性デー
タｆｉＤＬ）の下地表面（層間絶縁膜３０の表面）の平
担化を図れる。 また、（Ｃ−１３）前記構成（Ｃ−１２）の転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びそれに接続されたワ
ード線（ＷＬ）１３の下層の多結晶珪素膜１３ＡはＳｉ
、Ｈ，及びＰＨ３をソースガスとするＣＶＤ法で堆積す
る。この構成により、前記多結晶珪素膜１３Ａのゲート
絶縁膜１２側の表面を平担化し、ｐ−型ウェル領域２と
ゲート電極１３との間に電界集中が発生するのを防止で
きるので、より転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜
１２の絶縁耐圧の劣化を低減できる。 また、（Ｃ−１４）前記構成（Ｃ−１２）又は（Ｃ−１
３）の転送用ＭＩＳＦＥＴＱｔのゲート電極１３及びそ
れに接続されたワード線１３の下層の多結晶珪素膜１３
Ａは３０［ｎｍ１以上７０［ｎｍゴ以下の膜厚で形成す
る。この構成により、前記転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１３の膜厚の薄膜化を図れると共に、ゲート絶
縁膜１２の絶縁耐圧の劣化を低減できる。 また、（Ｃ−１５）転送用ＭＩＳＦＥＴＱｔ及びソース
領域（１１）が基準電圧線（ＶＢ２）１３に接続された
駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成された
ＳＲＡＭＩにおいて、前記ｐ”型ウェル領域（基板）２
の駆動用ＭＩ ５ＦＥＴＱｄの形成領域の主面上にゲー
ト電極７を形成すると共に、その主面部にソース領域及
びドレイン領域（１１）を形成し、駆動用ＭＩＳＦＥＴ
Ｑｄを形成する工程と、ｐ−型ウェル領域２の転送用Ｍ
ＩＳＦＥＴＱｔの形成領域の主面上にゲート絶縁膜１２
を形成する工程と、このゲート絶縁膜１２上を含む基板
全面に多結晶珪素膜１３Ａを堆積する工程と、前記駆動
用ＭＩＳＦＥＴＱｄのソース領域（１１）上の前記多結
晶珪素膜１３Ａ、その下層のゲート絶縁膜１２の夫々を
順次除去し、接続孔１４を形成する工程と、前記多結晶
珪素膜１３Ａ上を含む基板全面にしかも前記接続孔１４
を通して駆動用ＭＩＳＦＥＴＱｄのソース領域（１１）
に接続される高融点金属珪化膜１３Ｂを形成する工程と
、この高融点金属珪化膜１３Ｂ、多結晶珪素膜１３Ａの
夫々に順次パターンニングを施し。 前記ゲート絶縁膜１２上に多結晶珪素膜１３Ａ及び高融
点金属珪化膜１３Ｂで形成されたゲート電極１３を形成
すると共に、駆動用ＭＩＳＦＥＴＱｄのソース領域に接
続された基準電圧線１３を形成する工程とを備える。こ
の構成により、前記転送用ＭＩＳＦＥＴＱｔのゲート絶
縁膜１２を形成した後に、このゲート絶縁膜１２上に直
接多結晶珪素膜１３Ａを形成し、この後、前記多結晶珪
素膜１３Ａとともにその下層のゲート絶縁膜１２を除去
して駆動用ＭＩＳＦＥＴＱｄのソース領域（１１）の表
面上に接続孔１４を形成したので、この接続孔１４を形
成するフォトレジストマスクが転送用ＭＩＳＦＥＴＱｔ
のゲート絶縁膜１２に直接々触せず、汚染等に基く、転
送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の絶縁耐圧の
劣化を低減できる６ また、（Ｂ−６）前記構成（Ｂ−５）のメモリセルＭＣ
のＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔは、低
い不純物濃度のｎ型半導体領域１７のゲート電極１３端
からチャネル形成領域側への拡散量（ゲート電極１３と
ｎ型半導体領域１７との重ね合せ量、又はｎ型半導体領
域１７の長さＬｎ、）を ０．５［μｍ３以上で短チヤ
ネル効果が生じないまでの範囲に設定する。この構成に
より、前記転送用ＭＩＳＦＥＴＱｔのゲート電極１３と
前記低い不純物濃度のｎ型半導体領域（Ｌ Ｄ Ｄ部）
１７との重ね合せ量（オーバラップ量）を増加し、ドレ
イン領域の近傍に発生する電界強度を弱められるので、
ホットキャリアの発生量を低減して転送用ＭＩＳＦＥＴ
Ｑｔの経時的なしきい値電圧の劣化を低減し、ＳＲＡＭ
Ｉの電気的信頼性を向上できる。 また、（Ｄ−５）ワード線（Ｗ Ｌ ）１３で制御され
る転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱｄ
でメモリセルＭＣが構成され、このメモリセルＭＣの情
報書込み動作、情報の保持動作、情報読出し動作を制御
する周辺回路をＭＩＳＦＥＴで構成するＳＲＡＭＩにお
いて、前記メモリセルＭＣの駆動用ＭＩ ５ＦＥＴＱｄ
を形成する工程と、前記メモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔを形成すると共に、周辺回路のｎチャネルＭ
ＩＳＦＥＴＱｎ（又はＰチャネルＭＩＳＦＥＴＱｐ）を
形成する工程とを備える。この構成により、前記メモリ
セルＭＣの転送用ＭＩＳＦＥＴＱｔを形成する工程で、
周辺回路のｎチャネルＭＩＳＦＥＴＱｎを形成できるの
で、この周辺回路のｎチャネルＭＩＳＦＥＴＱｎを形成
する工程に相当する分、ＳＲＡＭＩの製造プロセスの製
造工程数を低減できる。
メモリセルアレイＭＡＹのメモリセルＭＣの転送用ＭＩ
ＳＦＥＴＱｔ、周辺回路のＤチャネルＭＩＳＦＥＴＱｎ
の夫々の形成領域において、ｐ−型ウェル領域２の活性
領域の主面部に、ｎ型不純物を導入する。このｎ型不純
物は、ＬＤＤ構造の低い不純物濃度のｎ型半導体領域（
１７）を形成する目的で導入され、ドレイン領域近傍で
の電界強度を弱めるために、不純物濃度勾配がＡｓに比
べて緩いＰを使用する。Ｐは、イオン打込み法を使用し
、約３０［ＫａＶ］程度のエネルギで約１×１０１３［
ａｔｏｍｓ／ａ＃］程度導入される。Ｐは、ゲート電極
１３を不純物導入マスクとして使用し、このゲート電極
１３に対して自己整合で導入される。 この後、熱処理を施し、前記Ｐに引き伸し拡散を施して
ｎ型半導体領域１７を形成する（第２７図参照）。熱処
理は、例えば、アルゴン（Ａｒ）中、９００〜１０００
［”Ｃコの高温度で約２０［分］行う。 この熱処理に基き、前記ｎ型半導体領域１７は、転送用
ＭＩＳＦＥＴＱｔ、ｎチャネルＭＩＳＦＥＴＱｎの夫々
のチャネル形成領域側への拡散量が増加し、製造プロセ
スの完了後に約０．５［μｍ］又はそれ以上の寸法でゲ
ート電極１３に重なり合う。 ｎ型半導体領域１７は、後述する転送用ＭＩＳＦＥＴＱ
ｔ、ｎチャネルＭＩＳＦＥＴＱｎの夫々の高い不純物濃
度のｎ゛型半導体領域（１８）に比べて熱処理が多く施
されるので、このｎ°型半導体領域（１８）の拡散量に
比べて拡散量の比が大きくなる。 第３７図（ＬＤＤ部の長さとドレイン電流量との関係を
示す図）の測定結果に示すように、前記ｎ型半導体領域
（Ｌ Ｄ Ｄ部）１７とゲート電極１３との重なり合う
量が増加するとドレイン電流量が増加する。第３７図中
、横軸はｎ型半導体領域（ＬＤＤ部）１７のゲート長方
向の長さＬｎ［μｍ］を示す。 縦軸はドレイン電流量［ｍ Ａ］を示す。第３７図に示
す測定に使用されたＬＤＤ構造を採用するｎチャネルＭ
ＩＳＦＥＴはゲート長し／ゲート幅Ｗの比が０．５［μ
ｍｌ／１０［μｍｌである。また、ゲート絶縁膜（酸化
珪素膜）の膜厚は１０［ｎｍ］、ドレイン電圧Ｖｄ及び
ゲート電圧Ｖｇはともに５［Ｖ〕である。ｎ型半導体領
域１７は、 １． Ｘ ］、 Ｑ”［ａｔｏｗｓ／ａＪ
］の不純物濃度、 ５ Ｘ １０”［ａｔｏｍｓ／ｃｄ
ｌの不純物濃度の夫々が使用される。また、ドレイン電
流量は、ｎ型半導体領域１７とゲート電極１３とが重な
る場合及び重ならない場合について測定されている。第
３７図の測定結果に示すように、いずれの不純物濃度の
場合においても、ｎ型半導体領域１７の長さＬｎが長く
なると、ｎ型半導体領域１７のゲート長方向の寄生抵抗
が増加し、ドレイン電流量は低減される。しかしながら
、いずれの不純物濃度の場合においても、ｎ型半導体領
域１７は、ゲート電極１３と重なり合うと、ゲート電極
１３からの電界効果により、寄生抵抗が低減されるので
。 ドレイン電流量が増加する。特に、ｎ型半導体領域１７
の不純物濃度がＩ Ｘ １０”Ｅａｔｏｒｘｓ／ａｌＥ
の場合はドレイン電流量の増加が大きい。 また、第３８図（ＬＤＤ部の長さと電界強度との関係を
示す図）の測定結果に示すように、ｎ型半導体領域（Ｌ
ＤＤ部）１７とゲート電極１７との重なり合う量が増加
すると電界強度が低減される。第３８図中、横軸はｎ型
半導体領域１７のゲート長方向の長さＬｎ［μｍ］を示
す。縦軸は電界強度（×１０［Ｖ／（！１］）を示す。 第３８図に示す測定に使用されたＬＤＤ構造を採用する
ｎチャネルＭＩＳＦＥＴは前記第３７図に示す測定に使
用されたものと同様の条件で構成される。第３８図の測
定結果に示すように、ｎ型半導体領域１７の不純物濃度
が５ Ｘ １０１３［ａｔｏｓ＋ｓ／ａｉｌの場合、ｎ
型半導体領域１７の長さＬｎが長くなると電界強度が低
減されるが、ｎ型半導体領域１７、ゲート電極１３の夫
々が重なり合うと電界強度が逆に増加する。これに対し
て、ｎ型半導体領域１７の不純物濃度がＩ Ｘ １０１
′［ａｔｏｍｓ／ｃｄ］の場合、ｎ型半導体領域１７の
長さＬｎが長くなると電界強度が同様に低減され、しか
もｎ型半導体領域１７．ゲート電極１３の夫々が重なり
合うと電界強度がさらに低減される。この電界強度の低
減効果はｎ型半導体領域１７の長さＬｎが約０．１［μ
ｍ３以上になると発生する０本実施例において、ｎ型半
導体領域１７の長さＬｎが若干変化しても電界強度がほ
ぼ一定な安定した領域約０゜５［μｍコ又はそれ以上の
長さＬｎでｎ型半導体領域１７を形成する。また、ｎ型
半導体領域１７は短チヤネル効果が顕著に現われない領
域までの範囲で長さＬｎを長くする。 前述の第３７図及び第３８図の測定結果に基き、前述の
ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、ｎチャ
ネルＭＩＳＦＥＴＱｎの夫々は、ゲート電極１３とｎ型
半導体領域１７とを重ね合せ、積極的に相互コンダクタ
ンス（ｇｍ）を向上してドレイン電流量を増加する。ま
た、ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、ｎ
チャネルＭＩＳＦＥＴＱｎの夫々は、ｎ型半導体領域１
７を約１×１０ ” ［ａｔｏｍｓ／ａ＃］の不純物濃
度で形成し、ｎ型半導体領域１７の長さＬｎを長くする
と共に、ｎ型半導体領域１７をゲート電極１３と重ね合
せ、電界強度を低減する。この電界強度の低減は、ドレ
イン領域近傍でのホットキャリアの発生量を低減できる
ので、ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、
ｎチャネルＭＩＳＦＥＴＱｎの夫々のしきい値電圧の経
時的な変動を低減できる。 次に、周辺回路のｐチャネルＭＩＳＦＥＴＱＰの形成領
域において、１型ウエル領域３の活性領域の主面部に、
ｎ型不純物を導入する。このｎ型不純物はＬＤＤ構造の
低い不純物濃度のｎ型半導体領域（１９）を形成する目
的で導入される。ｎ型不純物はＢＦ、を使用する。ＢＦ
２は、イオン打込み法を使用し、約４０［ＫｅＶ］程度
のエネルギで約１０”〜１． Ｏ”［ａｔｏｍｓ／ａ＃
コ程度導入される。ＢＦよ け、ゲート電極１３を不純
物導入マスクとして使用し、このゲート電極１３に対し
て自己整合で導入される。このＰ型不純物の導入により
、ｐ型半導体領域１９が形成される（第２１図参照）。 ｎ型不純物はｎ型不純物に比べて拡散速度が速いので、
ｐ型半導体領域１９は、熱処理を施さなくても、ゲート
電極１３と充分な重なり合いを形成できる。 次に、前述のゲート電極１３．絶縁膜１５の夫々の側壁
にサイドウオールスペーサ１６を形成する。サイドウオ
ールスペーサ１６は、絶縁膜１５上を含む基板全面に酸
化珪素膜を堆積し、この堆積した膜厚に相当する分、こ
の酸化珪素膜の全面をエツチングすることにより形成さ
れる。酸化珪素膜は、前述と同様に、無機シランガスを
ソースガスとするＣＶＤ法で堆積され、例えば２００［
ｎ ｍｌの膜厚で形成する。エツチングはＲＩＥ等の異
方性エツチングを使用する。 次に、サイドウオールスペーサ１６を形成するエツチン
グの際に、ゲート電極７及びサイドウオールスペーサ１
６が形成された以外の領域のｐ−型ウェル領域２、ｎ−
型ウェル領域３の夫々の活性領域の主面が露出するので
、この露出した領域に酸化珪素膜（符号は付ない）を形
成する。この酸化珪素膜は、主に不純物導入の際の汚染
防止、不純物導入に基く活性領域の主面のダメージ防止
等の目的で使用される。酸化珪素膜は、例えば熱酸化法
で形成され、約１０［ｎｍ］の膜厚で形成する。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔｌ、周辺回路のｎチャネルＭＩＳＦ
ＥＴＱｎの夫々の形成領域において、ｐ−型ウェル領域
２の活性領域の主面部にｎ型不純物を導入する。ｎ型不
純物は、ｐｎ接合深さを浅くする目的で、Ｐに比べて拡
散速度が遅いＡＳを使用する。Ａｓは、イオン打込み法
を使用し、約３０〜５０［ＫｅＶ］程度のエネルギで約
１０１５〜１０ ” ［ａｔｏｍｓ／ｃｄ１程度導入さ
れる。このＡｓは、ゲート電極１３及びサイドウオール
スペーサ１６を不純物導入マスクとして使用し、このゲ
ート電極１３及びサイドウオールスペーサ１６に対して
自己整合で導入される。 次に、周辺回路のＰチャネルＭＩＳＦＥＴＱｐの形成領
域において、１型ウエル領域３の活性領域の主面部にｎ
型不純物を導入する。Ｐ型不純物はＢＦ、を使用する。 ＢＦ２は、イオン打込み法を使用し、約３０［ＫｅＶ］
程度のエネルギで約１０ ” 〜１０ ” ［ａｔｏｍ
ｓ／ａｊコ程度導入される。ＢＦ。 は、ゲート電極１３及びサイドウオールスペーサ１６を
不純物導入マスクとして使用し、このゲート電極１３及
びサイドウオールスペーサ１６に対して自己整合で導入
される。 この後、熱処理を施し、前記ｎ型不純物に引き伸し拡散
を施してゴ型半導体領域１８を形成すると共に、前記ｎ
型不純物に引き伸し拡散を施してｐ゛型半導体領域２０
を形成する。熱処理は１例えば窒素ガス中、９００〜１
０００［”Ｃ］の高温度で約１〜３［分］行う。前記ゴ
型半導体領域１８はソース領域及びドレイン領域として
使用される。このｎ°型半導体領域１８を形成する工程
により、第２７図に示すように、メモリセルアレイＭＡ
Ｙにおいて、メモリセルＭＣのＬＤＤ構造を採用する転
送用ＭＩＳＦＥＴＱｔが完成すると共に、前記第２１図
に示す周辺回路のＬＤＤ構造を採用するｎチャネルＭＩ
ＳＦＥＴＱｎが完成する。また、前記ｐ゛型半導体領域
２０を形成する工程により、前記第２１図に示すＬＤＤ
ｉｌ造を採用するＰチャネルＭＩＳＦＥＴＱＰが完成す
る。 このように、（Ｃ−１）転送用ＭＩＳＦＥＴＱｔ及び駆
動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成されるＳ
ＲＡＭ１において、ｐ−型ウェル領域（基板）２の駆動
用ＭＩＳＦＥＴＱｄの形成領域の主面部に、ゲート絶縁
膜６を介在させてゲート電極７を形成する工程と、前記
ｐ−型ウエル領域２の駆動用ＭＩＳＦＥＴＱｄの形成領
域の主面部に、前記ｐ−型ウエル領域２と反対導電型の
拡散速度が異なる２種類のｎ型不純物（Ｐ、Ａｓ）を前
記ゲート電極７に対して自己整合で導入し、２重ドレイ
ン構造の駆動用ＭＩ Ｓ ＦＥＴＱｄを形成する工程と
、前記Ｐ−型ウエル領域２の転送用ＭＩＳＦＥＴＱｔの
形成領域の主面部に、ゲート絶縁膜１２を介在させてゲ
ート電極１３を形成する工程と、前記ｐ型ウェル領域２
の転送用ＭＩＳＦＥＴＱｔの形成領域の主面部に、前記
ｐ−型ウエル領域２と反対導電型の低濃度のｎ型不純物
（Ｐ）を前記ゲート電極１３に対して自己整合で導入す
る工程と、前記ゲート電極１３の側壁にそれに対して自
己整合でサイドウオールスペーサ１６を形成する工程と
、前記ｐ−型ウエル領域２の転送用ＭＩｓＦＥＴＱｔの
形成領域の主面部に、前記ｐ−型ウエル領域２と反対導
電型の高濃度のｎ型不純物（Ａｓ）を前記サイドウオー
ルスペーサ１６に対して自己整合で導入し、ＬＤＤ構造
の転送用ＭＩＳＦＥＴＱｔを形成する工程とを備える。 この構成により、ホットキャリア対策を目的として転送
用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱｄをＬＤ
Ｄ構造とした場合、不純物４入マスクが合計４枚使用さ
れるが、本実施例はホットキャリア対策及び相互コンダ
クタンスの増加を目的として駆動用ＭＩ ５ＦＥＴＱｄ
を２重ドレイン構造とし、１枚のマスクで２種類のｎ型
不純物を導入し、駆動用ＭｘｓＦＥＴＱｄで１枚、転送
用ＭＩＳＦＥＴＱｔで２枚、合計３枚のマスクを使用し
たので、マスク枚数を１枚削減し。 ＳＲＡＭ１の製造プロセスにおいて製造工程数を低減で
きる。また、前記駆動用ＭＩＳＦＥＴＱｄのゲート絶縁
膜６、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜工２の夫
々を別々の製造工程で形成するので、夫々のゲート絶縁
膜の膜厚を独立に最適化できる。例えば、駆動用ＭＩＳ
ＦＥＴＱｄのゲート絶縁膜６の膜厚を転送用ＭＩＳＦＥ
ＴＱｔのゲート絶縁膜１２の膜厚に比べて薄く形成した
場合、駆動用ＭＩＳＦＥＴＱｄの相互コンダクタンスを
増加して、メモリセルＭＣのβレシオを稼げる。 また、（Ｃ−２）前記構成（Ｃ−１）の駆動用ＭＩＳＦ
ＥＴＱｄの２重ドレイン構造のソース領域には前記転送
用ＭＩＳＦＥＴＱｔのゲート電極１３と同一製造工程で
形成された基準電圧線（ＶｓｓＢ３が接続される。この
構成により、前記効果の他に、前記基準電圧線１３下の
この基準電圧線１３と駆動用ＭＩＳＦＥＴＱｄのソース
領域（１１）とを接続する接続用の半導体領域（基準電
圧Ｖｓｓの取出し用半導体領域）を駆動用ＭＩＳＦＥＴ
Ｑｄの２重ドレイン構造の半導体領域（１０及び１１）
を形成する工程で形成できるので、前記接続用の半導体
領域を形成する工程に相当する分、ＳＲＡＭＩの製造プ
ロセスの製造工程数を低減できる。 また、（Ｃ−３）前記構成（Ｃ−１）の２重ドレイン構
造を採用する駆動用ＭＩＳＦＥＴＱｄを形成する工程は
、前記ゲート電極７を形成した後に。 このゲート電極７の側壁にそれに対して自己整合でサイ
ドウオールスペーサ９を形成し、この後、前記拡散速度
が異なる２種類のｎ型不純物（ｐ。 Ａ ｓ ）を前記ゲート電極７に対して自己整合で導入
する工程とする。この構成により、前記サイドウオール
スペーサ９の膜厚に相当する分、前記駆動用ＭＩ ５Ｆ
ＥＴＱｄの半導体領域（１０及び１１）のチャネル形成
領域側への回り込み量（拡散量）を低減できる。この結
果、駆動用ＭＩＳＦＥＴＱｄの実質的なゲート長寸法を
確保し、短チヤネル効果を防止して駆動用ＭＩＳＦＥＴ
Ｑｄの占有面積を縮小できるので、メモリセルＭＣの占
有面積を縮小し、ＳＲＡＭＩの集積度を向上できる。 また、（Ｃ−４）前記ＬＤＤ構造を採用する転送用ＭＩ
ＳＦＥＴＱｔを形成する工程は、前記ゲート電極１３を
形成した後、前記低い不純物濃度のｎ型不純物（Ｐ）を
導入し、この導入されたｎ型不純物に引き伸し拡散を施
す熱処理（アニール）を行った後（ｎ型半導体領域１７
を形成した後）、前記サイドウオールスペーサ１６を形
成し、この後、前記高い不純物濃度のｎ型不純物（Ａｓ
）を導入する工程とする。この構成により、前記転送用
ＭＩＳＦＥＴＱｔのＬＤＤ構造の低い不純物濃度のｎ型
不純物の導入で形成されたｎ型半導体領域１７のチャネ
ル形成領域側への拡散量を前記熱処理の追加で増加でき
る。この結果、転送用ＭＩＳＦＥＴＱｔのゲート電極１
３と前記低い不純物濃度のｎ型不純物の導入で形成され
たｎ型半導体領域１７との重ね合せ量（オーバラップ量
）を増加し、ドレイン領域の近傍に発生する電界強度を
弱められるので、ホットキャリアの発生量を低減して転
送用ＭＩＳＦＥＴＱｔの経時的なしきい値電圧の劣化を
低減し、ＳＲＡＭ１の電気的信頼性を向上できる。 また、（Ｃ−５）ワードＩｉ！（ＷＬ）１３で制御され
る転送用ＭＩＳＦＥＴＱｔ及び基準電圧線（ＶｓｓＢ３
に接続された駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣ
が構成されたＳＲＡＭＩにおいて、前記メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄのゲート電極７を形成する工
程と、このゲート電極７の上層にメモリセルＭＣの転送
用ＭＩｓＦＥＴＱｔのゲート電極１３を形成すると共に
、このゲート電極１３と同一導電層でワードＪ！１３及
び基準電圧線１３を形成する工程とを備える。この構成
により、前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
のゲート電極１３を形成する工程でワード線１３及び基
準電圧、１ｌｉ１３を形成したので、このワード！１３
及び基準電圧線１３を形成する工程に相当する分、ＳＲ
ＡＭ１の製造プロセスの製造工程数を低減できる。 また、（Ｃ−１２）メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔ（７）ゲート電極１３に’７−ド線（ＷＬ）１３
が一体に構成されたＳＲＡＭ１において、ｐ＝型ウェル
領域（基板）２の前記メモリセルＭＣの転送用ＭｒＳＦ
ＥＴＱｔの形成領域の主面上にゲート絶縁膜１２を形成
する工程と、このゲート絶縁膜１２上を含む基板全面に
ＣＶＤ法で堆積されかつこの堆積中に抵抗値を低減する
不純物が導入された多結晶珪素膜（ドープドポリシリコ
ン）１３Ａを形成する工程と、この多結晶珪素膜１３Ａ
上を含む基板全面に高融点金属珪化膜（Ｗ Ｓ ｉ 、
）１３Ｂを堆積する工程と、この高融点金属珪化膜１
３Ｂ、前記多結晶珪素膜１３Ａの夫々にパターンニング
を施し、残存した多結晶珪素膜１３Ａ及び高融点金属珪
化膜１３Ｂで前記ゲート絶縁膜１２上に前記転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びそれに一体に接続さ
れたワード線１３を形成する工程とを備える。この構成
により、前記転送用ＭＩＳＦＥＴＱｔのゲート電極１３
の下層の多結晶珪素膜１３Ａは堆積中にｎ型不純物（Ｐ
）を導入し、堆積後のＰの熱拡散処理を廃止してこの熱
拡散処理で多結晶珪素膜の表面に形成されるリンガラス
膜の除去に濃酸が使用されることを廃止したので、又、
前記堆積中にｎ型不純物が導入される多結晶珪素膜（ド
ープドポリシリコン）１３Ａの膜質を堆積中に不純物が
導入されない多結晶珪素膜（ノンドープドポリシリコン
）に比べて緻密に形成できるので、前記多結晶珪素膜中
への濃酸のしみ込みに基くゲート絶縁膜１２の絶縁耐圧
の劣化を低減できる。この結果、抵抗値を低減してＳＲ
ＡＭ１の動作速度の高速化を目的とする２層構造のワー
ド線１３の下層の多結晶珪素膜１３Ａの膜厚を薄膜化し
、ワード［１３の全体の膜厚を薄膜化できるので、この
ワード線１３上に配置される導電層（例えば相補性デー
タｆｉＤＬ）の下地表面（層間絶縁膜３０の表面）の平
担化を図れる。 また、（Ｃ−１３）前記構成（Ｃ−１２）の転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びそれに接続されたワ
ード線（ＷＬ）１３の下層の多結晶珪素膜１３ＡはＳｉ
、Ｈ，及びＰＨ３をソースガスとするＣＶＤ法で堆積す
る。この構成により、前記多結晶珪素膜１３Ａのゲート
絶縁膜１２側の表面を平担化し、ｐ−型ウェル領域２と
ゲート電極１３との間に電界集中が発生するのを防止で
きるので、より転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜
１２の絶縁耐圧の劣化を低減できる。 また、（Ｃ−１４）前記構成（Ｃ−１２）又は（Ｃ−１
３）の転送用ＭＩＳＦＥＴＱｔのゲート電極１３及びそ
れに接続されたワード線１３の下層の多結晶珪素膜１３
Ａは３０［ｎｍ１以上７０［ｎｍゴ以下の膜厚で形成す
る。この構成により、前記転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１３の膜厚の薄膜化を図れると共に、ゲート絶
縁膜１２の絶縁耐圧の劣化を低減できる。 また、（Ｃ−１５）転送用ＭＩＳＦＥＴＱｔ及びソース
領域（１１）が基準電圧線（ＶＢ２）１３に接続された
駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成された
ＳＲＡＭＩにおいて、前記ｐ”型ウェル領域（基板）２
の駆動用ＭＩ ５ＦＥＴＱｄの形成領域の主面上にゲー
ト電極７を形成すると共に、その主面部にソース領域及
びドレイン領域（１１）を形成し、駆動用ＭＩＳＦＥＴ
Ｑｄを形成する工程と、ｐ−型ウェル領域２の転送用Ｍ
ＩＳＦＥＴＱｔの形成領域の主面上にゲート絶縁膜１２
を形成する工程と、このゲート絶縁膜１２上を含む基板
全面に多結晶珪素膜１３Ａを堆積する工程と、前記駆動
用ＭＩＳＦＥＴＱｄのソース領域（１１）上の前記多結
晶珪素膜１３Ａ、その下層のゲート絶縁膜１２の夫々を
順次除去し、接続孔１４を形成する工程と、前記多結晶
珪素膜１３Ａ上を含む基板全面にしかも前記接続孔１４
を通して駆動用ＭＩＳＦＥＴＱｄのソース領域（１１）
に接続される高融点金属珪化膜１３Ｂを形成する工程と
、この高融点金属珪化膜１３Ｂ、多結晶珪素膜１３Ａの
夫々に順次パターンニングを施し。 前記ゲート絶縁膜１２上に多結晶珪素膜１３Ａ及び高融
点金属珪化膜１３Ｂで形成されたゲート電極１３を形成
すると共に、駆動用ＭＩＳＦＥＴＱｄのソース領域に接
続された基準電圧線１３を形成する工程とを備える。こ
の構成により、前記転送用ＭＩＳＦＥＴＱｔのゲート絶
縁膜１２を形成した後に、このゲート絶縁膜１２上に直
接多結晶珪素膜１３Ａを形成し、この後、前記多結晶珪
素膜１３Ａとともにその下層のゲート絶縁膜１２を除去
して駆動用ＭＩＳＦＥＴＱｄのソース領域（１１）の表
面上に接続孔１４を形成したので、この接続孔１４を形
成するフォトレジストマスクが転送用ＭＩＳＦＥＴＱｔ
のゲート絶縁膜１２に直接々触せず、汚染等に基く、転
送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の絶縁耐圧の
劣化を低減できる６ また、（Ｂ−６）前記構成（Ｂ−５）のメモリセルＭＣ
のＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔは、低
い不純物濃度のｎ型半導体領域１７のゲート電極１３端
からチャネル形成領域側への拡散量（ゲート電極１３と
ｎ型半導体領域１７との重ね合せ量、又はｎ型半導体領
域１７の長さＬｎ、）を ０．５［μｍ３以上で短チヤ
ネル効果が生じないまでの範囲に設定する。この構成に
より、前記転送用ＭＩＳＦＥＴＱｔのゲート電極１３と
前記低い不純物濃度のｎ型半導体領域（Ｌ Ｄ Ｄ部）
１７との重ね合せ量（オーバラップ量）を増加し、ドレ
イン領域の近傍に発生する電界強度を弱められるので、
ホットキャリアの発生量を低減して転送用ＭＩＳＦＥＴ
Ｑｔの経時的なしきい値電圧の劣化を低減し、ＳＲＡＭ
Ｉの電気的信頼性を向上できる。 また、（Ｄ−５）ワード線（Ｗ Ｌ ）１３で制御され
る転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱｄ
でメモリセルＭＣが構成され、このメモリセルＭＣの情
報書込み動作、情報の保持動作、情報読出し動作を制御
する周辺回路をＭＩＳＦＥＴで構成するＳＲＡＭＩにお
いて、前記メモリセルＭＣの駆動用ＭＩ ５ＦＥＴＱｄ
を形成する工程と、前記メモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔを形成すると共に、周辺回路のｎチャネルＭ
ＩＳＦＥＴＱｎ（又はＰチャネルＭＩＳＦＥＴＱｐ）を
形成する工程とを備える。この構成により、前記メモリ
セルＭＣの転送用ＭＩＳＦＥＴＱｔを形成する工程で、
周辺回路のｎチャネルＭＩＳＦＥＴＱｎを形成できるの
で、この周辺回路のｎチャネルＭＩＳＦＥＴＱｎを形成
する工程に相当する分、ＳＲＡＭＩの製造プロセスの製
造工程数を低減できる。
【第３層目のゲート材形成工程】
次に、基板全面にエツチングを施し、主に、メモリセル
アレイＭＡＹのメモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄのゲート電極７上に形成された絶縁膜８及び８Ａの夫
々を除去する。この絶縁膜８及び８Ａの除去は、前記ゲ
ート電極１３、ワード線１３、基準電圧線１３の夫々の
上部に形成された絶縁膜１５及びサイドウオールスペー
サ１６をエツチングマスクとして使用しくそれらマスク
に規定され）で行われる。つまり、ゲート電極１３、ワ
ード線１３、基準電圧線１３の夫々の下部に存在する絶
縁膜８及び８Ａは残存する。この絶縁膜８及び８Ａの除
去は主にメモリセルＭＣの容量素子Ｃの第１電極７とな
る駆動用ＭＩＳＦＥＴＱｄＬのゲート電極７の表面を露
出する目的で行われる。また、絶縁膜８、絶縁膜１５の
夫々は本実施例においてほぼ同一エツチング速度を有す
る酸化珪素膜で形成されるが、エツチングマスクとして
使用する絶縁膜１５は、絶縁膜８に比べて厚い膜厚で形
成され、絶縁膜８が除去されても残存する。前記絶縁膜
８のエツチングの際、その下層の絶縁膜（窒化珪素膜）
８Ａはエツチング速度が異なるので、エツチングストッ
パ層として使用される。つまり、絶縁膜８下にエツチン
グストッパ層として使用される絶縁膜８Ａを形成するこ
とにより、絶縁膜８のエツチングの制御性を向上できる
。 このように、（Ｃ−１６）転送用ＭＩＳＦＥＴＱし及び
駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成される
ＳＲＡＭ１において、前記ｐ−型ウエル領域（基板）２
の駆動用ＭＩＳＦＥＴＱｄの形成領域の主面上にゲート
絶縁膜６を形成する工程と、このゲート絶縁膜６上を含
む基板全面に多結晶珪素膜７、耐酸化マスクとしての絶
縁膜（窒化珪素膜）８Ａ、絶縁膜（酸化珪素膜）８の夫
々を順次形成する工程と、この絶縁膜８、絶縁膜８Ａ、
多結晶珪素膜７の夫々に実質的に同一パターンで順次パ
ターンニングを施し、前記多結晶珪素膜７で駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極７を形成する工程と、このゲ
ート電極７の側壁にサイドウオールスペーサ（酸化珪素
膜）９を形成する工程と、ｐ型ウェル領域２の転送用Ｍ
ＩＳＦＥＴＱｔの形成領域の主面上に熱酸化法でゲート
絶縁膜１２を形成する工程と、このゲート絶縁膜１２上
に転送用ＭＩＳＦＥＴＱｔのゲート電極１３を形成する
工程と。 基板全面にエツチング処理を施し、前記ゲート電極７上
の絶縁膜８、絶縁膜８Ａの夫々を順次除去する工程とを
備える。この構成により、前記駆動用ＭＩＳＦＥＴＱｄ
のゲート電極７の表面部分に比べて角部８Ｂの酸化速度
が遅い現象に基き、前記ゲート絶縁膜１２を形成する熱
酸化工程で駆動用ＭＩＳＦＥＴＱｄのゲート電極７の端
部がめくれ上がる現象を前記ゲート電極７上の絶縁膜（
窒化珪素膜：耐酸化マスク）８Ａで低減できるので。 前記ゲート電極７上の絶縁膜（酸化珪素膜）８の膜厚を
均一化でき、この絶縁膜８の除去工程でのエツチング量
を低減できる。また、前記絶縁膜８の除去工程において
、前記ゲート電極フ上の絶縁膜（窒化珪素膜）８Ａをエ
ツチングストッパ層として使用し、エツチング不足や過
剰エツチングを低減できるので、エツチングの制御性を
向上できる。 また、前記ゲート絶縁膜１２を形成する熱酸化工程にお
いて、ゲート電極７上の絶縁膜（窒化珪素膜）８Ａを耐
熱酸化マスクとして使用し、ゲート電極７の表面部分の
多結晶珪素膜の結晶粒の成長を低減できるので、ゲート
電極７の表面の平担化を図れる。このゲート電極７の表
面の平担化は容量素子Ｃの第１電極７の表面を平担化で
きることを意味する。 次に、前記ゲート電極７の露出された表面上を含む基板
全面に絶縁膜２１を形成するにの絶縁膜２１は主にメモ
リセルＭＣの容量素子Ｃの誘電体膜２１として使用され
る。絶縁膜２１は、前記第３３図の測定結果に示すよう
に、絶縁耐圧を向上できる、ＣＶＤ法で堆積した酸化珪
素膜で形成する。容量素子Ｃの第１電極７は、Ｓｉ、Ｈ
，をソースガスとするＣＶＤ法で堆積され、前記第３４
図に示すように１表面を平担化できるので、絶縁膜２１
は、絶縁耐圧を向上でき、その結果、膜厚を薄くできる
。 また、絶縁膜２１は、単層の酸化珪素膜で形成し。 膜厚を薄くできる。絶縁膜２１は約４０［ｎ、ｍ］の薄
い膜厚で形成される。 次に、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの一方
の半導体領域（１８）及び他方の半導体領域（１８）上
において、前記絶縁膜２１及びその下層の絶縁膜を除去
し、接続孔２２を形成する。転送用ＭＩＳＦＥＴＱｔの
一方の半導体領域上に形成された接続孔２２は、この一
方の半導体領域（１８）、駆動用ＭＩＳＦＥＴＱｄのド
レイン領域（１１）、ゲート電極７、容量素子Ｃの第２
電極（２３）の夫々を接続する目的で形成される。転送
用ＭＩＳＦＥＴＱｔの他方の半導体領域上に形成された
接続孔２２は、この他方の半導体領域、中間導電層（２
３）の夫々を接続する目的で形成される。この後者の絶
縁膜２１に形成される接続孔２２は、転送用ＭＩＳＦＥ
ＴＱｔのゲート電極１３の側壁に設けられたサイドウオ
ールスペーサ１６よりもゲート電極１３側に大きい開口
サイズで形成される。つまり、絶縁膜２１に形成された
接続孔２２内にはサイドウオールスペーサ１６が露出し
、他方の半導体領域（１８）上の実質的な接続孔２２の
開口サイズはサイドウオールスペーサ１６で規定される
。したがって、実質的な接続孔２２のゲート電極１３側
の開口位置は、このゲート電極１３に対して自己整合で
規定される。 次に、前記誘電体膜となる絶縁膜２１上を含む基板全面
に多結晶珪素膜２３を堆積する。この多結晶珪素膜２３
は第３層目のゲート材形成工程で形成される。多結晶珪
素膜２３の一部は前記接続孔２２を通して前記転送用Ｍ
ＩＳＦＥＴＱｔの半導体領域、駆動用ＭＩＳＦＥＴＱｄ
のドレイン領域及びゲート電極７に接続される。この多
結晶珪素膜２３は、負荷用ＭＩＳＦＥＴＱｐのゲート電
極（２３）、容量素子Ｃの第２電極（２３）、導電層（
２３）、中間導電層（２３）の夫々として使用される。 特に、多結晶珪素膜２３は、前記負荷用ＭＩＳＦＥＴＱ
Ｐのゲート電極（２３）及び容量素子Ｃの第２電極（２
３）として使用されるので、前述と同様に、Ｓｉ、Ｈ，
及びＰＨ。 をソースガスとするＣＶＤ法で堆積される（ドープドポ
リシリコン）。多結晶珪素膜２３は、上層の段差形状の
成長を抑えるために、例えば６０〜８０［ｎｍコの薄い
膜厚で形成され、１０”〜１０”［ａｔｏｍｓ／ｃｊ］
程度のＰ濃度で形成される。 この後、熱処理を施し、多結晶珪素膜２３に導入された
Ｐの活性化を行う、この熱処理は、窒素ガス中、７００
〜９００［”Ｃ］程度の高温度で約２０［分］行う。 次に、前記多結晶珪素膜２３にパターンニングを施し、
第２８図に示すように、負荷用ＭＩＳＦＥＴＱｐのゲー
ト電極２３、容量素子Ｃの第２電極２３、導電層２３．
中間導電層２３の夫々を形成する。多結晶珪素膜２３の
パターンニングは、例えばフォトリソグラフィ技術で形
成されたエツチングマスク及びＲＩＥ等の異方性エツチ
ングを使用して行う。 前記第２電極２３を形成する工程により、第１電極７．
誘電体膜２工、第２電極２３の夫々を順次積層した容量
素子Ｃが完成する。 このように、（Ｃ−６）駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極７を第１電極７とし、この第１電極７上に誘電体
膜２１を介在させて情報蓄積ノード領域に接続された第
２電極２３を設けた容量素子ＣがメモリセルＭＣに配置
されるＳＲＡＭＩにおいて。 前記第１電極７又は第２電極２３を、ＣＶＤ法で堆積さ
れ、かつこの堆積中に抵抗値を低減する不純物を導入し
た多結晶珪素膜（ドープドポリシリコン膜）で形成する
。この構成により、前記ＣＶＤ法で堆積した後に不純物
を導入して低抵抗化した多結晶珪素膜に比べて、多結晶
珪素膜の誘電体膜２１と接触する側の表面つまり第１電
極７の上側又は第２電極２３の下側の表面を平担化でき
る。この結果、前記容量素子Ｃの第１電極７と第２電極
２３との間に発生する電界集中を防止し、容量素子Ｃの
誘電体膜２１の絶縁耐圧を向上できるので、ＳＲＡＭＩ
の電気的信頼性を向上できる。また、前記容量素子Ｃの
誘電体膜２１の絶縁耐圧を向上できるので、誘電体膜２
１を薄膜化し、容量素子Ｃに蓄積される電荷量を増加で
きるので、容量素子Ｃのサイズを縮小してメモリセルＭ
Ｃの占有面積を縮小し、ＳＲＡＭ１の集積度を向上でき
る。また、前記容量素子Ｃに蓄積される電荷量を増加で
きるので、メモリセルＭＣの情報保持の安定性を向上し
、α線ソフトエラー耐圧を向上できる。 また、（Ｃ−７）駆動用ＭＩ ５ＦＥＴＱｄのゲート電
極７を第１電極７とし、この第１電極７上に誘電体膜２
１を介在させて情報蓄積ノード領域に接続された第２電
極２３を設けた容量素子ＣがメモリセルＭＣに配置され
るＳＲＡＭＩにおいて、前記第１電極７又は第２電極２
３をＳｉ、Ｈ，及びＰＨ。 をソースガスとするＣＶＤ法で堆積された多結晶珪素膜
２３で形成する。この構成により、ＣＶＤ法で堆積した
多結晶珪素膜（単なるドープドポリシリコン）に比べて
、５ｉ２Ｈｓ及びＰＨ，をソースガスとするＣＶＤ法で
堆積された多結晶珪素膜の誘電体膜２１と接触する側の
表面つまり第１電極７の上側又は第２電極２３の上側の
表面をより平担化できる。この結果、前記構成（Ｃ−６
）の効果と同様の効果を奏することができる。 また、（Ｃ−８）駆動用ＭＩＳＦＥＴＱｄのゲート電極
７を第１電極７とし、この第１電極７上に誘電体膜２１
を介在させて情報蓄積ノード領域に接続された第２電極
２３を設けた容量素子ＣがメモリセルＭＣに配置される
ＳＲＡＭ１において、ＣＶＤ法で堆積された多結晶珪素
膜２３で前記第１電極７を形成する工程と、この第１電
極７上にＣＶＤ法で堆積した酸化珪素膜で誘電体膜２１
を形成する工程とを備える。この構成により、前記第１
電極７である多結晶珪素膜の表面に熱酸化法で形成され
た酸化珪素膜で誘電体膜を形成する場合に比べて、下地
の多結晶珪素膜の表面の結晶粒（グレイン）の結晶面（
異なる複数の結晶面が存在し、各結晶面で熱酸化成長速
度が異なる）に無関係に酸化珪素膜を堆積でき、この酸
化珪素膜つまり誘電体膜２１の膜厚を均一化できるので
、第１電極７と第２電極２３との間に発生する電界集中
を防止して誘電体膜２１の絶縁耐圧を向上し、ＳＲＡＭ
１の電気的信頼性を向上できる。また、前記構成（Ｃ−
６）の効果と同様に、容量素子Ｃのサイズを縮小し、メ
モリセルＭＣの占有面積を縮小できるので、ＳＲＡＭＩ
の集積度を向上できる。また、メモリセルＭＣの情報保
持の安定性を向上し、α線ソフトエラー耐圧を向上でき
る。 また、（Ｃ−９）前記構成（Ｃ−Ｓ）の第１電極７又は
第２電極２３は、ＣＶＤ法で堆積されかつこの堆積中に
抵抗値を低減する不純物を導入した多結晶珪素膜、戒は
５ｉ２Ｈ，及びＰＨ，をソースガスとするＣＶＤ法で堆
積された多結晶珪素膜２３で形成される。この構成によ
り、前記構成（Ｃ−８）の効果に加えて、前記構成（Ｃ
−６）或は（Ｃ−７）の効果を奏することができる。 また、（Ｃ−１０）転送用ＭＩＳＦＥＴＱｔの一方の半
導体領域（１８）に第１駆動用ＭＩＳＦＥＴＱｄのドレ
イン領域（１１）及び第２駆動用ＭＩＳＦＥＴＱｄのゲ
ート電極７が接続され、前記第１駆動用ＭＩＳＦＥＴＱ
ｄのゲート電極７に第１電極７、第１駆動用ＭＩＳＦＥ
ＴＱｄのドレイン領域に第２電極２３の夫々を接続した
容量素子ＣがメモリセルＭＣに構成されたＳＲＡＭ１に
おいて、前記第１駆動用ＭＩＳＦＥＴＱｄ及び第２駆動
用ＭＩＳＦＥＴＱｄを形成すると共に、前記第１駆動用
ＭＩ ５ＦＥＴＱｄのゲート電極７で容量素子Ｃの第１
電極７を形成する工程と、前記第１駆動用ＭＩＳＦＥＴ
Ｑｄのドレイン領域に一方の半導体領域が接続された転
送用ＭＩＳＦＥＴＱｔを形成する工程と、前記容量素子
Ｃの第１電極７上に誘電体膜２１を介在させて容量素子
Ｃの第２電極２３を形成すると共に、この第２電極２３
の一部の（引き出された）導電層２３で前記転送用ＭＩ
ＳＦＥＴＱｔの一方の半導体領域と第２駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極子を接続する工程とを備える。こ
の構成により、前記容量素子Ｃの第１電極７を第１駆動
用ＭＩＳＦＥＴＱｄのゲート電極７で形成したので、前
記第１電極７を形成する工程に相当する分、ＳＲＡＭ１
の製造プロセスの製造工程数を低減できると共に、前記
容量素子Ｃの第２電極２３を形成する工程で（第２電極
２３と同一導電層を使用して）転送用ＭＩＳＦＥＴＱｔ
の一方の半導体領域と第２駆動用ＭＩ Ｓ ＦＥＴＱｄ
のゲート電極７とを接続したので、この両者間を接続す
る工程に相当する分、ＳＲＡＭＩの製造プロセスの製造
工程数を低減できる。 また、（Ｃ−１１）前記構成（Ｃ−１０）の容量素子Ｃ
の第１電極７又は第２電極２３は、Ｓｉ、Ｈ，及びＰＨ
，をソースガスとするＣＶＤ法で堆積された多結晶珪素
膜（ドープドポリシリコン）２３．或はＣＶＤ法で堆積
されかつこの堆積中に抵抗値を低減する不純物を導入し
た多結晶珪素膜（ドープドポリシリコン）で形成される
。この構成により、前記構成（Ｃ−１０）の効果に加え
て、構成（Ｃ−６）或は（Ｃ−７）の効果を奏すること
ができる。 また、（Ｃ−１７）前述の構成（Ｃ−１６）の駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極７は容量素子Ｃの第１電極
７として使用され、前記絶縁膜（酸化珪素膜）８．絶縁
膜（窒化珪素膜）８Ａの夫々が除去されたゲート電極７
上には誘電体膜２１を介在させて容量素子Ｃの第２電極
２３が形成される。この構成により、前記容量素子Ｃの
第１電極７であるゲート電極７の表面が前記熱酸化工程
の際に絶縁膜（窒化珪素膜）８Ａで被覆され、表面が平
担化されるので、容量素子Ｃの第１電極７と第２電極２
３との間に発生する電界集中を低減し、容量素子Ｃの誘
電体膜２１の絶縁耐圧を向上できる。 また、（Ｃ−１８）前記転送用ＭＩＳＦＥＴＱｔの一方
の半導体領域（１８）に駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極７が接続されたメモリセルＭＣで構成されたＳＲ
ＡＭＩにおいて、Ｐ−型ウェル領域（基板）２の前記駆
動用ＭＩＳＦＥＴＱｄの形成領域の主面上にゲート電極
７及びその上部に絶縁膜８を形成する工程と、ｐ−型ウ
ェル領域２の前記転送用ＭＩＳＦＥＴＱｔの形成領域の
主面上にゲート電極１３及びその上部に前記絶縁膜８に
比べて厚い膜厚の絶縁膜１５を形成すると共に、この転
送用ＭＩＳＦＥＴＱｔの形成領域の主面部に前記一方の
半導体領域（１８）を形成する工程と、前記駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極７上の絶縁膜８の一部を除去
すると共に、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域の少なくとも一部の表面を露出する接続孔２２を形成
する工程と、この接続孔２２を通して、前記転送用ＭＩ
ＳＦＥＴＱｔの一方の半導体領域（１８）、駆動用ＭＩ
ＳＦＥＴＱｄのゲート電ｔｉｌｉ７の夫々を前記ゲート
電極７及びゲート電極１３よりも上層に形成された導電
層２３で接続する工程とを備える。この構成により、前
記駆動用ＭＩＳＦＥＴＱｄのゲート電極７上の絶縁膜８
の膜厚に比べて、転送用ＭＩＳＦＥＴＱｔのゲート電極
１３上の絶縁膜１５の膜厚を厚く形成し、前記接続孔２
２を形成する際にゲート電極１３上に絶縁膜１５を残存
させたので、前記ゲート電極１３と前記導電層２３との
短絡を防止し、ＳＲＡＭ１の製造プロセス上の歩留りを
向上できる。 また、（Ｃ−１９）転送用ＭＩＳＦＥＴＱｔの一方の半
導体領域（１８）に駆動用ＭＩＳＦＥＴＱｄのゲート電
極７が接続されたメモリセルＭＣを構成し、このメモリ
セルＭＣの転送用ＭＩ ５ＦＥＴＱｔの他方の半導体領
域（１８）に相補性データ線（ＤＬ：３３）が接続され
たＳＲＡＭ１において、ｐ−型ウェル領域（基板）２の
前記駆動用ＭＩＳＦＥＴＱｄの形成領域の主面上にゲー
ト電極７を形成する工程と、ｐ−型ウェル領域２の前記
転送用ＭＩＳＦＥＴＱｔの形成領域の主面上に前記ゲー
ト電極７よりも上層のゲート電極１３を形成すると共に
、この転送用ＭＩＳＦＥＴＱｔ、の形成領域の主面部に
前記一方の半導体領域及び他方の半導体領域（１８）を
形成する工程と、前記転送用ＭＩＳＦＥＴＱｔの一方の
半導体領域、駆動用ＭＩＳＦＥＴＱｄのゲート電極７の
夫々を前記ゲート電極７及びゲート電極１３よりも上層
に形成された導電層２３で接続すると共に、この導電層
２３と同一導電層で転送用ＭＩＳＦＥＴＱｔの他方の半
導体領域上に中間導電層２３を形成する工程と、この中
間導電層２３を介在させて、前記転送用ＭＩＳＦＥＴＱ
ｔの他方の半導体領域に相補性データ線（Ｄ Ｌ ：
３３）を接続する工程とを備える。この構成により、前
記転送用ＭＩＳＦＥＴＱｔの一方の半導体領域と駆動用
ＭＩ ５ＦＥＴＱｄのゲート電極フとを接続する導電層
２３登形成する工程で、前記中間導電層２３を形成でき
るので、この中間導電層２３を形成する工程に相当する
分、ＳＲＡＭＩの製造プロセスの製造工程数を低減でき
る。また、前記導電層２３は、容量素子Ｃの第２電極２
３及び負荷用Ｍ Ｉ Ｓ ＦＥＴＱｐのゲート電極２３
と同一導電層で形成されるので、前記導電層２３を形成
する工程に相当する分、ＳＲＡＭＩの製造プロセスの製
造工程数を低減できる。 ［第３ゲート絶縁膜の形成工程］ 次に、前記ゲート電極２３、第２電極２３、導電層２３
、中間導電層２３の夫々の上部を含む基板全面に絶縁膜
２４を形成する。絶縁膜２４は、下層の前記ゲート電極
２３等の導電層、上層の導電層（２６）の夫々を電気的
に分離すると共に、負荷用ＭＩＳＦＥＴＱｐのゲート絶
縁膜２４として使用される。絶縁膜２４は、前述の容量
素子Ｃの誘電体膜２１等と同様に、無機シランガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で形成す
る。絶縁膜２４は、絶縁耐圧を確保する目的で約２０［
ｎ ｍ１以上の膜厚で形成し、負荷用ＭＩＳＦＥＴＱｐ
のゲート絶縁膜２４として使用するので、導通特性（Ｏ
Ｎ特性）を確保する目的で約５０［ｎｍ１以下の膜厚で
形成する。 本実施例において、絶縁膜２４は例えば３５〜４５［ｎ
ｍｌの膜厚で形成される。 ［第４層目のゲート材形成工程］ 次に、メモリセルアレイＭＡＹのメモリセルＭＣの導電
層２３の上部において、前記絶縁膜２４に接続孔２５を
形成する。接続孔２５は下層の導電層２３、上層の導電
層（２６、実際には負荷用ＭＩＳＦＥＴＱｐのｎ型チャ
ネル形成領域２６Ｎ）の夫々を接続する目的で形成され
る。 次に、前記絶縁膜２４上を含む基板全面に多結晶珪素膜
２６を形成する。この多結晶珪素膜２６は第４層目のゲ
ート材形成工程により形成される。多結晶珪素膜２６は
負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域（２６
Ｎ）、ソース領域（２６Ｐ）、電源電圧線（Ｖｃｃ ：
２６Ｐ）の夫々を形成する。多結晶珪素膜２６は、前
述の多結晶珪素膜７．１３Ａ、２３の夫々と異なり、Ｓ
ｉ、Ｈ，をソースガスとするＣＶＤ法で堆積した所謂ノ
ンドープドポリシリコンで形成する。多結晶珪素膜２６
は例えば４．０［ｎｍｌの薄い膜厚で形成する。 前記多結晶珪素膜２６は、前述のように、結晶粒が膜厚
の均一性に影響を及ぼさない３０［ｎｍ］以上の膜厚で
形成する。また、多結晶珪素膜２６は、負荷用ＭＩＳＦ
ＥＴＱｐとしてリーク電流を低減するために、第３９図
（リーク電流の膜厚依存性を示す図）に示すように、５
０［ｎｍ］以下の膜厚で形成する。第３９図中、横軸は
多結晶珪素膜の膜厚［ｎｍｌを示し、縦軸はリーク電流
量［ｐＡ］を示す。第３９図に示すように、多結晶珪素
膜は、約５０［ｎ ｍ］以下の膜厚になると急激にリー
ク電流量を低減できる。 ［第３ソース領域及びドレイン領域の形成工程１次に、
図示しないが、前記多結晶珪素膜２６」二に絶縁膜を形
成する。この絶縁膜は、不純物導入の際の汚染防止、表
面のダメージの緩和等を目的として形成される。絶縁膜
は、例えば熱酸化法で形成した酸化珪素膜で形成し、約
４〜６［ｎｍｌ程度の薄い膜厚で形成する。 次に、前記多結晶珪素膜２６の全面にしきい値電圧調整
用不純物を導入する。このしきい値電圧調整用不純物は
ｎ型不純物例えばＰを使用する。Ｐは負荷用ＭＩＳＦＥ
ＴＱｐのしきい値電圧をエンハンスメント型にする目的
で導入される。エンハンスメント型のしきい値電圧は約
１０１７〜１０１８［ａｔｏｍｓ／ａＪ］の不純物濃度
で得られる。したがって、Ｐは、イオン打込み法を使用
し、約３０［ＫｅＶ］程度のエネルギで約１０１２〜１
０”［ａｔｏｍｓ／ａＪ］程度導入される。多結晶珪素
膜に導入されるＰの不純物濃度が１０ ” ” ［ａｔ
ｏｍｓ／ ｃｘｌ ］を越えた場合、多結晶珪素膜はし
きい値電圧が上昇する（絶対値で大きくなる）ので高抵
抗素子として作用する６つまり、負荷用ＭＩＳＦＥＴＱ
ｐは、非導通時（ＯＦＦ時）において、ｎ型チャネル形
成領域（２６Ｎ）でのリーク電流分に相当する電流しか
メモリセルＭＣの情報蓄積ノード領域に電源電圧Ｖｃｅ
を供給できないので、情報の保持特性が劣化する。また
、多結晶珪素膜に導入されるＰの不純物濃度をさらに増
加し、しきい値電圧を上昇させると、リーク電流量が増
大する。このリーク電流の増大は消費電力化の妨げにな
る。前記しきい値電圧調整用不純物を導入する工程によ
り、ｎ型チャネル形成領域２６Ｎが形成される。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの負荷
用ＭＩＳＦＥＴＱｐのソース領域（２６Ｐ）の形成領域
及び電源電圧線（Ｖｃｅ：２６Ｐ）の形成領域において
、前記多結晶珪素膜２６にｎ型不純物を導入する。Ｐ型
不純物は、例えばＢＦ２を使用し、前記第１３図に符号
２６ｐを付けて二点鎖線で囲まれた領域内に導入される
。ＢＦ２は、イオン打込み法を使用し、約３０［ＫｅＶ
］程度のエネルギで約１０ ” ［ａｔｏｍｓ／ ａｌ
］程度導入される。ｎ型不純物の導入に際してはフォ
トリソグラフィ技術で形成されたフォトレジスト膜を不
純物導入マスクとして使用する。 次に、前記多結晶珪素膜２６にパターンニングを施し、
ｎ型チャネル形成領域２６Ｎ、ソース領域２６Ｐ、電源
電圧線２６Ｐの夫々を形成する。多結晶珪素膜２６のパ
ターンニングは１例えばフォトリソグラフィ技術で形成
されたエツチングマスクを使用し、ＲＩＥ等の異方性エ
ツチングで行う６前記ｎ型チヤネル形成領域２６Ｎ及び
ソース領域２６Ｐが形成されると、第２９図に示すよう
に、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐが完成す
る。また、この負荷用ＭＩＳＦＥＴＱｐの完成により、
メモリセルＭＣが完成する。また、前記電源電圧線２６
Ｐは、前記第２２図に示すように５周辺回路の領域（Ｘ
デコーダ回路ＸＤＥＣの領域）において、接続孔２５を
通してｐ゛型半導体領域２０に接続される。 このＰ゛型半導体領域２０は、周辺回路のｐチャネルＭ
ＩＳＦＥＴＱＰのソース領域、ドレイン領域（２０）の
夫々と同一製造工程で形成される。 このように、（Ｂ−９）ＣＶＤ法で堆積した多結晶珪素
膜２６でｎ型チャネル形成領域２６Ｎ、ソース領域２６
Ｐ（及びドレイン領域）を形成した負荷用ＭＩ Ｓ Ｆ
ＥＴＱｐでメモリセルＭＣを構成するＳＲＡＭＩにおい
て、前記メモリセルＭＣの負荷用ＭＩＳＦＥＴＱＰのｎ
型チャネル形成領域（ノンドープドポリシリコン）に、
チャネル導電型（Ｐ型）と反対導電型のｎ型不純物を導
入する。この構成により、前記メモリセルＭＣの負荷用
ＭＩＳＦＥＴＱｐのしきい値電圧を絶対値で大きくし、
しきい値電圧をエンハンスメント型に設定し、負荷用Ｍ
ＩＳＦＥＴＱｐの導通、非導通（ＯＮ、０ＦＦ）の制御
を確実に行えるので、電源電圧線（Ｖｃｃ）２６Ｐから
メモリセルＭＣの情報蓄積ノード領域への電源電圧Ｖｃ
ｃの供給が確実に行え、情報を安定に保持できると共に
、無駄な電流の供給（リーク電流）を低減し、バッテリ
イバックアップ方式を採用するＳＲＡＭＩのスタンバイ
電流量を低減できる。 また、（Ｃ−２０）駆動用ＭＩＳＦＥＴＱｄ及び負荷用
ＭＩＳＦＥＴＱＰでメモリセルＭＣが構成されるＳＲＡ
Ｍ１において、前記ｐ−型ウエル領域（基板）２の前記
メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄの形成領域の
主面に、この駆動用ＭＩＳＦＥＴＱｄのゲート電極７、
ソース領域及びドレイン領域（１１）を形成する工程と
、この駆動用ＭＩＳＦＥＴＱｄのゲート電極７上に誘電
体膜２１を介在させて前記負荷用ＭＩＳＦＥＴＱｐのゲ
ート電極２３を形成すると共に、このゲート電極２３を
前記駆動用ＭＩ ５ＦＥＴＱｄのドレイン領域（１１）
に接続する工程と、この負荷用ＭＩＳＦＥＴＱＰのゲー
ト電極２３上にゲート絶縁膜２４を介在させてこの負荷
用ＭＩＳＦＥＴＱＰのｎ型チャネル形成領域２６Ｎ、ソ
ース領域（及びドレイン領域）２６Ｐを形成する工程と
を備える。この構成により、前記駆動用ＭＩＳＦＥＴＱ
ｄのゲート電極７を形成する工程で情報蓄積ノード領域
間に挿入される容量素子Ｃの第１電極７、負荷用ＭＩＳ
ＦＥＴＱｐのゲート電極２３を形成する工程で前記容量
素子Ｃの第２電極２３の夫々を形成できるので、前記容
量素子Ｃを形成する工程に相当する分、ＳＲＡＭ１の製
造プロセスの製造工程数を低減できる。また、前記メモ
リセルＭＣの駆動用ＭＩＳＦＥＴＱｄ上に、前記負荷用
ＭＩＳＦＥＴＱＰ、容量素子Ｃの夫々を重ね合せたので
、この重ね合せに相当する分、メモリセルＭＣの占有面
積を縮小し、ＳＲＡＭＩの集積度を向上できる。 また、（Ｃ−２１）前記構成（Ｃ−２０）前記負荷用Ｍ
ＩＳＦＥＴＱＰのゲート電極２３は、Ｓｉ、Ｈ。 をソースガスとするＣＶＤ法で堆積された多結晶珪素膜
（ドープドポリシリコン）２３、或はＣＶＤ法で堆積さ
れかつこの堆積中に抵抗値を低減する不純物を導入した
多結晶珪素膜（ドープドポリシリコン）で形成する。こ
の構成により、ＣＶＤ法で堆積した（ノンドープドポリ
シリコン）後に不純物を導入して低抵抗化した多結晶珪
素膜に比べて、多結晶珪素膜２３のゲート絶縁膜２４と
接触する側の表面つまりゲート電極２３の上側の表面を
平担化できる。この結果、前記負荷用ＭＩＳＦＥＴＱＰ
のゲート電極２３とｎ型チャネル形成領域２６Ｎ（又は
ソース領域２６Ｐ）との間に発生する電界集中を防止し
、ゲート絶縁膜２４の絶縁耐圧を向上できるので、負荷
用ＭＩＳＦＥＴＱｐのゲート絶縁膜２４の膜厚を薄膜化
できる。負荷用ＭＩＳＦＥＴＱＰのゲートＩＰ、縁膜２
４の薄膜化は、導通特性（ＯＮ特性）の向上等、電気的
特性を向上できる６ また、（Ｃ−２２）前記構成（Ｃ−２１）の負荷用ＭＩ
ＳＦＥＴＱＰのｎ型チャネル形成領域２６Ｎは３０〜５
０［ｎｍｌの膜厚で形成される。この構成により、前記
負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｐ
でのリーク電流が著しく低減でき、電源電圧Ｖｃｃから
メモリセルＭＣの情報蓄積ノード領域に供給される無駄
な電流量を低減できるので、バッテリイバックアップ方
式を採用するＳＲＡＭ１のスタンバイ電流量を低減でき
る。 また、（Ｃ−２３）前記構成（Ｃ−２１）の負荷用ＭＩ
ＳＦＥＴＱｐ（７）ゲート絶縁膜２４はＣＶＤ法で堆積
された酸化珪素膜で形成される。この構成により、前記
負荷用ＭＩＳＦＥＴＱｐのゲート電極２３のゲート絶縁
膜２４の側の表面を平担化でき、ゲート絶縁膜２４の絶
縁耐圧を向上できるので、ゲート絶縁膜２４の膜厚の薄
膜化を図れる。この結果、負荷用Ｍ Ｉ Ｓ’ Ｆ Ｅ
Ｔ Ｑ ｐの電気的特性を向上できる。 また、（Ｃ−２４＞前記構成（Ｃ−２３）の負荷用ＭＩ
ＳＦＥＴＱｐのゲート絶縁膜２４は３０〜５０［ｎ ｍ
］の膜厚で形成される。この構成により、前記負荷用Ｍ
ＩＳＦＥＴＱｐのゲート絶縁膜２４の膜厚を薄膜化した
ので、負荷用ＭＩＳＦＥＴＱｐの電気的特性を向上でき
る。
アレイＭＡＹのメモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄのゲート電極７上に形成された絶縁膜８及び８Ａの夫
々を除去する。この絶縁膜８及び８Ａの除去は、前記ゲ
ート電極１３、ワード線１３、基準電圧線１３の夫々の
上部に形成された絶縁膜１５及びサイドウオールスペー
サ１６をエツチングマスクとして使用しくそれらマスク
に規定され）で行われる。つまり、ゲート電極１３、ワ
ード線１３、基準電圧線１３の夫々の下部に存在する絶
縁膜８及び８Ａは残存する。この絶縁膜８及び８Ａの除
去は主にメモリセルＭＣの容量素子Ｃの第１電極７とな
る駆動用ＭＩＳＦＥＴＱｄＬのゲート電極７の表面を露
出する目的で行われる。また、絶縁膜８、絶縁膜１５の
夫々は本実施例においてほぼ同一エツチング速度を有す
る酸化珪素膜で形成されるが、エツチングマスクとして
使用する絶縁膜１５は、絶縁膜８に比べて厚い膜厚で形
成され、絶縁膜８が除去されても残存する。前記絶縁膜
８のエツチングの際、その下層の絶縁膜（窒化珪素膜）
８Ａはエツチング速度が異なるので、エツチングストッ
パ層として使用される。つまり、絶縁膜８下にエツチン
グストッパ層として使用される絶縁膜８Ａを形成するこ
とにより、絶縁膜８のエツチングの制御性を向上できる
。 このように、（Ｃ−１６）転送用ＭＩＳＦＥＴＱし及び
駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成される
ＳＲＡＭ１において、前記ｐ−型ウエル領域（基板）２
の駆動用ＭＩＳＦＥＴＱｄの形成領域の主面上にゲート
絶縁膜６を形成する工程と、このゲート絶縁膜６上を含
む基板全面に多結晶珪素膜７、耐酸化マスクとしての絶
縁膜（窒化珪素膜）８Ａ、絶縁膜（酸化珪素膜）８の夫
々を順次形成する工程と、この絶縁膜８、絶縁膜８Ａ、
多結晶珪素膜７の夫々に実質的に同一パターンで順次パ
ターンニングを施し、前記多結晶珪素膜７で駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極７を形成する工程と、このゲ
ート電極７の側壁にサイドウオールスペーサ（酸化珪素
膜）９を形成する工程と、ｐ型ウェル領域２の転送用Ｍ
ＩＳＦＥＴＱｔの形成領域の主面上に熱酸化法でゲート
絶縁膜１２を形成する工程と、このゲート絶縁膜１２上
に転送用ＭＩＳＦＥＴＱｔのゲート電極１３を形成する
工程と。 基板全面にエツチング処理を施し、前記ゲート電極７上
の絶縁膜８、絶縁膜８Ａの夫々を順次除去する工程とを
備える。この構成により、前記駆動用ＭＩＳＦＥＴＱｄ
のゲート電極７の表面部分に比べて角部８Ｂの酸化速度
が遅い現象に基き、前記ゲート絶縁膜１２を形成する熱
酸化工程で駆動用ＭＩＳＦＥＴＱｄのゲート電極７の端
部がめくれ上がる現象を前記ゲート電極７上の絶縁膜（
窒化珪素膜：耐酸化マスク）８Ａで低減できるので。 前記ゲート電極７上の絶縁膜（酸化珪素膜）８の膜厚を
均一化でき、この絶縁膜８の除去工程でのエツチング量
を低減できる。また、前記絶縁膜８の除去工程において
、前記ゲート電極フ上の絶縁膜（窒化珪素膜）８Ａをエ
ツチングストッパ層として使用し、エツチング不足や過
剰エツチングを低減できるので、エツチングの制御性を
向上できる。 また、前記ゲート絶縁膜１２を形成する熱酸化工程にお
いて、ゲート電極７上の絶縁膜（窒化珪素膜）８Ａを耐
熱酸化マスクとして使用し、ゲート電極７の表面部分の
多結晶珪素膜の結晶粒の成長を低減できるので、ゲート
電極７の表面の平担化を図れる。このゲート電極７の表
面の平担化は容量素子Ｃの第１電極７の表面を平担化で
きることを意味する。 次に、前記ゲート電極７の露出された表面上を含む基板
全面に絶縁膜２１を形成するにの絶縁膜２１は主にメモ
リセルＭＣの容量素子Ｃの誘電体膜２１として使用され
る。絶縁膜２１は、前記第３３図の測定結果に示すよう
に、絶縁耐圧を向上できる、ＣＶＤ法で堆積した酸化珪
素膜で形成する。容量素子Ｃの第１電極７は、Ｓｉ、Ｈ
，をソースガスとするＣＶＤ法で堆積され、前記第３４
図に示すように１表面を平担化できるので、絶縁膜２１
は、絶縁耐圧を向上でき、その結果、膜厚を薄くできる
。 また、絶縁膜２１は、単層の酸化珪素膜で形成し。 膜厚を薄くできる。絶縁膜２１は約４０［ｎ、ｍ］の薄
い膜厚で形成される。 次に、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの一方
の半導体領域（１８）及び他方の半導体領域（１８）上
において、前記絶縁膜２１及びその下層の絶縁膜を除去
し、接続孔２２を形成する。転送用ＭＩＳＦＥＴＱｔの
一方の半導体領域上に形成された接続孔２２は、この一
方の半導体領域（１８）、駆動用ＭＩＳＦＥＴＱｄのド
レイン領域（１１）、ゲート電極７、容量素子Ｃの第２
電極（２３）の夫々を接続する目的で形成される。転送
用ＭＩＳＦＥＴＱｔの他方の半導体領域上に形成された
接続孔２２は、この他方の半導体領域、中間導電層（２
３）の夫々を接続する目的で形成される。この後者の絶
縁膜２１に形成される接続孔２２は、転送用ＭＩＳＦＥ
ＴＱｔのゲート電極１３の側壁に設けられたサイドウオ
ールスペーサ１６よりもゲート電極１３側に大きい開口
サイズで形成される。つまり、絶縁膜２１に形成された
接続孔２２内にはサイドウオールスペーサ１６が露出し
、他方の半導体領域（１８）上の実質的な接続孔２２の
開口サイズはサイドウオールスペーサ１６で規定される
。したがって、実質的な接続孔２２のゲート電極１３側
の開口位置は、このゲート電極１３に対して自己整合で
規定される。 次に、前記誘電体膜となる絶縁膜２１上を含む基板全面
に多結晶珪素膜２３を堆積する。この多結晶珪素膜２３
は第３層目のゲート材形成工程で形成される。多結晶珪
素膜２３の一部は前記接続孔２２を通して前記転送用Ｍ
ＩＳＦＥＴＱｔの半導体領域、駆動用ＭＩＳＦＥＴＱｄ
のドレイン領域及びゲート電極７に接続される。この多
結晶珪素膜２３は、負荷用ＭＩＳＦＥＴＱｐのゲート電
極（２３）、容量素子Ｃの第２電極（２３）、導電層（
２３）、中間導電層（２３）の夫々として使用される。 特に、多結晶珪素膜２３は、前記負荷用ＭＩＳＦＥＴＱ
Ｐのゲート電極（２３）及び容量素子Ｃの第２電極（２
３）として使用されるので、前述と同様に、Ｓｉ、Ｈ，
及びＰＨ。 をソースガスとするＣＶＤ法で堆積される（ドープドポ
リシリコン）。多結晶珪素膜２３は、上層の段差形状の
成長を抑えるために、例えば６０〜８０［ｎｍコの薄い
膜厚で形成され、１０”〜１０”［ａｔｏｍｓ／ｃｊ］
程度のＰ濃度で形成される。 この後、熱処理を施し、多結晶珪素膜２３に導入された
Ｐの活性化を行う、この熱処理は、窒素ガス中、７００
〜９００［”Ｃ］程度の高温度で約２０［分］行う。 次に、前記多結晶珪素膜２３にパターンニングを施し、
第２８図に示すように、負荷用ＭＩＳＦＥＴＱｐのゲー
ト電極２３、容量素子Ｃの第２電極２３、導電層２３．
中間導電層２３の夫々を形成する。多結晶珪素膜２３の
パターンニングは、例えばフォトリソグラフィ技術で形
成されたエツチングマスク及びＲＩＥ等の異方性エツチ
ングを使用して行う。 前記第２電極２３を形成する工程により、第１電極７．
誘電体膜２工、第２電極２３の夫々を順次積層した容量
素子Ｃが完成する。 このように、（Ｃ−６）駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極７を第１電極７とし、この第１電極７上に誘電体
膜２１を介在させて情報蓄積ノード領域に接続された第
２電極２３を設けた容量素子ＣがメモリセルＭＣに配置
されるＳＲＡＭＩにおいて。 前記第１電極７又は第２電極２３を、ＣＶＤ法で堆積さ
れ、かつこの堆積中に抵抗値を低減する不純物を導入し
た多結晶珪素膜（ドープドポリシリコン膜）で形成する
。この構成により、前記ＣＶＤ法で堆積した後に不純物
を導入して低抵抗化した多結晶珪素膜に比べて、多結晶
珪素膜の誘電体膜２１と接触する側の表面つまり第１電
極７の上側又は第２電極２３の下側の表面を平担化でき
る。この結果、前記容量素子Ｃの第１電極７と第２電極
２３との間に発生する電界集中を防止し、容量素子Ｃの
誘電体膜２１の絶縁耐圧を向上できるので、ＳＲＡＭＩ
の電気的信頼性を向上できる。また、前記容量素子Ｃの
誘電体膜２１の絶縁耐圧を向上できるので、誘電体膜２
１を薄膜化し、容量素子Ｃに蓄積される電荷量を増加で
きるので、容量素子Ｃのサイズを縮小してメモリセルＭ
Ｃの占有面積を縮小し、ＳＲＡＭ１の集積度を向上でき
る。また、前記容量素子Ｃに蓄積される電荷量を増加で
きるので、メモリセルＭＣの情報保持の安定性を向上し
、α線ソフトエラー耐圧を向上できる。 また、（Ｃ−７）駆動用ＭＩ ５ＦＥＴＱｄのゲート電
極７を第１電極７とし、この第１電極７上に誘電体膜２
１を介在させて情報蓄積ノード領域に接続された第２電
極２３を設けた容量素子ＣがメモリセルＭＣに配置され
るＳＲＡＭＩにおいて、前記第１電極７又は第２電極２
３をＳｉ、Ｈ，及びＰＨ。 をソースガスとするＣＶＤ法で堆積された多結晶珪素膜
２３で形成する。この構成により、ＣＶＤ法で堆積した
多結晶珪素膜（単なるドープドポリシリコン）に比べて
、５ｉ２Ｈｓ及びＰＨ，をソースガスとするＣＶＤ法で
堆積された多結晶珪素膜の誘電体膜２１と接触する側の
表面つまり第１電極７の上側又は第２電極２３の上側の
表面をより平担化できる。この結果、前記構成（Ｃ−６
）の効果と同様の効果を奏することができる。 また、（Ｃ−８）駆動用ＭＩＳＦＥＴＱｄのゲート電極
７を第１電極７とし、この第１電極７上に誘電体膜２１
を介在させて情報蓄積ノード領域に接続された第２電極
２３を設けた容量素子ＣがメモリセルＭＣに配置される
ＳＲＡＭ１において、ＣＶＤ法で堆積された多結晶珪素
膜２３で前記第１電極７を形成する工程と、この第１電
極７上にＣＶＤ法で堆積した酸化珪素膜で誘電体膜２１
を形成する工程とを備える。この構成により、前記第１
電極７である多結晶珪素膜の表面に熱酸化法で形成され
た酸化珪素膜で誘電体膜を形成する場合に比べて、下地
の多結晶珪素膜の表面の結晶粒（グレイン）の結晶面（
異なる複数の結晶面が存在し、各結晶面で熱酸化成長速
度が異なる）に無関係に酸化珪素膜を堆積でき、この酸
化珪素膜つまり誘電体膜２１の膜厚を均一化できるので
、第１電極７と第２電極２３との間に発生する電界集中
を防止して誘電体膜２１の絶縁耐圧を向上し、ＳＲＡＭ
１の電気的信頼性を向上できる。また、前記構成（Ｃ−
６）の効果と同様に、容量素子Ｃのサイズを縮小し、メ
モリセルＭＣの占有面積を縮小できるので、ＳＲＡＭＩ
の集積度を向上できる。また、メモリセルＭＣの情報保
持の安定性を向上し、α線ソフトエラー耐圧を向上でき
る。 また、（Ｃ−９）前記構成（Ｃ−Ｓ）の第１電極７又は
第２電極２３は、ＣＶＤ法で堆積されかつこの堆積中に
抵抗値を低減する不純物を導入した多結晶珪素膜、戒は
５ｉ２Ｈ，及びＰＨ，をソースガスとするＣＶＤ法で堆
積された多結晶珪素膜２３で形成される。この構成によ
り、前記構成（Ｃ−８）の効果に加えて、前記構成（Ｃ
−６）或は（Ｃ−７）の効果を奏することができる。 また、（Ｃ−１０）転送用ＭＩＳＦＥＴＱｔの一方の半
導体領域（１８）に第１駆動用ＭＩＳＦＥＴＱｄのドレ
イン領域（１１）及び第２駆動用ＭＩＳＦＥＴＱｄのゲ
ート電極７が接続され、前記第１駆動用ＭＩＳＦＥＴＱ
ｄのゲート電極７に第１電極７、第１駆動用ＭＩＳＦＥ
ＴＱｄのドレイン領域に第２電極２３の夫々を接続した
容量素子ＣがメモリセルＭＣに構成されたＳＲＡＭ１に
おいて、前記第１駆動用ＭＩＳＦＥＴＱｄ及び第２駆動
用ＭＩＳＦＥＴＱｄを形成すると共に、前記第１駆動用
ＭＩ ５ＦＥＴＱｄのゲート電極７で容量素子Ｃの第１
電極７を形成する工程と、前記第１駆動用ＭＩＳＦＥＴ
Ｑｄのドレイン領域に一方の半導体領域が接続された転
送用ＭＩＳＦＥＴＱｔを形成する工程と、前記容量素子
Ｃの第１電極７上に誘電体膜２１を介在させて容量素子
Ｃの第２電極２３を形成すると共に、この第２電極２３
の一部の（引き出された）導電層２３で前記転送用ＭＩ
ＳＦＥＴＱｔの一方の半導体領域と第２駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極子を接続する工程とを備える。こ
の構成により、前記容量素子Ｃの第１電極７を第１駆動
用ＭＩＳＦＥＴＱｄのゲート電極７で形成したので、前
記第１電極７を形成する工程に相当する分、ＳＲＡＭ１
の製造プロセスの製造工程数を低減できると共に、前記
容量素子Ｃの第２電極２３を形成する工程で（第２電極
２３と同一導電層を使用して）転送用ＭＩＳＦＥＴＱｔ
の一方の半導体領域と第２駆動用ＭＩ Ｓ ＦＥＴＱｄ
のゲート電極７とを接続したので、この両者間を接続す
る工程に相当する分、ＳＲＡＭＩの製造プロセスの製造
工程数を低減できる。 また、（Ｃ−１１）前記構成（Ｃ−１０）の容量素子Ｃ
の第１電極７又は第２電極２３は、Ｓｉ、Ｈ，及びＰＨ
，をソースガスとするＣＶＤ法で堆積された多結晶珪素
膜（ドープドポリシリコン）２３．或はＣＶＤ法で堆積
されかつこの堆積中に抵抗値を低減する不純物を導入し
た多結晶珪素膜（ドープドポリシリコン）で形成される
。この構成により、前記構成（Ｃ−１０）の効果に加え
て、構成（Ｃ−６）或は（Ｃ−７）の効果を奏すること
ができる。 また、（Ｃ−１７）前述の構成（Ｃ−１６）の駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極７は容量素子Ｃの第１電極
７として使用され、前記絶縁膜（酸化珪素膜）８．絶縁
膜（窒化珪素膜）８Ａの夫々が除去されたゲート電極７
上には誘電体膜２１を介在させて容量素子Ｃの第２電極
２３が形成される。この構成により、前記容量素子Ｃの
第１電極７であるゲート電極７の表面が前記熱酸化工程
の際に絶縁膜（窒化珪素膜）８Ａで被覆され、表面が平
担化されるので、容量素子Ｃの第１電極７と第２電極２
３との間に発生する電界集中を低減し、容量素子Ｃの誘
電体膜２１の絶縁耐圧を向上できる。 また、（Ｃ−１８）前記転送用ＭＩＳＦＥＴＱｔの一方
の半導体領域（１８）に駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極７が接続されたメモリセルＭＣで構成されたＳＲ
ＡＭＩにおいて、Ｐ−型ウェル領域（基板）２の前記駆
動用ＭＩＳＦＥＴＱｄの形成領域の主面上にゲート電極
７及びその上部に絶縁膜８を形成する工程と、ｐ−型ウ
ェル領域２の前記転送用ＭＩＳＦＥＴＱｔの形成領域の
主面上にゲート電極１３及びその上部に前記絶縁膜８に
比べて厚い膜厚の絶縁膜１５を形成すると共に、この転
送用ＭＩＳＦＥＴＱｔの形成領域の主面部に前記一方の
半導体領域（１８）を形成する工程と、前記駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極７上の絶縁膜８の一部を除去
すると共に、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域の少なくとも一部の表面を露出する接続孔２２を形成
する工程と、この接続孔２２を通して、前記転送用ＭＩ
ＳＦＥＴＱｔの一方の半導体領域（１８）、駆動用ＭＩ
ＳＦＥＴＱｄのゲート電ｔｉｌｉ７の夫々を前記ゲート
電極７及びゲート電極１３よりも上層に形成された導電
層２３で接続する工程とを備える。この構成により、前
記駆動用ＭＩＳＦＥＴＱｄのゲート電極７上の絶縁膜８
の膜厚に比べて、転送用ＭＩＳＦＥＴＱｔのゲート電極
１３上の絶縁膜１５の膜厚を厚く形成し、前記接続孔２
２を形成する際にゲート電極１３上に絶縁膜１５を残存
させたので、前記ゲート電極１３と前記導電層２３との
短絡を防止し、ＳＲＡＭ１の製造プロセス上の歩留りを
向上できる。 また、（Ｃ−１９）転送用ＭＩＳＦＥＴＱｔの一方の半
導体領域（１８）に駆動用ＭＩＳＦＥＴＱｄのゲート電
極７が接続されたメモリセルＭＣを構成し、このメモリ
セルＭＣの転送用ＭＩ ５ＦＥＴＱｔの他方の半導体領
域（１８）に相補性データ線（ＤＬ：３３）が接続され
たＳＲＡＭ１において、ｐ−型ウェル領域（基板）２の
前記駆動用ＭＩＳＦＥＴＱｄの形成領域の主面上にゲー
ト電極７を形成する工程と、ｐ−型ウェル領域２の前記
転送用ＭＩＳＦＥＴＱｔの形成領域の主面上に前記ゲー
ト電極７よりも上層のゲート電極１３を形成すると共に
、この転送用ＭＩＳＦＥＴＱｔ、の形成領域の主面部に
前記一方の半導体領域及び他方の半導体領域（１８）を
形成する工程と、前記転送用ＭＩＳＦＥＴＱｔの一方の
半導体領域、駆動用ＭＩＳＦＥＴＱｄのゲート電極７の
夫々を前記ゲート電極７及びゲート電極１３よりも上層
に形成された導電層２３で接続すると共に、この導電層
２３と同一導電層で転送用ＭＩＳＦＥＴＱｔの他方の半
導体領域上に中間導電層２３を形成する工程と、この中
間導電層２３を介在させて、前記転送用ＭＩＳＦＥＴＱ
ｔの他方の半導体領域に相補性データ線（Ｄ Ｌ ：
３３）を接続する工程とを備える。この構成により、前
記転送用ＭＩＳＦＥＴＱｔの一方の半導体領域と駆動用
ＭＩ ５ＦＥＴＱｄのゲート電極フとを接続する導電層
２３登形成する工程で、前記中間導電層２３を形成でき
るので、この中間導電層２３を形成する工程に相当する
分、ＳＲＡＭＩの製造プロセスの製造工程数を低減でき
る。また、前記導電層２３は、容量素子Ｃの第２電極２
３及び負荷用Ｍ Ｉ Ｓ ＦＥＴＱｐのゲート電極２３
と同一導電層で形成されるので、前記導電層２３を形成
する工程に相当する分、ＳＲＡＭＩの製造プロセスの製
造工程数を低減できる。 ［第３ゲート絶縁膜の形成工程］ 次に、前記ゲート電極２３、第２電極２３、導電層２３
、中間導電層２３の夫々の上部を含む基板全面に絶縁膜
２４を形成する。絶縁膜２４は、下層の前記ゲート電極
２３等の導電層、上層の導電層（２６）の夫々を電気的
に分離すると共に、負荷用ＭＩＳＦＥＴＱｐのゲート絶
縁膜２４として使用される。絶縁膜２４は、前述の容量
素子Ｃの誘電体膜２１等と同様に、無機シランガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で形成す
る。絶縁膜２４は、絶縁耐圧を確保する目的で約２０［
ｎ ｍ１以上の膜厚で形成し、負荷用ＭＩＳＦＥＴＱｐ
のゲート絶縁膜２４として使用するので、導通特性（Ｏ
Ｎ特性）を確保する目的で約５０［ｎｍ１以下の膜厚で
形成する。 本実施例において、絶縁膜２４は例えば３５〜４５［ｎ
ｍｌの膜厚で形成される。 ［第４層目のゲート材形成工程］ 次に、メモリセルアレイＭＡＹのメモリセルＭＣの導電
層２３の上部において、前記絶縁膜２４に接続孔２５を
形成する。接続孔２５は下層の導電層２３、上層の導電
層（２６、実際には負荷用ＭＩＳＦＥＴＱｐのｎ型チャ
ネル形成領域２６Ｎ）の夫々を接続する目的で形成され
る。 次に、前記絶縁膜２４上を含む基板全面に多結晶珪素膜
２６を形成する。この多結晶珪素膜２６は第４層目のゲ
ート材形成工程により形成される。多結晶珪素膜２６は
負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域（２６
Ｎ）、ソース領域（２６Ｐ）、電源電圧線（Ｖｃｃ ：
２６Ｐ）の夫々を形成する。多結晶珪素膜２６は、前
述の多結晶珪素膜７．１３Ａ、２３の夫々と異なり、Ｓ
ｉ、Ｈ，をソースガスとするＣＶＤ法で堆積した所謂ノ
ンドープドポリシリコンで形成する。多結晶珪素膜２６
は例えば４．０［ｎｍｌの薄い膜厚で形成する。 前記多結晶珪素膜２６は、前述のように、結晶粒が膜厚
の均一性に影響を及ぼさない３０［ｎｍ］以上の膜厚で
形成する。また、多結晶珪素膜２６は、負荷用ＭＩＳＦ
ＥＴＱｐとしてリーク電流を低減するために、第３９図
（リーク電流の膜厚依存性を示す図）に示すように、５
０［ｎｍ］以下の膜厚で形成する。第３９図中、横軸は
多結晶珪素膜の膜厚［ｎｍｌを示し、縦軸はリーク電流
量［ｐＡ］を示す。第３９図に示すように、多結晶珪素
膜は、約５０［ｎ ｍ］以下の膜厚になると急激にリー
ク電流量を低減できる。 ［第３ソース領域及びドレイン領域の形成工程１次に、
図示しないが、前記多結晶珪素膜２６」二に絶縁膜を形
成する。この絶縁膜は、不純物導入の際の汚染防止、表
面のダメージの緩和等を目的として形成される。絶縁膜
は、例えば熱酸化法で形成した酸化珪素膜で形成し、約
４〜６［ｎｍｌ程度の薄い膜厚で形成する。 次に、前記多結晶珪素膜２６の全面にしきい値電圧調整
用不純物を導入する。このしきい値電圧調整用不純物は
ｎ型不純物例えばＰを使用する。Ｐは負荷用ＭＩＳＦＥ
ＴＱｐのしきい値電圧をエンハンスメント型にする目的
で導入される。エンハンスメント型のしきい値電圧は約
１０１７〜１０１８［ａｔｏｍｓ／ａＪ］の不純物濃度
で得られる。したがって、Ｐは、イオン打込み法を使用
し、約３０［ＫｅＶ］程度のエネルギで約１０１２〜１
０”［ａｔｏｍｓ／ａＪ］程度導入される。多結晶珪素
膜に導入されるＰの不純物濃度が１０ ” ” ［ａｔ
ｏｍｓ／ ｃｘｌ ］を越えた場合、多結晶珪素膜はし
きい値電圧が上昇する（絶対値で大きくなる）ので高抵
抗素子として作用する６つまり、負荷用ＭＩＳＦＥＴＱ
ｐは、非導通時（ＯＦＦ時）において、ｎ型チャネル形
成領域（２６Ｎ）でのリーク電流分に相当する電流しか
メモリセルＭＣの情報蓄積ノード領域に電源電圧Ｖｃｅ
を供給できないので、情報の保持特性が劣化する。また
、多結晶珪素膜に導入されるＰの不純物濃度をさらに増
加し、しきい値電圧を上昇させると、リーク電流量が増
大する。このリーク電流の増大は消費電力化の妨げにな
る。前記しきい値電圧調整用不純物を導入する工程によ
り、ｎ型チャネル形成領域２６Ｎが形成される。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの負荷
用ＭＩＳＦＥＴＱｐのソース領域（２６Ｐ）の形成領域
及び電源電圧線（Ｖｃｅ：２６Ｐ）の形成領域において
、前記多結晶珪素膜２６にｎ型不純物を導入する。Ｐ型
不純物は、例えばＢＦ２を使用し、前記第１３図に符号
２６ｐを付けて二点鎖線で囲まれた領域内に導入される
。ＢＦ２は、イオン打込み法を使用し、約３０［ＫｅＶ
］程度のエネルギで約１０ ” ［ａｔｏｍｓ／ ａｌ
］程度導入される。ｎ型不純物の導入に際してはフォ
トリソグラフィ技術で形成されたフォトレジスト膜を不
純物導入マスクとして使用する。 次に、前記多結晶珪素膜２６にパターンニングを施し、
ｎ型チャネル形成領域２６Ｎ、ソース領域２６Ｐ、電源
電圧線２６Ｐの夫々を形成する。多結晶珪素膜２６のパ
ターンニングは１例えばフォトリソグラフィ技術で形成
されたエツチングマスクを使用し、ＲＩＥ等の異方性エ
ツチングで行う６前記ｎ型チヤネル形成領域２６Ｎ及び
ソース領域２６Ｐが形成されると、第２９図に示すよう
に、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐが完成す
る。また、この負荷用ＭＩＳＦＥＴＱｐの完成により、
メモリセルＭＣが完成する。また、前記電源電圧線２６
Ｐは、前記第２２図に示すように５周辺回路の領域（Ｘ
デコーダ回路ＸＤＥＣの領域）において、接続孔２５を
通してｐ゛型半導体領域２０に接続される。 このＰ゛型半導体領域２０は、周辺回路のｐチャネルＭ
ＩＳＦＥＴＱＰのソース領域、ドレイン領域（２０）の
夫々と同一製造工程で形成される。 このように、（Ｂ−９）ＣＶＤ法で堆積した多結晶珪素
膜２６でｎ型チャネル形成領域２６Ｎ、ソース領域２６
Ｐ（及びドレイン領域）を形成した負荷用ＭＩ Ｓ Ｆ
ＥＴＱｐでメモリセルＭＣを構成するＳＲＡＭＩにおい
て、前記メモリセルＭＣの負荷用ＭＩＳＦＥＴＱＰのｎ
型チャネル形成領域（ノンドープドポリシリコン）に、
チャネル導電型（Ｐ型）と反対導電型のｎ型不純物を導
入する。この構成により、前記メモリセルＭＣの負荷用
ＭＩＳＦＥＴＱｐのしきい値電圧を絶対値で大きくし、
しきい値電圧をエンハンスメント型に設定し、負荷用Ｍ
ＩＳＦＥＴＱｐの導通、非導通（ＯＮ、０ＦＦ）の制御
を確実に行えるので、電源電圧線（Ｖｃｃ）２６Ｐから
メモリセルＭＣの情報蓄積ノード領域への電源電圧Ｖｃ
ｃの供給が確実に行え、情報を安定に保持できると共に
、無駄な電流の供給（リーク電流）を低減し、バッテリ
イバックアップ方式を採用するＳＲＡＭＩのスタンバイ
電流量を低減できる。 また、（Ｃ−２０）駆動用ＭＩＳＦＥＴＱｄ及び負荷用
ＭＩＳＦＥＴＱＰでメモリセルＭＣが構成されるＳＲＡ
Ｍ１において、前記ｐ−型ウエル領域（基板）２の前記
メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄの形成領域の
主面に、この駆動用ＭＩＳＦＥＴＱｄのゲート電極７、
ソース領域及びドレイン領域（１１）を形成する工程と
、この駆動用ＭＩＳＦＥＴＱｄのゲート電極７上に誘電
体膜２１を介在させて前記負荷用ＭＩＳＦＥＴＱｐのゲ
ート電極２３を形成すると共に、このゲート電極２３を
前記駆動用ＭＩ ５ＦＥＴＱｄのドレイン領域（１１）
に接続する工程と、この負荷用ＭＩＳＦＥＴＱＰのゲー
ト電極２３上にゲート絶縁膜２４を介在させてこの負荷
用ＭＩＳＦＥＴＱＰのｎ型チャネル形成領域２６Ｎ、ソ
ース領域（及びドレイン領域）２６Ｐを形成する工程と
を備える。この構成により、前記駆動用ＭＩＳＦＥＴＱ
ｄのゲート電極７を形成する工程で情報蓄積ノード領域
間に挿入される容量素子Ｃの第１電極７、負荷用ＭＩＳ
ＦＥＴＱｐのゲート電極２３を形成する工程で前記容量
素子Ｃの第２電極２３の夫々を形成できるので、前記容
量素子Ｃを形成する工程に相当する分、ＳＲＡＭ１の製
造プロセスの製造工程数を低減できる。また、前記メモ
リセルＭＣの駆動用ＭＩＳＦＥＴＱｄ上に、前記負荷用
ＭＩＳＦＥＴＱＰ、容量素子Ｃの夫々を重ね合せたので
、この重ね合せに相当する分、メモリセルＭＣの占有面
積を縮小し、ＳＲＡＭＩの集積度を向上できる。 また、（Ｃ−２１）前記構成（Ｃ−２０）前記負荷用Ｍ
ＩＳＦＥＴＱＰのゲート電極２３は、Ｓｉ、Ｈ。 をソースガスとするＣＶＤ法で堆積された多結晶珪素膜
（ドープドポリシリコン）２３、或はＣＶＤ法で堆積さ
れかつこの堆積中に抵抗値を低減する不純物を導入した
多結晶珪素膜（ドープドポリシリコン）で形成する。こ
の構成により、ＣＶＤ法で堆積した（ノンドープドポリ
シリコン）後に不純物を導入して低抵抗化した多結晶珪
素膜に比べて、多結晶珪素膜２３のゲート絶縁膜２４と
接触する側の表面つまりゲート電極２３の上側の表面を
平担化できる。この結果、前記負荷用ＭＩＳＦＥＴＱＰ
のゲート電極２３とｎ型チャネル形成領域２６Ｎ（又は
ソース領域２６Ｐ）との間に発生する電界集中を防止し
、ゲート絶縁膜２４の絶縁耐圧を向上できるので、負荷
用ＭＩＳＦＥＴＱｐのゲート絶縁膜２４の膜厚を薄膜化
できる。負荷用ＭＩＳＦＥＴＱＰのゲートＩＰ、縁膜２
４の薄膜化は、導通特性（ＯＮ特性）の向上等、電気的
特性を向上できる６ また、（Ｃ−２２）前記構成（Ｃ−２１）の負荷用ＭＩ
ＳＦＥＴＱＰのｎ型チャネル形成領域２６Ｎは３０〜５
０［ｎｍｌの膜厚で形成される。この構成により、前記
負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｐ
でのリーク電流が著しく低減でき、電源電圧Ｖｃｃから
メモリセルＭＣの情報蓄積ノード領域に供給される無駄
な電流量を低減できるので、バッテリイバックアップ方
式を採用するＳＲＡＭ１のスタンバイ電流量を低減でき
る。 また、（Ｃ−２３）前記構成（Ｃ−２１）の負荷用ＭＩ
ＳＦＥＴＱｐ（７）ゲート絶縁膜２４はＣＶＤ法で堆積
された酸化珪素膜で形成される。この構成により、前記
負荷用ＭＩＳＦＥＴＱｐのゲート電極２３のゲート絶縁
膜２４の側の表面を平担化でき、ゲート絶縁膜２４の絶
縁耐圧を向上できるので、ゲート絶縁膜２４の膜厚の薄
膜化を図れる。この結果、負荷用Ｍ Ｉ Ｓ’ Ｆ Ｅ
Ｔ Ｑ ｐの電気的特性を向上できる。 また、（Ｃ−２４＞前記構成（Ｃ−２３）の負荷用ＭＩ
ＳＦＥＴＱｐのゲート絶縁膜２４は３０〜５０［ｎ ｍ
］の膜厚で形成される。この構成により、前記負荷用Ｍ
ＩＳＦＥＴＱｐのゲート絶縁膜２４の膜厚を薄膜化した
ので、負荷用ＭＩＳＦＥＴＱｐの電気的特性を向上でき
る。
【第１層目金属配線形成工程】
次に、前記メモリセルＭＣ上を含む基板全面に層間絶縁
膜２７を形成する０層間絶縁膜２７は酸化珪素膜２７Ａ
、ＢＰＳＧ膜２７Ｂの夫々を順次積層した２層の積層構
造で構成される。 下層の酸化珪素膜２７Ａは上層のＢＰＳＧ膜２７Ｂに含
有されるＢ、Ｐの夫々の下層側への漏れを防止する目的
で形成される。酸化珪素膜２７Ａは例えばＳ ｉ （Ｏ
Ｃ，Ｈ，）４ をソースガスとする、高温度（例えば６
００〜８００ ［’Ｃ］）、低圧力（例えば１゜Ｑ ［
ｔｏｒｒｌ）のＣＶＤ法で堆積される。酸化珪素膜２７
Ａは例えば１４０〜ｌ ６０［ｎ ｍ］の膜厚で形成さ
れる。 上層のＢＰＳＧ膜２７Ｂは表面を平担化して上層の段差
形状の成長を抑える目的で形成される。ＢＰＳＧ膜２７
Ｂは主に無機シラン（例えばＳｉＨ，）をソースガスと
するＣＶＤ法で堆積される。このＢＰＳＧ膜２７Ｂは、
例えば２８０〜３２０［ｎ ｍ］の膜厚で堆積後、グラ
スフローを施し、表面が平担化される。グラスフローは
、例えば窒素ガス中、８００〜９００ ［’Ｃ］の高温
度で約１０［９１行う。 次に、前記層間絶縁膜２７に接続孔２８を形成する。 接続孔２８は、メモリセルアレイＭＡＹにおいて。 メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半導
体領域（１８）上に形成された中間導電層２３上に形成
される。接続孔２８は、フォトリソグラフィ技術で形成
されたエツチングマスクを使用し、ＲＩＥ等の異方性エ
ツチングで形成する。また、接続孔２８は、前記第２１
図に示すように、周辺回路のｎチャネルＭＩＳＦＥＴＱ
ｎのｄ型半導体領域１８上、ＰチャネルＭＩ ５ＦＥＴ
Ｑｐのｐ０型型半体領域２０上等にも形成される。さら
に、接続孔２８は、前記第２２図に示す周辺回路の電源
電圧線２６Ｐの接続部分において、Ｐ゛型半導体領域２
０上にも形成される。 次に、前記層間絶縁膜２７上を含む基板全面に高融点金
属膜２９を形成する。高融点金属膜２９は第１層目の金
属配線形成工程で形成される。この高融点金属膜２９は
例えばスパッタ法で堆積したＷ膜で形成する。Ｗ膜は、
ＣＶＤ法で堆積した場合、段差形状部分でのステップカ
バレッジは良好であるが、層間絶縁膜２７の表面から剥
がれ易い。スパッタ法で堆積されるＷ膜は、層間絶縁膜
２７の表面での接着性が高い利点があるが、ステップカ
バレッジが悪く、シかも膜厚が厚いと内部応力が増大す
る欠点がある。そこで５本実施例のＳＲＡＭ１は、Ｗ膜
の接着性が高い利点を生かし、Ｗ膜の下地の層間絶縁膜
２７を平担化しくＢ Ｐ Ｓ Ｇ膜２７Ｂを使用しグラ
スフローを施す）でステップカバレッジに対処し、Ｗ膜
を薄膜化して内部応力に対処する。 Ｗ膜は金属配線としては薄い例えば２８０〜３２０［ｎ
ｍｌの膜厚で形成する。 次に、前記高融点金属膜２９にパターンニングを施し、
第３０図に示すように、メモリセルアレイＭＡＹにおい
て、メインワード線（Ｍ Ｗ Ｌ ）２９、サブワード
線（ＳＷＬ）２９、中間導電層２９の夫々を形成する。 前記中間導電層２９の一部は接続孔２８を通して下層の
中間導電層２３に接続される。この中間導電層２３はメ
モリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半導体
領域（１８）に接続される。また、前記第２１図に示す
ように、周辺回路において、配線２９が形成される。さ
らに、前記第２２図に示す周辺回路において、電源用中
間配線（Ｖｃｃ）２９が形成される。この電源用中間配
線２９は、接続孔２８を通してＰ°型半導体領域２０に
一旦接続され、このｐ゛型半導体領域２０を介してメモ
リセルアレイＭＡＹ上を延在する電源電圧Ｍ２６Ｐに接
続される。前記高融点金属膜２９のパターンニングは、
例えばフォトリソグラフィ技術で形成されたエツチング
マスクを使用し、異方性エツチングで行う。 このように、（Ａ−１２）前述の構成（Ａ−１１）のメ
インワード線（ＭＷＬ）２９、サブワード線（ＳＷＬ）
２９の夫々はスパッタ法で堆積した高融点金属膜（Ｗ膜
）で構成し、このメインワード線２９、サブワード線２
９の夫々の下地の層間絶縁膜２７はグラスフローで平担
化処理が施されたＢＰＳＧ膜（酸化珪素膜）２７Ｂで構
成される。この構成により。 前記スパッタ法で堆積した高融点金属膜２９は下地の層
間絶縁膜２７との接着性がＣＶＤ法で堆積した高融点金
属膜に比べて高いので、メインワード線２９、サブワー
ド線２９の夫々の剥離を防止できると共に、下地の層間
絶縁膜２７は平担化処理が施されているので、メインワ
ード線２９、サブワード線２９の夫々のステップカバレ
ッジを向上し、メインワード線２９、サブワード線２９
の夫々の断線不良を防止できる。また、スパッタ法で堆
積した高融点金属膜２９は、薄い膜厚、約２８０−３２
０［ｎｍコで形成し、内部応力を低減する。 また、（Ｄ −６”）メモリセルＭＣに電源電圧Ｖｃｅ
を供給する電源電圧線２６Ｐが、メモリセルアレイＭＡ
Ｙの周辺部分で、電源電圧線２６Ｐの上層に層間絶縁膜
２７等を介在させて設けられた電源用中間配線２９に接
続されるＳＲＡＭＩにおいて、ｎ゛型ウェル領域（基板
）３上の前記メモリセルアレイＭＡＹの周辺部分にｐ°
型半導体領域２０を形成する工程と、このＰ°型半導体
領域２０上を含む基板全面に層間絶縁膜２１及び２４を
形成する工程と、この層間絶縁膜２１及び２４の前記ｐ
゛型半導体領域２０の一部の領域上を除去し、接続孔２
５を形成する工程と、前記層間絶縁膜２４上に前記接続
孔２５を通してｐ゛型半導体領域２０の一部の領域に接
続される電源電圧線２６Ｐを形成する工程と、前記電源
電圧線２６Ｐ上を含む基板全面に層間絶縁膜２７を形成
する工程と、この層間絶縁膜２７、前記層間絶縁膜２１
及び２４の前記ρ゛型半導体領域２０の他部の領域上を
除去し、接続孔２８を形成する工程と、前記層間絶縁膜
２７上に前記接続孔２８を通してｐ゛型半導体領域２０
の他部の領域に接続される電源用中間配線２９を形成す
る工程とを備える。この構成により、前記接続孔２８は
、前記電源電圧線２６Ｐ上でなく、電源電圧線２６Ｐと
異なる領域のＰ゛型半導体領域２０上に形成しくｐ’型
半導体領域２０を接続孔２８を形成する際のバッファ層
として形成し）、接続孔２８の形成に際し、オーバーエ
ツチングによる電源電圧線２６Ｆの突接は不良を防止で
きるので一８ＲＡＭＩの製造プロセス上の歩留りを向上
できる。なお、この接続構造において、電源電圧線２６
Ｐ、電源用中間配線２９の夫々の間には、ｐ°型半導体
領域２０に限定されず、電源電圧線２６Ｐよりも下層の
導電層（例えば２３．１３．７又はそれらの積層膜）を
介在してもよい、ただし、電源電圧線２６Ｐはｐ型で形
成されているので、この導電層は、多結晶珪素膜で形成
する場合、ｐｎ接合が生成されないように、ｐ型で形成
する。 また、前記導電層はｐｎ接合が生成されない高融点金属
膜等で形成してもよい。 また、（Ｄ−７）前記構成（Ｄ−６）のｐ゛型半導体領
域２０を形成する工程は、前記メモリセルアレイＭＡＹ
の周辺領域に配置された周辺回路のＰチャネルＭＩＳＦ
ＥＴＱＰのソース領域、ドレイン領域（２０）の夫々を
形成する工程と同一製造工程で形成される。この構成に
より、前記周辺回路のｐチャネルＭＩＳＦＥＴＱｐのソ
ース領域、ドレイン領域の夫々を形成する工程と同一製
造工程で前記ｐ°型半導体領域２０を形成できるので、
このＰ゛型半導体領域２０を形成する工程に相当する分
、ＳＲＡＭ１の製造プロセスの製造工程数を低減できる
。 ［埋込用電極の形成工程１ 次に、前記メインワード線２９、サブワード線２９、中
間導電層２９の夫々の上部を含む基板全面に層間絶縁膜
３０を形成する。層間絶縁膜３０は、酸化珪素膜３０Ａ
、酸化珪素膜３０Ｂ、酸化珪素膜３０Ｃの夫々を順次積
層した３層の積層構造で形成される。 下層の酸化珪素膜３０Ａはテトラエソキシシランガス（
Ｔ Ｅ ＯＳ ： Ｓ ｘ （ＯＣ−Ｈｓ）４）をソー
スガスとするプラズマＣＶＤ法で堆積される。酸化珪素
膜３０Ａは、平担部、段差部の夫々での膜厚を均一に形
成することができ、例えばメインワード線２９、サブワ
ード線２９の夫々の間の凹部（最小配線間隔に相当する
）を埋込みその表面上を平担化する場合に、オーバーハ
ング形状がほとんど発生しないので、所謂巣の発生が生
じない。この酸化珪素膜３０Ａは、前記最小配線間隔を
埋込みその表面を平担化する目的で、最小配線間隔の２
分の１以上の膜厚、例えば４００［ｎｍ］の膜厚で形成
する。 中間層の酸化珪素膜３０Ｂは、スピンオングラス法で例
えば２００［ｎｍ］の膜厚に塗布され、べ一り処理が施
された後、全面エツチングされる。この酸化珪素膜３０
Ｂは主に層間絶縁膜３０の表面の平担化を目的として形
成される。前記全面エツチングは、下層の導電層（２９
）、上層の導電層（３３）の夫々の接続部分には残存さ
せず、かつ段差部分に残存させる条件下で行う。 上層の酸化珪素膜３０Ｇは、下層の酸化珪素膜３０Ａと
同様に、テトラエソキシシランガスをソースガスとする
プラズマＣＶＤ法で堆積される。この酸化珪素膜３０Ｃ
は例えば４００［ｎｍｌの膜厚で形成する。酸化珪素膜
３０Ｇは、主に、層間絶縁膜３０としての膜厚を確保す
ると共に、中間層の酸化珪素膜３０Ｂを被覆し、この中
間層の酸化珪素膜３０Ｂの膜質の劣化を防止する目的で
形成される。 次に、前記層間絶縁膜３０に接続孔３１を形成する。 接続孔３１は、例えばフォトリソグラフィ技術で形成さ
れたエツチングマスクを使用し、ＲＩＥ等の異方性エツ
チングで形成する。 次に、第３１図に示すように、前記接続Ｒ’（ｉ内に埋
込用電極３２を形成する。接続孔３１内には中間導電層
２９等の高融点金属膜の表面が露出するので。 埋込用電極３２はこの高融点金属膜の表面上に形成され
る。埋込用電極３２は例えば選択ＣＶＤ法で堆積したＷ
膜で形成される。
膜２７を形成する０層間絶縁膜２７は酸化珪素膜２７Ａ
、ＢＰＳＧ膜２７Ｂの夫々を順次積層した２層の積層構
造で構成される。 下層の酸化珪素膜２７Ａは上層のＢＰＳＧ膜２７Ｂに含
有されるＢ、Ｐの夫々の下層側への漏れを防止する目的
で形成される。酸化珪素膜２７Ａは例えばＳ ｉ （Ｏ
Ｃ，Ｈ，）４ をソースガスとする、高温度（例えば６
００〜８００ ［’Ｃ］）、低圧力（例えば１゜Ｑ ［
ｔｏｒｒｌ）のＣＶＤ法で堆積される。酸化珪素膜２７
Ａは例えば１４０〜ｌ ６０［ｎ ｍ］の膜厚で形成さ
れる。 上層のＢＰＳＧ膜２７Ｂは表面を平担化して上層の段差
形状の成長を抑える目的で形成される。ＢＰＳＧ膜２７
Ｂは主に無機シラン（例えばＳｉＨ，）をソースガスと
するＣＶＤ法で堆積される。このＢＰＳＧ膜２７Ｂは、
例えば２８０〜３２０［ｎ ｍ］の膜厚で堆積後、グラ
スフローを施し、表面が平担化される。グラスフローは
、例えば窒素ガス中、８００〜９００ ［’Ｃ］の高温
度で約１０［９１行う。 次に、前記層間絶縁膜２７に接続孔２８を形成する。 接続孔２８は、メモリセルアレイＭＡＹにおいて。 メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半導
体領域（１８）上に形成された中間導電層２３上に形成
される。接続孔２８は、フォトリソグラフィ技術で形成
されたエツチングマスクを使用し、ＲＩＥ等の異方性エ
ツチングで形成する。また、接続孔２８は、前記第２１
図に示すように、周辺回路のｎチャネルＭＩＳＦＥＴＱ
ｎのｄ型半導体領域１８上、ＰチャネルＭＩ ５ＦＥＴ
Ｑｐのｐ０型型半体領域２０上等にも形成される。さら
に、接続孔２８は、前記第２２図に示す周辺回路の電源
電圧線２６Ｐの接続部分において、Ｐ゛型半導体領域２
０上にも形成される。 次に、前記層間絶縁膜２７上を含む基板全面に高融点金
属膜２９を形成する。高融点金属膜２９は第１層目の金
属配線形成工程で形成される。この高融点金属膜２９は
例えばスパッタ法で堆積したＷ膜で形成する。Ｗ膜は、
ＣＶＤ法で堆積した場合、段差形状部分でのステップカ
バレッジは良好であるが、層間絶縁膜２７の表面から剥
がれ易い。スパッタ法で堆積されるＷ膜は、層間絶縁膜
２７の表面での接着性が高い利点があるが、ステップカ
バレッジが悪く、シかも膜厚が厚いと内部応力が増大す
る欠点がある。そこで５本実施例のＳＲＡＭ１は、Ｗ膜
の接着性が高い利点を生かし、Ｗ膜の下地の層間絶縁膜
２７を平担化しくＢ Ｐ Ｓ Ｇ膜２７Ｂを使用しグラ
スフローを施す）でステップカバレッジに対処し、Ｗ膜
を薄膜化して内部応力に対処する。 Ｗ膜は金属配線としては薄い例えば２８０〜３２０［ｎ
ｍｌの膜厚で形成する。 次に、前記高融点金属膜２９にパターンニングを施し、
第３０図に示すように、メモリセルアレイＭＡＹにおい
て、メインワード線（Ｍ Ｗ Ｌ ）２９、サブワード
線（ＳＷＬ）２９、中間導電層２９の夫々を形成する。 前記中間導電層２９の一部は接続孔２８を通して下層の
中間導電層２３に接続される。この中間導電層２３はメ
モリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半導体
領域（１８）に接続される。また、前記第２１図に示す
ように、周辺回路において、配線２９が形成される。さ
らに、前記第２２図に示す周辺回路において、電源用中
間配線（Ｖｃｃ）２９が形成される。この電源用中間配
線２９は、接続孔２８を通してＰ°型半導体領域２０に
一旦接続され、このｐ゛型半導体領域２０を介してメモ
リセルアレイＭＡＹ上を延在する電源電圧Ｍ２６Ｐに接
続される。前記高融点金属膜２９のパターンニングは、
例えばフォトリソグラフィ技術で形成されたエツチング
マスクを使用し、異方性エツチングで行う。 このように、（Ａ−１２）前述の構成（Ａ−１１）のメ
インワード線（ＭＷＬ）２９、サブワード線（ＳＷＬ）
２９の夫々はスパッタ法で堆積した高融点金属膜（Ｗ膜
）で構成し、このメインワード線２９、サブワード線２
９の夫々の下地の層間絶縁膜２７はグラスフローで平担
化処理が施されたＢＰＳＧ膜（酸化珪素膜）２７Ｂで構
成される。この構成により。 前記スパッタ法で堆積した高融点金属膜２９は下地の層
間絶縁膜２７との接着性がＣＶＤ法で堆積した高融点金
属膜に比べて高いので、メインワード線２９、サブワー
ド線２９の夫々の剥離を防止できると共に、下地の層間
絶縁膜２７は平担化処理が施されているので、メインワ
ード線２９、サブワード線２９の夫々のステップカバレ
ッジを向上し、メインワード線２９、サブワード線２９
の夫々の断線不良を防止できる。また、スパッタ法で堆
積した高融点金属膜２９は、薄い膜厚、約２８０−３２
０［ｎｍコで形成し、内部応力を低減する。 また、（Ｄ −６”）メモリセルＭＣに電源電圧Ｖｃｅ
を供給する電源電圧線２６Ｐが、メモリセルアレイＭＡ
Ｙの周辺部分で、電源電圧線２６Ｐの上層に層間絶縁膜
２７等を介在させて設けられた電源用中間配線２９に接
続されるＳＲＡＭＩにおいて、ｎ゛型ウェル領域（基板
）３上の前記メモリセルアレイＭＡＹの周辺部分にｐ°
型半導体領域２０を形成する工程と、このＰ°型半導体
領域２０上を含む基板全面に層間絶縁膜２１及び２４を
形成する工程と、この層間絶縁膜２１及び２４の前記ｐ
゛型半導体領域２０の一部の領域上を除去し、接続孔２
５を形成する工程と、前記層間絶縁膜２４上に前記接続
孔２５を通してｐ゛型半導体領域２０の一部の領域に接
続される電源電圧線２６Ｐを形成する工程と、前記電源
電圧線２６Ｐ上を含む基板全面に層間絶縁膜２７を形成
する工程と、この層間絶縁膜２７、前記層間絶縁膜２１
及び２４の前記ρ゛型半導体領域２０の他部の領域上を
除去し、接続孔２８を形成する工程と、前記層間絶縁膜
２７上に前記接続孔２８を通してｐ゛型半導体領域２０
の他部の領域に接続される電源用中間配線２９を形成す
る工程とを備える。この構成により、前記接続孔２８は
、前記電源電圧線２６Ｐ上でなく、電源電圧線２６Ｐと
異なる領域のＰ゛型半導体領域２０上に形成しくｐ’型
半導体領域２０を接続孔２８を形成する際のバッファ層
として形成し）、接続孔２８の形成に際し、オーバーエ
ツチングによる電源電圧線２６Ｆの突接は不良を防止で
きるので一８ＲＡＭＩの製造プロセス上の歩留りを向上
できる。なお、この接続構造において、電源電圧線２６
Ｐ、電源用中間配線２９の夫々の間には、ｐ°型半導体
領域２０に限定されず、電源電圧線２６Ｐよりも下層の
導電層（例えば２３．１３．７又はそれらの積層膜）を
介在してもよい、ただし、電源電圧線２６Ｐはｐ型で形
成されているので、この導電層は、多結晶珪素膜で形成
する場合、ｐｎ接合が生成されないように、ｐ型で形成
する。 また、前記導電層はｐｎ接合が生成されない高融点金属
膜等で形成してもよい。 また、（Ｄ−７）前記構成（Ｄ−６）のｐ゛型半導体領
域２０を形成する工程は、前記メモリセルアレイＭＡＹ
の周辺領域に配置された周辺回路のＰチャネルＭＩＳＦ
ＥＴＱＰのソース領域、ドレイン領域（２０）の夫々を
形成する工程と同一製造工程で形成される。この構成に
より、前記周辺回路のｐチャネルＭＩＳＦＥＴＱｐのソ
ース領域、ドレイン領域の夫々を形成する工程と同一製
造工程で前記ｐ°型半導体領域２０を形成できるので、
このＰ゛型半導体領域２０を形成する工程に相当する分
、ＳＲＡＭ１の製造プロセスの製造工程数を低減できる
。 ［埋込用電極の形成工程１ 次に、前記メインワード線２９、サブワード線２９、中
間導電層２９の夫々の上部を含む基板全面に層間絶縁膜
３０を形成する。層間絶縁膜３０は、酸化珪素膜３０Ａ
、酸化珪素膜３０Ｂ、酸化珪素膜３０Ｃの夫々を順次積
層した３層の積層構造で形成される。 下層の酸化珪素膜３０Ａはテトラエソキシシランガス（
Ｔ Ｅ ＯＳ ： Ｓ ｘ （ＯＣ−Ｈｓ）４）をソー
スガスとするプラズマＣＶＤ法で堆積される。酸化珪素
膜３０Ａは、平担部、段差部の夫々での膜厚を均一に形
成することができ、例えばメインワード線２９、サブワ
ード線２９の夫々の間の凹部（最小配線間隔に相当する
）を埋込みその表面上を平担化する場合に、オーバーハ
ング形状がほとんど発生しないので、所謂巣の発生が生
じない。この酸化珪素膜３０Ａは、前記最小配線間隔を
埋込みその表面を平担化する目的で、最小配線間隔の２
分の１以上の膜厚、例えば４００［ｎｍ］の膜厚で形成
する。 中間層の酸化珪素膜３０Ｂは、スピンオングラス法で例
えば２００［ｎｍ］の膜厚に塗布され、べ一り処理が施
された後、全面エツチングされる。この酸化珪素膜３０
Ｂは主に層間絶縁膜３０の表面の平担化を目的として形
成される。前記全面エツチングは、下層の導電層（２９
）、上層の導電層（３３）の夫々の接続部分には残存さ
せず、かつ段差部分に残存させる条件下で行う。 上層の酸化珪素膜３０Ｇは、下層の酸化珪素膜３０Ａと
同様に、テトラエソキシシランガスをソースガスとする
プラズマＣＶＤ法で堆積される。この酸化珪素膜３０Ｃ
は例えば４００［ｎｍｌの膜厚で形成する。酸化珪素膜
３０Ｇは、主に、層間絶縁膜３０としての膜厚を確保す
ると共に、中間層の酸化珪素膜３０Ｂを被覆し、この中
間層の酸化珪素膜３０Ｂの膜質の劣化を防止する目的で
形成される。 次に、前記層間絶縁膜３０に接続孔３１を形成する。 接続孔３１は、例えばフォトリソグラフィ技術で形成さ
れたエツチングマスクを使用し、ＲＩＥ等の異方性エツ
チングで形成する。 次に、第３１図に示すように、前記接続Ｒ’（ｉ内に埋
込用電極３２を形成する。接続孔３１内には中間導電層
２９等の高融点金属膜の表面が露出するので。 埋込用電極３２はこの高融点金属膜の表面上に形成され
る。埋込用電極３２は例えば選択ＣＶＤ法で堆積したＷ
膜で形成される。
【第２層目金属配線の形成工程］
次に、第３２図に示すように、メモリセルアレイＭＡＹ
において、前記層間絶縁膜３０上に相補性データ線（Ｄ
Ｌ）３３を形成する。また、前記第２１図に示すように
、周辺回路において、層間絶縁膜３０上に配線３３を形
成する。この相補性データ線３３（及び配ｍ３３）は第
２層目の金属配線形成工程で形成される。相補性データ
線３３は接続孔３１に埋込まれた埋込用電極３２を介し
て下層の中間導電層２９に接続される。相補性データ線
３３は、バリア性金属膜３３Ａ、アルミニウム合金膜３
３Ｂの夫々を順次積層した２層の積層構造で形成される
。下層のバリア性金属膜３３Ａは、例えばスパッタ法で
堆積されたＴｉＷ膜で形成され、約１８０〜２２０［ｎ
ｍ］の膜厚で形成される。上層のアルミニウム合金膜
３３Ｂは、スパッタ法で堆積された、Ｃｕ及びＳｉが添
加されたアルミニウムで形成され、約７００〜９００［
ｎｍ］の膜厚で形成される。 このように、（Ｃ−２５）下層配線（２９）の上層に層
間絶縁膜３０を介在させて上層配線（３３）を形成する
多層配線構造を有するＳＲＡＭ１において、基板上に下
層配線である第１配線、第２配線（２９）の夫々を所定
間隔離隔させて形成する工程と、この下層配線（２９）
上を含む基板全面に、テトラエソキシシランガスをソー
スガスとするプラズマＣＶＤ法を使用し、この下層配線
（２９）の第１配線と第２配線との離隔寸法の２分の１
以上の膜厚の下層の酸化珪素膜３０Ａを堆積する工程と
、この酸化珪素膜３０Ａ上を含む基板全面に、スピンオ
ングラス法で中間層の酸化珪素膜３０Ｂを塗布し、この
後、酸化珪素膜３０Ｂをベータする工程と、この酸化珪
素膜３０Ｂの全面にエツチングを施し、前記下層配線（
２９）の第１配線上及び第２配線上の酸化珪素膜３０Ｂ
を除去すると共に、それ以外の領域の酸化珪素膜３０Ｂ
を残存させる工程と、この残存させた酸化珪素膜３０Ｂ
上を含む基板全面に、ＣＶＤ法で上層の酸化珪素膜３０
Ｃを堆積する工程と、前記酸化珪素膜３０Ａ、３０Ｂ、
３０Ｃの夫々の第１配線上又は第２配線（２９）上を除
去し、接続孔３１を形成する工程と、前記酸化珪素膜３
０Ｃ上に、前記接続孔３１を通して第１配線又は第２配
線（２９）に接続される上層配線（３３）を形成する工
程とを備える。この構成により、前記酸化珪素膜３０Ａ
の平担部及び段差部での膜厚を均一化し、下層配線（２
９）の第１配線、第２配線との間の領域において酸化珪
素膜３０Ａのオーバーハング形状に基く巣の発生を低減
できるので、酸化珪素膜３０Ｂの全面エツチングの際の
巣の突き抜けの防止等１層間絶縁膜３０の絶縁不良を低
減し、ＳＲＡＭ１の製造プロセス上の歩留りを向上でき
る。また、前記酸化珪素膜３０Ｂで酸化珪素膜３０Ａの
表面上の急峻な段差形状を緩和し、酸化珪素膜３０Ｃの
表面の平担化を図れるので、上層配線（３０）の断線不
良を低減し、ＳＲＡＭＩの製造プロセス上の歩留りを向
上できる。また、前記下層配Ｉ＆（２９）と上層配線（
３３）との接続孔３１内には、前記全面エツチングで酸
化珪素膜３０Ｂが残存しないので、この酸化珪素膜３０
Ｂの含有する水分に基く、上層配線（３３）の腐食を防
止し、ＳＲＡＭ１の製造プロセス上の歩留りを向上でき
る。また、前記酸化珪素膜３０Ｂの下層を酸化珪素膜３
０Ａで上層を酸化珪素膜３０Ｃで被覆し、酸化珪素膜３
０Ｂの水分の吸収を低減し、酸化珪素膜３０Ｂの膜質を
向上できるので、酸化珪素膜３０Ｂの割れの防止等、Ｓ
ＲＡＭ１の製造プロセス上の歩留りを向上できる。 【ファイナルパッシベーション膜の形成工程】次に、前
記第１図及び第２１図に示すように、前記相補性データ
線３３上を含む基板全面にファイナルパッシベーション
膜３４を形成する。ファイナルパッシベーション膜３４
は、酸化珪素膜、窒化珪素膜、樹脂膜の夫々を順次積層
した３層の積層構造で構成される。 下層の酸化珪素膜は、均一な膜厚を形成できる、テトラ
エソキシシランガスをソースガスとするプラズマＣＶＤ
法で堆積され・る。また、下層の酸化珪素膜は、相補性
データ線３３のアルミニウム合金膜３３Ｂを形成した後
に形成されるので、低温度例えば約４００ ［’Ｃ］以
下で生成できる前述のＣＶＤ法を使用する。この下層の
酸化珪素膜は例えば４００［ｎｍｌの膜厚で形成される
。 中間層の窒化珪素膜は主に耐湿性を向上する目的で形成
される。この中間層の窒化珪素膜は、例えばプラズマＣ
ＶＤ法で堆積され、１．０〜１．４［μｍ〕の膜厚で形
成される。 上層の樹脂膜は、例えばポリイミド系樹脂膜で形成され
、主にα線を遮蔽する目的で形成される。 この上層の樹脂膜は例えば２．２〜２．４［μｍｌの膜
厚で形成される。 これら一連の製造プロセスを施すことにより、本実施例
のＳＲＡＭＩは完成する。 以上１本発明者によってなされた発明を、前記実施例に
基き具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。 例えば１本発明は、ＳＲＡＭ以外の半導体記憶装置、Ｄ
ＲＡＭ（旦ｙｎａｍｉｃ ＲＡ Ｍ ）、ＲＯＭ（Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）等にも適用できる。 また５本発明は、ＳＲＡＭが組込まれた１チツプマイコ
ン、ゲートアレイ等、ＳＲＡＭを有する半導体集積回路
装置に適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 （１）ＳＲＡＭを有する半導体集積回路装置の集積度を
向上できる。 （２）ＳＲＡＭを有する半導体集積回路装置の動作速度
の高速化を図れる。 （３）ＳＲＡＭを有する半導体集積回路装置の動作上の
信頼性を向上できる。 （４）ＳＲＡＭを有する半導体集積回路装置の消費電力
を低減できる。 （５）ＳＲＡＭを有する半導体集積回路装置の耐ソフト
エラー耐圧を向上できる。 （６）ＳＲＡＭを有する半導体集積回路装置の電気的信
頼性を向上できる。 （７）ＳＲＡＭを有する半導体集積回路装置の静電気破
壊耐圧を向上できる。 （８）ＳＲＡＭを有する半導体集積回路装置の製造プロ
セス上の歩留りを向上できる。 （９）ＳＲＡＭを有する半導体集積回路装置の製造プロ
セスの製造工程数を低減できる。 （１０）前記（１）乃至（９）の効果のうち、２つ以上
の効果を同時に奏することができる。
において、前記層間絶縁膜３０上に相補性データ線（Ｄ
Ｌ）３３を形成する。また、前記第２１図に示すように
、周辺回路において、層間絶縁膜３０上に配線３３を形
成する。この相補性データ線３３（及び配ｍ３３）は第
２層目の金属配線形成工程で形成される。相補性データ
線３３は接続孔３１に埋込まれた埋込用電極３２を介し
て下層の中間導電層２９に接続される。相補性データ線
３３は、バリア性金属膜３３Ａ、アルミニウム合金膜３
３Ｂの夫々を順次積層した２層の積層構造で形成される
。下層のバリア性金属膜３３Ａは、例えばスパッタ法で
堆積されたＴｉＷ膜で形成され、約１８０〜２２０［ｎ
ｍ］の膜厚で形成される。上層のアルミニウム合金膜
３３Ｂは、スパッタ法で堆積された、Ｃｕ及びＳｉが添
加されたアルミニウムで形成され、約７００〜９００［
ｎｍ］の膜厚で形成される。 このように、（Ｃ−２５）下層配線（２９）の上層に層
間絶縁膜３０を介在させて上層配線（３３）を形成する
多層配線構造を有するＳＲＡＭ１において、基板上に下
層配線である第１配線、第２配線（２９）の夫々を所定
間隔離隔させて形成する工程と、この下層配線（２９）
上を含む基板全面に、テトラエソキシシランガスをソー
スガスとするプラズマＣＶＤ法を使用し、この下層配線
（２９）の第１配線と第２配線との離隔寸法の２分の１
以上の膜厚の下層の酸化珪素膜３０Ａを堆積する工程と
、この酸化珪素膜３０Ａ上を含む基板全面に、スピンオ
ングラス法で中間層の酸化珪素膜３０Ｂを塗布し、この
後、酸化珪素膜３０Ｂをベータする工程と、この酸化珪
素膜３０Ｂの全面にエツチングを施し、前記下層配線（
２９）の第１配線上及び第２配線上の酸化珪素膜３０Ｂ
を除去すると共に、それ以外の領域の酸化珪素膜３０Ｂ
を残存させる工程と、この残存させた酸化珪素膜３０Ｂ
上を含む基板全面に、ＣＶＤ法で上層の酸化珪素膜３０
Ｃを堆積する工程と、前記酸化珪素膜３０Ａ、３０Ｂ、
３０Ｃの夫々の第１配線上又は第２配線（２９）上を除
去し、接続孔３１を形成する工程と、前記酸化珪素膜３
０Ｃ上に、前記接続孔３１を通して第１配線又は第２配
線（２９）に接続される上層配線（３３）を形成する工
程とを備える。この構成により、前記酸化珪素膜３０Ａ
の平担部及び段差部での膜厚を均一化し、下層配線（２
９）の第１配線、第２配線との間の領域において酸化珪
素膜３０Ａのオーバーハング形状に基く巣の発生を低減
できるので、酸化珪素膜３０Ｂの全面エツチングの際の
巣の突き抜けの防止等１層間絶縁膜３０の絶縁不良を低
減し、ＳＲＡＭ１の製造プロセス上の歩留りを向上でき
る。また、前記酸化珪素膜３０Ｂで酸化珪素膜３０Ａの
表面上の急峻な段差形状を緩和し、酸化珪素膜３０Ｃの
表面の平担化を図れるので、上層配線（３０）の断線不
良を低減し、ＳＲＡＭＩの製造プロセス上の歩留りを向
上できる。また、前記下層配Ｉ＆（２９）と上層配線（
３３）との接続孔３１内には、前記全面エツチングで酸
化珪素膜３０Ｂが残存しないので、この酸化珪素膜３０
Ｂの含有する水分に基く、上層配線（３３）の腐食を防
止し、ＳＲＡＭ１の製造プロセス上の歩留りを向上でき
る。また、前記酸化珪素膜３０Ｂの下層を酸化珪素膜３
０Ａで上層を酸化珪素膜３０Ｃで被覆し、酸化珪素膜３
０Ｂの水分の吸収を低減し、酸化珪素膜３０Ｂの膜質を
向上できるので、酸化珪素膜３０Ｂの割れの防止等、Ｓ
ＲＡＭ１の製造プロセス上の歩留りを向上できる。 【ファイナルパッシベーション膜の形成工程】次に、前
記第１図及び第２１図に示すように、前記相補性データ
線３３上を含む基板全面にファイナルパッシベーション
膜３４を形成する。ファイナルパッシベーション膜３４
は、酸化珪素膜、窒化珪素膜、樹脂膜の夫々を順次積層
した３層の積層構造で構成される。 下層の酸化珪素膜は、均一な膜厚を形成できる、テトラ
エソキシシランガスをソースガスとするプラズマＣＶＤ
法で堆積され・る。また、下層の酸化珪素膜は、相補性
データ線３３のアルミニウム合金膜３３Ｂを形成した後
に形成されるので、低温度例えば約４００ ［’Ｃ］以
下で生成できる前述のＣＶＤ法を使用する。この下層の
酸化珪素膜は例えば４００［ｎｍｌの膜厚で形成される
。 中間層の窒化珪素膜は主に耐湿性を向上する目的で形成
される。この中間層の窒化珪素膜は、例えばプラズマＣ
ＶＤ法で堆積され、１．０〜１．４［μｍ〕の膜厚で形
成される。 上層の樹脂膜は、例えばポリイミド系樹脂膜で形成され
、主にα線を遮蔽する目的で形成される。 この上層の樹脂膜は例えば２．２〜２．４［μｍｌの膜
厚で形成される。 これら一連の製造プロセスを施すことにより、本実施例
のＳＲＡＭＩは完成する。 以上１本発明者によってなされた発明を、前記実施例に
基き具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。 例えば１本発明は、ＳＲＡＭ以外の半導体記憶装置、Ｄ
ＲＡＭ（旦ｙｎａｍｉｃ ＲＡ Ｍ ）、ＲＯＭ（Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）等にも適用できる。 また５本発明は、ＳＲＡＭが組込まれた１チツプマイコ
ン、ゲートアレイ等、ＳＲＡＭを有する半導体集積回路
装置に適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 （１）ＳＲＡＭを有する半導体集積回路装置の集積度を
向上できる。 （２）ＳＲＡＭを有する半導体集積回路装置の動作速度
の高速化を図れる。 （３）ＳＲＡＭを有する半導体集積回路装置の動作上の
信頼性を向上できる。 （４）ＳＲＡＭを有する半導体集積回路装置の消費電力
を低減できる。 （５）ＳＲＡＭを有する半導体集積回路装置の耐ソフト
エラー耐圧を向上できる。 （６）ＳＲＡＭを有する半導体集積回路装置の電気的信
頼性を向上できる。 （７）ＳＲＡＭを有する半導体集積回路装置の静電気破
壊耐圧を向上できる。 （８）ＳＲＡＭを有する半導体集積回路装置の製造プロ
セス上の歩留りを向上できる。 （９）ＳＲＡＭを有する半導体集積回路装置の製造プロ
セスの製造工程数を低減できる。 （１０）前記（１）乃至（９）の効果のうち、２つ以上
の効果を同時に奏することができる。
第１図は、本発明の一実施例であるＳＲＡＭのメモリセ
ルの断面図、 第２図は、前記メモリセルの平面図、 第３図は、前記ＳＲＡＭのチップレイアウト図、第４図
乃至第６図は、前記ＳＲＡＭの要部の拡大ブロック図。 第７図は、前記メモリセルの回路図、 第８図及び第９図は、前記ＳＲＡＭの入出力部の等価回
路図、 第１０図乃至第１４図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルの平面図、 第１５図乃至第２０図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルアレイの平面図、 第２１図及び第２２図は、前記ＳＲＡＭの周辺回路の断
面図、 第２３図乃至第３２図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルの断面図、 第３３図乃至第３９図は、本発明の詳細な説明するため
の図である。 図中、１・・・半導体基板、２，３・・・ウェル領域、
４・・・素子分離絶縁膜、６ 、１２．２４・・・ゲー
ト絶縁膜、７ 、１３．２３．２６・・・ゲート材、１
０．１１．１７．１８．１９゜２０・・・半導体領域、
８ 、１５．２１．２４．２７．３０・・・絶縁膜、９
，１６・・・サイドウオールスペーサ、１４．２２゜２
５、２８．３１・・・接続孔、２９．３３・・・金属配
線、ＭＣ・・・メモリセル、Ｑｔ・・・転送用ＭＩＳＦ
ＥＴ、Ｑｄ・・・駆動用ＭＩＳＦＥＴ、Ｑｐ・・・負荷
用ＭＩＳＦＥＴ、Ｃ・・・容量素子、ＷＬ・・・ワード
線、ＤＬ・・・相補性データ線、Ｖｓｓ・・・基準電圧
、 Ｖｃｃ・・・電源電圧である。
ルの断面図、 第２図は、前記メモリセルの平面図、 第３図は、前記ＳＲＡＭのチップレイアウト図、第４図
乃至第６図は、前記ＳＲＡＭの要部の拡大ブロック図。 第７図は、前記メモリセルの回路図、 第８図及び第９図は、前記ＳＲＡＭの入出力部の等価回
路図、 第１０図乃至第１４図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルの平面図、 第１５図乃至第２０図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルアレイの平面図、 第２１図及び第２２図は、前記ＳＲＡＭの周辺回路の断
面図、 第２３図乃至第３２図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルの断面図、 第３３図乃至第３９図は、本発明の詳細な説明するため
の図である。 図中、１・・・半導体基板、２，３・・・ウェル領域、
４・・・素子分離絶縁膜、６ 、１２．２４・・・ゲー
ト絶縁膜、７ 、１３．２３．２６・・・ゲート材、１
０．１１．１７．１８．１９゜２０・・・半導体領域、
８ 、１５．２１．２４．２７．３０・・・絶縁膜、９
，１６・・・サイドウオールスペーサ、１４．２２゜２
５、２８．３１・・・接続孔、２９．３３・・・金属配
線、ＭＣ・・・メモリセル、Ｑｔ・・・転送用ＭＩＳＦ
ＥＴ、Ｑｄ・・・駆動用ＭＩＳＦＥＴ、Ｑｐ・・・負荷
用ＭＩＳＦＥＴ、Ｃ・・・容量素子、ＷＬ・・・ワード
線、ＤＬ・・・相補性データ線、Ｖｓｓ・・・基準電圧
、 Ｖｃｃ・・・電源電圧である。
Claims (1)
- 【特許請求の範囲】 １、外部端子とＭＩＳＦＥＴで形成される入出力段回路
との間にＭＩＳＦＥＴで形成される静電気破壊防止回路
を配置し、メモリセルを駆動用ＭＩＳＦＥＴ及び転送用
ＭＩＳＦＥＴで構成するＳＲＡＭを有する半導体集積回
路装置において、前記メモリセルの転送用ＭＩＳＦＥＴ
をＬＤＤ構造で構成すると共に、前記駆動用ＭＩＳＦＥ
Ｔを２重ドレイン構造で構成し、前記静電気破壊防止回
路のＭＩＳＦＥＴの前記外部端子に直接々続されるドレ
イン領域、又は入出力段回路のＭＩＳＦＥＴの前記外部
端子に直接々続されるドレイン領域を２重ドレイン構造
で構成したことを特徴とする半導体集積回路装置。 ２、外部端子とＭＩＳＦＥＴで形成される入出力段回路
との間にＭＩＳＦＥＴで形成される静電気破壊防止回路
を配置し、メモリセルを駆動用ＭＩＳＦＥＴ及び転送用
ＭＩＳＦＥＴで構成するＳＲＡＭを有する半導体集積回
路装置の形成方法において、前記メモリセルの駆動用Ｍ
ＩＳＦＥＴ、前記静電気破壊防止回路の前記外部端子に
直接々続されるドレイン領域を持つＭＩＳＦＥＴ又は入
出力段回路の前記外部端子に直接々続されるドレイン領
域を持つＭＩＳＦＥＴの夫々を形成する工程と、前記メ
モリセルの転送用ＭＩＳＦＥＴを形成する工程とを備え
たことを特徴とする半導体集積回路装置の形成方法。 ３、ワード線で制御される転送用ＭＩＳＦＥＴ及び駆動
用ＭＩＳＦＥＴでメモリセルが構成され、このメモリセ
ルの情報書込み動作、情報の保持動作、情報読出し動作
を制御する周辺回路をＭＩＳＦＥＴで構成するＳＲＡＭ
を有する半導体集積回路装置において、前記転送用ＭＩ
ＳＦＥＴのゲート電極及びそれに接続されるワード線を
、前記駆動用ＭＩＳＦＥＴのゲート電極に比べて比抵抗
値が小さい材料で構成し、前記周辺回路のＭＩＳＦＥＴ
のゲート電極を前記転送用ＭＩＳＦＥＴのゲート電極と
同一導電層で構成したことを特徴とする半導体集積回路
装置。 ４、前記メモリセルの転送用ＭＩＳＦＥＴ、周辺回路の
ＭＩＳＦＥＴの夫々はＬＤＤ構造で構成し、前記メモリ
セルの駆動用ＭＩＳＦＥＴは２重ドレイン構造で構成さ
れることを特徴とする請求項３に記載の半導体集積回路
装置。 ５、ワード線で制御される転送用ＭＩＳＦＥＴ及び駆動
用ＭＩＳＦＥＴでメモリセルが構成され、このメモリセ
ルの情報書込み動作、情報の保持動作、情報読出し動作
を制御する周辺回路をＭＩＳＦＥＴで構成するＳＲＡＭ
を有する半導体集積回路装置の形成方法において、前記
メモリセルの駆動用ＭＩＳＦＥＴを形成する工程と、前
記メモリセルの転送用ＭＩＳＦＥＴを形成すると共に、
周辺回路のＭＩＳＦＥＴを形成する工程とを備えたこと
を特徴とする半導体集積回路装置の形成方法。 ６、メモリセルに電源を供給する第１電源配線が、メモ
リセルアレイの周辺部分で、第１電源配線の上層に層間
絶縁膜を介在させて設けられた第２電源配線に接続され
るＳＲＡＭを有する半導体集積回路装置の形成方法にお
いて、基板上の前記メモリセルアレイの周辺部分に半導
体領域又は導電層を形成する工程と、この半導体領域又
は導電層上を含む基板全面に第１層間絶縁膜を形成する
工程と、この第１層間絶縁膜の前記半導体領域又は導電
層の一部の領域上を除去し、第１接続孔を形成する工程
と、前記第１層間絶縁膜上に前記第１接続孔を通して半
導体領域又は導電層の一部の領域に接続される第１電源
配線を形成する工程と、前記第１電源配線上を含む基板
全面に第２層間絶縁膜を形成する工程と、この第２層間
絶縁膜及び前記第１層間絶縁膜の前記半導体領域又は導
電層の他部の領域上を除去し、第２接続孔を形成する工
程と、前記第２層間絶縁膜上に前記第２接続孔を通して
半導体領域又は導電層の他部の領域に接続される第２電
源配線を形成する工程とを備えたことを特徴とする半導
体集積回路装置の形成方法。 ７、前記半導体領域を形成する工程は、前記メモリセル
アレイの周辺領域に配置された周辺回路のＭＩＳＦＥＴ
のソース領域、ドレイン領域の夫々を形成する工程と同
一製造工程で形成されることを特徴とする請求項６に記
載の半導体集積回路装置の形成方法。
Priority Applications (16)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030454A JP2749689B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路装置及びその製造方法 |
| KR1019910001844A KR100199258B1 (ko) | 1990-02-09 | 1991-02-04 | 반도체집적회로장치 |
| US07/653,493 US5239196A (en) | 1990-02-09 | 1991-02-11 | SRAM with dual word lines overlapping drive transistor gates |
| US08/351,173 US5652457A (en) | 1990-02-09 | 1994-11-30 | Semiconductor integrated circuit device and process for fabricating the same |
| US08/459,961 US5572480A (en) | 1990-02-09 | 1995-06-02 | Semiconductor integrated circuit device and process for fabricating the same |
| US08/460,129 US5656836A (en) | 1990-02-09 | 1995-06-02 | Semiconductor integrated circuit device and process for fabricating the same |
| US08/460,639 US5767554A (en) | 1990-02-09 | 1995-06-02 | Semiconductor integrated circuit device and process for fabricating the same |
| US08/460,641 US5834851A (en) | 1990-02-09 | 1995-06-02 | SRAM having load transistor formed above driver transistor |
| US08/458,615 US5700704A (en) | 1990-02-09 | 1995-06-02 | Process for fabricating a semiconductor integrated circuit device |
| US08/458,616 US5731219A (en) | 1990-02-09 | 1995-06-02 | Process for fabricating a semiconductor integrated circuit device |
| KR1019960002596A KR100201182B1 (ko) | 1990-02-09 | 1996-02-03 | 반도체집적회로장치 |
| KR1019960002594A KR100201181B1 (en) | 1990-02-09 | 1996-02-03 | Semiconductor integatrated circuit device |
| KR1019960002595A KR100201183B1 (en) | 1990-02-09 | 1996-02-03 | Semiconductor integatrated circuit device and fabrication method of the same |
| KR1019960002598A KR100199260B1 (en) | 1990-02-09 | 1996-02-03 | Semiconductor integrated circuit device and fabrication method of the same |
| KR1019960002593A KR100201184B1 (en) | 1990-02-09 | 1996-02-03 | Semiconductor integrated circuit device |
| KR1019960002597A KR100199259B1 (en) | 1990-02-09 | 1996-02-03 | Fabrication method of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030454A JP2749689B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03234058A true JPH03234058A (ja) | 1991-10-18 |
| JP2749689B2 JP2749689B2 (ja) | 1998-05-13 |
Family
ID=12304354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030454A Expired - Lifetime JP2749689B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749689B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04274363A (ja) * | 1991-03-01 | 1992-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| US5384731A (en) * | 1993-02-10 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
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| US6476453B2 (en) | 1995-07-18 | 2002-11-05 | Hitachi, Ltd. | Semiconductor integrated circuit device having capacitor element |
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-
1990
- 1990-02-09 JP JP2030454A patent/JP2749689B2/ja not_active Expired - Lifetime
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| US7323735B2 (en) | 1995-07-18 | 2008-01-29 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having capacitor element |
| US7598558B2 (en) | 1995-07-18 | 2009-10-06 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having capacitor element |
| US6191633B1 (en) | 1997-09-12 | 2001-02-20 | Nec Corporation | Semiconductor integrated circuit with protection circuit against electrostatic discharge |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2749689B2 (ja) | 1998-05-13 |
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