KR100630651B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

지지 기판을 배선으로서 효율적으로 이용할 수 있는 반도체 장치가 제안된다. 본 발명의 반도체 장치 (칩 (4)) 는, 지지 기판으로서 제 1 Si 기판 (1), 및 제 1 Si 기판 (1) 의 하나의 주요 표면 상에 적층된 제 1 절연 필름 상에 적층된 제 2 Si 기판 (3) 을 갖는다. 지지 기판 배선으로서 이용되는 확산층 (2) 은 제 1 SiO2 막 (9) 과 접하는 면에서 제 1 Si 기판 (1) 의 표면 부분의 적어도 일부에 형성된다.
반도체 장치, 지지 기판, 지지 기판 배선, 확산층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1 은 본 발명의 반도체 장치의 일 실시형태를 설명하기 위한 도면으로서, 구체적으로는 반도체 장치의 요부를 도시하는 개략 단면도이다.
도 2a 및 도 2b 는 도 1 에 도시된 부분 "A" 및 부분 "B" 를 도시하는 확대도이다.
도 3 은 도 1 에 도시된 반도체 장치를 개략적으로 도시하는 평면 사시도이다.
도 4a 내지 도 4c 는 도 1 등에 도시된 반도체 장치를 제조하는 공정 단계의 일부를 도시한 평면도이다.
도 5a 내지 도 5d 는 도 4a 내지 4c 에 도시된 개개의 기판 등의 선 C-C' 를 따라 취한 단면도이다.
도 6 은 도 3 에 도시된 선 B-B' 를 따라 취해진 단면도이다.
도 7 은 웨이퍼 형 제 1 Si 기판의 표면부에 N+ 형 확산층 및 P+ 형 확산층이 형성된 상태를 도시하는 도면이다.
도 8a 및 도 8b 는 SOI 반도체 장치의 실장 및 조립 상태를 도시하는 개략도 로서, 도 8a 는 COB 실장을 도시하며, 도 8b 는 TCP 조립을 도시한다.
도 9 는 종래의 반도체 장치를 설명하기 위한 도면으로서, 구체적으로는 반도체 장치의 요부를 도시하는 개략 단면도이다.
도 10a 및 도 10b 는 도 9 에 도시된 부분 "X" 및 부분 "Y" 를 각각 도시하는 확대도이다.
도 11 은 도 9 에 도시된 반도체 장치를 도시하는 개략 평면도이다.
본 출원은 일본 특허 출원 제 2003-345809 에 기초하며, 그 내용은 여기에 참조로 포함된다.
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로는 소위 SOI (silicon on insulator) 구조를 갖는 반도체 장치에 관한 것이다.
소위 SOI 구조에 기초한 그 칩의 기판 구조를 갖는 종래의 반도체 장치들이 알려져 있다. SOI 구조는, 이온 주입 및 실리콘 기판의 접합 공정을 포함하는 SIMOX (separation by implanted oxygen) 공정과 같은 기술에 의해 형성될 수 있고, 통상 도 8a 및 8b 에 도시된 칩 (110) 에 의해 예시된 바와 같이 구성되며, 여기서 절연막 (303) 및 단결정 반도체 기판으로서의 제 2 Si 기판 (302) 은 지지 기판으로서의 제 1 Si 기판 (301) 상에 이 순서로 적층된다.
SOI 구조를 사용하는 반도체 장치 (이하, SOI 반도체 장치라 함) 는, 바람직 하게는 고-전압-저항 애플리케이션 (high-voltage-resistance applications) 에 사용된다. 일반적인 반도체 장치와 유사하게, SOI 반도체 장치는 통상 그 칩이 도전 접착제 (adhesive) 등을 이용하여 패키지의 섬 (island) 상에 실장되고, 칩 상의 외부 접속 전극은 각각 와이어 접합을 통해 소정의 외부 단자에 접합되도록 구성된다. 또한, 섬은 외부 단자 중 여하한 하나 (대부분의 경우 접지 단자) 와 접속되어, 이 경우의 지지 기판은 섬을 통해 접지될 수 있다.
실장에 있어 더 높은 집적의 요구에 대응하여, 플립 칩 기술에 기반한 칩-온-보드 (chip-on-board; 이하, COB 라 한다) 및 역시 전술한 SIO 반도체 장치에 대한 테이프 캐리어 패키지 (tape carrier package; 이하, TCP 라 한다) 와 같은 실장 방법 또는 조립 방법을 채용하는 경향이 있으며, 여기서, 통상 도 8a 에 도시된 바와 같이, 칩 (110) 의 제 2 Si 기판 (302) 상에 배치된 외부 접속 전극 (도시되지 않음) 은 범프 (201) 를 통해 칩 (110) 이 실장된 배선 기판 (70) 상의 도체 배선 (71) 에 접속되거나, 통상 도 8b 에 도시된 바와 같이, 칩 (110) 의 제 2 Si 기판 (302) 상에 배치된 외부 접속 전극 (도시되지 않음) 은 범프 (201) 를 통해 TCP 의 내부 리드 (80) 에 접속된다. 그러나, 이는 제 1 Si 기판 (301) 에 전위를 인가하는 것을 어렵게 하여 바람직하지 못하다.
부동 전위 (floating potential) 로 설정된 지지 기판은, 통상 지지 기판의 전위 변화가 장치의 동작, 특히 문턱 전위에 악영향을 주며, 그로써 장치의 동작 마진을 감소시킨다는 점에서 문제를 나타낸다. 또한, 장치의 전압 저항은 지지 기판의 전위에 의존하여 변화하여, 반도체 장치의 동작 중의 지지 기판 전위의 여 하한 변화도 그 전압 저항의 저하에 기인한 장치의 오동작을 유발할 수 있음을 유의하여야 한다.
지지 기판의 부동 전위를 피하는 하나의 기술로서, 일본 특허 공개 공보 제 2002-110950 호는 장치 측의 표면으로부터 지지 기판으로 전위를 인가할 수 있는 예시적인 SOI 반도체 장치를 대체적으로 개시한다.
도 9 는 일본 특허 공개 공보 제 2002-110950 호에 개시된 종래의 반도체 장치를 설명하기 위한 도면으로, 구체적으로는 반도체 장치가 갖는 칩의 요부를 도시하는 개략 단면도이다. 도 10a 및 도 10b 는 도 9 에 도시된 부분 "X" 및 부분 "Y" 를 각각 도시하는 확대도이다. 도 11 은 칩을 개략적으로 도시하는 평면 사시도이다. 도 9 는 도 11 의 선 A-A' 를 따라 취한 단면을 도시한다.
도 9 등을 참조하면, 종래의 반도체 장치가 갖는 칩은, 지지 기판으로서의 역할을 하며 예를 들어 비저항이 10Ω·cm, 두께가 650 ㎛ 인 P 형 제 1 실리콘 (Si) 기판 (401) 을 구비하며, 그 위에, 제 1 절연막으로서 약 1 ㎛ 두께의 실리콘 산화막 막 (이하 "SiO2 막" 이라 함) (409) 및, 비저항이 10 Ω·cm, 두께가 5 ㎛ 인 P 형 제 2 Si 기판 (403) 이 이 순서로 적층된다. 칩에서, 그 안에 형성된 제 2 Si 기판 (403) 은 분리구 (417) 에 의해 전기적으로 격리된 복수의 소자 형성 영역 (430) 을 갖는다. 칩은 또한, 제 2 Si 기판 (403) 을 제거한 후 칩 상의 적절한 빈 영역에 설치되어 100 ㎛2 (10 ㎛×10 ㎛) 의 면적을 갖는 기판 콘택트 형성 영역 (405) 및, 복수의 외부 접속 전극 (440) 을 갖는다.
각각의 기판 콘택트 형성 영역 (405) 에는, 도 10a 에 확대하여 도시된 바와 같이, 테트라에톡시실란 (Si(OC2H5)4, 이하 "TEOS" 라 한다) 기체를 사용하여 형성된 절연 재료 막인 TEOS 산화막 (412), 및 SiO2 막 (409) 을 관통하여 제 1 Si 기판 (401) 내 콘택트 영역 (418) 에 도달하는 기판 콘택트 홀 (419) 이 제공된다. 기판 콘택트 홀 (419) 은, 텅스텐 (W) (406) 으로 대표되는 도전 재료로서의 금속으로 충진되어 콘택트를 구성하며, 그 후 지지 기판 접속 배선의 역할을 하고, 알루미늄 (Al) 배선 (408) 으로 대표되는 금속 막 배선을 통해 외부 접속 전극 (440) 과 제 1 Si 기판 (401) 이 접속된다. 이는 외부 접속 전극 (440) 을 통해 외부로부터 제 1 Si 기판 (401) 에 전위를 인가할 수 있게 한다.
도 9 에 도시된 예의 기판 콘택트 홀 (419) 은, 이 칩에서 사용되는 최소 치수 콘택트 홀 (이는 통상 소자 형성 영역 (430) 에서 사용되는 최소 치수 콘택트 홀이다) 이 복수 개 배열된 멀티 콘택트 구조를 따른다. SiO2 막 (409) 및 TEOS 산화막 (412) 사이에는, 필드 절연막 (410) 및 SiO2 막 (411) 이 제공된다.
내부의 Al 배선 (408) 이 노출되도록 Al 배선 (408) 을 덮는 보호 산화막 (413) 및 보호 질화막 (414) 을 제거하고, 그 위에 티타늄 (Ti) 막과 같은 접착 금속 막 (415) 을 형성하며, 통상 금 (Au) 으로 구성된 범프 (407) 를 형성함으로써 외부 접속 전극 (440) 이 구성된다. 보호 산화 막 (413) 의 소정 영역은 그 위에 코팅된 SOG (spin on glass; 416) 를 갖는다.
반도체 장치의 기능을 실현하기 위해 필요한 소자들이 개개의 소자 형성 영 역 (430) 의 상부 표면 (SiO2 막 (409) 과의 접합면의 반대쪽 표면 측) 에 형성된다. 도 9 및 도 10b 는 그러한 소자의 일례로서, 소스 확산층 (420), 드레인 확산층 (424), 게이트 전극 (423), 게이트 산화막 (421), 및 측벽 산화막 (422) 을 갖는 전계 효과 트랜지스터 (MOSFET, 이하 "MOS" 라 한다) 를 도시한다.
지지 기판 (제 1 Si 기판) 에 전위를 인가할 수 있게 하는 상기와 같은 구성에서, 지지 기판 자체를 하나의 배선층으로 생각할 수 있다. 그러므로, 극히 큰 전류가 그를 통해 다루어져야 하는 전원 배선용 배선층의 하나로서 지지 기판을 사용하면, 대응하여 단결정 반도체 기판 (제 2 Si 기판) 의 표면 상에 전원 배선을 형성하는데 필요한 면적을 축소시킬 수 있을 것이 기대되며, 이는 칩 크기의 축소를 위해 매우 기대할 수 있는 것이다.
그러나, 지지 기판 (제 1 Si 기판) 자체가 도전성을 갖기는 하지만, 단결정 반도체 기판 (제 2 Si 기판) 의 표면에 형성된 알루미늄 배선보다 큰 저항을 갖는다는 점에서 문제가 있다. 그러므로, 지지 기판을 그 형상대로 배선층으로 사용하는 것은, 대부분의 전류가 지지 기판 (제 1 Si 기판) 을 통하기 보다, 지지 기판 (제 1 Si 기판) 보다 작은 비저항을 갖는, 단결정 반도체 기판 (제 2 Si 기판) 상에 형성된 알루미늄 배선을 통해 흐르게 하며, 이는 지지 기판이 배선층으로서 덜 효과적이게 한다.
지지 기판의 전부분이 단일 전위로 설정되므로, 종래 구성의 지지 기판 (제 1 Si 기판) 은 단일 종류의 배선층으로서만 사용 가능하다는 점에 또 다른 문제가 있다.
그러므로 본 발명의 목적은 지지 기판을 배선층으로 효과적으로 사용하게 하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는 상술한 목적을 달성하기 위해, 지지 기판으로서의 제 1 반도체 기판, 및 제 1 반도체 기판의 한 주표면 (one main surface) 에 적층된 제 1 절연막 상에 척층된 제 2 반도체 기판을 구비하며, 제 1 반도체 기판의 제 1 절연막과 접한 면의 표면부의 적어도 일부에 확산층이 형성된다.
본 발명의 반도체 장치에서, 제 1 반도체 기판의 표면부에 형성된 확산층은 제 1 반도체 기판보다 작은 비저항을 갖고, 그에 따라 지지 기판 배선으로서 사용될 수 있다. 상술한 바와 같이 확산층을 지지 기판으로 사용함으로써, 지지 기판인 제 1 반도체 기판을 배선층으로서 효과적으로 사용하는 것이 가능해진다.
본 발명의 반도체 기판은 또한, 제 2 반도체 기판의 일부가 제거된 기판 콘택트 형성 영역; 기판 콘택트 형성 영역 내에서 노출된 제 1 절연막을 관통하도록 제 1 반도체 기판 상에 개구된 콘택트 홀; 및 콘택트 홀을 도전 재료로 충진하여 형성된 콘택트를 통해 제 1 반도체 기판과 접속되도록, 제 2 반도체 기판 상에 배치된 지지 기판 배선을 더 구비하여 구성된다. 이 구성은, 제 1 반도체 기판 내에 형성된 확산층으로 이루어진 배선과 제 2 반도체 기판 상의 지지 기판 사이의 접속을 가능케 하고, 그렇지 않으면 제 2 반도체 기판의 상부 표면에 확보되어야 하는 배선 면적을, 제 1 반도체 기판의 표면부에 형성된 확산층으로 이루어진 배선의 양으로부터 기대되는 양만큼 감소시킬 수 있게 한다. 이는 결과적으로 반도체 장치를 축소할 수 있게 한다.
콘택트 홀은, 제 1 반도체 기판의 확산층이 형성된 영역 내에 개구된 제 1 콘택트 홀, 및 제 1 반도체 기판의 확산층이 형성되지 않은 영역 내에 개구된 제 2 콘택트 홀을 포함하도록 구성된다. 지지 기판 배선은, 제 1 콘택트 홀 내에 구성된 콘택트에 접속된 제 1 지지 기판 접속 배선, 및 제 2 콘택트 홀 내에 구성된 콘택트에 접속된 제 2 지지 기판 배선을 포함하도록 구성될 수 있다.
이 구성은, 제 1 콘택트 홀 내의 콘택트를 통해 제 1 지지 기판 배선이 접속된 제 1 반도체 기판 내의 확산층, 및 제 2 콘택트 내의 콘택트를 통해 제 2 지지 기판 배선이 접속된 제 1 반도체 기판의 확산층이 형성되지 않은 영역 모두를 서로 다른 배선층으로 사용할 수 있게 한다. 이는 결국 제 1 반도체 기판 내의 확산 층을 통상 전원 배선 또는 신호 배선으로 사용할 수 있게 하며, 제 1 반도체 기판의 확산층이 형성되지 않은 영역을 통상 제 1 반도체 기판의 전위 고정용으로 사용할 수 있게 한다.
제 1 지지 기판 배선 및 제 2 지지 기판 배선 중 하나 이상이 외부 접속 전극과 접속된 구성을 채용할 수도 있다.
본 발명의 반도체 장치를 제조하는 방법은, 지지 기판으로서의 제 1 반도체 기판, 제 1 반도체 기판의 한 주표면 상에 적층된 제 1 절연막 상에 적층된 제 2 반도체 기판, 및 제 1 반도체 기판의 제 1 절연막과 접한 면의 표면부의 적어도 일 부에 형성된 확산층을 구비하는 반도체 장치를 제조하는 방법으로서, 상기 방법은 제 1 반도체 기판의 표면부의 적어도 일부에 확산층을 형성하는 단계; 제 1 반도체 기판의 노출부 및 확산층 상에 제 1 절연막을 형성하는 단계; 및 제 1 절연막 상에 제 2 반도체 기판을 적층하는 단계를 포함한다.
확산층을 형성하는 단계에 있어서, 확산층은 대상 패턴 (stripe pattern) 으로 형성될 수 있다.
이 구성은 지지 기판을 배선층으로서 효과적으로 사용할 수 있게 하는 반도체 장치를 얻을 수 있게 한다.
특히 확산층을 대상 패턴으로 형성하는 단계에 의해, 제 1 반도체 기판에 형성된 복수의 독립적인 확산층이 제 2 반도체 기판의 적층을 위한 어닐링에 의해 서로 연결되는 것을 방지한다.
본 발명의 반도체 장치를 제조하는 방법은, 제 2 반도체 기판의 일부를 제거하여 기판 콘택트 형성 영역을 형성하는 단계; 기판 콘택트 형성 영역 내에 노출된 제 1 절연막을 관통하도록 제 1 반도체 기판 상에 개구된 콘택트 홀을 형성하는 단계; 콘택트 홀을 도전 재료로 충진하여 콘택트를 구성하는 단계; 및 콘택트를 통해 제 1 반도체 기판과 접속되도록 제 2 반도체 기판 상에 지지 기판 배선을 형성하는 단계를 더 포함할 수 있다.
콘택트 홀은, 제 1 반도체 기판의 확산층이 형성된 영역 내에 개구된 제 1 콘택트 홀, 및 제 1 반도체 기판의 확산층이 형성되지 않은 영역 내에 개구된 제 2 콘택트 홀을 포함하도록 구성될 수 있다. 제 1 콘택트 홀 내에 구성된 콘택트 에 접속된 제 1 지지 기판 배선, 및 제 2 콘택트 홀 내에 구성된 콘택트에 접속된 제 2 지지 기판 접속 배선을 포함하도록 지지 기판 배선을 구성할 수도 있다.
또한, 제 1 지지 기판 배선 및 제 2 지지 기판 접속 배선 중 하나 이상에 접속된 외부 접속 전극을 형성하는 단계를 더 포함하는 구성을 채용할 수 있다.
본 발명의 반도체 장치를 제조하는 방법은, 지지 기판으로서의 제 1 반도체 기판, 및 제 1 반도체 기판의 한 주표면 상에 적층된 제 1 절연막 상에 적층된 제 2 반도체 기판을 구비하는 반도체 장치를 제조하는 방법으로서, 상기 방법은 제 1 반도체 기판의 제 1 절연막과 접한 면의 표면부의 적어도 일부에 확산층을 형성하는 단계를 포함한다.
본 발명의 SOI (silicon on chip) 구조를 포함하는 반도체 장치는, 지지 기판; 상기 지지 기판 상에 형성된 배선층; 상기 SOI 의 일부로서 제공되고, 상기 지지 기판 및 상기 배선 층 상에 형성된 절연층; 상기 절연층 상에 상기 SOI 의 일부로서 형성된 반도체 기판으로서, 상기 반도체 기판은 제 1 소자 및 그 위의 제 1 외부 단자를 갖고, 상기 소자 및 상기 외부 단자는 상기 배선층에 연결된, 반도체 기판을 구비한다.
상술한 바와 같이, 제 1 반도체 기판의 제 1 절연막과 접한 면의 표면부의 적어도 일부에 확산층이 형성되므로, 확산층은 지지 기판 배선으로서 사용될 수 있으며, 이는 제 1 반도체 기판을 배선층으로 효과적으로 사용할 수 있게 한다.
이하, 본 발명의 실시형태를 첨부된 도면을 참조하여 설명한다.
도 1 은 본 발명의 반도체 장치의 일 실시형태를 설명하기 위한 도면으로서, 구체적으로는 반도체 장치의 요부를 도시하는 개략 단면도이다. 도 2a 는 도 1 에 도시된 부분 "A" 를 도시하는 확대도이며, 도 2b 는 도 1 에 도시된 부분 "B" 를 도시하는 확대도이다. 도 3 은 도 1 에 도시된 반도체 장치를 개략적으로 도시하는 평면 사시도이다. 도 1 은 도 3 의 A-A" 선을 따라 취한 단면을 도시한다.
도 1 과 도 2a 및 2b 에 도시된 바와 같이, 본 실시형태의 반도체 장치 (칩 (4)) 는, 지지 기판인 제 1 Si 기판 (1) 의, 제 1 절연막인 SiO2 막 (9) 과 접속된 면의 표면부에 확산층 (2) 을 갖는다. 확산층 (2) 은 불순물로 고농도 도핑된 반도체로 이루어지며, 제 1 Si 기판 (1) 이 P 형 도전성을 갖는 경우 N+ 형으로 제조되고, 제 1 Si 기판 (1) 이 N 형 도전성을 갖는 경우 P+ 형으로 제조된다.
도 2a 에 확대하여 구체적으로 도시된 바와 같이, 본 발명의 기판 콘택트 형성 영역 (5) 내에, TEOS 기체를 이용하여 형성된 절연 재료층인 TEOS 산화막 (12), 및 SiO2 막 (9) 을 관통하여 확산층 (2) 내 콘택트 영역 (18) 에 도달하는 기판 콘택트 홀 (19) 이 제공된다. 기판 콘택트 홀 (19) 은 도전 재료로서의 금속, 예를 들어 텅스텐 (W) (6) 으로 충진되어 콘택트를 구성하고, 콘택트 내에서 외부 접속 전극 (40), 및 제 1 Si 기판 (1) 의 표면부에 형성된 확산층 (2) 이, 지지 기판 배선의 역할을 하는 금속 막 배선, 예를 들어 알루미늄 배선 (8) 과 접속된다. 이는 확산층 (2) 을 고농도 도핑된 저 비저항 지지 기판 배선으로서 사용할 수 있 게 한다.
도 1 내지 도 3 에 도시된 다른 반도체 장치의 다른 구성은 도 8 등에 도시된 종래의 반도체 장치의 구성과 동일하므로, 이하에서 그 구성은 상세하게 설명하지 않는다.
다음, 도 1 등에 도시된 반도체 장치의 제조 방법을 설명한다. 도 4a 내지 도 4c 는 도 1 등에 도시된 반도체 장치를 제조하는 공정 단계의 일부를 도시한 평면도이고, 도 5a 내지 도 5d 는 도 4a 내지 4c 에 도시된 개개의 기판 등의 선 C-C' 를 따라 취한 단면도이다.
먼저, 도 4a 및 도 5a 에 도시된 바와 같이 형성된 웨이퍼 형 제 1 Si 기판 (1) 의 표면부에, 도 4b 및 도 5b 에 도시된 바와 같이 확산층 (2) 이 대상 패턴으로 형성된다. P 형 도전성을 갖는 제 1 Si 기판 (1) 은 그 안에 형성된 N+ 형 확산층 (2) 을 가지게 되며, N 형 도전성을 갖는 제 1 Si 기판 (1) 은 그 안에 형성된 P+ 형 확산층 (2) 을 갖게 된다. 확산층 (2) 의 형성에 있어서, 제 1 기판 (1) 의 표면 배향을 미리 고려하고, 칩 레이아웃 및 웨이퍼 샷 맵 (wafer shot map) 에 기초하여 제 1 Si 기판 (1) 상의 확산층 (2) 의 형성 위치를 결정하는 것이 바람직하다.
제 1 Si 기판 (1) 에 형성된 확산층 (2) 은 필연적으로, 제 1 Si 기판 (1) 과 제 2 Si 기판 (3) 을 접합하기 위해 이후에 수행되는 어닐링 중에 어느 정도 확장하게 된다. 그러므로, 시뮬레이션을 통해 확산층 (2) 의 가능한 확장 정도를 미리 추정하고, 대상 패턴 내에서 인접 확산층 (2) 의 확장에 의해 연결되는 것을 방지하도록, 이 확산 마진을 고려하여 모든 인접 확산층 (2) 을 서로 충분히 이격시켜야 한다.
다음으로, 이렇게 형성된 제 1 Si 기판 (1) 상에, 절연막으로서의 SiO2 막 (9) 이 형성되고 (도 5c), 다시 SiO2 막 (9) 상에 제 2 Si 기판 (3) 이 적층된다 (도 4c, 도 5d).
도 1 및 도 2a, 2b 로 돌아가서, 이렇게 형성된 제 2 Si 기판 (3) 상에, 공지의 방법에 의하여 필드 절연막 (10) 및 필요한 소자가 형성된다. 본 실시형태는, 그러한 소자의 일실시예로서, 소스 확산층 (20), 드레인 확산층 (24), 게이트 전극 (23), 및 게이트 산화막 (21) 을 갖는 전계 효과 트랜지스터 (MOSFET, 이하 "MOS" 라 함) 를 나타낸다 (특히 도 2b 를 참조).
따라서, 소자는 알루미늄 배선 (8) 을 통하여 외부 접속 전극 (40) 에, 또한 알루미늄 배선 (8) 및 플러그로서의 텅스텐 (6) 을 통하여 확산층 (2) 에 접속된다.
그 후, 필드 절연막 (10) 및 소자 위에, 제 2 절연막으로서의 SiO2 막 (11) 이 화학 기상 증착법 (이하 CVD 라 함) 에 의해 형성된다.
포토레지스트 (미도시) 가 그 위에 코팅되며, 코팅된 막은 소정의 레티클 (미도시) 을 통해 노광되며 현상되어, 소자-형성 영역 (30) 을 고립시키기 위해 소정 폭의 고립 그루브를 형성하는 개구부, 및 기판-콘택트-형성 영역을 형성하는 개 구부를 형성한다. 이 개구부에서 노출된 필드 산화막 (10) 및 SiO2 막 (11) 은 그 후 공지된 에칭 기술에 의해 제거되어, 제 2 Si 기판 (3) 을 노출시킨다.
다음으로, 포토레지스트가 제거되며, 그 후 에칭 마스크로서 SiO2 막 (11) 을 통하여 제 2 Si 기판 (3) 의 노출된 부분이 등방성 에칭 기술에 의해 제거되어, SiO2 막 (9) 이 노출되는 것을 허용하도록 하기 위해, 고립 그루브 (17) 및 기판-콘택트-형성 영역 (5) 을 형성한다. 이 때 고립 그루브 (17) 및 기판-콘택트-형성 영역 (5) 은, 개구부의 상부 단부가 SiO2 막 (9) 이 노출되는 그 개개의 저면 (bottoms) 보다 크도록 약간 경사진 측벽을 갖기 위해 형성된다.
그 후, 고립 그루브 (17) 를 충진하기 위한 절연 재료로 작용하는 TEOS 산화막 (12) 이, TEOS 가스를 이용하는 감압 CVD (LPCVD) 프로세스에 의해 전체 표면에 걸쳐 적층되어, 고립 그루브 (17) 를 완전히 충진한다.
전체 표면에 걸쳐 적층된 TEOS 산화막 (12) 의 전체 부분은, 소자-형성 영역 (30) 에서 발생되는 단계를 감소시키기 위해 에치 백 (etched back) 되어, 영역을 평탄화한다.
그 후, 포토레지스트 (미도시) 는 먼저 전체 표면에 코팅되며, 코팅된 필름은, 그 위에 형성된 기판 콘택트 홀 (19) 의 패턴을 갖는 레티클 (미도시) 을 통해 노광되며, 기판 콘택트 홀 (19) 의 패턴은 현상되어, 기판-콘택트-형성 영역 (5) 의 소정의 위치에서, 제 1 Si 기판 (1) 에 접속될 기판 콘택트 홀 (19) 의 패턴을 형성한다. 그 후, TEOS 산화막 (12), SiO2 막 (11) 및 SiO2 막 (9) 은 에칭에 의해 제거되어 제 1 Si 기판 (1) 에 도달하는 기판 콘택트 홀 (19) 을 개구하며, 그 후 포토레지스트는 제거된다.
다음으로, 포토레지스트 (미도시) 는 전체 표면에 걸쳐 코팅되며, 코팅된 필름은 소자-형성-영역 (30) 에서 형성될 개개의 소자에 접속될 콘택트 홀의 패턴을 갖는 레티클 (미도시) 을 통해 노광되며, 콘택트 홀의 패턴은 현상되어 콘택트-홀-형성 패턴을 형성한다. 그 후 TEOS 산화막 (12) 및 SiO2 막 (11) 이 에칭에 의해 제거되어 콘택트 홀을 개구하며, 그 후 포토레지스트가 제거된다.
그 후, 개개의 콘택트 영역 (18) 은 필요에 따르는 소정량의 불순물로 도핑된다.
텅스텐은 CVD 프로세스에 의해 전체 표면에 걸쳐 적층되어 기판 콘택트 홀 (19) 및 소자-형성 영역 (30) 에서의 콘택트 홀을 충진하며, 그 후 텅스텐의 전체 표면이 에치 백 되어 TEOS 산화막 (12) 의 평탄한 부분에서 텅스텐 부분을 제거한다. 이는 텅스텐 (6) 이 개개의 콘택트 홀에서 충진된 금속으로 남아있는 것을 허용하며, 따라서 콘택트 홀의 부분은 평탄화된다. 또한, 텅스텐 (6) 은 기판-콘택트-형성 영역 (5) 의 측벽 부분에 남는다.
배선을 위한 도전 재료로서의 알루미늄은, 스퍼터링 프로세스에 의해 전체 표면에 소정의 두께로 적층된다.
다음으로, 포토레지스트 (미도시) 는 전체 표면에 코팅되며, 코팅된 필름은 소정의 배선 패턴을 갖는 레티클 (미도시) 을 통해 노광되고 현상되며, 알루미늄 층은, 통상적으로, 공지된 드라이 에칭 기술에 의해, 배선 부분 이외의 영역에서 제거되며, 제 1 Si 기판 (1) 및 소정의 외부 접속 전극 (40) 에 접속하기 위한 지지 기판 배선으로서 그리고 소정의 내부 배선으로서 작용하는 알루미늄 배선 (8) 을 형성한다.
결국, 알루미늄 배선 (8) 을 보호하기 위한 SiO2 막이 전체 표면에 적층되어 보호 산화막 (13) 을 형성한다. 또한 보호 산화막 (13) 위에, SOG (spin on glass) (16) 이 코팅되며, 열에 의해 처리 (cure) 되며, 보호 산화막 (13) 이 노출될 때까지 전체 표면이 에치 백 되어, 표면 불규칙성을 완화한다. 또한 실리콘 질화막 (Si3N4 막) 이 적층되어, 보호 질화막 (14) 을 형성한다. 보호 질화막 (14) 은 실리콘 산화질화막 (SiON 막) 에 의해 대체될 수 있다. 그 후 외부 접속 전극-형성 개구부는, 공지된 포토리소그래피 기술 및 에칭 기술을 이용하여 개구되며, 접착 금속막 (15) 은 개구부를 피복하기 위해 형성되며, 범프 (7) 는 그 위에 형성되며, 따라서 웨이퍼 프로세스는 종료된다.
전술한 웨이퍼 프로세스의 종료 후에, 분리된 칩 (4) 을 얻기 위해 다이싱 (dicing) 이 수행된다.
도 6 은 도 3 의 B-B` 선을 따르는 단면도이다.
기판 콘택트 홀 (19) 에 대해, 도 6 에 나타난 바와 같이, 형성된 확산층 (2) 을 갖는 제 1 Si 기판의 영역에 연결하는 제 1 기판 콘택트 홀 (19k) 과, 형성된 확산층 (2) 을 갖지 않는 영역에 연결하는 제 2 기판 콘택트 홀 (19n) 을 구별하는 것이 유리하며, 그 이유는 이렇게 하는 것이, 형성된 확산층 (2) 을 갖는 영역에 연결하는 제 1 기판 콘택트 홀 (19k) 에 충진되는 턴스텐 (6) (콘택트) 을 통하여 제 1 알루미늄 배선 (8k) 에 접속되는 확산층 (2) 을 포함하는 배선을 전원 배선으로 또는 신호 배선으로 이용하는 것과 같이, 그리고 형성된 확산층 (2) 을 갖지 않는 영역에 연결하는 제 2 기판 콘택트 홀 (19n) 에 충진된 텅스텐 (6) (콘택트) 을 통하여 제 2 알루미늄 배선에 접속되는 제 1 Si 기판 (1) 을 제 1 Si 기판 (1) 의 전위 고정으로 이용하는 것과 같이, 제 1 Si 기판 및 확산층 (2) 을 다른 종류의 배선으로 이용하는 것을 가능하게 하기 때문이다. 확산층 (2) 을 접지보다는 전원 배선 또는 신호 배선으로 이용하기를 원하는 경우에 대해, P-타입 도전성을 갖는 제 1 Si 기판이 확산층 (2) 의 전위보다 더 높지 않은 전위에서 고정될 필요가 있지만, N-형 도전성을 갖는 제 1 Si 기판은 확산층 (2) 의 전위보다 낮지 않은 전위에서 고정될 필요가 있다. 이러한 방식의 전위 고정은, 외부로부터의 전위를 외부 접속 전극 (40) 을 통하여 제 1 Si 기판 (1) 또는 확산층 (2) 에 적용함으로써 얻어질 수 있다.
전술한 바와 같이, 본 실시형태의 반도체 장치는, P-형 제 1 Si 기판 (1) 에서 N+-형 확산층 (2) 을 형성함으로써 또는 N-형 제 1 Si 기판 (1) 에서 P+-형 확산층 (2) 을 형성함으로써, 그리고 이를 텅스텐 (6) 으로 충진된 기판 콘택트 홀 (19) 에 연결함으로써, 알루미늄 배선 (8) 을 통해 확산층 (2) 과 외부 접속 전극 (40) 사이에 접속을 수립한다. 확산층 (2) 을 배선층으로 이용하는 것은, 그렇지 않을 경우 제 2 Si 기판 (3) 의 표면 상에서 필요했던 배선 영역을 감소시킬 수 있으며, 그 결과로서 칩 축소 (chip shrinkage) 에 큰 효과를 얻을 수 있다.
또한, 확산층 (2) 을 전원 배선으로 이용하는 것은 전원 커패시티를 증가시킬 수 있으며, 칩 (4) 의 EMI 에 대한 대응 (countermeasures) 에 큰 효과를 얻는다.
전술한 반도체 장치의 제조 프로세스에서, 본질적인 이슈는, 제 1 Si 기판 (1) 에 예비적으로 형성된 확산층 (2) 에 기판 콘택트 홀 (19) 을 개구하는 프로세스에서의 정확성에 있다. 칩 레이아웃 및 웨이퍼 샷 맵에 기초한 확산층 (2) 의 배치를 예비적으로 결정하고, 확산층 (2) 을 제 1 Si 기판 (1) 의 결정 방위 (crystal orientation) 에 정렬되도록 형성하는 것이 바람직하다.
다른 문제점은 확산층 (2) 과 제 2 Si 기판 (3) 사이의 정렬에 있다. 일반적으로, Si 기판 (웨이퍼) 의 결정 방위는 방위 평면 (orientation flat; 이하 OF 라 함) 으로부터 ±0.04 도 벗어나는 범위에 속하며, 제 2 Si 기판 (3) 은 OF 에 기준을 만드는 제 1 Si 기판 (1) 의 결정 방위에 펼행하도록 배치된다. 따라서, Si 기판 (3) 이 있는 방향 사이의 평행의 정확성은, 확산층 (2) 을 제 1 Si 기판 (1) 의 결정 방위와 정렬되는 것으로 형성함으로써, ±0.04 도 내의 범위에서 조절가능하다. 다른 측면에서, 평행에서 가능한 일탈 (deviation) 을 고려하여 제 2 Si 기판 (3) 에 예비적으로 기판 콘택트 홀 (19) 을 형성하는 것이 필요하며, 이는, 확산층 (2) 이 확장하는 방향과 제 2 Si 기판 (3) 의 결정 방위 사이의 평행 이 ±0.04 도 만큼 이동하더라도, 제 2 Si 기판 (3) 에 확산층 (2) 및 알루미늄 배선 (8) 이 접속될 수 있도록 하기 위함이다.
또다른 문제점은, 절연막 (9) 및 제 2 Si 기판 (3) 이 제 1 Si 기판 (1) 에 적층될 때 수행되는 어닐링에 의해 가해지는, 확산층 (2) 에 대한 영향에 있다. 어닐링은, 불가피하게, 제 1 Si 기판 (1) 에 형성된 확산층 (2) 의 확산에-의한-스프레딩 (spreading-by-diffusion) 을 야기한다. 확산에 의해 확산층 (2) 이 얼마나 멀리 스프레딩될 수 있는지의 정도는 어닐링 온도 및 어닐링 시간에 의존하여 변화한다. 따라서, 전술한 바와 같이, 확산에-의한-스프레딩으로 인한 인접한 확산층 (2) 의 연결을 피하기 위해, 시뮬레이션을 통해 확산층 (2) 의 확산에-의한-스프레딩의 가능한 정도를 예비적으로 추정하고, 모든 인접한 확산층 (2) 들을 서로 충분히 이격시키는 것이 필요하다.
확산에-의한-스프레딩에 기인한 인접한 확산층 (2) 연결을 피하는 하나의 가능한 기술은, 도 7 에 나타난 바와 같이, 웨이퍼-형성된 제 1 Si 기판 (1) 에 N+-형 확산층 (2n) 을 스트라이프 패턴으로 형성하는 것 등이며, 모든 인접한 N+-형 확산층 (2n) 사이에 P+-형 확산층 (2p) 을 형성함에 의한다. 이때 P+-형 확산층 (2p) 은 N+-형 확산층 (2n) 의 확산에-의한-스프레딩에 대한 스토퍼 (stopper) 로 작용하며, N+-형 확산층 (2n) 이 확산에-의한-스프레딩에 기인하여 서로 연결되는 것을 방지할 수 있다.
본 발명의 다른 양태는 절연체 상 실리콘 (silicon on insulator; SOI) 구조를 포함하는 반도체 장치에 관한 것이다.
그러한 장치는 지지 기판; 상기 지지 기판에 형성된 배선층; 상기 지지 기판 및 배선층에 형성되며, 상기 SOI 의 부분으로 제공되는 절연층; 상기 절연층에 상기 SOI 의 부분으로 형성되며, 제 1 소자 및 제 1 외부 단자를 갖는 반도체 기판을 포함하며, 상기 소자 및 상기 외부 단자는 상기 배선층에 연결된다.
도 1 에서, 본 발명의 장치의 실시형태를 나타내며, 지지 기판은 제 1 Si 기판에 대응하며, 배선층은 확산층 (2) 에 대응하며, 절연층은 SiO2 막 (9) 에 대응한다. 반도체 기판은, SiO2 막 (9) 에 형성되는 제 2 Si 기판 (3) 에 대응한다.
장치는 MOSFET 과 같은 복수의 소자를 포함할 수 있다.
도 2b 에서, 반도체 기판으로서 제 2 Si 기판에 형성된 제 1 (또는 제 2) 소자를 나타낸다. 소자는, 도전층으로서 알루미늄 배선 (8) 을 통하여, 배선층으로서 확산층 (2) 에 연결된다. 또한, 외부 단자로서 외부 접속 전극 (40) 은 알루미늄 배선 (8) 을 통하여 확산층 (2) 에 연결된다. 외부 접속 전극 (40) 은 전원 공급 단자로서 기능할 수도 있다.
도 2a 에 나타난 바와 같이, 기판-콘택트-형성 영역 (5) 은 제 1 홀 (hole) 로서 제 2 Si 기판 (3) 에 형성된다. 따라서, 알루미늄 배선은 제 1 홀에 형성된다. 그 후, 알루미늄 배선 (8) 은, 제 2 홀로서 SiO2 막 (9) 에 형성된 기판-콘택트-형성 홀 (19) 에서 (텅스텐 (6) 이 형성되도록) 텅스텐과 같은 도전 재료를 충진함으로써 구성되는 플러그를 통하여, 확산층 (2) 에 접속된다.
도 3 에 나타나는 바와 같이, 장치는 복수의 소자를 포함하며, 그 각각은 대응하는 소자-형성 영역 (30) 에 형성된다. 각각의 소자 다음으로, 외부 접속 단자 (40), 및 기판-콘택트-형성 영역 (5) 에 형성된 플러그로서 텅스텐이 구성된다. 이러한 플러그들은 확산층 (2) 및 대응되는 소자에 연결된다. 또한, 평면 배치에서, 도 3 에서 좌측으로부터, 제 1 플러그 (텅스텐 (6)) 및 제 1 소자 및 제 2 소자 및 제 2 플러그 (다른 텅스텐 (6)) 이 동일한 선 상에 설계될 수 있다.
도 7 에 나타난 바 및 전술한 바와 같이, 확산층은, 웨이퍼-형성된 제 1 Si 기판 (1)에서 스트라이프 패턴을 형성하는 2 가지 타입의 영역, 첫째로 제 1 도전성으로서 N+-형 및 둘째로 제 2 도전성으로서 P+-형을 포함할 수 있다.
지지 기판을 배선층으로 효과적으로 사용하게 하는 반도체 장치 및 그 제조 방법을 제공한다.

Claims (19)

  1. 지지 기판인 제 1 반도체 기판;
    상기 제 1 반도체 기판의 일 주표면 (一主表面) 상에 적층된 제 1 절연막 상에 적층된 제 2 반도체 기판;
    상기 제 1 절연막에 접하는 면에서 상기 제 1 반도체 기판의 표면 부분의 적어도 일부에 형성된 확산층;
    상기 제 2 반도체 기판의 일부가 제거된 기판-콘택트-형성 영역;
    상기 기판-콘택트-형성 영역에서 노출된 상기 제 1 절연막을 관통하기 위해 상기 제 1 반도체 기판 상에 개구된 콘택트 홀; 및
    상기 콘택트 홀을 도전 재료로 충진함으로써 구성된 콘택트를 통해 상기 제 1 반도체 기판과 접속하기 위해 상기 제 2 반도체 기판 상에 배치된 지지 기판 접속 배선을 포함하는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 콘택트 홀은,
    상기 확산층을 갖는 상기 제 1 반도체 기판의 영역에 개구된 제 1 콘택트 홀, 및
    상기 확산층을 갖지 않는 상기 제 1 반도체 기판의 영역에 개구된 제 2 콘택트 홀을 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 지지 기판 접속 배선은,
    상기 제 1 콘택트 홀에 구성된 상기 콘택트에 접속되는 제 1 지지 기판 접속 배선, 및
    상기 제 2 콘택트 홀에 구성된 상기 콘택트에 접속되는 제 2 지지 기판 접속 배선을 포함하는, 반도체 장치.
  5. 지지 기판인 제 1 반도체 기판,
    상기 제 1 반도체 기판의 일 주표면 (一主表面) 상에 적층된 제 1 절연막 상에 적층된 제 2 반도체 기판, 및
    상기 제 1 절연막에 접하는 면에서 상기 제 1 반도체 기판의 표면 부분의 적어도 일부에 형성된 확산층을 포함하는 반도체 장치를 제조하는 방법으로서,
    상기 제 1 반도체 기판의 표면 부분의 적어도 일부에 상기 확산층을 형성하는 단계;
    상기 제 1 반도체 기판의 노출된 부분, 및 상기 확산층 상에, 상기 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 상기 제 2 반도체 기판을 적층하는 단계;
    상기 제 2 반도체 기판의 일부를 제거함으로써 기판-콘택트-형성 영역을 형성하는 단계;
    상기 기판-콘택트-형성 영역에서 노출된 상기 제 1 절연막을 관통하기 위하여 상기 제 1 반도체 기판 상에 개구된 콘택트 홀을 형성하는 단계;
    상기 콘택트 홀을 도전 재료로 충진함으로써 콘택트를 구성하는 단계; 및
    상기 콘택트를 통해 상기 제 1 반도체 기판과 접속하기 위해 상기 제 2 반도체 기판 상에 지지 기판 접속 배선을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 확산층을 형성하는 단계에서,
    상기 확산층은 스트라이프 패턴으로 형성되는, 반도체 장치의 제조 방법.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 콘택트 홀은,
    상기 확산층을 갖는 상기 제 1 반도체 기판의 영역에 개구된 제 1 콘택트 홀, 및
    상기 확산층을 갖지 않는 상기 제 1 반도체 기판의 영역에 개구된 제 2 콘택트 홀을 포함하는, 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 지지 기판 접속 배선은,
    상기 제 1 콘택트 홀에 구성된 상기 콘택트에 접속되는 제 1 지지 기판 접속 배선; 및
    상기 제 2 콘택트 홀에 구성된 상기 콘택트에 접속되는 제 2 지지 기판 접속 배선을 포함하는, 반도체 장치의 제조 방법.
  10. 지지 기판인 제 1 반도체 기판, 및
    상기 제 1 반도체 기판의 일 주표면 (一主表面) 상에 적층된 제 1 절연막 상에 적층된 제 2 반도체 기판을 포함하는 반도체 장치를 제조하는 방법으로서,
    상기 제 1 절연막과 접하는 면에서 상기 제 1 반도체 기판의 표면 부분의 적어도 일부에 확산층을 형성하는 단계;
    상기 제 2 반도체 기판의 일부를 제거함으로써 기판-콘택트-형성 영역을 형성하는 단계;
    상기 기판-콘택트-형성 영역에서 노출된 상기 제 1 절연막을 관통하기 위하여 상기 제 1 반도체 기판 상에 개구된 콘택트 홀을 형성하는 단계;
    상기 콘택트 홀을 도전 재료로 충진함으로써 콘택트를 구성하는 단계; 및
    상기 콘택트를 통해 상기 제 1 반도체 기판과 접속하기 위해 상기 제 2 반도체 기판 상에 지지 기판 접속 배선을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  11. SOI (silicon on insulator) 를 포함하는 반도체 장치로서,
    지지 기판;
    상기 지지 기판 상에 형성된 배선층;
    상기 지지 기판 및 상기 배선층 상에 형성되며, 상기 SOI 의 일부로서 제공되는 절연층;
    상기 절연층 상에 상기 SOI 의 일부로서 형성되며, 제 1 소자 및 제 1 외부 단자를 갖는 반도체 기판; 및
    상기 배선층에 연결된 상기 제 1 소자에 접속되는 도전층을 포함하고,
    상기 제 1 소자 및 상기 제 1 외부 단자는 상기 배선층에 연결되는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 반도체 기판은,
    제 2 소자 및 제 2 외부 단자를 포함하며,
    상기 제 2 소자 및 상기 제 2 외부 단자는 상기 배선층에 연결되는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 배선층은 확산층인, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 외부 단자는 전원 공급 단자인, 반도체 장치.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 반도체 기판은 제 1 홀을 가지며,
    상기 도전층은 상기 제 1 홀에 형성되는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 절연층에 형성되는 제 2 홀에 구성된 플러그를 더 포함하여, 상기 도전층은 상기 플러그를 통하여 상기 배선층에 접속되는, 반도체 장치.
  18. 제 12 항에 있어서,
    상기 배선층과 상기 제 1 소자 사이에 연결되는 제 1 플러그, 및
    상기 배선층과 상기 제 2 소자 사이에 연결되는 제 2 플러그를 더 포함하며,
    상기 제 1 및 제 2 소자 그리고 상기 제 1 및 제 2 플러그는 평면 배치에서 동일한 선 상에 설계되는, 반도체 장치.
  19. 제 13 항에 있어서,
    상기 확산층은 제 1 도전형의 제 1 확산 영역 및 제 2 도전형의 제 2 확산 영역을 갖는, 반도체 장치.
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