JP4037472B2 - グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、所謂ＲＥＳＵＲＦ（REduced SURface Field 、減少した表面電界) 条件を使用しこれによりパワーデバイスが、特にｎ−チャンネルＬＤＭＯＳトランジスタ及び／又は横型のｐ−チャンネルトランジスタがそれらのいずれかのソース又はドレーンがグラウンドポテンシャルに接続されずに動作するときに、比較的高電圧に耐えられるようにした集積回路に関する。本発明はブレークダウン電圧特性を改良し、導電抵抗を減少させることと、臨界条件下で動作する際にもソース（ドレーン）フォロワコンフィギュレーションで前記横型ＲＥＳＵＲＦトランジスタを使用することを可能にする。
【０００２】
【従来技術及びその問題点】
一般に、ＨＶ集積回路は、同じチップ上に高密度集積され低電圧で動作する１又は２以上のパワートランジスタと単一のプロセシング及びコントロール回路を含んでいる。通常混合技術（ＢｉＣＭＯＳ）デバイスと呼ばれるこのタイプの集積回路の使用は、多くの用途における複数の（個々の）デバイスの使用の代替としてより頻繁に考えられるようになって来ている。
例えばｎ−チャンネルＬＤＭＯＳ及びｐ−チャンネルＭＯＳである横型の相補電界効果パワートランジスタＣＭＯＳの高電圧に耐える能力を改良するための技術は所謂ＲＥＳＵＲＦ技術である。この技術はＪ・アペルスらによりPhilips Journal Res., の第35巻 (1980年) の1 〜13頁に記載されている。この記事を本明細書で参照できる。
【０００３】
このＲＥＳＵＲＦ効果は、拡散インプラントを正確にコントロールすることにより、薄いエピタキシャル層中に集積回路を形成するために開発されている。これは、例外的に高い電圧に耐えうる横型ＣＭＯＳトランジスタの集積を可能にする。ＲＥＳＵＲＦ技術はインプラントドースのコントロールを高い正確性で行なうことを前提とし、従来のＨＶトランジスタの集積度で通常要求されるものより薄いエピタキシャル層で動作するＨＶ横型トランジスタの実現を可能にする。
従って、例えばｎ−導電タイプを有するエピタキシャル層とｐ−導電性の基板間の接合に関する空乏域の底部は、例えばこのタイプのデバイス中の出力パワートランジスタとして通常使用されるようなｎ−チャンネルＬＤＭＯＳトランジスタの場合に、高電圧に耐えるＲＥＳＵＲＦ集積構造の能力に決定的な役割を有する。
【０００４】
ＲＥＳＵＲＦ−ＬＤＭＯＳ構造のブレークダウン機構を、ソースがグラウンドポテンシャルに結合された標準的なコンフィギュレーションに関して及び、ドレーン電圧が所謂「ピンチオフ」電圧より高い、同じ、及び低いのそれぞれ異なった動作条件で十分に検討した。
1994年２月24日付の本出願人による特願平６−52749 号はＲＥＳＵＲＦ−ＬＤＭＯＳトランジスタの改良された構造を記述している。この場合、ドレーン電圧が「ピンチオフ」より低く維持される場合でも、ブレークダウン電圧は、ドリフト領域の完全な空乏に関して有利になるように十分に高められる。これは、ドレーン領域の下の基板半導体のドーパント濃度を局所的に増加させるために「富化」埋設層を形成することにより達成される。この先行特許出願の関連する記載は本明細書中に組み入れられる。
【０００５】
ＲＥＳＵＲＦ−ＬＤＭＯＳのソースがグラウンドポテンシャルに結合されていないこれらの用途、つまり部分的又は完全なソースフォロワＬＤＭＯＳ段の場合には、集積構造は「パンチ−スルー」現象に関して高い重要性を有していることは周知である。これは一般に、ＬＤＭＯＳのボディ領域の下ではボディと基板間に正味電荷が残り、大きさは限定されていても、これが10〜60Ｖのオーダーの「パンチ−スルー」電圧を決定できるからである。
一般にＲＥＳＵＲＦ条件を確保するための要件に関係がないと、ＢｉＣＭＯＳ混合プロセスで通常意図されるインプラントステップを通してｎ+ 埋設層を形成することによりボディ領域の下の電荷を増加させることは米国特許第4,639,761 号から公知である。
これが構造の早過ぎるブレークダウン（表面近くのブレークダウン）を促進するかもしれないため、ボディ領域下のｎ−埋設層の利用はＲＥＳＵＲＦ構造（典型的には特別に薄いエピタキシャル層を必要とする）では適用されたことがなく、かつ適用できると考えられたこともない。
【０００６】
【発明の構成】
この統合された概念に反して、ＲＥＳＵＲＦ条件の開発に起因して高電圧で動作するよう意図された、従って薄いエピタキシャル層内に集積できる横型の電界効果相補デバイスは極度に高いブレークダウン電圧に達することができる。これは、ウェル領域の導電性及びエピタキシャル層の導電性と同じタイプの導電性でありかつ上述した領域と比較して中間のドーパント濃度を有する層つまり埋設領域を前記ウェル領域に隣接してかつボディ領域の下の投影領域に形成することにより達成される。
ＬＤＭＯＳ構造では、中間のドーパント濃度を有する埋設層の効率性は電界分離拡散部の存在により高められる。これは一般に、本出願人により1993年２月18日に出願された特願平５−55235 号に述べられているように、ソース及びチャンネルエリアを限定する電界酸化物の端部の下に位置する。
【０００７】
本発明はＬＤＭＯＳ−ＲＥＳＵＲＦトランジスタの実現を許容し、該トランジスタは、250 Ｖのオーダーか、中間のドーピングレベルを有する埋設領域のない従来技術の同等のＬＤＭＯＳ−ＲＥＳＵＲＦ構造により耐えられる最大電圧より高い耐久電圧の能力を有するソースフォロワとして設計される。
同様に、上述のｎ−チャンネルＬＤＭＯＳ構造のそれを参考にできるように、相補ＭＯＳ構造のドレーン領域を含む対応するボディ領域の下に位置する中程度のドーパント濃度の埋設領域の存在を意図している。この相補構造でも、中程度のドーパント濃度の埋設領域は、デバイスのソース／ドレーン及び基板間の「パンチスルー」特性を改良する。
実際に、本発明は、例えばソースフォロワとして形成できるｐ−チャンネルＬＤＭＯＳトランジスタ及び高電圧で動作できるｐ−チャンネルＭＯＳトランジスタであるＨＶ−ＭＯＳデバイスの実現を許容し、これによりエピタキシャル層の厚さの増加の必要性を無くす。これにより、比較的低いサプライ電圧用に名目的に設計されるＢｉＣＭＯＳデバイスの生産の際の高電圧素子の集積の良好な整合性を確保することが可能になる。全てが、集積の密度特性に関する妥協がなく、高電圧に耐えるパワートランジスタ用に必要なエピタキシャル層の厚さを増加させる必要性により悪影響を及ぼされることがない。
【０００８】
本発明の種々の特徴及び利点が添付図面を参照しながら行なう引き続く重要な態様の説明を通して明らかになるであろう。
図１は集積回路の部分断面図であり、より詳細には混合技術で集積された回路（ＢｉＣＭＯＳ）中でＨＶ−ＲＥＳＵＲＦパワーデバイスとして通常使用される２個の相補電界効果デバイスの部分断面図である。純粋に例示の目的であるが、図１はＨＶｎ−チャンネルＬＤＭＯＳの構造及びＨＶｐ−チャンネルＭＯＳの構造を示している。両構造はｐ−基板（Ｐ−ＳＵＢ）上に成長した比較的薄い厚さのｎ−エピタキシャル層（Ｎ−ＥＰＩ）中に形成され、比較的高い電圧で機能するトランジスタを許容する構造条件を実現する。
一般に集積回路は、通常シグナルプロセシング及びコントロール回路を含んで成る集積回路の出力パワー段を実現するために、前記一方又は他方あるいは両方の構造を含むことがある。この回路は、ＢｉＣＭＯＳプロセスにより提供される機会に従って、低サプライ電圧用として意図される高集積密度のバイポーラ又はＭＯＳ（ＣＭＯＳ）トランジスタを使用することがある。このタイプのプロセスでは、構造に関する互換性の要件が互いに技術的に異なっていることは非常に重要である。
【０００９】
本発明の基本的な態様である図示の例を参照すると、対応するウェル領域（ＮWELL）に隣接するｎ−チャンネルＬＤＭＯＳ構造のボディ領域の及び相補ｐ−チャンネルＭＯＳトランジスタのボディ領域の下の投影ゾーンには、エピタキシャル層（Ｎ−ＥＰＩ）のドーパント濃度とＮWELL領域のドーパント濃度と比較するとその中間のドーパント濃度を有するｎ−タイプの埋設層（ＳＯＦＴ−Ｎ）が形成されている。中間のドーピングレベルを有するこの埋設層（ＳＯＦＴ−Ｎ）は専用ステップにより基板の限定されたエリアをインプラントすることにより、又はプロセスの他の特定の目的用に既に限定された（かつ製造プロセスの異なった段で実行されるべき）インプラント条件を使用することにより形成できる。
埋設領域ＳＯＦＴ−Ｎの横方向の広がりであるインプラントエリアは、要求されるデバイスの電子的挙動に関連して調節できる。
図中に代替プロフィールa)及びb)により例示したように、埋設領域ＳＯＦＴ−Ｎの横方向の広がりは、ｎ−チャンネルＬＤＭＯＳ構造のドレーン領域の下まで（ケースｂ）、又はｐ−チャンネルＭＯＳトランジスタ構造のソース領域の下まで（ケースｂ）広げることができる。
【００１０】
一般に埋設領域ＳＯＦＴ−Ｎをケースｂまで広げることはデバイスの導電抵抗（Ｒｏｎ）を最小にするために有利である。しかしデバイスのｐBODY領域により範囲限定される周縁を越えて埋設領域ＳＯＦＴ−Ｎが横方向に広がることは、さもなければ得られるであろう最大値と比較してブレークダウン電圧を僅かに減少させる傾向がある。
埋設領域ＳＯＦＴ−Ｎの横方向の広がりがボディ領域（ｐBODY）の投影エリアと少なくとも同じか僅かに広い場合でさえも、実際的な条件では、埋設領域ＳＯＦＴ−Ｎの存在により決定される電荷の増加により達成される「パンチ−スルー」電圧の増加の効果はとにかく達成される。
図示の例ではソース及びチャンネルエリアを限定する電界酸化物（ＦＩＥＬＤＯＸ．）の端部の真下にｐ−タイプ拡散（ｐ−field ）である電界分離物が組み合わされて存在することによってさえも、ＨＶｎ−チャンネルＬＤＭＯＳ構造の場合のブレークダウン電圧は決定的に改良される。
【００１１】
実際にＬＤＭＯＳトランジスタソースがグラウンドポテンシャルに結合されていない場合（ソースフォロワ段）の条件下で動作する場合、高電圧に耐える構造的な能力は、電界分離拡散物（ｐ−field ）及び、ボディ領域の下に投影された埋設層ＳＯＦＴ−Ｎの存在により決定されるボディ領域と基板間の正味の残りの電荷の増加の間の相乗効果に起因する。
同様に図面に例示されたようなＨＶｐ−チャンネルＭＯＳトランジスタ構造のブレークダウン電圧は、ドレーン−ボディ領域中に小さい電界を確立するために僅かにドープされたドレーン領域を使用することにより増加することができ、これは1986年12月12日のＩＥＥＥ Trans. on Electron Dev.第ED-33 巻、第12号のＡ．Ｗ．ルディクイッツェによる「アナログ及びスイッチング用途用の多様な250/300 V ICプロセス」に記載されている。この条件は、前記記事に述べられているように、ｎ−チャンネルＬＤＭＯＳ用に使用されるｐ−電界インプラントステップを開発することにより達成できる。このｐ−タイプドレーンの広がり領域は、電界酸化物（ＦＩＥＬＤ ＯＸ．）により被覆され、従って外部電荷により（つまりパラシチックな効果により）僅かに影響される。しかしこれらの特性を有するデバイスは、ソース／ドレーン及び基板間の「パンチスルー」電圧に関して制限されたままである。
【００１２】
ｐ−チャンネルＭＯＳトランジスタのＲＥＳＵＲＦ構造中でさえも、ＮWELL領域の下のＳＯＦＴ−Ｎ領域の形成は「パンチスルー」特性を決定的に改良する。
相補ＭＯＳトランジスタ構造及びＬＤＭＯＳ構造では、中間のドーパント濃度の埋設層ＳＯＦＴ−Ｎのインプラントを注意深く調製しなければならない。過度のインプラントドーズは「パンチスルー」電圧の要件を満足するが、抵抗の減少に起因して、半導体表面に強度が増加した電界を生成する傾向があり、従って所謂早過ぎるブレークダウン現象を生じさせるために有利になる。逆にドースが過度に低いと「パンチスルー」電圧の所望の増加を生じさせない。
一般に、ＳＯＦＴ−Ｎ領域用の最適なインプラントドースは絶縁層中にキャリアの注入を実質的に行なわせることなく、ブレークダウンが半導体の表面から離れた箇所で起こるようにし、従ってその動作寿命の間のデバイスの大きな信頼性を確保する。
１例として、第１導電型の埋設領域のドーパント濃度が、高電圧ｎ−チャンネルＭＯＳデバイスのボディ領域の下及び高電圧ｐ−チャンネルＭＯＳデバイスのソース及びドレイン領域の下のウエル領域中の完全な空乏条件を満足するように調節されている。
図示の例は、５Ｖ，２０Ｖ及び２００ＶのＢｉＣＭＯＳプロセスに関するもので，種々の特性を下記の通り纏める。
【００１３】
Ｐ−ＳＵＢ： 厚さ≒300 μｍ 抵抗（嵩） 100 ÷200 Ωcm
Ｎ−ＥＰＩ： 厚さ 5〜10μｍ 抵抗（嵩） 10 ÷20 Ωcm
ＮWELL： 深さ≒５μｍ 抵抗（平方） ≒3000Ω／■
ｐBODY： 深さ≒2.5 μｍ 抵抗（平方） ≒1000Ω／■
ｐ-field： 深さ≒2.5 μｍ 抵抗 1000から10000 Ω／■
SOFT-N： インプラントドースは５×1011から２×1012原子／cm2
【００１４】
既述の通り、ＳＯＦＴ−Ｎ拡散部中の及びｎ−チャンネルＬＤＭＯＳ構造の横方向の広がりは必要とする電気的性能に依存する。
【図面の簡単な説明】
【図１】混合技術で集積された回路中で使用される２個の相補電界効果デバイスの部分断面図。
【符号の説明】
ＮWELL・・・ウェル領域 Ｎ−ＥＰＩ・・・エピタキシャル層 ＳＯＦＴ−Ｎ・・・埋設層
【産業上の利用分野】
本発明は、所謂ＲＥＳＵＲＦ（REduced SURface Field 、減少した表面電界) 条件を使用しこれによりパワーデバイスが、特にｎ−チャンネルＬＤＭＯＳトランジスタ及び／又は横型のｐ−チャンネルトランジスタがそれらのいずれかのソース又はドレーンがグラウンドポテンシャルに接続されずに動作するときに、比較的高電圧に耐えられるようにした集積回路に関する。本発明はブレークダウン電圧特性を改良し、導電抵抗を減少させることと、臨界条件下で動作する際にもソース（ドレーン）フォロワコンフィギュレーションで前記横型ＲＥＳＵＲＦトランジスタを使用することを可能にする。
【０００２】
【従来技術及びその問題点】
一般に、ＨＶ集積回路は、同じチップ上に高密度集積され低電圧で動作する１又は２以上のパワートランジスタと単一のプロセシング及びコントロール回路を含んでいる。通常混合技術（ＢｉＣＭＯＳ）デバイスと呼ばれるこのタイプの集積回路の使用は、多くの用途における複数の（個々の）デバイスの使用の代替としてより頻繁に考えられるようになって来ている。
例えばｎ−チャンネルＬＤＭＯＳ及びｐ−チャンネルＭＯＳである横型の相補電界効果パワートランジスタＣＭＯＳの高電圧に耐える能力を改良するための技術は所謂ＲＥＳＵＲＦ技術である。この技術はＪ・アペルスらによりPhilips Journal Res., の第35巻 (1980年) の1 〜13頁に記載されている。この記事を本明細書で参照できる。
【０００３】
このＲＥＳＵＲＦ効果は、拡散インプラントを正確にコントロールすることにより、薄いエピタキシャル層中に集積回路を形成するために開発されている。これは、例外的に高い電圧に耐えうる横型ＣＭＯＳトランジスタの集積を可能にする。ＲＥＳＵＲＦ技術はインプラントドースのコントロールを高い正確性で行なうことを前提とし、従来のＨＶトランジスタの集積度で通常要求されるものより薄いエピタキシャル層で動作するＨＶ横型トランジスタの実現を可能にする。
従って、例えばｎ−導電タイプを有するエピタキシャル層とｐ−導電性の基板間の接合に関する空乏域の底部は、例えばこのタイプのデバイス中の出力パワートランジスタとして通常使用されるようなｎ−チャンネルＬＤＭＯＳトランジスタの場合に、高電圧に耐えるＲＥＳＵＲＦ集積構造の能力に決定的な役割を有する。
【０００４】
ＲＥＳＵＲＦ−ＬＤＭＯＳ構造のブレークダウン機構を、ソースがグラウンドポテンシャルに結合された標準的なコンフィギュレーションに関して及び、ドレーン電圧が所謂「ピンチオフ」電圧より高い、同じ、及び低いのそれぞれ異なった動作条件で十分に検討した。
1994年２月24日付の本出願人による特願平６−52749 号はＲＥＳＵＲＦ−ＬＤＭＯＳトランジスタの改良された構造を記述している。この場合、ドレーン電圧が「ピンチオフ」より低く維持される場合でも、ブレークダウン電圧は、ドリフト領域の完全な空乏に関して有利になるように十分に高められる。これは、ドレーン領域の下の基板半導体のドーパント濃度を局所的に増加させるために「富化」埋設層を形成することにより達成される。この先行特許出願の関連する記載は本明細書中に組み入れられる。
【０００５】
ＲＥＳＵＲＦ−ＬＤＭＯＳのソースがグラウンドポテンシャルに結合されていないこれらの用途、つまり部分的又は完全なソースフォロワＬＤＭＯＳ段の場合には、集積構造は「パンチ−スルー」現象に関して高い重要性を有していることは周知である。これは一般に、ＬＤＭＯＳのボディ領域の下ではボディと基板間に正味電荷が残り、大きさは限定されていても、これが10〜60Ｖのオーダーの「パンチ−スルー」電圧を決定できるからである。
一般にＲＥＳＵＲＦ条件を確保するための要件に関係がないと、ＢｉＣＭＯＳ混合プロセスで通常意図されるインプラントステップを通してｎ+ 埋設層を形成することによりボディ領域の下の電荷を増加させることは米国特許第4,639,761 号から公知である。
これが構造の早過ぎるブレークダウン（表面近くのブレークダウン）を促進するかもしれないため、ボディ領域下のｎ−埋設層の利用はＲＥＳＵＲＦ構造（典型的には特別に薄いエピタキシャル層を必要とする）では適用されたことがなく、かつ適用できると考えられたこともない。
【０００６】
【発明の構成】
この統合された概念に反して、ＲＥＳＵＲＦ条件の開発に起因して高電圧で動作するよう意図された、従って薄いエピタキシャル層内に集積できる横型の電界効果相補デバイスは極度に高いブレークダウン電圧に達することができる。これは、ウェル領域の導電性及びエピタキシャル層の導電性と同じタイプの導電性でありかつ上述した領域と比較して中間のドーパント濃度を有する層つまり埋設領域を前記ウェル領域に隣接してかつボディ領域の下の投影領域に形成することにより達成される。
ＬＤＭＯＳ構造では、中間のドーパント濃度を有する埋設層の効率性は電界分離拡散部の存在により高められる。これは一般に、本出願人により1993年２月18日に出願された特願平５−55235 号に述べられているように、ソース及びチャンネルエリアを限定する電界酸化物の端部の下に位置する。
【０００７】
本発明はＬＤＭＯＳ−ＲＥＳＵＲＦトランジスタの実現を許容し、該トランジスタは、250 Ｖのオーダーか、中間のドーピングレベルを有する埋設領域のない従来技術の同等のＬＤＭＯＳ−ＲＥＳＵＲＦ構造により耐えられる最大電圧より高い耐久電圧の能力を有するソースフォロワとして設計される。
同様に、上述のｎ−チャンネルＬＤＭＯＳ構造のそれを参考にできるように、相補ＭＯＳ構造のドレーン領域を含む対応するボディ領域の下に位置する中程度のドーパント濃度の埋設領域の存在を意図している。この相補構造でも、中程度のドーパント濃度の埋設領域は、デバイスのソース／ドレーン及び基板間の「パンチスルー」特性を改良する。
実際に、本発明は、例えばソースフォロワとして形成できるｐ−チャンネルＬＤＭＯＳトランジスタ及び高電圧で動作できるｐ−チャンネルＭＯＳトランジスタであるＨＶ−ＭＯＳデバイスの実現を許容し、これによりエピタキシャル層の厚さの増加の必要性を無くす。これにより、比較的低いサプライ電圧用に名目的に設計されるＢｉＣＭＯＳデバイスの生産の際の高電圧素子の集積の良好な整合性を確保することが可能になる。全てが、集積の密度特性に関する妥協がなく、高電圧に耐えるパワートランジスタ用に必要なエピタキシャル層の厚さを増加させる必要性により悪影響を及ぼされることがない。
【０００８】
本発明の種々の特徴及び利点が添付図面を参照しながら行なう引き続く重要な態様の説明を通して明らかになるであろう。
図１は集積回路の部分断面図であり、より詳細には混合技術で集積された回路（ＢｉＣＭＯＳ）中でＨＶ−ＲＥＳＵＲＦパワーデバイスとして通常使用される２個の相補電界効果デバイスの部分断面図である。純粋に例示の目的であるが、図１はＨＶｎ−チャンネルＬＤＭＯＳの構造及びＨＶｐ−チャンネルＭＯＳの構造を示している。両構造はｐ−基板（Ｐ−ＳＵＢ）上に成長した比較的薄い厚さのｎ−エピタキシャル層（Ｎ−ＥＰＩ）中に形成され、比較的高い電圧で機能するトランジスタを許容する構造条件を実現する。
一般に集積回路は、通常シグナルプロセシング及びコントロール回路を含んで成る集積回路の出力パワー段を実現するために、前記一方又は他方あるいは両方の構造を含むことがある。この回路は、ＢｉＣＭＯＳプロセスにより提供される機会に従って、低サプライ電圧用として意図される高集積密度のバイポーラ又はＭＯＳ（ＣＭＯＳ）トランジスタを使用することがある。このタイプのプロセスでは、構造に関する互換性の要件が互いに技術的に異なっていることは非常に重要である。
【０００９】
本発明の基本的な態様である図示の例を参照すると、対応するウェル領域（ＮWELL）に隣接するｎ−チャンネルＬＤＭＯＳ構造のボディ領域の及び相補ｐ−チャンネルＭＯＳトランジスタのボディ領域の下の投影ゾーンには、エピタキシャル層（Ｎ−ＥＰＩ）のドーパント濃度とＮWELL領域のドーパント濃度と比較するとその中間のドーパント濃度を有するｎ−タイプの埋設層（ＳＯＦＴ−Ｎ）が形成されている。中間のドーピングレベルを有するこの埋設層（ＳＯＦＴ−Ｎ）は専用ステップにより基板の限定されたエリアをインプラントすることにより、又はプロセスの他の特定の目的用に既に限定された（かつ製造プロセスの異なった段で実行されるべき）インプラント条件を使用することにより形成できる。
埋設領域ＳＯＦＴ−Ｎの横方向の広がりであるインプラントエリアは、要求されるデバイスの電子的挙動に関連して調節できる。
図中に代替プロフィールa)及びb)により例示したように、埋設領域ＳＯＦＴ−Ｎの横方向の広がりは、ｎ−チャンネルＬＤＭＯＳ構造のドレーン領域の下まで（ケースｂ）、又はｐ−チャンネルＭＯＳトランジスタ構造のソース領域の下まで（ケースｂ）広げることができる。
【００１０】
一般に埋設領域ＳＯＦＴ−Ｎをケースｂまで広げることはデバイスの導電抵抗（Ｒｏｎ）を最小にするために有利である。しかしデバイスのｐBODY領域により範囲限定される周縁を越えて埋設領域ＳＯＦＴ−Ｎが横方向に広がることは、さもなければ得られるであろう最大値と比較してブレークダウン電圧を僅かに減少させる傾向がある。
埋設領域ＳＯＦＴ−Ｎの横方向の広がりがボディ領域（ｐBODY）の投影エリアと少なくとも同じか僅かに広い場合でさえも、実際的な条件では、埋設領域ＳＯＦＴ−Ｎの存在により決定される電荷の増加により達成される「パンチ−スルー」電圧の増加の効果はとにかく達成される。
図示の例ではソース及びチャンネルエリアを限定する電界酸化物（ＦＩＥＬＤＯＸ．）の端部の真下にｐ−タイプ拡散（ｐ−field ）である電界分離物が組み合わされて存在することによってさえも、ＨＶｎ−チャンネルＬＤＭＯＳ構造の場合のブレークダウン電圧は決定的に改良される。
【００１１】
実際にＬＤＭＯＳトランジスタソースがグラウンドポテンシャルに結合されていない場合（ソースフォロワ段）の条件下で動作する場合、高電圧に耐える構造的な能力は、電界分離拡散物（ｐ−field ）及び、ボディ領域の下に投影された埋設層ＳＯＦＴ−Ｎの存在により決定されるボディ領域と基板間の正味の残りの電荷の増加の間の相乗効果に起因する。
同様に図面に例示されたようなＨＶｐ−チャンネルＭＯＳトランジスタ構造のブレークダウン電圧は、ドレーン−ボディ領域中に小さい電界を確立するために僅かにドープされたドレーン領域を使用することにより増加することができ、これは1986年12月12日のＩＥＥＥ Trans. on Electron Dev.第ED-33 巻、第12号のＡ．Ｗ．ルディクイッツェによる「アナログ及びスイッチング用途用の多様な250/300 V ICプロセス」に記載されている。この条件は、前記記事に述べられているように、ｎ−チャンネルＬＤＭＯＳ用に使用されるｐ−電界インプラントステップを開発することにより達成できる。このｐ−タイプドレーンの広がり領域は、電界酸化物（ＦＩＥＬＤ ＯＸ．）により被覆され、従って外部電荷により（つまりパラシチックな効果により）僅かに影響される。しかしこれらの特性を有するデバイスは、ソース／ドレーン及び基板間の「パンチスルー」電圧に関して制限されたままである。
【００１２】
ｐ−チャンネルＭＯＳトランジスタのＲＥＳＵＲＦ構造中でさえも、ＮWELL領域の下のＳＯＦＴ−Ｎ領域の形成は「パンチスルー」特性を決定的に改良する。
相補ＭＯＳトランジスタ構造及びＬＤＭＯＳ構造では、中間のドーパント濃度の埋設層ＳＯＦＴ−Ｎのインプラントを注意深く調製しなければならない。過度のインプラントドーズは「パンチスルー」電圧の要件を満足するが、抵抗の減少に起因して、半導体表面に強度が増加した電界を生成する傾向があり、従って所謂早過ぎるブレークダウン現象を生じさせるために有利になる。逆にドースが過度に低いと「パンチスルー」電圧の所望の増加を生じさせない。
一般に、ＳＯＦＴ−Ｎ領域用の最適なインプラントドースは絶縁層中にキャリアの注入を実質的に行なわせることなく、ブレークダウンが半導体の表面から離れた箇所で起こるようにし、従ってその動作寿命の間のデバイスの大きな信頼性を確保する。
１例として、第１導電型の埋設領域のドーパント濃度が、高電圧ｎ−チャンネルＭＯＳデバイスのボディ領域の下及び高電圧ｐ−チャンネルＭＯＳデバイスのソース及びドレイン領域の下のウエル領域中の完全な空乏条件を満足するように調節されている。
図示の例は、５Ｖ，２０Ｖ及び２００ＶのＢｉＣＭＯＳプロセスに関するもので，種々の特性を下記の通り纏める。
【００１３】
Ｐ−ＳＵＢ： 厚さ≒300 μｍ 抵抗（嵩） 100 ÷200 Ωcm
Ｎ−ＥＰＩ： 厚さ 5〜10μｍ 抵抗（嵩） 10 ÷20 Ωcm
ＮWELL： 深さ≒５μｍ 抵抗（平方） ≒3000Ω／■
ｐBODY： 深さ≒2.5 μｍ 抵抗（平方） ≒1000Ω／■
ｐ-field： 深さ≒2.5 μｍ 抵抗 1000から10000 Ω／■
SOFT-N： インプラントドースは５×1011から２×1012原子／cm2
【００１４】
既述の通り、ＳＯＦＴ−Ｎ拡散部中の及びｎ−チャンネルＬＤＭＯＳ構造の横方向の広がりは必要とする電気的性能に依存する。
【図面の簡単な説明】
【図１】混合技術で集積された回路中で使用される２個の相補電界効果デバイスの部分断面図。
【符号の説明】
ＮWELL・・・ウェル領域 Ｎ−ＥＰＩ・・・エピタキシャル層 ＳＯＦＴ−Ｎ・・・埋設層
Claims (4)
- 高電圧用のｎ−チャンネル及びｐ−チャンネルＭＯＳデバイス（HV Nchannel LDMOS、HV Pchannel LDMOS）を包含しており、第２導電型の基板（Psubs）上に成長させた第１導電型のエピタキシャル層（N-EPI）内に形成したＢｉＣＭＯＳ集積回路であって、信号処理用のバイポーラ及びＣＭＯＳ装置と共に、前記第１導電型のウエル領域（NWELL）と、前記ウエル領域内に形成されている前記第２導電型のボディ領域（PBODY）と、ドレイン領域及びソース領域とを具備しているＢｉＣＭＯＳ集積回路において、前記高電圧用のｎ−チャンネル及びｐ−チャンネルＭＯＳデバイスが、前記ボディ領域の下方に位置されており且つ前記ウエル領域に隣接して前記エピタキシャル層と前記基板との界面に延在している前記第１導電型の埋設領域（ＳＯＦＴ−Ｎ）を有しており、前記埋設領域が前記エピタキシャル層の濃度と前記ウエル領域の濃度の中間のドーパント濃度を有していることを特徴とするＢｉＣＭＯＳ集積回路。
- 請求項１において、前記埋設領域が前記ボディ領域の投影された周縁部を越えて横方向に広がっていることを特徴とするＢｉＣＭＯＳ集積回路。
- 請求項１において、前記高電圧ｎ−チャンネルＭＯＳデバイスが厚い電界酸化物層により囲まれたソース及びチャンネルエリアを有しており、その端部を限定する前記エリア上にゲート電極が存在し、前記端部の下には第２導電型の拡散領域が存在することを特徴とするＢｉＣＭＯＳ集積回路。
- 請求項１において、前記第１導電型の埋設領域のドーパント濃度が、高電圧ｎ−チャンネルＭＯＳデバイスのボディ領域の下及び高電圧ｐ−チャンネルＭＯＳデバイスのソース及びドレイン領域の下のウエル領域中の完全な空乏条件を満足するように調節されていることを特徴とするＢｉＣＭＯＳ集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830176.4 | 1995-05-02 | ||
| EP95830176A EP0741416B1 (en) | 1995-05-02 | 1995-05-02 | Thin epitaxy RESURF ic containing HV p-ch and n-ch devices with source or drain not tied to grounds potential |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330444A JPH08330444A (ja) | 1996-12-13 |
| JP4037472B2 true JP4037472B2 (ja) | 2008-01-23 |
Family
ID=8221913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13438096A Expired - Fee Related JP4037472B2 (ja) | 1995-05-02 | 1996-05-01 | グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5852314A (ja) |
| EP (1) | EP0741416B1 (ja) |
| JP (1) | JP4037472B2 (ja) |
| DE (1) | DE69522926T2 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3315356B2 (ja) * | 1997-10-15 | 2002-08-19 | 株式会社東芝 | 高耐圧半導体装置 |
| US6225673B1 (en) * | 1998-03-03 | 2001-05-01 | Texas Instruments Incorporated | Integrated circuit which minimizes parasitic action in a switching transistor pair |
| US6313482B1 (en) | 1999-05-17 | 2001-11-06 | North Carolina State University | Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein |
| US6291304B1 (en) | 1999-09-15 | 2001-09-18 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a high voltage transistor using P+ buried layer |
| KR100336562B1 (ko) * | 1999-12-10 | 2002-05-11 | 박종섭 | 모스 형성방법 |
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| US6486034B1 (en) | 2001-07-20 | 2002-11-26 | Taiwan Semiconductor Manufacturing Company | Method of forming LDMOS device with double N-layering |
| US6475870B1 (en) | 2001-07-23 | 2002-11-05 | Taiwan Semiconductor Manufacturing Company | P-type LDMOS device with buried layer to solve punch-through problems and process for its manufacture |
| JP2003197908A (ja) * | 2001-09-12 | 2003-07-11 | Seiko Instruments Inc | 半導体素子及びその製造方法 |
| JPWO2003075353A1 (ja) * | 2002-03-01 | 2005-06-30 | サンケン電気株式会社 | 半導体素子 |
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| US8941188B2 (en) | 2012-03-26 | 2015-01-27 | Infineon Technologies Austria Ag | Semiconductor arrangement with a superjunction transistor and a further device integrated in a common semiconductor body |
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| US10153366B2 (en) | 2016-03-09 | 2018-12-11 | Polar Semiconductor, Llc | LDMOS transistor with lightly-doped annular RESURF periphery |
| US20170292047A1 (en) | 2016-04-12 | 2017-10-12 | Rextac Llc | Hexene-1 Containing Amorphous Polyalphaolefins For Improved Hot Melt Adhesives |
| JP2018018977A (ja) * | 2016-07-28 | 2018-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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| EP0500233A2 (en) * | 1991-02-14 | 1992-08-26 | National Semiconductor Corporation | Bipolar transistor structure & BICMOS IC fabrication process |
-
1995
- 1995-05-02 DE DE69522926T patent/DE69522926T2/de not_active Expired - Fee Related
- 1995-05-02 EP EP95830176A patent/EP0741416B1/en not_active Expired - Lifetime
-
1996
- 1996-04-30 US US08/643,152 patent/US5852314A/en not_active Expired - Lifetime
- 1996-05-01 JP JP13438096A patent/JP4037472B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69522926T2 (de) | 2002-03-28 |
| EP0741416B1 (en) | 2001-09-26 |
| EP0741416A1 (en) | 1996-11-06 |
| US5852314A (en) | 1998-12-22 |
| JPH08330444A (ja) | 1996-12-13 |
| DE69522926D1 (de) | 2001-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051122 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060808 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060811 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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