KR920704361A - 핫 캐리어가 억압된 미세 misfet 소자 - Google Patents

핫 캐리어가 억압된 미세 misfet 소자

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KR920704361A
KR920704361A KR1019920700659A KR920700659A KR920704361A KR 920704361 A KR920704361 A KR 920704361A KR 1019920700659 A KR1019920700659 A KR 1019920700659A KR 920700659 A KR920700659 A KR 920700659A KR 920704361 A KR920704361 A KR 920704361A
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알로이시어스 펠릭스 쥬니어 타쉬
신형순
크리스틴 머리 마지알
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원본미기재
보드 오브 리젠츠, 더 유니버시티 오브텍사스 시스템
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Abstract

내용 없음.

Description

핫 캐리어가 억압된 미세 MISFET 소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 한 실시예에 따른 미세 MISFET 소자의 단면도,
제3A내지 3G도는 제2도의 소자 제조를 예시하는 단면도,
제4A내지 4D도는 제3A 내지 3G도의 프로세스에서 대체 단계를 예시하는 단면도.

Claims (58)

  1. 미세 MISFET 구조에 있어서, 불순물이 첨가된 반도체 몸체를 구비하여, 상기 반도체 몸체의 주 표면에 형성된 불순물이 첨가된 소스 및 드레인 영역을 구비하는데, 상기 소스 및 드레인 사이에는 채널영역이 존재하며, 상기 채널 영역을 에워싸며 절연 물질층에 의해서 상기 채널영역과 격리되는 게이트를 구비하며, 상기 채널 영역으로 부터 상기 드레인 영역을 접촉시키며 상기 MISFET 구조의 드레인 요소부를 형성하는 제1의 부가적인 불순물 첨가 영역을 구비하며, 상기 부가적인 불순물 첨가 영역은 상기 드레인 영역과 같은 전도형이며, 상기 부가적인 영역내의 불순물 농도는 상기 드레인 영역내의 불순물 농도보다 낮은 것을 특징으로 하는 미세 MISFET 구조.
  2. 제1항에 있어서, 상기 제1의 부가적인 불순물 첨가 영역에 인접하며, 불순물 농도가 상기 제1의 부가적인 불순물 첨가 영역내 불순물 농도 보다 높은 제2의 부가적인 불순물 첨가 영역을 구비하는 것을 특징으로 하는 미세 MISFET 구조.
  3. 제2항에 있어서, 상기 반도체 몸체는 실리콘을 포함하고, 상기 제1의 부가적인 영역은 실리콘을 포함하며, 상기 제2의 부가적인 영역도 실리콘을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  4. 제3항에 있어서, 상기 채널 영역으로 부터 상기 소스 영역을 접촉시키며 MISFET 구조의 소스요소부를 형성하는 제3의 부가적인 불순물 첨가 영역을 포함하며, 상기 제3의 부가적인 불순물 첨가 영역은 상기 소스 영역과 같은 도전형이며, 상기 제3의 부가적인 영역내의 불순물 농도는 상기 소스영역내의 불순물 농도보다 낮은것을 특징으로 하는 미세 MISFET 구조.
  5. 제4항에 있어서, 상기 제3의 부가적인 불순물 첨가 영역에 접하는 제4의 부가적인 불순물 첨가 영역을 포함하며, 상기 제4의 부가적인 불순물 첨가 영역내의 불순물 농도는 상기 제3의 분가적인 불순물 첨가 영역내의 불순물 농도보다 높은 것을 특징으로 하는 미세 MISFET 구조.
  6. 제5항에 있어서, 상기 반도체 몸체 및 상기 제1, 제2, 제3, 제4의 부가적인 불순물 첨가 영역은 실리콘을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  7. 제6항에 있어서, 제1, 제2, 제3 및 제4의 부가적인 불순물 첨가 영역은 상기 게이트 접촉부에 인접해 있고 유전체 층에 의해 격리되는 것을 특징으로 하는 미세 MISFET 구조.
  8. 제7항에 있어서, 상기 유전체 층은 실리콘 산화막을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  9. 제7항에 있어서, 상기 제2 및 제4의 부가적인 불순물 첨가층과 상기 게이트 접촉부 사이의 상기 유전체 층은 상기 제1 및 제3의 부가적인 불순물 첨가층과 상기 게이트 접촉부 사이의 유전체 층보다 더 두꺼운 것을 특징으로 하는 미세 MISFET 구조.
  10. 제1항에 있어서, 상기 제1의 부가적인 불순물 첨가영역은 상기 드레인 영역상에서 성장된 제1대역층인 것을 특징으로 하는 미세 MISFET 구조.
  11. 제10항에 있어서, 상기 제1대역층 위에 성장된 제2대역층을 포함하며, 상기 제2영역층은 상기 제1대역층의 불순물 농도보다 더 높은 불순물 농도를 갖으며, 상기 드레인 영역에 대해 낮은 오믹 접촉부로서 작용하는 것을 특징으로 하는 미세 MISFET 구조.
  12. 제11항에 있어서, 상기 구조는 디플리션 모드 트랜지스터를 포함하는 것을 특징으로 하는 미세 MISFET구조.
  13. 제11항에 있어서, 상기 반도체 몸체와 상기 불순물이 첨가된 소스 및 드레인 영역은 반대의 도전형인 것을 특징으로 하는 미세 MISFET 구조.
  14. 제13항에 있어서, 상기 구조는 인헨스먼트 모드 트랜지스터를 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  15. 제1항에 있어서, 상기 제1의 부가적인 불순물 첨가 영역은 불순물이 첨가된 다결정 반도체 물질을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  16. 제15항에 있어서,. 불순물이 첨가된 다결정 반도체 물질을 갖는 제2의 부가적인 불순물 첨가 영역을 구비하며, 상기 제2의 부가적인 불순물 첨가 영역내의 불순물 농도는 상기 제1의 부가적인 불순물 침가 영역의 불순물 농도보다 높은 것을 특징으로 하는 미세 MISFET 구조.
  17. 제1항에 있어서, 상기 제1의 부가적인 불순물 첨가 영역은 불순물이 첨가된 무정형 반도체 물질을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  18. 제17항에 있어서, 불순물이 첨가된 무정형 물질을 갖는 제2의 부가적인 불순물 첨가 영역을 구비하며, 상기 제2의 부가적인 불순물 첨가 영역의 불순물 농도는 상기 제1의 부가적인 불순물 첨가 영역의 불순물 농도보다 높은 것을 특징으로 하는 미세 MISFIT 구조.
  19. 제1항에 있어서, 상기 반도체 몸체는 실리콘이며 상기 제1의 부가적인 영역은 더 넓은 대역 간격 물질을 포함하는 것을 특징으로 하는 미세 MISFIT 구조.
  20. 제19항에 있어서, 상기 더 넓은 대역 간격 물질은 갈륨인을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  21. 제1항에 있어서, 상기 반도체 몸체는 실리콘이며 상기 제1의 부가적인 영역은 실리콘을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  22. 제1항에 있어서, 상기 드레인 영역은, 상기 채널 영역에 대해서 경사가 급한 불순물로 짙게 불순물 첨가되는 것을 특징으로 하는 미세 MISFET 구조.
  23. 미세 MISFET 소자 구조에 있어서, 하나의 도전형인 반도체 몸체와, 상기 반도체 몸체의 주표면에 형성된 반대의 도전형이며 그 사이에 채널 영역을 갖는 소스 및 드레인 영역과, 상기 채널 영역을 에워싸며 절연물질층에 의해 절연되는 게이트와, 상기 드레인 영역위에 성장되는 반대의 도전형인 대역층을 포함하며, 상기 대역층의 불순물 농도는 상기 드레인 영역내의 불순물 농도보다 낮은 것을 특징으로 하는 미세 MISFET 소자구조.
  24. 제23항에 있어서, 상기 제1대역층 위에 성장되는 반대의 도전형인 제2대역층을 포함하며, 상기 제2대역층의 불순물 농도는 상기 제1대역층의 불순물 농도보다 높으며, 상기 드레인 영역에 대해 낮은 오믹 접촉부로서 작용하는 것을 특징으로 하는 미세 MISFET 소자 구조.
  25. 제24항에 있어서, 상기 제1 및 제2대역층은 상기 게이트 접촉부에 인접해 있고, 유전체 층에 의해 상기게이트 접촉부로 부터 분리되는 것을 특징으로 하는 미세 MISFET 소자 구조.
  26. 제25항에 있어서, 상기 유전체 층은 상기 제2대역층과 상기 게이트 접촉사이의 상기 제1대역층과 상기 게이트 접촉부 사이의 유전체 층보다 두꺼운 것을 특징으로 하는 미세 MISFET 소자 구조.
  27. 미세 MISFET 구조에 있어서, a. 주표면을 갖는 하나의 도전형의 반도체 몸체와, b. 상기 반도체 몸체의 상기 표면에서 반대의 도전형을 갖으며 그 사이에서 채널영역을 제한하는 제1 및 제2의 간격이 벌어진 불순물 첨가영역과, c. 상기 제1 및 제2의 간격이 벌어진 불순물 첨가영역 사이의 상기 표면상에 놓인 절연층과, d.상기 절연층 상에 배치된 게이트 전극과, e. 상기 제1영역에 접하는 상기 반대의 도전형을 갖으며, 그 불순물 농도가 상기 제1영역의 불순물 농도보다 낮은 제3의 불순물이 첨가된 영역을 구비하는 것을 특징으로 하는 미세 MISFET 구조.
  28. 제37항에 있어서, 상기 제3영역은 상기 제1영역상에서 성장되는 대역층을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  29. 제28항에 있어서, 상기 제1 및 제2영역은 700옹스트롬 이하의 깊이를 갖으며, 상기 대역층은 두께가 1000옹스트롬인 것을 특징으로 하는 미세 MISFET 구조.
  30. 제29항에 있어서, 상기 제1 및 제2영역내의 불순물 농도가 입방센티미터당 최고 108자이며, 상기 대역층내의 불순물 농도는 입방센티미터당 1015내지 5×1016원자인 것을 특징으로 하는 미세 MISFET 구조.
  31. 제30항에 있어서, 상기 제1대역층에 성장되는 제2대역층을 포함하며, 상기 제2대역층의 불순물 농도는 상기 제1대역층의 불순물 농도보다 높으며, 상기 제2대역층은 상기 드레인 영역에 대한 낮은 오믹 접촉부로서 작용하는 것을 특징으로 하는 미세 MISFET 구조.
  32. 미세 MISFET에 있어서, a. 주표면을 갖으며 하나의 도전형인 반도체 몸체와, b. 상기 반도체 몸체의 상기 표면에서 반대의 전도형이며 그 사이에서 채널 영역을 한정하는 제1 및 제2의 간격이 벌어진 불순물 첨가 영역과 c. 상기 제1 및 제2의 간격이 벌어진 불순물 첨가 영역 사이의 상기 표면 상에 존재하는 절연층과, d. 상기 절연층 상에 배치된 게이트와, e. 상기 제1 및 제2 영역에 접하는 상기 반대 전도형이며, 그 불순물 농도가 상기 제1 및 제2영역의 불순물농도보다 낮은 제3및 제4의 불순물 첨가 영역을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  33. 제32항에 있어서. 상기 제1 및 제2영역 사이의 상기 채널 영역길이는 1/2 미크론 보다 짧으며, 성가 제3 및 제4영역은, 상기 제1 및 제2 영역 상에서 성장되는 제1 및 제2대역층을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  34. 제33항에 있어서, 상기 제1및 제2영역은 그 깊이가 700옹스트롬 보다 짧으며, 상기 제1 및 제2대역층은 그 두께가 1000 옹스트롬 인 것을 특징으로 하는 미세 MISFET 구조.
  35. 제34항에 있어서, 상기 제1 및 제2영역내의 불순물 농도는 최대가 입방 센티미터당 최고 1018원자이며, 상기 제1 및 제2대역층내의 불순물 농도는 입방센티미터당 1015내지 5×1016원자인 것을 특징으로 하는 미세 MISFET 구조.
  36. 제35항에 있어서 상기 제1 및 제2영역층 상에 성장되는 제3 및 제4 대역층을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  37. 제36항에 있어서, 상기 제3 및 제4대역층의 두께는 1000옴스트롬이며 상기 제3 및 제4대역층의 불순물 농도는 입방 센티미터당 1020원자이며, 상기 제3 및 제4 대역층은 상기 소스 및 드레인 영역에 대한 낮은 오믹 접촉부로서 작용하는 것을 특징으로 하는 미세 MISFET 구조.
  38. 제37항에 있어서, 상기 하나의 도전형은 P형이며 상기 대역층 및 상기 제1 및 제2영역내의 반대의 도전형 불순물은 비소인 것을 특징으로 하는 미세 MISFET 구조.
  39. 제37항에 있어서, 상기 반도체 몸체는 실리콘 기판을 포함하는 것을 특징으로 하는 미세 MISFET 구조.
  40. 제32항에 있어서, 상기 반도체 몸체는 실리콘 기판상에 성장된 실리콘 대역층인 것을 특징으로 하는 미세 MISFET 구조.
  41. MISFET 소자 제조방법에 있어서, a. 하나의 도전형인 표면 영역을 갖는 반도체 몸체를 제공하고, b.상기 표면영역의 표면상에 게이트 절연체를 형성하며, C. 상기 게이트 절연체 위에 게이트 접촉 접촉부를 형성하며, d. 반대의 도전형인 불순물을 갖는 상기 표면영역 내의 소스 및 드레인 영역을 불순물 첨가시키고, e.상기 게이트 접촉부의 상부 및 측면에 제1사이드월 스페이서 절연체를 형성하고 상기 표면으로 확장시키며, f. 상기 표면영역의 상기 소스 및 드레인영역 내의 반대 전도형 불순물 농도보다 낮은 농도로 상기 반대의 전도형 불순물을 갖는 상기 반도체 물질로 상기 소스 및 드레인 영역의 표면상에 반도체 물질을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 MISFET 소자 제조방법.
  42. 제41항에 있어서, 상기 단계 f)는 실리콘을 상기 소스와 드레인 영역상에 선택적인 대역 성장을 포함하는 것을 특징으로 하는 미세 MISFET 소자 제조방법.
  43. 제42항에 있어서, 상기 선택적 대역 성장은 불순물 확산을 최소화시키기 위하여 급속히 열처리 하는 것을 포함하는 것을 특징으로 하는 미세 MISFET 소자 제조방법.
  44. 제42항에 있어서, 제2실리콘 대역층을 상기 소스 및 드레인 상에서 선택적으로 성장된 상기 반도체 물질 위에 선택적으로 성장시키는 것을 더 포함하며, 상기 제2대역층은 상기 소스 및 드레인 영역 표면상의 상기 반도체 물질내 반대 전도도 형태의 불순물 농도 보다 큰 상기 반대 전도도 형태의 불순물 농도를 포함하는 것을 특징으로 하는 미세 MISFET 소자 제조방법.
  45. 제42항에 있어서, 상기 반대 전도형의 불순물을 상기 반도체 물질의 표면 영역내로 주입시키는 단계 g)를 더포함하며, 상기 표면영역의 불순물 농도는 상기 반도체 물질의 잔여물의 불순물 농도보다 더 큰 것을 특징으로 하는 MISFET 소자 제조방법.
  46. 제42항에 있어서, 제2사이드월 스페이서 절연체를 상기 제1사이드월 스페이서 절연체 일부의 둘레에 형성시키는 단계 g)를 더 포함하는 것을 특징으로 하는 미세 MISFET 소자 제조방법.
  47. 제46항에 있어서, 제2의 실리콘 대역층을 상기 반도체 물질위에서 상기 제2측벽 스페이서 물질에 인접하게 선택적으로 성장시키는 것을 특징으로 하는 미세 MISFET 소자 제조방법.
  48. 제41항에 있어서, 상기 단계 f)는 다결정 실리콘 물질을 상기 소스 및 드레인 영역상에 증착시키는 것을 포함하는 것을 특징으로 하는 미세 MISFET 소자 제조방법.
  49. 제41항에 있어서, 상기 단계 f)는 무정질 실리콘 물질을 상기 소스 및 드레인 영역상에 증착시키는 것을 포함하는 것을 특징으로 하는 미세 MISFET 소자 제조방법.
  50. 제41항에 있어서, 상기 단계 e)는 실리콘 산화물을 성장시키는 것을 포함하는 것을 특징으로 하는 MISFET 소자 제조방법.
  51. 제41항에 있어서, 상기 단계 e)는 실리콘 산화물을 증착시키는 것을 포함하는 것을 특징으로 하는 미세 MISFET 소자 제조방법.
  52. 제51항에 있어서, 상기 단계 e)는 실리콘 산화물을 성장시키는 것도 포함하는 것을 특징으로 하는 MISFET 소자 제조방법.
  53. 제9항에 있어서, 상기 제2 및 제4의 불순물 첨가 영역을 상기 제1 및 제3영역내로 각기 연장하여, 상기 제2 및 제4영역과 상기 드레인과 소스 영역 사이에서의 직렬 저항을 각기 감소시키는 것을 특징으로 하는 MISFET 구조.
  54. 제53항에 있어서, 상기 제1과 제4의 불순물 첨가 영역은 상기 제2및 제4불순물첨가 영역과 상기 게이트 접점 사이의 상기 유전체층을 벗어나 상기 제1 및 제3불순물 첨가 영역내로 각기 연장하는 것을 특징으로 하는 미세 MISFET 구조.
  55. 제26항에 있어서, 상기 제2 및 제4불순물 첨가 영역은 상기 제1 및 제3영역내로 각기 연장하여, 상기 제2 및 제4영역과 상기 드레인 밋 소스영역 사이의 직렬 저항을 각기 감소시키는 것을 특징으로 하는 미세 MISFET 구조.
  56. 제55항에 있어서, 상기 제2 및 제4불순물 첨가 영역은 상기 제2 및 제4불순물 첨가 영역과 상기 게이트 접점 사이의 상기 유전체층을 벗어나 각기 상기 제1및 제3불순물 첨가 영역내로 연장하는 것을 특징으로 하는 미세 MISFET 구조.
  57. 제47항에 있어서, 상기 제2실리콘 대역층은 상기 제1 실리콘 대역층의 불순물 농도보다 큰 제2전도형 불순물 농도를 가지는 것을 특징으로 하는 MISFET 소자 제조방법.
  58. 제57항에 있어서, 상기 제2대역층의 불순물 농도를 이온 주입에 의해 상기 제1대역 실리콘 층내로 연장시키는 것을 특징으로 하는 MISFET 소자 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920700659A 1989-09-22 1990-09-19 핫 캐리어가 억압된 미세 misfet 소자 KR920704361A (ko)

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