DE102014107455B4 - Integrierte schaltung mit logik-schaltung zur überprüfung von potentialabweichungen eines anschlussbereiches und verfahren zum detektieren eines angriffs auf eine integrierte schaltung - Google Patents

Integrierte schaltung mit logik-schaltung zur überprüfung von potentialabweichungen eines anschlussbereiches und verfahren zum detektieren eines angriffs auf eine integrierte schaltung Download PDF

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Abstract

Integrierte Schaltung (100)aufweisend:einen p-dotierten ersten Bereich (101), dem ein niedriges Versorgungspotential zugeführt wird;einen n-dotierten zweiten Bereich (102), dem ein hohes Versorgungspotential zugeführt wird und der an den ersten Bereich (101) angrenzt;eine Logik-Schaltung (103); undeinen Anschlussbereich (104), der in dem ersten Bereich (101) oder in dem zweiten Bereich (102) angeordnet ist und eingerichtet ist, das Potential desjenigen der Bereiche, in dem er angeordnet ist, dem Eingang der Logik-Schaltung(103) zuzuführen;wobei die Logik-Schaltung eingerichtet ist, zu überprüfen, ob das Potential des Anschlussbereichs (104) von dem Versorgungspotential, das demjenigen der Bereiche (101, 102), in dem er angeordnet ist, zugeführt wird, um einen vorgegebenen Wert abweicht und, wenn das Potential des Anschlussbereichs (104) von dem Versorgungspotential, um den vorgegebenen Wert abweicht, ein Alarmsignal (105) auszugeben,wobei der erste Bereich (101) und der zweite Bereich (102) Substratbereiche oder Wannenbereiche sind.

Description

  • Ausführungsbeispiele betreffen allgemein integrierte Schaltungen und Verfahren zum Detektieren eines Angriffs auf eine integrierte Schaltung.
  • Integrierte Schaltungen, die für sicherheitskritische Anwendungen verwendet werden, beispielsweise auf Chipkarten, sollen typischerweise gegen Angriffe geschützt werden. Ein Typ solcher Angriffe sind Strahlungsangriffe, z.B. Laserattacken oder Ionenstrahl-Attacken, bei denen eine Funktionsstörung eines Bauelements bewirkt werden soll. Möglichkeiten zur Detektion solcher Fehlerangriffe auf digitale Schaltungen sind wünschenswert.
  • Dokument US 2011 / 0 210 782 A1 offenbart eine integrierte Schaltung, aufweisend eine parasitäre Thyristor-Struktur und einen Schaltkreis zur Speicherung oder Verarbeitung von Daten. Weiterhin ist eine Kontrollschaltung vorgesehen, mit der detektiert werden soll, ob die Thyristor-Struktur leitend geschaltet ist, bspw. durch den Einfall ionisierender Strahlung. Ein Inverter der Kontrollschaltung erhält die an einem n-dotierten Source-/Drain-Bereich eines FET abgegriffene Spannung als Eingangssignal.
  • Dokument US 2010 / 0 164 507 A1 offenbart eine Logik-Schaltung, umfassend einen Eingangsschaltkreis, mindestens eine „fault detector cell“ - FAD und einen Speicherschaltkreis. Eine FAD enthält einen oder mehrere Transistoren TP0<j>/TN0<j>, die einen instabilen Zustand aufweisen und als Reaktion auf eine äußere Störung, bspw. ionisierende Strahlung, schalten sollen, wodurch ein Alarmsignal Z ausgegeben wird. Es ist nicht offenbart, dass die FADs aufgrund der Differenz zwischen einem Wannen- oder Substratpotential als Eingangssignal und einem Versorgungspotential schalten.
  • Dokument US 6 140 864 A offenbart eine integrierte Schaltung mit verringertem Stromverbrauch im „Standby“ - Zustand, bei der Leckströme der Transistoren des Schaltkreises reduziert sind. Dazu werden an die Transistoren Spannungen VCCI bzw. VSSI angelegt, die im Standby-Zustand niedriger bzw. höher sind als die Versorgungsspannungen VCC bzw. VSS. Die Differenzen (VCC-VCCI) bzw. (VSSI-VSS) werden dabei in Abhängigkeit der Abweichung zwischen herstellungsbedingter, tatsächlicher Schwellenspannung und gewünschter Schwellenspannung am einzelnen Transistor eingestellt.
  • Dokument US 8 334 707 B2 offenbart einen Speicherschaltkreis mit Fehlererkennung, aufweisend zumindest zwei „fault detection cells“. Diese sind mit anderen Logik-Bauelementen, bspw. zwei NOR-Gattern, derart verschaltet, dass ein durch einen Angriff erzwungener Zustandsübergang an einem der Logikbauelemente zu einem Ausgangssignal führt, das im ungestörten Betrieb des Speicherschaltkreises nicht auftritt. Durch ein drittes Logikgatter wird ein Alarmsignal ausgegeben, wenn solch ein „verbotener“ Zustandsübergang erfolgt.
  • Eine Aufgabe ist es, eine integrierte Schaltung für sicherheitskritische Anwendungen bereitzustellen, die Funktionsstörungen eines Bauelements aufgrund von Angriffen auf die integrierte Schaltung vermeiden sollen. Ferner soll ein Verfahren zum Detektion solcher Fehlerangriffe auf digitale Schaltungen bereitgestellt werden.
  • Diese Aufgabe wird mit einer integrierten Schaltung mit den Merkmalen des Anspruchs 1 gelöst. Merkmale der Unteransprüche gestalten die integrierten Schaltung weiter aus. Mit den Merkmalen des Anspruchs 17 wird ein Verfahren zum Detektieren eines Angriffs auf eine integrierte Schaltung bereitgestellt.
    Gemäß einer Ausführungsform wird eine integrierte Schaltung bereitgestellt, die einen p-dotierten ersten Bereich, dem ein niedriges Versorgungspotential zugeführt wird, einen n-dotierten zweiten Bereich, dem ein hohes Versorgungspotential zugeführt wird und der an den ersten Bereich angrenzt, eine Logik-Schaltung und einen Anschlussbereich aufweist, der in dem ersten Bereich oder in dem zweiten Bereich angeordnet ist und eingerichtet ist, das Potential desjenigen der Bereiche, in dem er angeordnet ist, dem Eingang der Logik-Schaltung zuzuführen. Die Logik-Schaltung ist eingerichtet, zu überprüfen, ob das Potential des Anschlussbereichs von dem Versorgungspotential, das demjenigen der Bereiche, in dem er angeordnet ist, zugeführt wird, um einen vorgegebenen Wert abweicht und, wenn das Potential des Anschlussbereichs von dem Versorgungspotential, das demjenigen der Bereiche, in dem er angeordnet ist, um den vorgegebenen Wert abweicht, ein Alarmsignal auszugeben, wobei der erste Bereich und der zweite Bereich Substratbereiche oder Wannenbereiche sind.
  • Gemäß einer weiteren Ausführungsform wird ein Verfahren mit den Merkmalen des Anspruchs 17 zum Detektieren eines Angriffs auf eine integrierte Schaltung gemäß der oben beschriebenen integrierten Schaltung bereitgestellt.
  • Die Figuren geben nicht die tatsächlichen Größenverhältnisse wieder, sondern sollen dazu dienen, die Prinzipien der verschiedenen Ausführungsbeispiele zu illustrieren. Im Folgenden werden verschiedene Ausführungsbeispiele mit Bezug auf die folgenden Figuren beschrieben.
    • 1 zeigt eine integrierte Schaltung gemäß einer Ausführungsform.
    • 2 zeigt ein Ablaufdiagramm gemäß einer Ausführungsform.
    • 3 zeigt schematisch den parasitären-Thyristor einer n-Wanne-p-Wanne/p-Substrat-CMOS-Struktur.
    • 4 zeigt einen Chip mit einem für Semi-Custom-Standardzellen-Felder und Full-Custom-Bit-Streifen typischen Querschnitt.
    • 5 zeigt eine Draufsicht auf den Chip 400 aus 4.
    • 6 zeigt einen weiteren Querschnitt eines Chips entsprechend den Chips aus den 4 und 5, in dem der parasitäre Thyristor dargestellt ist.
    • 7 zeigt einen Chip gemäß einem Ausführungsbeispiel in Draufsicht.
    • 8 zeigt einen Querschnitt durch den Chip aus 7.
    • 9 zeigt das Beispiel eines Master-Slave-Flip-Flops mit zusätzlichen Wannen/Substrat-Anschlussbereichen gemäß einem Ausführungsbeispiel.
    • 10 zeigt eine Schaltung gemäß einer Ausführungsform als Beispiel für eine Alarm-Propagation bei einer Gruppe von drei Flip-Flops gemäß einem Ausführungsbeispiel.
    • 11 zeigt eine integrierte Schaltung gemäß einem Ausführungsbeispiel.
    • 12 zeigt eine FILLER-Zelle gemäß einem Ausführungsbeispiel.
  • Die folgende detaillierte Beschreibung bezieht sich auf die beiliegenden Figuren, die Details und Ausführungsbeispiele zeigen. Diese Ausführungsbeispiele sind so detailliert beschrieben, dass der Fachmann die Erfindung ausführen kann. Andere Ausführungsformen sind auch möglich und die Ausführungsbeispiele können in struktureller, logischer und elektrischer Hinsicht geändert werden, ohne vom Gegenstand der Erfindung abzuweichen. Die verschiedenen Ausführungsbeispiele schließen sich nicht notwendig gegenseitig aus sondern es können verschiedene Ausführungsformen miteinander kombiniert werden, so dass neue Ausführungsformen entstehen. Im Rahmen dieser Beschreibung werden die Begriffe „verbunden“, „angeschlossen“ sowie „gekoppelt“ verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
  • Auf integrierten Schaltungen (ICs) für Sicherheitsanwendungen können beispielsweise Lichtsensoren integriert werden, die als Analogschaltungen ausgeführt sind und darauf ausgelegt sind, den ganzen IC oder zumindest sehr große Bereiche davon gegen globale (d.h. großflächige) Lichtangriffe (oder allgemein Strahlungsangriffe) zu schützen. Solche Lichtsensoren sind jedoch typischerweise nicht dazu geeignet, einzelne kleinere Schaltungsblöcke gegen lokale Angriffe (auf Flächen von wenigen µm2 bis hin zu einigen 100 µm2) zu schützen. Zudem beruhen die Funktionsprinzipien solcher Analogschaltungen auf anderen physikalischen Effekten, als sie typischerweise bei Fehlerangriffen auf digitale Schaltungen, z.B. statische CMOS(Complementary Metal-Oxide-Semiconductor)-Gatter, ausgenutzt werden, um die gewünschte Fehlfunktion zu erreichen. Daraus folgt auch, dass lokale Fehlerangriffe auf einzelne kleine Schaltungsblöcke von diesen Analogschaltungen nicht mit ausreichender Wahrscheinlichkeit erkannt werden können.
  • Im Folgenden werden Ausführungsformen beschrieben, die beispielsweise dazu verwendet werden können, einen systematischen Fehlerangriff mittels ionisierender Strahlung auf eine digitale Schaltung in einer integrierten Schaltung (z.B. für Sicherheitsanwendungen) zu erkennen. In dem Fall, dass ein Fehlerangriff erkannt wird, kann beispielsweise (rechtzeitig) ein Alarmsignal ausgelöst werden, so dass geeignete Schutz-Maßnahmen auf IC-Ebene oder Ebene des den IC enthaltenden Systems (z.B. Chipkartenmodul) ergriffen werden können.
  • 1 zeigt eine integrierte Schaltung 100 gemäß einer Ausführungsform.
  • Die integrierte Schaltung 100 weist einen p-dotierten ersten Bereich 101, dem ein niedriges Versorgungspotential zugeführt wird, und einen n-dotierten zweiten Bereich 102 auf, dem ein hohes Versorgungspotential zugeführt wird und der an den ersten Bereich 101 angrenzt.
  • Die integrierte Schaltung 100 weist ferner eine Logik-Schaltung 103 und einen Anschlussbereich 104 auf, der in dem ersten Bereich 101 oder in dem zweiten Bereich 102 angeordnet ist und eingerichtet ist, das Potential desjenigen der Bereiche 101, 102, in dem er angeordnet ist, dem Eingang der Logik-Schaltung 103 zuzuführen.
  • Die Logik-Schaltung 103 ist eingerichtet, zu überprüfen, ob das Potential des Anschlussbereichs 104 von dem Versorgungspotential, das demjenigen der Bereiche 101, 102, in dem er angeordnet ist, zugeführt wird, um einen vorgegebenen Wert abweicht und, wenn das Potential des Anschlussbereichs 104 von dem Versorgungspotential, das demjenigen der Bereiche 101, 102, in dem er angeordnet ist, um den vorgegebenen Wert abweicht, ein Alarmsignal 105 auszugeben.
  • In einer Ausführungsform ist in anderen Worten ein zusätzlicher Substrat- bzw. Wannenanschluss vorgesehen, mittels welchem detektiert werden kann, ob das Substrat bzw. die Wanne mit einem anderen Potential als dem vorgesehenen Versorgungspotential verbunden ist, was als Hinweis auf einen Fehlerangriff interpretiert werden kann.
  • Der vorgegebene Wert ist beispielsweise der Wert der Einsatzspannung eines Eingangstransistors der Logikschaltung, d.h. der Potentialunterschied (zu dem hohen Versorgungspotential bzw. zu dem niedrigen Versorgungspotential), bei der ein Transistor der Logikschaltung, dem das Potential des Bereichs 101, 102, in dem der Anschlussbereich angeordnet ist, zugeführt wird, schaltet.
  • Der vorgegebene Wert ist beispielsweise 25-40% von dem Unterschied zwischen hohem Versorgungspotential und niedrigem Versorgungspotential. Dieser Unterschied ist beispielsweise 1,2V (oder ein anderer Wert zwischen 1V und 1,5V). Entsprechend ist der vorgegebene Wert beispielsweise ein Wert zwischen 250mV und 500mV.
  • Gemäß einer Ausführungsform wird in anderen Worten ein systematischer Fehlerangriff mittels ionisierender Strahlung detektiert, indem ein Effekt ausgenutzt wird, der in CMOS (Complementary Metal-Oxide-Semiconductor)-Technologien auch bei zunehmender Strukturverkleinerung eine große Rolle spielt: Fehlerangriffe auf ICs mittels ionisierender Strahlung (z.B. LASER) führen - hinreichend hohe Energieüberträge der Strahlung vorausgesetzt - zum (vom Angreifer ungewollten) Zünden (dem so genannten Latch-Up bzw. Silicon Controlled Rectifying (SCR)) parasitärer p-n-p-n-Thyristoren, die in jeder CMOS-Technologie und praktisch jedem CMOS-Gatter unvermeidlich auftreten. Dabei liegt die Ansprechschwelle dieser Thyristoren (z.B. in Einheiten der LASER-Puls-Energie) typischerweise in der gleichen Größenordnung wie etwa die entsprechende Schwelle für das (vom Angreifer beabsichtigte) Kippen eines in einer Speicherschaltung (Latch, FlipFlop; SRAM) abgelegten Bits. Beide Phänomene, also sowohl das „Zünden“ des parasitären Thyristors, als auch das „Kippen“ eines Bits, haben dieselbe Ursache: Photostrompulse, welche durch Photo-Ionisation (Elektron-Loch-Paar-Erzeugung) innerhalb von in Sperrrichtung gepolten pn-Übergängen entstehen.
  • Die Logik-Schaltung weist beispielsweise einen Inverter auf, dessen Eingang mit dem Anschlussbereich verbunden ist. Die Logik-Schaltung kann auch ein anderes Gatter aufweisen, dessen Eingang mit dem Anschlussbereich verbunden ist.
  • Gemäß einer Ausführungsform sind der erste Bereich und der zweite Bereich Substrat- oder Wannenbereiche.
  • Beispielsweise sind der erste Bereich und der zweite Bereich Substrat-oder Wannenbereiche einer CMOS-Struktur.
  • Gemäß einer Ausführungsform ist der erste Bereich ein p-Substrat oder eine p-Wanne.
  • Gemäß einer Ausführungsform ist der zweite Bereich ein n-Substrat oder eine n-Wanne.
  • Der erste Bereich kann einen Versorgungsanschlussbereich aufweisen, der mit dem niedrigen Versorgungspotential verbunden ist.
  • Der zweite Bereich kann einen Versorgungsanschlussbereich aufweisen, der mit dem hohen Versorgungspotential verbunden ist.
  • Gemäß einer Ausführungsform ist der Anschlussbereich mit dem Versorgungsanschlussbereich desjenigen Bereichs, in dem er angeordnet ist, über denjenigen Bereich, in dem er angeordnet ist, elektrisch leitend verbunden.
  • Gemäß einer Ausführungsform ist der Anschlussbereich in dem ersten Bereich angeordnet und p-dotiert. In diesem Fall ist die Logikschaltung beispielsweise eingerichtet, zu überprüfen, ob das Potential des Anschlussbereichs von dem niedrigen Versorgungspotential um den vorgegebenen Wert in Richtung des hohen Versorgungspotentials abweicht.
  • Gemäß einer Ausführungsform ist der Anschlussbereich in dem zweiten Bereich angeordnet und n-dotiert. In diesem Fall ist die Logikschaltung beispielsweise eingerichtet, zu überprüfen, ob das Potential des Anschlussbereichs von dem hohen Versorgungspotential um den vorgegebenen Wert in Richtung des niedrigen Versorgungspotentials abweicht.
  • Der Anschlussbereich weist beispielsweise eine höhere Dotierung auf als der Bereich, in dem er angeordnet ist.
  • Gemäß einer Ausführungsform weist der erste Bereich einen n-dotierten Source/Drain-Bereich eines ersten Feldeffekttransistors auf, dem das niedrige Versorgungspotential zugeführt wird und der zweite Bereich weist einen p-dotierten Source/Drain-Bereich eines zweiten Feldeffekttransistors auf, dem das hohe Versorgungspotential zugeführt wird.
  • Gemäß einer Ausführungsform bilden der n-dotierte Source/Drain-Bereich, der erste Bereich, der zweite Bereich und der p-dotierte Source/Drain-Bereich eine Thyristorstruktur.
  • Die integrierte Schaltung kann beispielsweise eine Steuereinrichtung aufweisen, die eingerichtet ist, als Reaktion auf das Alarmsignal eine Funktion der integrierten Schaltung zu verhindern.
  • Das hohe Versorgungspotential ist beispielsweise VDD und das niedrige Versorgungspotential ist beispielsweise VSS.
  • Gemäß einer Ausführungsform weist die integrierte Schaltung eine erste Logik-Schaltung und eine zweite Logik-Schaltung, einen ersten Anschlussbereich, der in dem ersten Bereich angeordnet ist und eingerichtet ist, das Potential des ersten Bereichs dem Eingang der ersten Logik-Schaltung zuzuführen und einen zweiten Anschlussbereich auf, der in dem zweiten Bereich angeordnet ist und eingerichtet ist, das Potential des zweiten Bereichs dem Eingang der zweiten Logik-Schaltung zuzuführen. Die erste Logik-Schaltung ist eingerichtet, zu überprüfen, ob das Potential des ersten Anschlussbereichs von dem niedrigen Versorgungspotential um einen ersten vorgegebenen Wert abweicht und, wenn das Potential des Anschlussbereichs von dem niedrigen Versorgungspotential um den ersten vorgegebenen Wert abweicht, ein erstes Alarmsignal auszugeben. Die zweite Logik-Schaltung ist eingerichtet, zu überprüfen, ob das Potential des zweiten Anschlussbereichs von dem hohen Versorgungspotential um einen zweiten vorgegebenen Wert abweicht und, wenn das Potential des Anschlussbereichs von dem hohen Versorgungspotential um den zweiten vorgegebenen Wert abweicht, ein zweites Alarmsignal auszugeben.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Detektieren eines Angriffs auf eine integrierte Schaltung bereitgestellt, wie es in 2 veranschaulicht ist.
  • 2 zeigt ein Ablaufdiagramm 200 gemäß einer Ausführungsform.
  • Das Ablaufdiagramm 200 veranschaulicht ein Verfahren zum Detektieren eines Angriffs auf eine integrierte Schaltung.
  • In 201 wird ein niedriges Versorgungspotentials einem p-dotierten ersten Bereich zugeführt.
  • In 202 wird ein hohes Versorgungspotential einem n-dotierten zweiten Bereich, der an den ersten Bereich angrenzt, zugeführt.
  • In 203 wird überprüft, ob das Potential eines Anschlussbereichs, der in dem ersten Bereich oder in dem zweiten Bereich angeordnet ist, von dem Versorgungspotential, das demjenigen der Bereiche, in dem er angeordnet ist, zugeführt wird, um einen vorgegebenen Wert abweicht.
  • In 204 wird ein Alarmsignal ausgeben, wenn das Potential des Anschlussbereichs von dem Versorgungspotential, das demjenigen der Bereiche, in dem er angeordnet ist, um den vorgegebenen Wert abweicht.
  • Ausführungsbeispiele, die im Zusammenhang mit der integrierten Schaltung 100 beschrieben sind, gelten sinngemäß für das in 2 dargestellte Verfahren und umgekehrt.
  • Im Folgenden werden Ausführungsbeispiele genauer beschrieben.
  • Die im Folgenden beschriebenen Ausführungsformen basieren auf dem parasitären p+-n-p-n+-Thyristor, der in einer n-Wanne-p-Wanne/p-Substrat-CMOS-Struktur vorhanden ist.
  • 3 zeigt schematisch den parasitären-Thyristor einer n-Wanne-p-Wanne/p-Substrat-CMOS-Struktur 300.
  • Die n-Wanne-p-Wanne/p-Substrat-CMOS-Struktur 300 weist einen p+-dotierten Bereich 301, beispielsweise einen Source/Drain-Bereich eines p-Kanal-Feldeffekttransistors (FETs), auf, der in einer n-Wanne 302 angeordnet ist.
  • Die n-Wanne-p-Wanne/p-Substrat-CMOS-Struktur 300 weist ferner einen n+-dotierten Bereich 304, beispielsweise einen Source/Drain-Bereich eines n-Kanal-Feldeffekttransistors (FETs), auf, der in einer p-Wanne oder einem p-Substrat 303 angeordnet ist, die/das an die n-Wanne 302 angrenzt.
  • Diese Abfolge von dotierten Bereichen (p+-n-p-n+) bildet einen Thyristor 305.
  • Die n-dotierte Wanne 302 ist (über nicht eingezeichnete Wannenkontakte) mit dem hohen Betriebspotential VDD verbunden, und die p-dotierte Wanne 303 bzw. das p-dotierte Substrat 303 ist mit dem niedrigem Betriebspotential VSS verbunden. Die als Source/Drain-Gebiete für einen p-Kanal-FET bzw. einen n-Kanal-FET dienenden p+- bzw. n+-Gebiete 301, 304 können jeweils mit VDD oder VSS verbunden sein.
  • Wenn nun das p+-Gebiet 301 mit VDD und das n+-Gebiet 304 mit VSS verbunden sind, kann der parasitäre Thyristor 305 zünden (und damit eine niederohmige Verbindung zwischen VDD und VSS herstellen), falls zunächst durch eine geeignete Störung (wie z.B. Ladungstrennung in der Raumladungszone des Übergangs zwischen n-Wanne 302 und p-Wanne/Substrat 303) das lokale Potential der n-Wanne 302 ausreichend stark absinkt (mindestens etwa eine p+-n-Wanne-Diodensperrspannung) und/oder das lokale Potential der p-Wanne bzw. des p-Substrats 303 ausreichend stark ansteigt (mindestens etwa eine n+-p-Wanne/Substrat- Diodensperrspannung), also jeweils um etwa 600-700 mV.
  • Dieses Phänomen wird auch als Latch-Up oder SCR (Silicon Controlled Rectifying) bezeichnet.
  • In einer integrierten Schaltung kann eine durch den parasitären Thyristor 305 hergestellte niederohmige Verbindung zwischen VDD und VSS schwerwiegende Folgen für ihre korrekte Funktion haben oder sie sogar zerstören.
  • Die folgenden Ausführungsbeispiele werden anhand einer integrierten Schaltung beschrieben, die mittels eines Dual-Well-Prozesses (des einfachsten CMOS-Prozesses) mit einem p-Substrat hergestellt wurde.
  • 4 zeigt einen Chip 400 mit einem für Semi-Custom-Standardzellen-Felder und Full-Custom-Bit-Streifen (engl. bit-slices) typischen Querschnitt.
  • Der Chip 400 weist ein p-Substrat 401 (d.h. ein p-dotiertes Substrat) auf. Eine Mehrzahl von p+-dotierten p-Substratanschlussbereichen 402 (d.h. hoch p-dotierte Bereichen, z.B. höher dotiert als das p-Substrat 401) sind in dem p-Substrat 401 ausgebildet.
  • Ferner sind eine Mehrzahl von n-Wannen (d.h. n-dotierte Wannen) 403 in dem p-Substrat 401 ausgebildet. Eine Mehrzahl von n+-dotierten n-Wannenanschlussbereichen 404 (d.h. hoch n-dotierten Bereichen, z.B. höher dotiert als die n-Wannen 403) sind in dem n-Wannen 403 ausgebildet.
  • Die jeweiligen Bulk-Potentiale VpSub(j) (für die p-Substratanschlussbereiche 402) und VnWell(k) (für die n-Wannenanschlussbereiche 404) sind ebenfalls in 4 angegeben. Die Anschlussbereiche 402, 404 können z.B. über niederohmige Verbindungen mit dem oberen Versorgungspotential VDD bzw. dem unteren Versorgungspotential VSS verbunden sein so dass VnWell(j) = VnWell = VDD und VpSub(j) = VpSub = VSS.
  • 5 zeigt eine Draufsicht auf den Chip 400 aus 4.
  • Der Querschnitt von 4 ist beispielsweise ein Querschnitt des Chips 500, der in 5 gezeigt ist, von oben nach unten.
  • Dementsprechend weist der Chip 500 p-Substratbereiche 501 auf, die durch n-Wannen 502 getrennt sind. Die n-Wannen 502 werden durch n-Wannenanschlussbereiche 503 (entsprechend den n-Wannenanschlussbereichen 404) mittels n-Wannen-Versorgungsspannungsleitungen 504 mit der n-Wannen-Versorgungsspannung VnWell versorgt. Die p-Substratbereiche 501 werden durch p-Substratanschlussbereiche 505 (entsprechend den p-Substratanschlussbereichen 402) mittels p-Substrat-Versorgungsspannungsleitungen 506 (nur eine gezeigt) mit der p-Substrat-Versorgungsspannung VpSub versorgt.
  • In 5 und in der weiter unten beschriebenen 7 wird die Mitte eines Bereichs (z.B. einer Wanne) durch eine strichpunktierte Linie gekennzeichnet.
  • Die n-Wannen 502 sind in 5 in Form von Streifen regelmäßig in den p-Substrat 501 angeordnet. Der Abstand Wcnt benachbarter n-Wannen-Versorgungsspannungsleitungen 504 und zwischen benachbarter p-Substrat-Versorgungsspannungsleitungen 506 beträgt für moderne Deep-Sub-Micron-Technologien typischerweise ca. 50µm, und die Breite hWell der n-Wannen-Streifen ca. 2µm.
  • 6 zeigt einen weiteren Querschnitt eines Chips 600 entsprechend den Chips 400, 500 aus den 4 und 5, in dem der parasitäre Thyristor dargestellt ist.
  • Entsprechend 4 und 5 weist der Chip 600 ein p-Substrat 601 mit p-Substrat-Anschlussbereich 602 und eine in dem p-Substrat 601 angeordnete n-Wanne 603 mit n-Wannen-Anschlussbereich 604 auf.
  • Wie oben beschrieben wird der p-Substrat-Anschlussbereich 602 mit Vsub=VSS und der n-Wannen-Anschlussbereich 604 mit VnWell=VDD verbunden.
  • In diesem Beispiel weist der Chip 600 einen n-Kanal-FET 605 und einen p-Kanal-FET 606 auf.
  • Der n-Kanal-FET 605 wird aus einem ersten n+-dotierten Source/Drain-Bereich 607, einem zweiten n+-dotierten Source/Drain-Bereich 608 und einem ersten Gate 609 gebildet.
  • Der p-Kanal-FET 606 wird aus einem ersten p+-dotierten Source/Drain-Bereich 610, einem zweiten p+-dotierten Source/Drain-Bereich 611 und einem zweiten Gate 612 gebildet.
  • Die Anschlussbereiche 602, 604 und die Source/Drain-Bereiche 607, 608, 610, 611 (sofern sie nicht zum selben FET gehören) sind beispielsweise mittels Grabenisolationen 613 (STI: Shallow Trench Isolation) voneinander isoliert.
  • Der erste p+-dotierte Source/Drain-Bereich 610, die n-Wanne 603, das p-Substrat 601 und der zweite n+-dotierte Source/Drain-Bereich 608 bilden wie mit Bezug auf 3 beschrieben einen (parasitären) Thyristor 614.
  • Gemäß einer Ausführungsform werden (im Einklang mit den Entwurfsregeln) an verschiedenen Stellen innerhalb oder in unmittelbarer Nähe der zu schützenden integrierten Schaltung zusätzliche Anschlussbereiche vorgesehen, also z.B. ein n+-dotierter Kontakt in einer n-Wanne und ein p+-dotierter Kontakt in einer p-Wanne bzw. dem p-Substrat. Dies ist in 7 in Draufsicht und in 8 im Querschnitt dargestellt.
  • 7 zeigt einen Chip 700 in Draufsicht.
  • Analog zu dem in 5 dargestellten Chip 500 weist der Chip 700 p-Substratbereiche 701 auf, die durch n-Wannen 702 getrennt sind. Die n-Wannen 702 werden durch n-Wannenanschlussbereiche 703 mittels n-Wannen-Versorgungsspannungsleitungen 704 mit der n-Wannen-Versorgungsspannung VnWell versorgt. Die p-Substratbereiche 701 werden durch p-Substratanschlussbereiche 705 mittels p-Substrat-Versorgungsspannungsleitungen 706 (nur eine gezeigt) mit der p-Substrat-Versorgungsspannung VpSub versorgt.
  • In diesem Beispiel sind ein zusätzlicher n-Wannen-Anschlussbereich 707 sowie ein zusätzlicher p-Substrat-Anschlussbereich 708 vorgesehen.
  • 8 zeigt einen Querschnitt durch den Chip 700 aus 7.
  • Analog zu dem in 6 dargestellten Chip 600 weist der in 8 dargestellte Chip 800 ein p-Substrat 801 mit p-Substrat-Anschlussbereich 802 und eine in dem p-Substrat 801 angeordnete n-Wanne 803 mit n-Wannen-Anschlussbereich 804, einen n-Kanal-FET 805 aus einem ersten n+-dotierten Source/Drain-Bereich 807, einem zweiten n+-dotierten Source/Drain-Bereich 808 und einem ersten Gate 809 und einen p-Kanal-FET 806 aus einem ersten p+-dotierten Source/Drain-Bereich 810, einem zweiten p+-dotierten Source/Drain-Bereich 811 und einem zweiten Gate 812 auf. Wie mit Bezug auf 6 beschrieben wird ein (parasitärer) Thyristor 814 gebildet.
  • Der Chip 800 weist einen zusätzlichen n-Wannen-Anschlussbereich 815 entsprechend dem zusätzlichen n-Wannen-Anschlussbereich 707 sowie einen zusätzlichen p-Substrat-Anschlussbereich 816 entsprechend dem zusätzlichen p-Substrat-Anschlussbereich 708 auf.
  • Die Anschlussbereiche 802, 804, 815, 816 und die Source/Drain-Bereiche 807, 808, 810, 811 (sofern sie nicht zum selben FET gehören) sind beispielsweise mittels Grabenisolationen 813 (STI: Shallow Trench Isolation) voneinander isoliert.
  • Die zusätzlichen Anschlussbereiche 815, 816 werden nicht wie die Anschlussbereiche 802, 804 mit VDD und VSS verbunden (d.h. n+-Kontakte in einer n-Wanne mit VDD und p+-Kontakte in einer p-Wanne bzw. dem p-Substrat mit VSS), sondern sie werden leitend mit den Eingängen von einem oder mehreren Gattern (z.B. zunächst mit einfachen Invertern) verbunden.
  • Somit werden den Eingängen dieser Gatter das lokale Potential (am zusätzlichen n-Wannen-Anschlussbereich 815) der n-Wanne VnWelllocal und das lokale Potential (am zusätzlichen p-Substrat-Anschlussbereich 816) VpSublocal zugeführt.
  • Jedes Gatter ist so ausgestaltet, dass es im Normalbetrieb der Schaltung bzw. der Gesamtschaltung oder des gesamten Chips, der die Schaltung enthält, wenn ihm von dem zusätzlichen n-Wannen-Anschlussbereich 815 VDD bzw. von dem zusätzlichen p-Wannen-Anaschlussbereich 816 VSS zugeführt wird, einen vorgegebenen statischen Wert (z.B. VDD oder VSS) ausgibt. Für den Fall eines Fehlerangriffs mit ionisierender Strahlung hinreichender Intensität ist jedes Gatter derart ausgestaltet, beispielsweise das jeweils komplementäre Signal (also VSS statt VDD bzw. VDD statt VSS) auszugeben.
  • Beispielsweise ist ein Gatter, dessen Eingang mit dem zusätzlichen n-Wannen-Anschlussbereich 815 gekoppelt ist, derart eingerichtet, dass es, wenn an seinem Eingang ein Wert anliegt, der um einen gewissen Schwellwert unter VDD liegt, von seinem im Normalbetrieb ausgegebenen Wert auf den komplementären Wert umschaltet.
  • Analog ist beispielsweise ein Gatter, dessen Eingang mit dem zusätzlichen p-Wannen-Anschlussbereich 816 gekoppelt ist, derart eingerichtet, dass es, wenn an seinem Eingang ein Wert anliegt, der um einen gewissen Schwellwert über VSS liegt, von seinem im Normalbetrieb ausgegebenen Wert auf den komplementären Wert umschaltet.
  • Wird beispielsweise der n-Wannen-Anschlussbereich 815 mit dem Gate eines Inverters verbunden, so liegt der Ausgangsknoten dieses Inverters im Normalbetrieb auf VSS-Pegel, da die n-Wanne (bis auf kleine Schwankungen) im ungestörten Betrieb auf VDD-Pegel liegt, während im Falle eines Fehlerangriffs, der dazu führt, dass die n-Wanne nicht mehr auf VDD-Pegel liegt, der Ausgangsknotens des Inverters auf VSS wechselt. Dazu wird der Inverter geeignet dimensioniert, je nachdem, bei welchem Schwellwert (d.h. ab welchem Potential unter VDD) er umschalten soll, beispielsweise bei wenigen 100mV unter VDD (je nach Empfindlichkeit, die erreicht werden soll).
  • Analog kann der p-Substrat-Anschlussbereich 816 mit einem geeigneten Inverter verbunden sein, der derart dimensioniert ist, dass er ab einem gewissen Schwellwert über VSS umschaltet.
  • Somit kann anhand des Ausgangssignals eines Gatters, der von dem im Normalbetrieb ausgegebenen Wert abweicht, der Angriff erkannt werden. In Reaktion auf diese Detektion eines Angriffs wird beispielsweise eine geeignete Schutz-Maßnahme auf Schaltungs- oder System-(z.B. Chip-)Ebene ergriffen.
  • In 8 ist der zusätzliche p-Substratanschlussbereich 816 neben dem n-Kanal-FET 805 angeordnet und der zusätzliche n-Wannen-Anschlussbereich 815 ist neben dem p-Kanal-FET 806 angeordnet. Die zusätzlichen Anschlussbereiche können jedoch auch vor und/oder hinter den zu schützenden CMOS-Elementen (in diesem Fall die FETs 806, 806) angeordnet werden.
  • 9 zeigt das Beispiel eines Master-Slave-Flip-Flops 900 mit zusätzlichen Wannen/Substrat-Anschlussbereichen.
  • Das Master-Slave-Flip-Flop 900 weist eine Vielzahl von p-Kanal-FETs 901 und n-Kanal-FETs 902 auf, die derart verschaltet sind, dass sie ein D-Master-Slave-Flip-Flop mit D-Eingang 903, Rücksetz-Eingang 905, Takteingang 904 und Q-Ausgang 906 realisieren.
  • Ferner sind ein zusätzlicher n+-Kontakt 907 (d.h. n+-dotierter Anschlussbereich) in der n-Wanne (in der ein oder mehrere der der p-Kanal-FETs 901 angeordnet sind) und ein zusätzlicher p+-Kontakt 908 (d.h. p+-dotierter Anschlussbereich) in dem p-Substrat (in dem ein oder mehrere der n-Kanal-FETs 902 angeordnet sind) vorgesehen.
  • Der zusätzliche n+-Kontakt 907 ist mit dem Gate eines ersten zusätzlichen p-Kanal FETs 909 und dem Gate eines ersten zusätzlichen n-Kanal-FETs 910 verbunden. Der Source-Anschluss des ersten zusätzlichen p-Kanal FETs 909 ist mit VDD und der Source-Anschluss des ersten zusätzlichen n-Kanal FETs 910 ist mit VSS verbunden. Der Drain-Anschluss des ersten zusätzlichen p-Kanal FETs 909 und der Drain-Anschluss des ersten zusätzlichen n-Kanal FETs 910 sind mit einem Z-Ausgangsknoten (Z-Ausgang) 911 verbunden, so dass die ersten zusätzlichen FETs 909, 910 einen Inverter bilden, dessen Eingang mit dem zusätzlichen n+-Kontakt 907 und dessen Ausgang mit dem Z-Ausgangsknoten 911 verbunden sind.
  • Der erste zusätzliche p-Kanal-FET 909 und der erste zusätzliche n-Kanal-FET 910 bilden einen Inverter, der derart dimensioniert ist, dass er von VSS auf VDD umschaltet, wenn das Potential an seinem Eingang eine gewisse Differenz (beispielsweise mehrere 100mV) zu VDD unterschreitet. Der Inverter kann dazu asymmetrisch ausgestaltet sein (beispielsweise ist der erste zusätzliche p-Kanal-FET 909 stärker als der erste zusätzliche n-Kanal-FET 910) .
  • Der zusätzliche p+-Kontakt 908 ist mit dem Gate eines zweiten zusätzlichen p-Kanal FETs 912 und dem Gate eines zweiten zusätzlichen n-Kanal-FETs 913 verbunden. Der Source-Anschluss des zweiten zusätzlichen p-Kanal FETs 912 ist mit VDD und der Source-Anschluss des zweiten zusätzlichen n-Kanal FETs 913 ist mit VSS verbunden. Der Drain-Anschluss des zweiten zusätzlichen p-Kanal FETs 912 und der Drain-Anschluss des zweiten zusätzlichen n-Kanal FETs 913 sind mit einem Y-Ausgangsknoten (Y-Ausgang) 914 verbunden, so dass die zusätzlichen zweiten FETs 912, 913 einen Inverter bilden, dessen Eingang mit dem zusätzlichen p+-Kontakt 908 und dessen Ausgang mit dem Y-Ausgangsknoten 914 verbunden sind.
  • Der zweite zusätzliche p-Kanal-FET 912 und der zweite zusätzliche n-Kanal-FET 913 bilden einen Inverter, der derart dimensioniert ist, dass er von VDD auf VSS umschaltet, wenn das Potential an seinem Eingang eine gewisse Differenz (beispielsweise mehrere 100mV) über VSS überschreitet. Der Inverter kann dazu asymmetrisch ausgestaltet sein (beispielsweise ist der zweite zusätzliche p-Kanal-FET 912 schwächer als der zweite zusätzliche n-Kanal-FET 913).
  • Der Z-Ausgang 911 und der Y-Ausgang 914 bilden die Alarmausgänge des Master-Slave-Flip-Flops 900: Während im Normalbetrieb Z=0 (d.h. VSS) und Y=1 (d.h. VDD) gilt, wird im Alarmfall Z=1 und/oder Y=0.
  • Die durch die zusätzlichen FETs 909 bis 913 gebildeten Inverter können in der Nähe der zu schützenden Schaltungsteile angeordnet, beispielsweise wie in 9 dargestellt in der Nähe der FETs 901, 902 oder auch zwischen Gruppen der FETs 901, 902, damit sie von den durch Angriffe hervorgerufenen Effekte, die auf die zu schützende Schaltung wirken, wie Änderungen des Substratpotentials oder Wannenpotentials, selbst betroffen sind, um ihre Empfindlichkeit gegen Angriffe zu erhöhen.
  • Die Alarmausgänge mehrerer Flip-Flops können miteinander kombiniert werden. Dies ist für den Z-Ausgang 911 in 10 dargestellt.
  • 10 zeigt eine Schaltung 1000 gemäß einer Ausführungsform als Beispiel für eine Alarm-Propagation bei einer Gruppe von drei Flip-Flops 1010.
  • Jedes Flip-Flop 1010 weist analog zu dem Flip-Flop 900 einen D-Eingang 1001, einen Takt-Eingang 1002, einen Rücksetz-Eingang 1003, einen Q-Ausgang 1004 und einen Z-Ausgang 1005 auf.
  • Beispielsweise weist wie mit Bezug auf 9 beschrieben jedes der Flip-Flops 1010 einen zusätzlichen n+-Kontakt in der n-Wanne auf, welcher mit dem Eingang eines Inverters verbunden ist, dessen Ausgang den Z-Alarmausgang bildet.
  • Die von den drei Z-Ausgängen 905 ausgegebenen Signale werden als Alarmsignale Z1, Z2 und Z3 bezeichnet und mittels eines Dreifach-ODER-Gatters 1006 miteinander verknüpft. Das Resultat ODER(Z3,Z2,Z1) wird dann weiter mittels eines ODER-Gatters 1007 mit einem von außen zugeführten Alarmsignal Alarm_I zu einem Setz-Signal alarm_set eines RS-Flip-Flops 1008 ODER-verknüpft. Das Ausgangssignal ALARM_O kann in eine weitere Stufe der Alarm-Propagation weitergeleitet werden. Das RS-Flip-Flop 1008 kann mittels eines Alarm-Rücksetz-Signals alarm_rst zurückgesetzt werden.
  • Im Folgenden wird mit Bezug auf 11 ein Beispiel für eine Alarm-Propagation in Full-Custom-Bit-Streifen beschrieben.
  • 11 zeigt eine integrierte Schaltung 1100 gemäß einem Ausführungsbeispiel.
  • Die integrierte Schaltung 1100 weist eine Vielzahl von Bit-Streifen 1101, nummeriert mit ...,<j-1>, <j>, <j+1>, ...auf.
  • Jeder Bit-Streifen 1101 ist in einem p-Substratbereich angeordnet und weist einen zusätzlichen p+-Kontakt 1102 in dem p-dotierten p-Substratbereich auf. Der zusätzliche p+-Kontakt ist mit dem Gate eines jeweiligen n-Kanal-FETs 1103 verbunden, dessen Source-Anschluss mit VSS verbunden ist und dessen Drain-Anschluss mit einer gemeinsamen Alarmleitung 1104 verbunden ist.
  • Die Alarmleitung 1104 ist ferner mit dem Drain-Anschluss eines ersten p-Kanal-FETs 1105 verbunden, dessen Source mit VDD verbunden ist und dessen Gate ein niedrig-aktives Vorlade-Signal PQ zugeführt wird. Mittels des ersten p-Kanal-FETs 1105 wird die Alarmleitung 1104 auf VDD vorgeladen. Der Zustand der Alarmleitung 1104, bezeichnet als YN, wird einem Inverter 1106 zugeführt, der den invertierten Zustand der Alarmleitung als Ausgangssignal Y an seinem Ausgang ausgibt. Das Ausgangssignal Y wird dem Gate eines zweiten p-Kanal-FETs 1107 zugeführt, dessen Source-Anschluss mit VDD verbunden ist und dessen Drain-Anschluss mit der Alarmleitung 1104 verbunden ist, so dass im Normalfall (d.h. kein Alarm), wenn die Alarmleitung 1104 vorgeladen wurde und das hoch-aktive Ausgangssignal Y niedrig, also inaktiv, ist, der zweite p-Kanal-FET 1107 die Alarmleitung 1104 auf VDD (d.h. dem Vorladezustand) hält.
  • Die Verbindung der Drain-Anschlüsse der n-Kanal-FETs 1103 bildet ein verdrahtetes ODER (wired-OR), so dass jeder Bit-Streifen 1101 einen Alarm auslösen kann, indem beim Wechsel des zusätzlichen p+-Kontakts 1102 auf VDD der n-Kanal-FET 1103 die Alarmleitung 1104 auf VSS zieht, was durch den Inverter 1106 als aktives Alarmsignal Y ausgegeben wird.
  • Ein weiterer Anwendungsbereich für zusätzliche Substrat-oder Wannenanschlussbereiche sind gemäß einer Ausführungsform sogenannte FILLER-Zellen, welche in den mit Semi-Custom Entwurfsmethodik implementierten Teilen einer integrierten Schaltung typischerweise in großer Zahl (bis zu ca. 50% Flächenanteil) vorhanden sind, um die reguläre Semi-Custom-Logik verdrahten zu können. Diese FILLER-Zellen bzw. deren Layouts können (wenigstens teilweise) in einer Weise optimiert werden, dass sie besonders empfindlich sind (jedenfalls empfindlicher als normale CMOS-Gatter) gegenüber strahlungsinduziertem SCR (aber kein erhöhtes Risiko im Normalbetrieb darstellen). Diese Optimierung besteht darin, durch geeignete Layout-Maßnahmen dafür zu sorgen, dass die Stromverstärkungen der den parasitären Thyristor bildenden pnp- und npn- Bipolartransistoren (wie sie in 3 dargestellt sind) möglichst große Werte annehmen. Mögliche Maßnahmen sind beispielsweise:
    1. (1) möglichst große direkt gegenüberliegende mit VDD verbundene p+- bzw. mit VSS verbundene n+-Gebiete mit jeweils
    2. (2) minimal zulässigen Abständen der p+- bzw. n+-Gebiete von der n-Wannen-p-Wannen/p-Substrat-Grenze.
  • 12 zeigt eine FILLER-Zelle 1200 gemäß einem Ausführungsbeispiel.
  • Gemäß den obigen Maßnahmen (1) und (2) weist die FILLER-Zelle 1200 ein großes mit VDD verbundenes erstes p+-Gebiet 1201, das in einer n-Wanne 1202 angeordnet ist, und ein großes mit VSS verbundenes zweites n+-Gebiet 1203, das in einem p-Substrat 1204 angeordnet ist, auf.
  • Die FILLER-Zelle 1200 weist einen zusätzlichen p+-Kontakt 1205 in dem p-dotierten Substrat 1204 auf. Der zusätzliche p+-Kontakt 1205 ist mit einem Polysilizium-Gate 1206 verbunden, das als Gate für einen p-Kanal-FET dient, der durch das erste p+-Gebiet 1201 (Source) und ein zweites p+-Gebiet (Drain) 1211 gebildet wird, und als Gate für einen n-Kanal-FET dient, der durch das erste n+-Gebiet 1203' (Source) und ein zweites n+-Gebiet 1212 (Drain) gebildet wird. Die Drains 1211, 1212 der FETs sind mit einem Ausgang 1207 verbunden, so dass sie einen Inverter zwischen dem zusätzlichen p+-Kontakt 1205 und dem Ausgang 1207 bilden, wie er auch beispielsweise in 9 vorgesehen ist.
  • Der zusätzliche p+-Kontakt 1205 ist beispielsweise durch eine Metallschicht 1208 und einen Metall-Polysilizium-Kontakt 1209 mit dem Polysilizium-Gate 1206 verbunden.
  • Der Ausgang 1207 ist beispielsweise durch eine Metallschicht realisiert, die mittels Metall-Diffusion-Kontakten 1210 mit dem zweiten p+-Gebiet 1211 und dem zweiten n+-Gebiet 1212 verbunden ist.
  • Im Unterschied zu den Maßnahmen (1) und (2) enthalten CMOS-Gatter typischerweise p+- und n+-Gebiete mit möglichst kleinen Abmessungen.
  • Zudem gilt für die Hälfte aller Draingebiete von CMOS-Gattern, dass die korrespondierenden p+-Gebiete mit VSS bzw. die n+-Gebiete mit VDD verbunden sind. Diese p+/n-Übergänge bzw. n+/p-Übergänge in Sperrrichtung wirken jedoch als Senken für die Minoritätsladungsträger in den jeweiligen Wannen: Ein p+-Gebiet an VSS saugt Löcher innerhalb der n-Wanne ab, und ein n+-Gebiet VDD saugt Elektronen aus der p-Wanne ab. Damit aber wird die Stromverstärkung der parasitären Bipolartransistoren (aus denen der p-n-p-n-Thyristor besteht) reduziert:
    • ■ die aus einem in Vorwärtsrichtung gepolten p+-n-Übergang von einem p+-Gebiet in eine n-Wanne injizierten Löcher (der Emitterstrom des parasitären pnp-Transistors) werden zum Teil von nahegelegenen in Sperrrichtung gepolten p+-n-Übergängen abgesaugt und können dann nicht mehr den n-Wanne-p-Wanne-Übergang erreichen (also nicht zum Kollektorstrom beitragen);
    • ■ die aus einem in Vorwärtsrichtung gepolten n+-p-Übergang Übergang von einem n+-Gebiet in eine p-Wanne injizierten Elektronen (der Emitterstrom des parasitären npn-Transistors) werden zum Teil von nahegelegenen in Sperrrichtung gepolten n+-p-Übergängen abgesaugt und können dann nicht mehr den p-Wanne-n-Wanne-Übergang erreichen (also nicht zum Kollektorstrom beitragen).
  • Die Detektion von Angriffen mittels ein oder mehreren zusätzlichen Wannen- oder Substrat-Anschlussbereichen wie oben beschrieben kann beispielsweise auf Schaltungsteile innerhalb eines IC angewendet werden, die nicht oder nur mit viel Aufwand und/oder Kosten mittels anderer Schutzmechanismen wie konventioneller Lichtsensorik geschützt werden können. Der Zell-basierte Ansatz zur Detektion von Angriffen, wie ihn die obigen Ausführungsformen erlauben, ermöglicht es außerdem, besonders gegenüber Fehlerangriffen gefährdete Bereiche auch besonders, d.h. lokal und zu vertretbaren Kosten, zu schützen. Zu diesen besonders gegenüber Fehlerangriffen gefährdeten Bereichen gehören z.B. sequentielle Gatter (Flip-Flops und Latches) in Semi-Custom-Entwurfsmethodik, wie auch Full-Custom-(Bit-Slice-)Datenpfade und Speicherschaltungen sowie deren Steuerlogik, insbesondere RS-Latch basierte asynchrone Steuerwerke.

Claims (17)

  1. Integrierte Schaltung (100)aufweisend: einen p-dotierten ersten Bereich (101), dem ein niedriges Versorgungspotential zugeführt wird; einen n-dotierten zweiten Bereich (102), dem ein hohes Versorgungspotential zugeführt wird und der an den ersten Bereich (101) angrenzt; eine Logik-Schaltung (103); und einen Anschlussbereich (104), der in dem ersten Bereich (101) oder in dem zweiten Bereich (102) angeordnet ist und eingerichtet ist, das Potential desjenigen der Bereiche, in dem er angeordnet ist, dem Eingang der Logik-Schaltung(103) zuzuführen; wobei die Logik-Schaltung eingerichtet ist, zu überprüfen, ob das Potential des Anschlussbereichs (104) von dem Versorgungspotential, das demjenigen der Bereiche (101, 102), in dem er angeordnet ist, zugeführt wird, um einen vorgegebenen Wert abweicht und, wenn das Potential des Anschlussbereichs (104) von dem Versorgungspotential, um den vorgegebenen Wert abweicht, ein Alarmsignal (105) auszugeben, wobei der erste Bereich (101) und der zweite Bereich (102) Substratbereiche oder Wannenbereiche sind.
  2. Integrierte Schaltung (100) gemäß Anspruch 1, wobei die Logik-Schaltung einen Inverter aufweist, dessen Eingang mit dem Anschlussbereich (104) verbunden ist.
  3. Integrierte Schaltung (100) gemäß Anspruch 2, wobei der erste Bereich (101) und der zweite Bereich (102) Substratbereiche oder Wannenbereiche einer CMOS-Struktur sind.
  4. Integrierte Schaltung (100) gemäß einem der Ansprüche 1 bis 3, wobei der erste Bereich (101) ein p-Substrat oder eine p-Wanne ist.
  5. Integrierte Schaltung (100) gemäß einem der Ansprüche 1 bis 4, wobei der zweite Bereich (102) ein n-Substrat oder eine n-Wanne ist.
  6. Integrierte Schaltung (100) gemäß einem der Ansprüche 1 bis 5, wobei der erste Bereich (101) einen Versorgungsanschlussbereich aufweist, der mit dem niedrigen Versorgungspotential verbunden ist.
  7. Integrierte Schaltung (100) gemäß einem der Ansprüche 1 bis 6, wobei der zweite Bereich (102) einen Versorgungsanschlussbereich aufweist, der mit dem hohen Versorgungspotential verbunden ist.
  8. Integrierte Schaltung (100) gemäß einem der Ansprüche 1 bis 7, wobei der Anschlussbereich (602, 604) mit demVersorgungsanschlussbereich (VSS, VDD) desjenigen Bereichs (601, 603) in dem er angeordnet ist, über denjenigen Bereich (601, 603) , in dem er angeordnet ist, elektrisch leitend verbunden ist.
  9. Integrierte Schaltung (100) gemäß einem der Ansprüche 1 bis 8, wobei der Anschlussbereich (104) in dem ersten Bereich angeordnet ist und p-dotiert ist.
  10. Integrierte Schaltung (100) gemäß einem der Ansprüche 1 bis 8, wobei der Anschlussbereich (104) in dem zweiten Bereich angeordnet ist und n-dotiert ist.
  11. Integrierte Schaltung (100) gemäß einem der Ansprüche 1 bis 10, wobei der Anschlussbereich (104) eine höhere Dotierung aufweist als der Bereich, in dem er angeordnet ist.
  12. Integrierte Schaltung (600) gemäß einem der Ansprüche 1 bis 11, wobei der erste Bereich (601) einen n-dotierten Source/Drain-Bereich (607, 608) eines ersten Feldeffekttransistors (605) aufweist, dem das niedrige Versorgungspotential (VSS) zugeführt wird und wobei der zweite Bereich (603) einen p-dotierten Source/Drain-Bereich (610, 611) eines zweiten Feldeffekttransistors aufweist, dem das hohe Versorgungspotential (VDD) zugeführt wird.
  13. Integrierte Schaltung (600) gemäß Anspruch 12, wobei der n-dotierte Source/Drain-Bereich (607, 608), der erste Bereich (601), der zweite Bereich (603) und der p-dotierte Source/Drain-Bereich (610, 611) eine Thyristorstruktur (614) bilden.
  14. Integrierte Schaltung gemäß einem der Ansprüche 1 bis 13, ferner aufweisend eine Steuereinrichtung, die eingerichtet ist, als Reaktion auf das Alarmsignal eine Funktion der integrierten Schaltung zu verhindern.
  15. Integrierte Schaltung gemäß einem der Ansprüche 1 bis 14, wobei das hohe Versorgungspotential VDD und das niedrige Versorgungspotential VSS ist.
  16. Integrierte Schaltung gemäß einem der Ansprüche 1 bis 15, aufweisend eine erste Logik-Schaltung (912, 913) und eine zweite Logik-Schaltung (909, 910); einen ersten Anschlussbereich (908), der in dem ersten Bereich angeordnet ist und eingerichtet ist, das Potential des ersten Bereichs dem Eingang der ersten Logik-Schaltung (912, 913) zuzuführen; einen zweiten Anschlussbereich (907), der in dem zweiten Bereich angeordnet ist und eingerichtet ist, das Potential des zweiten Bereichs dem Eingang der zweiten Logik-Schaltung (909, 910) zuzuführen; wobei die erste Logik-Schaltung (912, 913) eingerichtet ist, zu überprüfen, ob das Potential des ersten Anschlussbereichs (908) von dem niedrigen Versorgungspotential (VSS) um einen ersten vorgegebenen Wert abweicht und, wenn das Potential des Anschlussbereichs (908) von dem niedrigen Versorgungspotential (VSS) um den ersten vorgegebenen Wert abweicht, ein erstes Alarmsignal (Y) auszugeben; und wobei die zweite Logik-Schaltung (909, 910) eingerichtet ist, zu überprüfen, ob das Potential des zweiten Anschlussbereichs (907) von dem hohen Versorgungspotential (VDD) um einen zweiten vorgegebenen Wert abweicht und, wenn das Potential des zweiten Anschlussbereichs (907) von dem hohen Versorgungspotential (VDD) um den zweiten vorgegebenen Wert abweicht, ein zweites Alarmsignal (Z) auszugeben.
  17. Verfahren zum Detektieren eines Angriffs auf eine integrierte Schaltung aufweisend: Zuführen eines niedrigen Versorgungspotentials (VpSub) zu einem p-dotierten ersten Substrat- oder Wannenbereich (701) ; Zuführen eines hohen Versorgungspotentials (VnWell) zu einem n-dotierten zweiten Substrat- oder Wannenbereich (702), der an den ersten Substrat- oder Wannenbereich (701) angrenzt; Überprüfen, ob das Potential eines Anschlussbereichs (708, 707), der in dem ersten Substrat- oder Wannenbereich (701) oder in dem zweiten Substrat- oder Wannenbereich (702) angeordnet ist, von dem Versorgungspotential (VpSub, VnWell), das demjenigen der Substrat- oder Wannenbereiche (701, 702), in dem er angeordnet ist, zugeführt wird, um einen vorgegebenen Wert abweicht; und Ausgeben eines Alarmsignals, wenn das Potential des Anschlussbereichs (707, 708) von dem Versorgungspotential (VpSub, VnWell), das demjenigen der Substrat- oder Wannenbereiche (701, 702), in dem er angeordnet ist, um den vorgegebenen Wert abweicht.
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