DE10196819T5 - Implantierte verdeckte Verbindungen in einer Halbleitervorrichtung zum Schutz gegen reverse engineering - Google Patents
Implantierte verdeckte Verbindungen in einer Halbleitervorrichtung zum Schutz gegen reverse engineering Download PDFInfo
- Publication number
- DE10196819T5 DE10196819T5 DE10196819T DE10196819T DE10196819T5 DE 10196819 T5 DE10196819 T5 DE 10196819T5 DE 10196819 T DE10196819 T DE 10196819T DE 10196819 T DE10196819 T DE 10196819T DE 10196819 T5 DE10196819 T5 DE 10196819T5
- Authority
- DE
- Germany
- Prior art keywords
- implanted
- area
- areas
- conductivity type
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
Abstract
Getarnter Verbindungsplan zum Zusammenschalten von zwei räumlich getrennten, implantierten Bereichen eines gemeinsamen Leitfähigkeitstyps in einer integrierten Schaltung oder Vorrichtung auf eine Art und Weise, die dessen Reverse Engineering erschwert, wobei der Verbindungsplan folgendes umfasst:
einen ersten implantierten Bereich in der integrierten Schaltung oder Vorrichtung, der einen Leitungskanal zwischen den beiden räumlich getrennten implantierten Bereichen bildet, wobei der Leitungskanal dem genannten gemeinsamen Leitfähigkeitstyp entspricht und einen Bereich zwischen den genannten beiden räumlich getrennten Bereichen überbrückt; und
einen zweiten implantierten Bereich des entgegengesetzten Leitfähigkeitstyps in der integrierten Schaltung oder Vorrichtung, wobei der genannte zweite implantierte Bereich zwischen den genannten beiden räumlich getrennten, implantierten Bereichen des gemeinsamen Leitfähigkeitstyps angeordnet ist und den genannten Leitungskanal überlagert.
einen ersten implantierten Bereich in der integrierten Schaltung oder Vorrichtung, der einen Leitungskanal zwischen den beiden räumlich getrennten implantierten Bereichen bildet, wobei der Leitungskanal dem genannten gemeinsamen Leitfähigkeitstyp entspricht und einen Bereich zwischen den genannten beiden räumlich getrennten Bereichen überbrückt; und
einen zweiten implantierten Bereich des entgegengesetzten Leitfähigkeitstyps in der integrierten Schaltung oder Vorrichtung, wobei der genannte zweite implantierte Bereich zwischen den genannten beiden räumlich getrennten, implantierten Bereichen des gemeinsamen Leitfähigkeitstyps angeordnet ist und den genannten Leitungskanal überlagert.
Description
- Die vorliegende Erfindung betrifft Halbleitervorrichtungen und Verfahren zu deren Herstellung, wobei die Halbleitervorrichtungen implantierte Verbindungen aufweisen, die verdeckt und/oder getarnt sind, um ein Reverse Engineering (eine Zurückentwicklung) der Halbleitervorrichtung zu hemmen oder zu verhindern.
- Die Bauweise und die Entwicklung von integrierten Schaltungen (IS) für Halbleiter gestaltet sich verhältnismäßig teuer, und tatsächlich sind viele Stunden an Entwicklungsarbeit für die Entwicklung komplexer Strukturen, Prozesse und Fertigungstechniken für die Herstellung moderner Halbleitervorrichtungen und integrierter Schaltungen erforderlich. Integrierte Schaltungen für Halbleiter haben über die Jahre an Komplexität zugenommen. Dadurch ist der Aufwand für die Umsetzung erfolgreicher Entwürfe sehr teuer geworden. Für den Entwurf und die Entwicklung einer modernen integrierten Schaltung sind viele teuere Arbeitsstunden hoch ausgebildeter Fachleute erforderlich.
- Andere wiederum, die nicht nur die mit dem Entwurf und der Entwicklung integrierter Schaltungen verbundenen Kosten sparen sondern auch den erheblichen Zeitaufwand für die Markteinführung eines neuen integrierten Schaltungsentwurfs vermeiden möchten, greifen auf Reverse Engineering-Techniken für bereits existierende integrierte Schaltungen (IS) zurück, wobei die existierenden IS auseinander genommen, geprüft und anderweitig untersucht werden, um für eine spätere Nachahmung die physikalischen Strukturen sowie die Verfahren zu ermitteln, die für die Herstellung der integrierten Schaltung verwendet werden. Bei einem derartigen Reverse Engineering, das für gewöhnlich hauptsächlich auf der Ermittlung planarer optischer Bilder einer Schaltung basiert, wird im Wesentlichen versucht, die normalen Produktentwicklungszyklen und Kosten zu umgehen, die bei der Herstellung integrierter Schaltungen auftreten.
- Da der Rückentwickler (Reverse Engineer) versucht, auf Kosten anderer aufgebrachte Anstrengungen bzw. Mühen für sich frei zu nutzen, wurden verschiedene Ansätze entwickelt, um die Pläne des Rückentwicklers zu vereiteln, im Besonderen auf dem Gebiet integrierter Schaltungen für Halbleiter. Siehe zum Beispiel auch US-A-4,583,011, wobei die Vorrichtung mit einem für den Rückentwickler praktisch unsichtbares Sperrimplantat versehen ist.
- Integrierte Schaltungen umfassen für gewöhnlich eine große Anzahl aktiver Vorrichtungen, normalerweise in Form von Transistoren, Dioden und dergleichen, die durch Verbindungen zusammengeschaltet sind. Die Verbindungen werden häufig als metallische Strukturen aufgebracht, die auf verschiedenen Schichten in einer integrierten Schaltungsvorrichtung ausgebildet sind. Da diese metallischen Strukturen durch ein entsprechend geeignetes Ätzmittel im Vergleich zu den anderen Strukturen in einer Halbleitervorrichtung (wie etwa ein Halbleitermaterial, Isoliermaterial und dergleichen) weggeätzt werden, kann der Rückentwickler unter Einsatz der erforderlichen Zeit und Energie für die Aufgabe des Reverse Engineering das Vorhandensein und die Struktur metallischer Leiter ermitteln, die zur Verbindung der aktiven Vorrichtungen in einer integrierten Schaltung verwendet werden. Da diese Zeit und Energie jedoch deutlich geringer ist als die benötigte Zeit und Energie für den Entwurf einer neuen IS, hat das Reverse Engineering seine Anhänger. Das Ziel des Rückentwicklers ist es dabei, eine funktionstüchtige, sklavische Kopie der ursprünglichen integrierten Schaltung zu erzeugen. Dabei interessiert sich der Rückentwickler wenig für den Entwurf der ursprünglichen integrierten Schaltung. Der Rückentwickler scheint sich nicht durch die Tatsache abschrecken zu lassen, dass existierende integrierte Schaltungen in vielen Ländern gegen Nachahmungen rechtlich geschützt sind. Diesbezüglich werden zum Schutz der beträchtlichen Investitionen für den Entwurf neuer integrierter Schaltungen weitere oder zusätzliche Schritte benötigt, um derartige sklavische Kopierversuche zu verhindern.
- Vorgesehen sind gemäß der vorliegenden Erfindung ein Verfahren und eine Vorrichtung zum Schutz gegen das Reverse Engineering integrierter Schaltungen durch das Verdecken von Verbindungen zwischen verschiedenen Vorrichtungen und Strukturen (zum Beispiel Dioden, Transistoren, Ein-/Ausgabeanschlüssen, Stromversorgungsverbindungen und dergleichen), um es dem Rückentwickler deutlich zu erschweren, die Art und Weise der Verbindungen zwischen den Vorrichtungen und Strukturen zu bestimmen, die auf einer integrierten Schaltung sichtbar sind.
- Vorgesehen ist gemäß einem Aspekt der vorliegenden Erfindung eine Verbindung zur Schaltung von zwei räumlich getrennten, implantierten Bereichen eines gemeinsamen Leitfähigkeitstyps in einer integrierten Schaltung oder Vorrichtung. Die Verbindung umfasst einen ersten implantierten Bereich, der einen Leitungskanal zwischen den beiden räumlich getrennten, implantierten Bereichen bildet, wobei der Leitungskanal dem gleichen gemeinsamen Leitfähigkeitstyp entspricht und einen Bereich zwischen den beiden räumlich getrennten Bereichen überbrückt, und mit einem zweiten implantierten Bereich des entgegengesetzten Leitfähigkeitstyps, wobei der zweite implantierte Bereich zwischen den beiden räumlich getrennten, implantierten Bereichen des gemeinsamen Leitfähigkeitstyps und über dem Leitungskanal angeordnet ist.
- Vorgesehen ist gemäß einem weiteren Aspekt der vorliegenden Erfindung ein Verfahren zum Bereitstellen und Tarnen einer Verbindung zwischen zwei benachbarten implantierten Bereichen in einer integrierten Schaltung oder Vorrichtung, wobei die beiden benachbarten implantierten Bereiche einem gemeinsamen Leitfähigkeitstyp entsprechen. Das Verfahren umfasst das Implantieren eines ersten Bereichs des gleichen gemeinsamen Leitfähigkeitstyps, wobei der erste Bereich zwischen Positionen angeordnet ist, an denen die genannten zwei benachbarten implantierten Bereiche entweder gebildet worden sind oder gebildet werden; und das Implantieren eines zweiten Bereichs des entgegengesetzten Leitfähigkeitstyps zu dem gemeinsamen Leitfähigkeitstyp, wobei der zweite Bereich den ersten Bereich überlagert und ein Konzentrationsprofil senkrecht zu einer Hauptoberfläche der integrierten Schaltung oder Vorrichtung mit einer Konzentrationsspitze aufweist, die näher an der Hauptoberfläche der Halbleitervorrichtung angeordnet ist als die Konzentrationsspitze des ersten implantierten Bereichs.
- Es zeigen:
-
1 eine seitliche Schnittansicht durch eine Halbleitervorrichtung oder integrierte Schaltung, wobei ein Teilstück von zwei aktiven Vorrichtungen dargestellt ist, wobei ein verdecktes Implantat eine Verbindung zwischen diesen vorsieht; -
2 eine der Abbildung aus1 ähnlich Ansicht, wobei die Prioritätstypen der Vorrichtungen und der Verbindung im Vergleich zu1 umgekehrt worden sind; -
3 eine der Abbildung aus1 ähnlich Ansicht, wobei keine Verbindung zwischen den aktiven Flächen der beiden Transistoren vorgesehen ist; -
4 eine der Abbildung aus3 ähnliche Ansicht, wobei das tarnende Implantat aus der Abbildung aus3 weggelassen worden ist; und -
5 eine Draufsicht einer Halbleitervorrichtung oder einer integrierten Schaltung mit einer Mehrzahl implantierter Bereiche, die aktive Bereiche aktiver Vorrichtungen darin bilden, wobei einige dieser erfindungsgemäß miteinander verbunden sind. - Die Abbildung aus
1 zeigt eine Querschnittsansicht durch ein Teilstück von zwei miteinander verbundenen aktiven Vorrichtungen1 ,2 in einer integrierten Schaltung. Die Abbildung aus1 zeigt nur ein Teilstück zweier aktiver Vorrichtungen, da die vorliegende Erfindung Techniken zur Tarnung der Verbindungen und nicht die Struktur der Vorrichtungen an sich betrifft. Bei dem abgebildeten Teilstück der aktiven Vorrichtung1 handelt es sich um einen n-Bereich11 , der zum Beispiel den Drain eines ersten Feldeffekttransistors1 (FET) darstellen könnte und durch in der Fachwelt gut bekannte Techniken als ein implantierter Bereich mit einem n-Dotierungsstoff ausgebildet werden kann. Der Fachmann erkennt, dass der n-Bereich11 alternativ auch ein Teilstück einer Diode, ein Teilstück eines bipolaren Transistors oder ein Teilstück einer anderen Halbleiterstruktur bilden kann. Bei dem abgebildeten Teilstück der aktiven Vorrichtung2 handelt es sich um einen n-Bereich, der zum Beispiel die Source eines zweiten FETs2 bilden kann. Die den Bereichen11 und12 zugewiesene(n) Funktion(en) sind für die vorliegende Erfindung nicht von spezieller Bedeutung, und je nach gewähltem Entwurf um jede implantierte Halbleiterstruktur handeln kann. - Eine komplizierte integrierte Schaltung kann buchstäblich Millionen von aktiven Bereichen umfassen. Natürlich sind nicht alle aktiven Bereiche oder Vorrichtungen mit einem unmittelbar angrenzenden aktiven Bereich oder einer entsprechenden Vorrichtung verbunden, wobei dies nicht selten der Fall ist. In Bezug auf die Abbildung der
1 wird angenommen, dass der aktive Bereich11 und der aktive Bereich12 auf Grund der Konstruktion der integrierten Schaltungsvorrichtung, in der sie eingesetzt werden, eine Zwischenverbindung benötigen. Gemäß dem Stand der Technik können die Bereiche durch das Aufbringen einer dünnen Schicht Gold, Aluminium oder eines anderen metallischen Leiters auf der zu diesem Zeitpunkt freigelegten Oberfläche16 zwischen den implantierten Bereichen11 und12 miteinander verbunden worden sein. Gemäß der vorliegenden Erfindung werden die Bereiche11 und12 jedoch durch einen implantierten n-Bereich13 miteinander verbunden, der einen Leitungskanal vorsieht, der die beiden aktiven Bereiche11 und12 miteinander verbindet. Zur Tarnung des n-Implantats13 wird ein Implantat mit entgegengesetztem Leitfähigkeitstyp, bei dem es sich in dem vorliegenden Beispiel um einen p-Leitfähigkeitstyp handelt, in einem flacheren Bereich14 unmittelbar oberhalb des durch den Bereich13 ausgebildeten Leitungskanals implantiert. - Der Fachmann erkennt für den Fall, dass bei einem Verzicht auf den Einsatz des p-Implantats
14 das n-Implantat13 , das dazu neigen würde, sich in Richtung der Oberfläche15 der Halbleitervorrichtung aus1 zu erstrecken, durch Beiz- und Ätztechniken gefunden werden könnte. Abhängig von der verwendeten Implementierung kann die Konzentration des n-Dotierstoffes in Bereichen unterhalb der Oberfläche15 deutlich höher sein als in unmittelbar an die Oberfläche15 angrenzenden Bereichen. Das im Verhältnis tiefere n-Implantat13 stellt einen leitfähigen Pfad dar und weist höchstwahrscheinlich eine verhältnismäßig hohe Dosis Dotierstoff zur Bildung des Implantats auf (zum Beispiel kann die Dosis des Dotierstoffes in dem Implantat13 für den leitfähigen Pfad der für die Implantierung der aktiven Bereiche11 und12 verwendeten Dosis entsprechen). Das tarnende Implantat, nämlich das Implantat14 , ist zudem ein verhältnismäßig schweres Implantat, um das Material des entgegengesetzten Leitfähigkeitstyps in dem Bereich13 , der den Leitungskanal bildet, zu tarnen. Das tarnende Implantat14 ist im Vergleich zu der Tiefe des leitfähigen Implantats13 aber auch verhältnismäßig flach. - Für die Art der FET-Strukturen, die teilweise in der Abbildung aus
1 dargestellt sind, liegt die Tiefe des tarnenden Implantats14 vorzugsweise im Bereich von 0,1 μm, während die Tiefe des Implantats13 des Leitungskanals im Bereich von 0,2 μm liegt. In Bezug auf die FET-Strukturen ist es für den Fachmann ersichtlich, dass die aktiven Bereiche11 ,12 aus1 häufig Source- und Drain-Kontakte derartiger FET-Strukturen bilden. - Der Fachmann erkennt ferner, dass das tarnende Implantat
14 als p-Implantat zwischen dem n-Bereich11 und dem n-Bereich12 keinen leitfähigen Pfad bereitstellt. Die Tiefe der Implantate wird, wie dies in der Technik allgemein bekannt ist, durch die während des Implantierungsprozesses eingesetzte Energie geregelt. Vorzugsweise wird das tarnende Implantat14 im Vergleich zu dem Implantat, das das leitfähige Implantat13 des Leitungskanals bildet, zuerst und mit einem im Verhältnis niedrigeren Energiewert ausgebildet. Der implantierte Bereich14 sollte die Spitze seines Verteilungsbereichs nahe der Oberfläche aufweisen. Danach wird eine Implantierung mit im Verhältnis höherer Energie zur Bildung des Bereichs13 durchgeführt. Das zweite Implantat mit höherer Energie sollte das Maximum seines Verteilungsbereichs in einer Entfernung von mindestens 2 σ von dem Maximum des Verteilungsbereichs für den Bereich14 aufweisen. Der Wert σ entspricht der Bereichsprofilverteilungsbreite für das Implantat14 . - Aufgrund der Tatsache, dass einige Rückentwickler Ätz- und/oder Beizprozesse verwenden, die zwischen n- und p-Implantaten unterscheiden können, können sich Rückentwickler mit derartigen Fähigkeiten das Vorhandensein des verdeckten leitfähigen Bereichs
13 durch Feststellen des Vorhandenseins des tarnenden Bereichs14 erschließen, wenn der tarnende Bereich14 nur dann aufgetreten ist, als er zum Verdecken des Leitungskanals13 verwendet worden ist. Der Rückentwickler könnte den Bereich14 wahrnehmen (hierbei wird angenommen, dass der Rückentwickler diesen aufgrund seines anderen Leitfähigkeitstyps von den Bereichen11 und12 unterscheiden kann) und feststellen, dass dieser selbst keinen leitfähigen Pfad vorsieht, woraus sich folgern lässt, dass der Bereich14 keinen anderen Zweck erfüllt, als einen darunter liegenden implantierten Bereich13 zu verdecken. Somit kann der Rückentwickler unter Umständen aus dem Vorhandensein des tarnenden Implantats14 Rückschlüsse über das Vorhandensein eines Leitungskanals zwischen den Bereichen11 und12 ziehen. Um einem Rückentwickler mit derartigen Fähigkeiten somit einen Strich durch die Rechnung zu machen, sollte das verhältnismäßig flache Implantat14 an anderen Stellen eingesetzt werden, an denen keine Verbindung zwischen zwei benachbarten aktiven Bereichen gewünscht wird. Siehe zum Beispiel die Abbildung aus3 , die zwei aktive Bereiche21 und22 zeigt, die zwei verschiedenen aktiven Vorrichtungen zugeordnet sind. Der Fachmann erkennt natürlich, dass zwei vorhandene benachbarte aktive Bereiche abhängig von den jeweiligen speziellen Konstruktionsanforderungen für die Schaltung miteinander verbunden oder nicht miteinander verbunden werden können. In3 wird angenommen, dass die beiden Bereiche21 ,22 nicht miteinander verbunden sind, wobei ungeachtet dessen dazwischen ein p-Implantatbereich24 ausgebildet ist. Unter Verwendung der Struktur aus1 an gewissen Stellen (mit erforderlichen Zwischenverbindungen) und der Struktur aus3 an anderen Stellen (ohne erforderliche Zwischenverbindungen), ist der Rückentwickler nicht in der Lage, aus dem Vorhandensein des tarnenden Implantats14 ,24 Rückschlüsse über das Vorhandensein einer Verbindung zu ziehen. Natürlich können die tarnenden Implantate14 und24 gleichzeitig erzeugt werden, sofern dies gewünscht wird. Die unterschiedlichen Bezugsziffern dienen lediglich der vereinfachten Erörterung und Darstellung. - Die Konfigurationen aus den Abbildungen der
1 und3 werden auf einem Halbleiterchip in häufiger Wiederholung eingesetzt, wobei über eine Millionen Wiederholungen abhängig von der Komplexität des Chips möglich sind. Tatsächlich kann das tarnende Implantat14 ,24 über im Wesentlichen100 der Fläche des Chips eingesetzt werden, die zur Verwendung als Zwischenverbindungen vorgesehen ist, und wobei Verbindungen zwischen aktiven Bereichen sowohl auftreten als auch nicht auftreten können. Diesbezüglich weist das tarnende Implantat14 ,24 bei einer Betrachtung in eine senkrechte Richtung zu einer Hauptoberfläche der integrierten Schaltung oder Vorrichtung vorzugsweise eine größere Fläche auf als die Fläche der dadurch getarnten Leitungskanäle. Wenn der Rückentwickler nur durch das Vorhandensein des tarnenden Implantats14 ,24 keine Rückschlüsse über das Vorhandensein eines Leitungskanals ziehen kann, so erschwert dies die erforderliche Arbeit des Rückentwickler zur Ermittlung der genauen Art der Verbindung der aktiven Bereiche in einer integrierten Schaltung untereinander erheblich. Aufgrund der Tatsache, dass Millionen von Zwischenverbindungen und sogar noch mehr Stellen für möglicherweise vorhandene Zwischenverbindungen möglich sind (die aufgrund der speziellen Anforderungen der Schaltkreisanordnung auf IS-Chip jedoch nicht realisiert werden), macht es die vorliegende Erfindung dem Rückentwickler praktisch unmöglich, die genaue Anordnung der jeweiligen Verbindungen zu ermitteln. - Natürlich kann man sich bei der Ausführung der vorliegenden Erfindung auch dazu entscheiden, auf den Einsatz eines tarnenden Implantats
14 ,24 in bestimmten Bereichen zwischen zwei aktiven Bereichen zu verzichten, wie dies in der Abbildung aus4 dargestellt ist, wodurch Aufgabe für den Rückentwickler noch undurchsichtiger wird. Somit kann der implantierte Kanal14 der1 und2 an bestimmten Stellen auch ohne ein tarnendes Implantat14 eingesetzt werden. - Je mehr man einen Rückentwickler verwirren kann, desto eher ist man in der Lage, das Reverse Engineering einer beliebigen integrierten Schaltung durch den Rückentwickler zu vereiteln. Somit können in einem bestimmten IS-Entwurf auch andere Verbindungspläne eingesetzt werden, um die Verbindungen zwischen aktiven Bereichen zusätzlich zu tarnen. Da ein große moderne integrierte Schaltung Millionen von aktiven Bereichen verwendet, können verschiedene Verbindungsverfahren zur gemeinsamen Verwendung auf einer IS kombiniert werden. In US-A-5,866,933 wird zum Beispiel ein flaches Implantat eingesetzt, um eine Verbindung zwischen zwei aktiven Bereichen vorzusehen. Somit kann man sich bei der Ausführung der vorliegenden Erfindung für bestimmte Zwischenverbindungen auf einem Chip zur Verwendung anderer Erfindungen entscheiden, wie zum Beispiel US-A-5,866,933, um weitere Zwischenverbindungen vorzusehen.
- Je mehr man einen Rückentwickler verwirren kann, desto größer ist die Erfolgsaussicht, sein Vorhaben zu vereiteln.
- Der Fachmann erkennt, dass bei einem Einsatz der vorliegenden Erfindung in Verbindung mit der Herstellung von Halbleitervorrichtungen und integrierten Schaltungen die für die Fertigung der integrierten Schaltungen und Vorrichtungen eingesetzten Prozesse zusätzliche Verarbeitungsschritte für den Einsatz der vorliegenden Erfindung erforderlich machen können. Der Einsatz der vorliegenden Erfindung kann aber auch möglich sein, indem die zur Erzeugung einer integrierten Schaltung verwendeten Masken modifiziert werden, ohne zusätzliche Verarbeitungsschritte hinzuzufügen. Dies ist im Prinzip von den Fertigungsprozessen abhängig, welche ein Hersteller integrierter Schaltungen verwendet. Bestimmte Hersteller können die vorliegende Erfindung somit implementieren, ohne dass sich dabei die Kosten für die Fertigung von Halbleitervorrichtungen und integrierten Schaltungen erhöhen. Andere Hersteller kommen wiederum nicht ohne zusätzliche Verarbeitungsschritte aus, wodurch sich die Kosten für die Fertigung einer Halbleitervorrichtung oder integrierten Schaltung erhöhen. In Anbetracht der Tatsache, dass die resultierende Vorrichtung einen besseren Schutz gegen Reverse Engineering vorsieht, können die zusätzlichen Kosten für die Herstellung der Vorrichtung oder IS jedoch durchaus gerechtfertigt sein.
- Mit Ausnahme der umgekehrten Leitfähigkeitstypen der verschiedenen Bereiche entspricht die Abbildung aus
2 der Abbildung aus1 . Der Fachmann erkennt natürlich, dass die Situation, in der die n-Bereiche11 und12 den Drain eines ersten Transistors1 und die Source eines zweiten Transistors2 bilden, in einer integrierten Schaltung häufig zu finden ist, wobei die Konfiguration aus2 ebenfalls auftreten kann und somit zur Vollständigkeit dargestellt ist. Auf die p-Versionen der in den Abbildungen der3 und4 dargestellten Strukturen wird zum Wohle der Kürze hierin verzichtet, da derartige p-Strukturen für den Fachmann offensichtlich sind. - Die Abbildung aus
5 zeigt eine Draufsicht eines kleinen Teilstücks einer integrierten Schaltung. Abgebildet sind vier Feldeffekttransistoren T1 – T4 in Verbindung mit den Drains D1 – D4, den Sources S1 – S4 und den Gates G1 – G4. Der Drain D3 und die Source S4 sind als über ein eingebettetes Implantat13-1 verbunden dargestellt. Der Drain D4 und die Source S2 sind als über ein eingebettetes Implantat13-2 verbunden dargestellt. Die Bereiche, in denen Zwischenverbindungen möglicherweise auftreten können, jedoch nicht auftreten, und die Bereiche, welche die eingebetteten Verbindungen13-1 und13-2 überlagern, werden alle durch ein tarnendes Implantat14 ,24 verdeckt. Wie dies bereits vorstehend im Text beschrieben worden ist, wird das tarnende Implantat14 ,24 vorzugsweise in einem einzigen Implantierungsvorgang implantiert, wobei das Implantat hierin nur dann mit einer anderen Bezugsziffer bezeichnet ist, um eine Unterscheidung vorzusehen, wenn es eine Verbindung überlagert (Bezugsziffer14 ) und wenn es Bereiche überlagert, in denen Verbindungen möglicherweise auftreten können, jedoch nicht auftreten (Bezugsziffer24 ). Die Bereiche, an denen eingebettete Bereiche13 auftreten und nicht auftreten, werden durch die jeweilige(n) Funktion(n) bestimmt, die durch die betreffende IS durchgeführt werden muss bzw. müssen. Aus dem Ausführungsbeispiel aus5 ist deutlich ersichtlich, dass das tarnende Implantat14 ,24 bei einer Betrachtung in eine senkrechte Richtung zu der Hauptoberfläche15 (siehe1 & 3) der integrierten Schaltung eine deutlich größere Fläche aufweist als die Fläche der durch das Implantat getarnten Leitungskanäle13-1 und13-2 . - Der Fachmann erkennt, dass es sich bei den in dem vorliegenden Ausführungsbeispiel als FETs gekennzeichneten Vorrichtungen T1 – T4 auch um andere Arten von Halbleitervorrichtungen mit aktiven Bereichen handeln kann, von denen einige durch einen Leitungskanal, wie etwa den Kanal
13-2 zwischen S2 und D4 oder den Leitungskanal13-1 zwischen S4 und D3 miteinander verbunden sein können. Natürlich sind auch weitere oder andere Verbindungsanordnungen gemäß der Ausführung der Erfindung möglich. In allen Fällen entspricht der Leitfähigkeitstyp der Bereiche13-1 ,13-2 , D1, S2 und S4 (sowie der anderen aktiven Bereiche) in dem vorliegenden Beispiel und für viele integrierte Schaltungen vorzugsweise einem gemeinsamen Leitfähigkeitstyp, nämlich der n-Leitfähigkeit. - In Bezug auf die vorstehende Beschreibung der Erfindung in Verbindung mit einem bevorzugten Ausführungsbeispiel der Erfindung sind für den Fachmann zweifelsohne Modifikationen ersichtlich. Die Erfindung wird diesbezüglich nicht durch die offenbarten Ausführungsbeispiele beschränkt, sondern ausschließlich durch die Definition der anhängigen Ansprüche.
- Zusammenfassung: Getarnte Verbindung zur Verbindung von zwei räumlich getrennten, implantierten Bereichen eines gemeinsamen Leitfähigkeitstyps in einer integrierten Schaltung oder Vorrichtung sowie ein Verfahren zur Bildung derselben. Die getarnte Verbindung umfasst einen ersten implantierten Bereich, der einen Leitungskanal zwischen den beiden getrennten, implantierten Bereichen bildet, wobei der Leitungskanal dem gleichen gemeinsamen Leitfähigkeitstyp entspricht und einen Bereich zwischen den beiden getrennten Bereichen überbrückt, und wobei die Verbindung einen zweiten implantierten Bereich des entgegengesetzten Leitfähigkeitstyps umfasst, wobei der zweite implantierte Bereich zwischen den beiden getrennten, implantierten Bereichen des gemeinsamen Leitfähigkeitstyps angeordnet ist und den Leitungskanal überlagert, so dass der Leitungskanal zum Schutz gegen Reverse Engineering getarnt wird.
Claims (14)
- Getarnter Verbindungsplan zum Zusammenschalten von zwei räumlich getrennten, implantierten Bereichen eines gemeinsamen Leitfähigkeitstyps in einer integrierten Schaltung oder Vorrichtung auf eine Art und Weise, die dessen Reverse Engineering erschwert, wobei der Verbindungsplan folgendes umfasst: einen ersten implantierten Bereich in der integrierten Schaltung oder Vorrichtung, der einen Leitungskanal zwischen den beiden räumlich getrennten implantierten Bereichen bildet, wobei der Leitungskanal dem genannten gemeinsamen Leitfähigkeitstyp entspricht und einen Bereich zwischen den genannten beiden räumlich getrennten Bereichen überbrückt; und einen zweiten implantierten Bereich des entgegengesetzten Leitfähigkeitstyps in der integrierten Schaltung oder Vorrichtung, wobei der genannte zweite implantierte Bereich zwischen den genannten beiden räumlich getrennten, implantierten Bereichen des gemeinsamen Leitfähigkeitstyps angeordnet ist und den genannten Leitungskanal überlagert.
- Getarnter Verbindungsplan nach Anspruch 1, wobei der genannte zweite implantierte Bereich, der den genannten Leitungskanal überlagert, bei einer Betrachtung in eine senkrechte Richtung zu der Hauptoberfläche der integrierten Schaltung oder Vorrichtung eine größere Fläche aufweist als der genannte Leitungskanal.
- Getarnter Verbindungsplan nach Anspruch 1 oder 2, wobei die beiden genannten räumlich getrennten, implantierten Bereiche entsprechende Source- und/oder Drain-Kontakte zwei einzelner Feldeffekttransistoren (FETs) bilden.
- Getarnter Verbindungsplan nach Anspruch 1 oder 2, wobei der genannte zweite implantierte Bereich in der genannten integrierten Schaltung oder Vorrichtung über Bereiche vorgesehen ist, die darin keine ausgebildeten Leitungskanäle aufweisen.
- Getarnter Verbindungsplan zur Verbindung einer Mehrzahl räumlich getrennter, implantierter Bereiche eines gemeinsamen Leitfähigkeitstyps in einer integrierten Schaltung oder Vorrichtung, wobei der Verbindungsplan folgendes umfasst: eine Mehrzahl von Verbindungen, die jeweils ausgesuchte implantierte Bereiche der genannten Mehrzahl räumlich getrennter, implantierter Bereiche zusammenschalten, wobei jede Verbindung einen eingebetteten Leitungskanal umfasst, der einen Bereich zwischen den ausgesuchten implantierten Bereichen überbrückt; und mindestens einen implantierten Bereich des entgegengesetzten Leitfähigkeitstyps in der integrierten Schaltung oder Vorrichtung, wobei der mindestens eine implantierte Bereich des entgegengesetzten Leitfähigkeitstyps zumindest über den Großteil der genannten Mehrzahl von Verbindungen angeordnet ist, um zumindest den genannten Großteil der genannten Mehrzahl von Verbindungen zu tarnen.
- Getarnter Verbindungsplan nach Anspruch 5, wobei der genannte mindestens eine implantierte Bereich des entgegengesetzten Leitfähigkeitstyps bei einer Betrachtung in eine senkrechte Richtung zu einer Hauptoberfläche der integrierten Schaltung oder Vorrichtung eine größere Fläche als die Gesamtfläche eines verwandten mindestens einen der genannten Leitungskanäle aufweist.
- Getarnter Verbindungsplan nach einem der Ansprüche 5 oder 6, wobei zumindest ausgesuchte der genannten räumlich getrennten, implantierten Bereiche entsprechende Sourceund/oder Drain-Kontakte angrenzender Feldeffekttransistoren (FETs) bilden.
- Getarnter Verbindungsplan nach Anspruch 5 oder 6, wobei der zweite implantierte Bereich in der genannten integrierten Schaltung oder Vorrichtung über Bereiche vorgesehen ist, in denen keine Leitungskanäle ausgebildet sind.
- Verfahren zum Schaffen und Tarnen einer Verbindung zwischen zwei implantierten Bereichen in einer integrierten Schaltung oder Vorrichtung, wobei die beiden implantierten Bereiche einem gemeinsamen Leitfähigkeitstyp entsprechen, wobei das Verfahren folgendes umfasst: Implantieren eines ersten Bereichs des genannten gemeinsamen Leitfähigkeitstyps, wobei der genannte erste Bereich zwischen Positionen angeordnet ist, an denen die genannten zwei implantierten Bereiche entweder gebildet worden sind oder gebildet werden; und Implantieren eines zweiten Bereichs des entgegengesetzten Leitfähigkeitstyps zu dem genannten gemeinsamen Leitfähigkeitstyp, wobei der genannte zweite Bereich zumindest den genannten ersten Bereich überlagert und ein Konzentrationsprofil senkrecht zu einer Hauptoberfläche der genannten integrierten Schaltung oder Vorrichtung mit einer Konzentrationsspitze aufweist, die näher an der genannten Hauptoberfläche der Halbleitervorrichtung angeordnet ist als eine Konzentrationsspitze für den ersten implantierten Bereich.
- Verfahren nach Anspruch 9, wobei der genannte erste Bereich mit einer höheren Energie implantiert wird als der genannte zweite Bereich.
- Verfahren nach Anspruch 9, wobei der genannte zweite Bereich vor dem genannten ersten Bereich implantiert wird.
- Verfahren nach Anspruch 9, wobei der genannte erste Bereich während der Implantierung aktiver Bereiche implantiert wird, die in der genannten integrierten Schaltung oder Vorrichtung ausgebildeten Transistoren zugeordnet sind.
- Verfahren nach Anspruch 12, wobei es sich bei den genannten aktiven Bereichen um Source- und/oder Drain-Bereiche handelt, und wobei des sich bei den genannten Transistoren um in der genannten integrierten Schaltung oder Vorrichtung ausgebildete FET-Vorrichtungen handelt.
- Verfahren nach Anspruch 9, wobei der Schritt des Implantierens eines zweiten Bereichs des entgegengesetzten Leitfähigkeitstyps zu dem genannten gemeinsamen Leitfähigkeitstyp das Implantieren des genannten zweiten Bereichs in Bereichen der genannten integrierten Schaltung oder Vorrichtung umfasst, an denen Verbindungen zwischen aktiven Bereichen vertretbar auftreten könnten, jedoch nicht auftreten.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/696,826 | 2000-10-25 | ||
US09/696,826 US6815816B1 (en) | 2000-10-25 | 2000-10-25 | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
PCT/US2001/015195 WO2002035608A2 (en) | 2000-10-25 | 2001-05-11 | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10196819T5 true DE10196819T5 (de) | 2004-04-15 |
Family
ID=24798710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10196819T Withdrawn DE10196819T5 (de) | 2000-10-25 | 2001-05-11 | Implantierte verdeckte Verbindungen in einer Halbleitervorrichtung zum Schutz gegen reverse engineering |
Country Status (7)
Country | Link |
---|---|
US (2) | US6815816B1 (de) |
JP (1) | JP4909490B2 (de) |
AU (1) | AU2001261418A1 (de) |
DE (1) | DE10196819T5 (de) |
GB (1) | GB2403593B (de) |
TW (1) | TW502384B (de) |
WO (1) | WO2002035608A2 (de) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
US6979606B2 (en) | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
JP4846239B2 (ja) * | 2002-12-13 | 2011-12-28 | エイチアールエル ラボラトリーズ,エルエルシー | ウェル注入を用いた集積回路の改変 |
FR2858113B1 (fr) * | 2003-07-22 | 2008-04-25 | Samsung Electronics Co Ltd | Circuit integre a semi-conducteur et procede de protection contre l'ingenierie inverse |
GB0410975D0 (en) | 2004-05-17 | 2004-06-16 | Nds Ltd | Chip shielding system and method |
US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
US8168487B2 (en) * | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
US20080290416A1 (en) * | 2007-05-21 | 2008-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | High-k metal gate devices and methods for making the same |
US7709401B2 (en) * | 2008-02-22 | 2010-05-04 | International Business Machines Corporation | Method of making thermally programmable anti-reverse engineering interconnects wherein interconnects only conduct when heated above room temperature |
US8017514B2 (en) | 2008-05-05 | 2011-09-13 | International Business Machines Corporation | Optically transparent wires for secure circuits and methods of making same |
US8510700B2 (en) | 2009-02-24 | 2013-08-13 | Syphermedia International, Inc. | Method and apparatus for camouflaging a standard cell based integrated circuit with micro circuits and post processing |
US8418091B2 (en) * | 2009-02-24 | 2013-04-09 | Syphermedia International, Inc. | Method and apparatus for camouflaging a standard cell based integrated circuit |
US8151235B2 (en) * | 2009-02-24 | 2012-04-03 | Syphermedia International, Inc. | Camouflaging a standard cell based integrated circuit |
US9735781B2 (en) * | 2009-02-24 | 2017-08-15 | Syphermedia International, Inc. | Physically unclonable camouflage structure and methods for fabricating same |
US10691860B2 (en) | 2009-02-24 | 2020-06-23 | Rambus Inc. | Secure logic locking and configuration with camouflaged programmable micro netlists |
US8111089B2 (en) * | 2009-05-28 | 2012-02-07 | Syphermedia International, Inc. | Building block for a secure CMOS logic cell library |
US9287879B2 (en) | 2011-06-07 | 2016-03-15 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
US8975748B1 (en) | 2011-06-07 | 2015-03-10 | Secure Silicon Layer, Inc. | Semiconductor device having features to prevent reverse engineering |
US9218511B2 (en) | 2011-06-07 | 2015-12-22 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
US9437555B2 (en) | 2011-06-07 | 2016-09-06 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
US9479176B1 (en) | 2013-12-09 | 2016-10-25 | Rambus Inc. | Methods and circuits for protecting integrated circuits from reverse engineering |
US10090260B2 (en) | 2016-04-13 | 2018-10-02 | Ememory Technology Inc. | Semiconductor apparatus with fake functionality |
US10262956B2 (en) | 2017-02-27 | 2019-04-16 | Cisco Technology, Inc. | Timing based camouflage circuit |
FR3069370B1 (fr) | 2017-07-21 | 2021-10-22 | St Microelectronics Rousset | Circuit integre contenant une structure de leurre |
US10381315B2 (en) | 2017-11-16 | 2019-08-13 | Samsung Electronics Co., Ltd. | Method and system for providing a reverse-engineering resistant hardware embedded security module |
US11695011B2 (en) | 2018-05-02 | 2023-07-04 | Nanyang Technological University | Integrated circuit layout cell, integrated circuit layout arrangement, and methods of forming the same |
US10923596B2 (en) | 2019-03-08 | 2021-02-16 | Rambus Inc. | Camouflaged FinFET and method for producing same |
CN109980014B (zh) * | 2019-03-26 | 2023-04-18 | 湘潭大学 | 一种后栅极铁电栅场效应晶体管及其制备方法 |
Family Cites Families (149)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3673471A (en) | 1970-10-08 | 1972-06-27 | Fairchild Camera Instr Co | Doped semiconductor electrodes for mos type devices |
US3946426A (en) | 1973-03-14 | 1976-03-23 | Harris Corporation | Interconnect system for integrated circuits |
US4267578A (en) | 1974-08-26 | 1981-05-12 | Texas Instruments Incorporated | Calculator system with anti-theft feature |
US4145701A (en) | 1974-09-11 | 1979-03-20 | Hitachi, Ltd. | Semiconductor device |
US3983620A (en) | 1975-05-08 | 1976-10-05 | National Semiconductor Corporation | Self-aligned CMOS process for bulk silicon and insulating substrate device |
US4017888A (en) | 1975-12-31 | 1977-04-12 | International Business Machines Corporation | Non-volatile metal nitride oxide semiconductor device |
US4139864A (en) | 1976-01-14 | 1979-02-13 | Schulman Lawrence S | Security system for a solid state device |
NL185376C (nl) | 1976-10-25 | 1990-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
US4164461A (en) | 1977-01-03 | 1979-08-14 | Raytheon Company | Semiconductor integrated circuit structures and manufacturing methods |
JPS54157092A (en) | 1978-05-31 | 1979-12-11 | Nec Corp | Semiconductor integrated circuit device |
JPS5519857A (en) | 1978-07-28 | 1980-02-12 | Nec Corp | Semiconductor |
US4196443A (en) | 1978-08-25 | 1980-04-01 | Rca Corporation | Buried contact configuration for CMOS/SOS integrated circuits |
US4393575A (en) * | 1979-03-09 | 1983-07-19 | National Semiconductor Corporation | Process for manufacturing a JFET with an ion implanted stabilization layer |
US4291391A (en) | 1979-09-14 | 1981-09-22 | Texas Instruments Incorporated | Taper isolated random access memory array and method of operating |
US4295897B1 (en) | 1979-10-03 | 1997-09-09 | Texas Instruments Inc | Method of making cmos integrated circuit device |
US4317273A (en) | 1979-11-13 | 1982-03-02 | Texas Instruments Incorporated | Method of making high coupling ratio DMOS electrically programmable ROM |
DE3044984A1 (de) | 1979-11-30 | 1982-04-15 | Dassault Electronique | Integrierte transistorschaltung, insbesondere fuer codierung |
NL8003612A (nl) | 1980-06-23 | 1982-01-18 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. |
FR2486717A1 (fr) | 1980-07-08 | 1982-01-15 | Dassault Electronique | Dispositif de transistor pour circuit integre |
US4471376A (en) | 1981-01-14 | 1984-09-11 | Harris Corporation | Amorphous devices and interconnect system and method of fabrication |
US4493740A (en) | 1981-06-01 | 1985-01-15 | Matsushita Electric Industrial Company, Limited | Method for formation of isolation oxide regions in semiconductor substrates |
US4729001A (en) | 1981-07-27 | 1988-03-01 | Xerox Corporation | Short-channel field effect transistor |
JPS5856355A (ja) | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 半導体集積回路装置 |
US4435895A (en) | 1982-04-05 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Process for forming complementary integrated circuit devices |
US4603381A (en) | 1982-06-30 | 1986-07-29 | Texas Instruments Incorporated | Use of implant process for programming ROM type processor for encryption |
JPS5952849A (ja) | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
US4623255A (en) | 1983-10-13 | 1986-11-18 | The United States Of America As Represented By The Administrator, National Aeronautics And Space Administration | Method of examining microcircuit patterns |
US4583011A (en) | 1983-11-01 | 1986-04-15 | Standard Microsystems Corp. | Circuit to prevent pirating of an MOS circuit |
JPS60220975A (ja) * | 1984-04-18 | 1985-11-05 | Toshiba Corp | GaAs電界効果トランジスタ及びその製造方法 |
US4727493A (en) | 1984-05-04 | 1988-02-23 | Integrated Logic Systems, Inc. | Integrated circuit architecture and fabrication method therefor |
US5121186A (en) | 1984-06-15 | 1992-06-09 | Hewlett-Packard Company | Integrated circuit device having improved junction connections |
US4727038A (en) | 1984-08-22 | 1988-02-23 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
US4636822A (en) | 1984-08-27 | 1987-01-13 | International Business Machines Corporation | GaAs short channel lightly doped drain MESFET structure and fabrication |
JPS6161441A (ja) | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体装置の製造方法 |
JPS61150369A (ja) | 1984-12-25 | 1986-07-09 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
US4975756A (en) | 1985-05-01 | 1990-12-04 | Texas Instruments Incorporated | SRAM with local interconnect |
US4821085A (en) | 1985-05-01 | 1989-04-11 | Texas Instruments Incorporated | VLSI local interconnect structure |
DE3705173A1 (de) | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung |
US4753897A (en) | 1986-03-14 | 1988-06-28 | Motorola Inc. | Method for providing contact separation in silicided devices using false gate |
DE3618166A1 (de) * | 1986-05-30 | 1987-12-03 | Telefunken Electronic Gmbh | Lateraltransistor |
EP0248267A3 (de) | 1986-06-06 | 1990-04-25 | Siemens Aktiengesellschaft | Monolithisch integrierte Schaltung mit zueinander parallelen Schaltungszweigen |
US4771012A (en) | 1986-06-13 | 1988-09-13 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
JPS63129647A (ja) | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | 半導体装置 |
US5065208A (en) | 1987-01-30 | 1991-11-12 | Texas Instruments Incorporated | Integrated bipolar and CMOS transistor with titanium nitride interconnections |
US4766516A (en) | 1987-09-24 | 1988-08-23 | Hughes Aircraft Company | Method and apparatus for securing integrated circuits from unauthorized copying and use |
US4939567A (en) | 1987-12-21 | 1990-07-03 | Ibm Corporation | Trench interconnect for CMOS diffusion regions |
US4830974A (en) | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
US4962484A (en) | 1988-01-25 | 1990-10-09 | Hitachi, Ltd. | Non-volatile memory device |
US4912053A (en) * | 1988-02-01 | 1990-03-27 | Harris Corporation | Ion implanted JFET with self-aligned source and drain |
US5168340A (en) | 1988-08-17 | 1992-12-01 | Texas Instruments Incorporated | Semiconductor integrated circuit device with guardring regions to prevent the formation of an MOS diode |
JPH0777239B2 (ja) | 1988-09-22 | 1995-08-16 | 日本電気株式会社 | 浮遊ゲート型不揮発性半導体記憶装置 |
JP2755613B2 (ja) | 1988-09-26 | 1998-05-20 | 株式会社東芝 | 半導体装置 |
US4933898A (en) | 1989-01-12 | 1990-06-12 | General Instrument Corporation | Secure integrated circuit chip with conductive shield |
US5227649A (en) | 1989-02-27 | 1993-07-13 | Texas Instruments Incorporated | Circuit layout and method for VLSI circuits having local interconnects |
JPH02237038A (ja) * | 1989-03-09 | 1990-09-19 | Ricoh Co Ltd | 半導体装置 |
US4998151A (en) | 1989-04-13 | 1991-03-05 | General Electric Company | Power field effect devices having small cell size and low contact resistance |
JPH02297942A (ja) | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
EP0712162A2 (de) | 1989-07-18 | 1996-05-15 | Sony Corporation | Nichtflüchtige Halbeleiterspeicheranordnung und Verfahren zur Herstellung |
US5030796A (en) | 1989-08-11 | 1991-07-09 | Rockwell International Corporation | Reverse-engineering resistant encapsulant for microelectric device |
US5117276A (en) | 1989-08-14 | 1992-05-26 | Fairchild Camera And Instrument Corp. | High performance interconnect system for an integrated circuit |
FR2656939B1 (fr) | 1990-01-09 | 1992-04-03 | Sgs Thomson Microelectronics | Verrous de securite pour circuit integre. |
US5177589A (en) | 1990-01-29 | 1993-01-05 | Hitachi, Ltd. | Refractory metal thin film having a particular step coverage factor and ratio of surface roughness |
US5210437A (en) | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
JPH0828120B2 (ja) | 1990-05-23 | 1996-03-21 | 株式会社東芝 | アドレスデコード回路 |
EP0463373A3 (en) | 1990-06-29 | 1992-03-25 | Texas Instruments Incorporated | Local interconnect using a material comprising tungsten |
US5132571A (en) | 1990-08-01 | 1992-07-21 | Actel Corporation | Programmable interconnect architecture having interconnects disposed above function modules |
DE69133311T2 (de) | 1990-10-15 | 2004-06-24 | Aptix Corp., San Jose | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung |
US5121089A (en) | 1990-11-01 | 1992-06-09 | Hughes Aircraft Company | Micro-machined switch and method of fabrication |
US5050123A (en) | 1990-11-13 | 1991-09-17 | Intel Corporation | Radiation shield for EPROM cells |
US5404040A (en) | 1990-12-21 | 1995-04-04 | Siliconix Incorporated | Structure and fabrication of power MOSFETs, including termination structures |
US5120669A (en) * | 1991-02-06 | 1992-06-09 | Harris Corporation | Method of forming self-aligned top gate channel barrier region in ion-implanted JFET |
JP2748050B2 (ja) | 1991-02-08 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP3027990B2 (ja) | 1991-03-18 | 2000-04-04 | 富士通株式会社 | 半導体装置の製造方法 |
US5146117A (en) | 1991-04-01 | 1992-09-08 | Hughes Aircraft Company | Convertible multi-function microelectronic logic gate structure and method of fabricating the same |
JP3110799B2 (ja) | 1991-06-28 | 2000-11-20 | 株式会社東芝 | 半導体装置 |
JPH06204414A (ja) | 1991-07-31 | 1994-07-22 | Texas Instr Inc <Ti> | Cmos集積回路のチャネルストップ構造 |
US5202591A (en) | 1991-08-09 | 1993-04-13 | Hughes Aircraft Company | Dynamic circuit disguise for microelectronic integrated digital logic circuits |
JP3118899B2 (ja) | 1991-10-01 | 2000-12-18 | 日本電気株式会社 | アライメントチェックパターン |
JP2914798B2 (ja) * | 1991-10-09 | 1999-07-05 | 株式会社東芝 | 半導体装置 |
JPH05136125A (ja) | 1991-11-14 | 1993-06-01 | Hitachi Ltd | クロツク配線及びクロツク配線を有する半導体集積回路装置 |
US5262353A (en) | 1992-02-03 | 1993-11-16 | Motorola, Inc. | Process for forming a structure which electrically shields conductors |
JP2802470B2 (ja) | 1992-03-12 | 1998-09-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5231299A (en) | 1992-03-24 | 1993-07-27 | International Business Machines Corporation | Structure and fabrication method for EEPROM memory cell with selective channel implants |
US5384472A (en) | 1992-06-10 | 1995-01-24 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density |
DE69333881T2 (de) | 1992-07-31 | 2006-07-13 | Hughes Electronics Corp., El Segundo | Sicherheitssystem für eine integrierte Schaltung und Verfahren mit implantierten Verbindungen |
US5232863A (en) | 1992-10-20 | 1993-08-03 | Micron Semiconductor, Inc. | Method of forming electrical contact between a field effect transistor gate and a remote active area |
US5378641A (en) | 1993-02-22 | 1995-01-03 | Micron Semiconductor, Inc. | Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant |
JP2513402B2 (ja) | 1993-05-01 | 1996-07-03 | 日本電気株式会社 | 半導体装置の構造及び製造方法 |
US5369299A (en) | 1993-07-22 | 1994-11-29 | National Semiconductor Corporation | Tamper resistant integrated circuit structure |
US5468990A (en) | 1993-07-22 | 1995-11-21 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
US5354704A (en) | 1993-07-28 | 1994-10-11 | United Microelectronics Corporation | Symmetric SRAM cell with buried N+ local interconnection line |
JPH0793223A (ja) | 1993-09-20 | 1995-04-07 | Nec Corp | 記憶情報保護回路 |
US5721150A (en) | 1993-10-25 | 1998-02-24 | Lsi Logic Corporation | Use of silicon for integrated circuit device interconnection by direct writing of patterns therein |
US5386641A (en) * | 1993-10-28 | 1995-02-07 | At&T Corp. | Taping alignment tool for printed circuit boards |
US5531018A (en) | 1993-12-20 | 1996-07-02 | General Electric Company | Method of micromachining electromagnetically actuated current switches with polyimide reinforcement seals, and switches produced thereby |
US5399441A (en) | 1994-04-12 | 1995-03-21 | Dow Corning Corporation | Method of applying opaque coatings |
DE4414968A1 (de) | 1994-04-28 | 1995-11-02 | Siemens Ag | Mikrosystem mit integrierter Schaltung und mikromechanischem Bauteil und Herstellverfahren |
US5475251A (en) | 1994-05-31 | 1995-12-12 | National Semiconductor Corporation | Secure non-volatile memory cell |
JP2978736B2 (ja) | 1994-06-21 | 1999-11-15 | 日本電気株式会社 | 半導体装置の製造方法 |
US5376577A (en) | 1994-06-30 | 1994-12-27 | Micron Semiconductor, Inc. | Method of forming a low resistive current path between a buried contact and a diffusion region |
US5622880A (en) | 1994-08-18 | 1997-04-22 | Sun Microsystems, Inc. | Method of making a low power, high performance junction transistor |
JP3474332B2 (ja) | 1994-10-11 | 2003-12-08 | 台灣茂▲夕▼電子股▲分▼有限公司 | Dram用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法 |
JP2710221B2 (ja) | 1995-01-25 | 1998-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5541614A (en) | 1995-04-04 | 1996-07-30 | Hughes Aircraft Company | Smart antenna system using microelectromechanically tunable dipole antennas and photonic bandgap materials |
US5576988A (en) | 1995-04-27 | 1996-11-19 | National Semiconductor Corporation | Secure non-volatile memory array |
JP3641511B2 (ja) | 1995-06-16 | 2005-04-20 | 株式会社ルネサステクノロジ | 半導体装置 |
US5607879A (en) | 1995-06-28 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for forming buried plug contacts on semiconductor integrated circuits |
KR0165423B1 (ko) | 1995-07-24 | 1998-12-15 | 김광호 | 반도체 장치의 접속구조 및 그 제조방법 |
GB9517895D0 (en) | 1995-09-02 | 1995-11-01 | Kodak Ltd | Method of processing a colour photographic silver halide material |
US5783846A (en) | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
US5821147A (en) | 1995-12-11 | 1998-10-13 | Lucent Technologies, Inc. | Integrated circuit fabrication |
US5638946A (en) | 1996-01-11 | 1997-06-17 | Northeastern University | Micromechanical switch with insulated switch contact |
US6037627A (en) | 1996-08-02 | 2000-03-14 | Seiko Instruments Inc. | MOS semiconductor device |
JPH1056082A (ja) | 1996-08-07 | 1998-02-24 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
JPH1092950A (ja) * | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5858843A (en) | 1996-09-27 | 1999-01-12 | Intel Corporation | Low temperature method of forming gate electrode and gate dielectric |
JP2924832B2 (ja) | 1996-11-28 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
US6010929A (en) * | 1996-12-11 | 2000-01-04 | Texas Instruments Incorporated | Method for forming high voltage and low voltage transistors on the same substrate |
US5976943A (en) | 1996-12-27 | 1999-11-02 | Vlsi Technology, Inc. | Method for bi-layer programmable resistor |
US5998257A (en) | 1997-03-13 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry |
US5920097A (en) | 1997-03-26 | 1999-07-06 | Advanced Micro Devices, Inc. | Compact, dual-transistor integrated circuit |
US5895241A (en) | 1997-03-28 | 1999-04-20 | Lu; Tao Cheng | Method for fabricating a cell structure for mask ROM |
US5973375A (en) | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
US6080614A (en) | 1997-06-30 | 2000-06-27 | Intersil Corp | Method of making a MOS-gated semiconductor device with a single diffusion |
US6137318A (en) | 1997-12-09 | 2000-10-24 | Oki Electric Industry Co., Ltd. | Logic circuit having dummy MOS transistor |
US5888887A (en) | 1997-12-15 | 1999-03-30 | Chartered Semiconductor Manufacturing, Ltd. | Trenchless buried contact process technology |
US6054659A (en) | 1998-03-09 | 2000-04-25 | General Motors Corporation | Integrated electrostatically-actuated micromachined all-metal micro-relays |
KR100268882B1 (ko) | 1998-04-02 | 2000-10-16 | 김영환 | 반도체 메모리 장치의 보안 회로 |
US6172899B1 (en) * | 1998-05-08 | 2001-01-09 | Micron Technology. Inc. | Static-random-access-memory cell |
US6046659A (en) | 1998-05-15 | 2000-04-04 | Hughes Electronics Corporation | Design and fabrication of broadband surface-micromachined micro-electro-mechanical switches for microwave and millimeter-wave applications |
US6355508B1 (en) * | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
US6215158B1 (en) | 1998-09-10 | 2001-04-10 | Lucent Technologies Inc. | Device and method for forming semiconductor interconnections in an integrated circuit substrate |
US6093609A (en) * | 1998-11-18 | 2000-07-25 | United Microelectronics Corp. | Method for forming semiconductor device with common gate, source and well |
US6326675B1 (en) * | 1999-03-18 | 2001-12-04 | Philips Semiconductor, Inc. | Semiconductor device with transparent link area for silicide applications and fabrication thereof |
US6117762A (en) | 1999-04-23 | 2000-09-12 | Hrl Laboratories, Llc | Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering |
US6365453B1 (en) * | 1999-06-16 | 2002-04-02 | Micron Technology, Inc. | Method and structure for reducing contact aspect ratios |
US6057520A (en) | 1999-06-30 | 2000-05-02 | Mcnc | Arc resistant high voltage micromachined electrostatic switch |
US6261912B1 (en) * | 1999-08-10 | 2001-07-17 | United Microelectronics Corp. | Method of fabricating a transistor |
US6479350B1 (en) * | 1999-08-18 | 2002-11-12 | Advanced Micro Devices, Inc. | Reduced masking step CMOS transistor formation using removable amorphous silicon sidewall spacers |
EP1193758A1 (de) | 2000-10-02 | 2002-04-03 | STMicroelectronics S.r.l. | Entschlüsselung erschwerende Kontakte |
EP1202353A1 (de) | 2000-10-27 | 2002-05-02 | STMicroelectronics S.r.l. | Masken-programmiertes ROM und dessen Herstellungsverfahren |
TW471044B (en) * | 2000-11-14 | 2002-01-01 | Vanguard Int Semiconduct Corp | Method for producing dummy gate of ESD protective device |
US6547053B2 (en) * | 2001-03-30 | 2003-04-15 | Zf Meritor, Llc | Torsional vibration damper |
US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
US6911694B2 (en) * | 2001-06-27 | 2005-06-28 | Ricoh Company, Ltd. | Semiconductor device and method for fabricating such device |
JP2003100899A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003324159A (ja) * | 2002-04-26 | 2003-11-14 | Ricoh Co Ltd | 半導体装置 |
US7049667B2 (en) * | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
US6979606B2 (en) * | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
-
2000
- 2000-10-25 US US09/696,826 patent/US6815816B1/en not_active Expired - Lifetime
-
2001
- 2001-05-11 WO PCT/US2001/015195 patent/WO2002035608A2/en active Application Filing
- 2001-05-11 AU AU2001261418A patent/AU2001261418A1/en not_active Abandoned
- 2001-05-11 DE DE10196819T patent/DE10196819T5/de not_active Withdrawn
- 2001-05-11 GB GB0309201A patent/GB2403593B/en not_active Expired - Fee Related
- 2001-05-11 JP JP2002538484A patent/JP4909490B2/ja not_active Expired - Fee Related
- 2001-06-26 TW TW090115405A patent/TW502384B/zh not_active IP Right Cessation
-
2002
- 2002-04-24 US US10/132,523 patent/US7166515B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
GB2403593B (en) | 2005-07-20 |
AU2001261418A1 (en) | 2002-05-06 |
US20020173131A1 (en) | 2002-11-21 |
WO2002035608A2 (en) | 2002-05-02 |
US7166515B2 (en) | 2007-01-23 |
US6815816B1 (en) | 2004-11-09 |
JP4909490B2 (ja) | 2012-04-04 |
TW502384B (en) | 2002-09-11 |
JP2004518273A (ja) | 2004-06-17 |
GB2403593A (en) | 2005-01-05 |
GB0309201D0 (en) | 2003-05-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10196819T5 (de) | Implantierte verdeckte Verbindungen in einer Halbleitervorrichtung zum Schutz gegen reverse engineering | |
DE69835183T2 (de) | Verwendung eines getarnten Schaltkreises | |
DE102011003660B4 (de) | Verfahren zum Herstellen einer Siliziumcarbidhalbleitervorrichtung | |
DE4233236C2 (de) | Halbleitereinrichtung mit einem Wannenbereich für einen MOS-Transistor und Herstellungsverfahren dafür | |
DE69832310T2 (de) | Ein bistabiler SCR-ähnlicher Schalter für den ESD-Schutz von Silizium-auf-einem-Isolator integrierten Schaltkreisen | |
DE69833743T2 (de) | Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen | |
DE10313926A1 (de) | Halbleiterbauelement mit einem auf Zellen beruhenden Grundelementaggregat, welches ein vorspringendes Teil in einem aktiven Gebiet aufweist | |
DE2707652A1 (de) | Verfahren zur bildung von kanalsperren entgegengesetzter leitungstypen im zwischenbereich zwischen zwei mos-bauelementen zugeordneten zonen eines siliziumsubstrats | |
DE10331541A1 (de) | Halbleiterbaugruppe und Herstellungsverfahren dafür | |
DE4123436A1 (de) | Halbleitervorrichtung und verfahren zur herstellung derselben | |
DE102008051245A1 (de) | Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung | |
DE19838150A1 (de) | Halbleitergerät mit einer Reihe von Standardzellen und Verfahren zu seiner Konstruktion | |
DE10335118B4 (de) | Halbleitervorrichtung | |
DE60220762T2 (de) | Halbleiterbauelement und zugehöriges Herstellungsverfahren | |
DE4017790A1 (de) | Verborgene zenerdiode in einer konfigurierbaren integrierten schaltung | |
DE10295878T5 (de) | Gegen Reverse Engineering geschützte integrierte Schaltungen und Verfahren zur Herstellung derselben unter Verwendung einer auf Feldoxid endenden sichtbaren Metallkontaktleitung | |
DE102016202110B4 (de) | Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung | |
WO1997013277A1 (de) | Mos-transistor mit hoher ausgangsspannungsfestigkeit | |
DE102006037738A1 (de) | Elektro-statische Entladungsschutzeinrichtung und Verfahren zu deren Herstellung | |
EP1703562A1 (de) | Optischer Empfänger mit einer dem menschlichen Auge nachempfundenen spektralen Empfindlichkeit | |
DE3932445A1 (de) | Komplementaere halbleitereinrichtung mit verbessertem isolationsbereich | |
DE19727423B4 (de) | Halbleiterbauelement und ein Herstellungsverfahren dafür | |
EP0843888B1 (de) | Verfahren zur herstellung eines selbstjustierten kontaktes und eines dotierten bereichs | |
DE102005044124B4 (de) | Verfahren zur Herstellung einer integrierten Schaltung mit Gate-Selbstschutz, und integrierte Schaltung mit Gate-Selbstschutz | |
DE19727425A1 (de) | Verfahren zur Herstellung eines CMOS-Bauelementes |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8139 | Disposal/non-payment of the annual fee |