DE69835183T2

DE69835183T2 - Verwendung eines getarnten Schaltkreises

Info

Publication number: DE69835183T2
Application number: DE69835183T
Authority: DE
Inventors: James P. Westlake Village Baukus; Jr. William M. Thousand Oaks Clark; Lap-Wai South Pasadena Chow
Original assignee: Hughes Electronics Corp
Current assignee: DirecTV Group Inc
Priority date: 1997-06-06
Filing date: 1998-05-30
Publication date: 2007-05-31
Anticipated expiration: 2018-05-31
Also published as: EP0883184A3; DE69835183D1; US5973375A; EP0883184B1; EP0883184A2

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Diese Erfindung betrifft das Verhindern von Reverse-Engineering von integrierten Schaltkreisen (ICs), und insbesondere Sicherheitstechniken, mit denen die leitende oder nicht leitende Natur von Zwischenverbindungen zwischen Schaltkreiselementen verschleiert bzw. getarnt wird.
Beschreibung des allgemeinen Standes der Technik
Verschiedene Techniken wurden eingesetzt, um die Strukturen von ICs per Reverse-Engineering herauszufinden. Das Elektronen(e)-Strahl-Sondieren (engl.: probing) mit einem Elektronenmikroskop (SEM), entweder durch SEM Fotografien oder Spannungskontrastanalysen, ist ein Standard-Reverse-Engineeringmechanismus, obgleich Secondary Ion Mass Spectrometry (SIMS), Spreading Resistance Analysis und verschiedene andere Techniken ebenfalls verwendet wurden. Eine allgemeine Beschreibung des e-Strahlsondierens ist in Lee, „Engineering a Device for Electronbeam Probing", in IEEE Design & test of Computers, 1989, Seiten 36–49 gegeben.
Verschiedene Wege, um unerwünschte Versuche eines Reverse-Engineering eines ICs zu stören, wurden ebenfalls entwickelt. Beispielsweise werden im Patent Nr. 4,766,516 von Ozdemir et al. (das auf Hughes Electronics, der Anmelderin der vorliegenden Erfindung übertragen wurde) zusätzliche Schaltelemente dem IC hinzugefügt, die keinen Beitrag in Bezug auf die gewünschte Schaltungsfunktion liefern, und das sichtbare Erscheinungsbild tarnen als gewöhnlicher Teil des ICs. Die Elemente besitzen physikalische Änderungen, die nicht leicht sichtbar sind, aber sie anders funktionieren lassen und die richtige Funktion des ICs verhindern im Falle eines Kopierversuchs oder einer anderen nicht autorisierten Benutzung. Wenn die scheinbare Funktion und nicht die tatsächliche Funktion der getarnten Elemente kopiert wird, wird die sich ergebende Schaltung nicht richtig arbeiten.
Im Patent Nr. 4,583,011 von Pechar wird einer Pseudo-MOS (Metalloxidhalbleiter) Vorrichtung ein Verarmungsimplantat hinzugegeben, das für einen Kopierer nicht leicht sichtbar ist, der aus dem Ort der Vorrichtung in der Schaltung schließen würde, das es ein Anreichungsbereich wäre. Ein damit etwas zusammenhängender Lösungsweg wird in der französischen Patentveröffentlichung Nr. 2 486 717 von Bassett et al., veröffentlicht am 15. Januar 1982 gegeben; die Schaltkreisdotierung wird gesteuert, so dass einige Vorrichtungen, die als Transistoren erscheinen, tatsächlich als offene oder geschlossene Schaltungen funktionieren. Und in dem Patent Nr. 4,603,381 von Guttag wird der Speicher einer zentralen Verarbeitungseinheit durch die Dotierung seiner Kanalbereiche programmiert und nicht durch das Vorhandensein oder das Fehlen von Gattern, um permanent programmierte Software zu schützen.
Anstelle der Tarnung von Schaltkreiselementen besitzen einige Systeme einen Mechanismus, um den Schaltkreis vor dem Betrieb zu schützen, solange nicht ein richtiger Zugangscode eingegeben wurde. Solche Systeme sind in Patent Nrn. 4,138,864 von Schulman und 4,267,578 von Vetter beschrieben.
Jedes der zuvor genannten Schutzschemata erfordert zusätzliche Verarbeitung und/oder benutzt zusätzliche Schaltkreise, die der Sicherheit bestimmt sind und nicht zu der Basisfunktion der Schaltung beitragen. Dies erhöht die Kosten der Schaltkreisherstellung und macht die Schaltung komplizierter.
Patent Nr. 4,799,096 von Koeppe benutzt dotierte Implantate, um die Sourcen und Drains von unterschiedlichen Transistoren zu verbinden, um die Schaltungszuverlässigkeit und Testbarkeit zu verbessern, aber die Schaltungsfunktion kann aus der Transistoranordnung geschlossen werden. Patent Nr. 5,138,197 von Kuwana verbindet unterschiedliche Transistoren in einem Adressdekodierarray mit dotierten Implantaten, aber die Schaltungsfunktionen können aus klar sichtbaren Elementen geschlossen werden, wie beispielsweise Gate-Elektroden und Schaltkreisverbindungen. Die japanische Patentveröffentlichung 58-190064 von Sawase liefert eine Metallisierung über einer diffundierten Source, um Licht von dem Source/Substratübergang zu blockieren und somit den Leckstrom zu reduzieren. Während dies zu einer Tarnung der Source tendiert, kann die Natur des Schaltkreises immer noch aus seinen sichtbaren Elementen bestimmt werden.
In der bezuggenommenen Anmeldung US 5,783,846 A , die von den vorliegenden Erfindern am 22. September 1995 angemeldet wurde, werden schwer dotierte Implantatverbindungen benutzt, die für einen Reverse-Engineer schwer zu erfassen sind, um Verbindungen zwischen den Transistoren verschiedener Typen von Logikzellen bereitzustellen, wobei das Muster der Verbindungen die Logikfunktion jeder Zelle festlegt. Die Transistoren der verschiedenen Zellen sind in einem gemeinsamen Muster angeordnet, und ein gleichmäßiges Muster von Zwischenverbindungen unter den Transistoren wird für jede Zelle bereitgestellt; unterschiedliche Logikfunktionen werden durch Unterbrechen einiger der Verbindungen durch Hinzugabe von Kanalstopimplantaten entgegengesetzter Leitfähigkeit implementiert. Die Kanalstops sind sehr klein und lassen die unterbrochenen und dadurch nicht leitenden Verbindungen gleich erscheinen für einen Reverse-Engineer wie die leitenden Verbindungen. CMOS-Digitalschaltkreise, wie beispielsweise NAND- und NOR-Gatter werden getarnt, so dass sie identisch unter einem optischen Mikroskop erscheinen. Wenn jedoch alle der Vorrichtungsschichten auf dem reinen Halbleitersubstrat von einem Reverse-Engineer entfernt wurden und ein Ätzmittel auf das darunter liegende Substrat aufgebracht wird, kann das Muster der Kanalstops durch selektives Ätzen des Substrats hervorgebracht werden. Falls ein Ätzmittel verwendet wird, das N- und P-Typ Materialien mit unterschiedlichen Geschwindigkeiten ätzt (typischerweise werden N-dotierte Materialien schneller geätzt als P-dotierte), wird ein Höhenunterschied oder „Stufe" an den Grenzen zwischen den Kanalstops und den benachbarten entgegengesetzt dotierten Verbindungsleitungen ausgebildet. Falls sie groß genug sind, können solche Stufen entweder über optische Mikroskope oder SEMs erfasst werden, so dass aufgedeckt wird, welche Verbindungen blockierende Kanalstops aufweisen und welche tatsächlich leitende Verbindungen sind.
Weitere Schaltungsstrukturen sind beispielsweise in US 4,101,344 A , US 4,374,454 A oder US 4,343,079 offenbart.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung definiert die Verwendung einer Schaltung zur Verschleierung bzw. Tarnung, wie in Ansprüchen 1 und 9 definiert. Die vorliegende Erfindung stellt die Verwendung einer Schaltungsstruktur bereit, die die Vorteile der Kanalstops genießt, die in der bezuggenommenen Anmeldung verwendet werden, aber nicht einem Reverse-Engineering durch selektives Ätzen der Substratoberfläche unterzogen werden kann.
Das Vorhandensein oder das Fehlen einer elektrischen Verbindung zwischen zwei beabstandeten leitenden Implantaten bzw. Implantationen mit gemeinsamer Leitfähigkeit in einem Halbleitersubstrat, wie beispielsweise die implantierten Sourcen und Drains eines Paars von benachbarten MOSFETs, wird getarnt durch Vorsehen von Stufen relativ zu der Substratoberfläche an den Grenzen des Verbindungsgebiets. Diese gewollten Stufen maskieren die Stufen, die sich bei einem selektiven Ätzen beim Reverse-Engineering ergäben, und verhindern, dass ein Reverse-Engineer beim Benutzen eines optischen Mikroskops oder einem SEM bestimmen kann, welche Stufen durch das selektive Ätzen entstanden sind.
Die gewollten Stufen sind vorzugsweise ausgebildet, indem eine Isolierschicht, vorzugsweise ein Feldoxid, die durch einen Local Oxidation of Silicon (LOCOS; lokales Oxidieren von Silicium) Prozess ausgebildet wurde, sich in das Substrat unter und über den Grenzen des Verbindungsgebiets erstreckt. Eine elektrische Verbindung zwischen zwei Implantaten wird über eine vergrabene Schicht direkt unterhalb des Feldoxids mit der gleichen Leitfähigkeit wie die beabstandeten Implantate hergestellt, während die Implantate voneinander über eine begrabene Schicht unterhalb des Feldoxids entgegengesetzter Leitfähigkeit zu den Implantaten isoliert werden können; die letztgenannte vergrabene Schicht zeigt zusammen mit dem Feldoxid einen Stromfluss zwischen den Implantaten. Während somit einige der Transistoren miteinander verbunden sind und andere Transistoren voneinander isoliert sind, kann ein Reverse-Engineer nicht sagen, ob oder ob nicht zwei benachbarte Transistoren tatsächlich verbunden sind.
Die Erfindung ist sowohl bei N-Kanal als auch bei P-Kanalvorrichtungen anwendbar. Bei einer bestimmten Implementierung wird die getarnte Verbindung/Isolierung in einem zentralen Gebiet bereitgestellt, das sich zwischen zwei Transistoren erstreckt und durch ein Feldoxid abgedeckt wird, wobei die Gebiete seitlich zu dem mittleren Gebiet mit isolierenden Implantaten und keinem Feldoxid bereitgestellt werden.
Diese und andere Merkmale und Vorteile der Erfindung ergeben sich für den Fachmann aus der nachfolgenden detaillierten Beschreibung, die zusammen mit den begleitenden Zeichnungen betrachtet wird.
BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine schematische Darstellung einer Logikschaltung, bei der die Erfindung anwendbar ist;
2a ist eine Schnittansicht eines IC-Substrats, das eine getarnte Schaltungsverbindung zwischen zwei dotierten Implantatbereichen entsprechend der Erfindung zeigt;
2b ist eine Schnittansicht ähnlich zu 2a, bei der jedoch eine getarnte elektrische Isolierung zwischen den beiden Implantatbereichen ist;
3a und 3b sind Schnittansichten, die jeweils die Schaltungsstrukturen von 2a und 2b zeigen, wobei die oberen Schichten von einem Reverse-Engineer entfernt sind;
4 ist eine Draufsicht auf ein IC-Substrat mit zwei CMOS-Transistorpaaren, die entsprechend der Erfindung ausgebildet sind;
5 ist eine Schnittansicht, die entlang der Schnittlinie 5-5 von 4 erstellt ist;
6 ist eine Schnittansicht, die entlang der Schnittlinie 6-6 von 3 genommen ist für den Fall einer getarnten leitenden Verbindung zwischen den beiden Transistoren;
7 und 8 sind Schnittansichten, die entlang der Schnittlinien 7-7 bzw. 8-8 von 4 genommen wurden.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die zugehörige Anmeldung US 5,783,846 A tarnt digitale Logikzellen, indem alle Transistoren für jede der Zellen in einem gleichförmigen „See" von Transistoren angeordnet werden, in dem die Grenzen zwischen unterschiedlichen Zellen nicht erscheinen, indem die Transistoren innerhalb unterschiedlicher Zellen angeordnet werden, die die gleiche Anzahl von Transistoren, aber unterschiedliche logische Funktionen im gleichen geometrischen Layout haben, so dass die Zellfunktionen nicht über die Transistorgeometrien erfasst werden können, indem Implantate benutzt werden, die elektrisch leitend gemacht werden durch starkes Dotieren und die nicht leicht als Zwischenzellverbindungen erfassbar sind, und indem das gleiche geometrische Layout für Zwischenzellverbindungen für unterschiedliche Logikzellen bereitgestellt wird, so dass die Zellfunktionen nicht bestimmt werden können, selbst wenn die Zwischenverbindungen von einem Reverse-Engineer erkannt werden. Ein gleichmäßiges Muster von Zwischenverbindungen wird erreicht, indem die Implantate für alle möglichen Zwischenverbindungen innerhalb jeder Zelle bereitgestellt werden, und indem unerwünschte Verbindungen für eine vorgegebene Zelle mit schmalen implantierten Kanalstops entgegengesetzter Leitfähigkeit unterbunden werden. Die Kanalstops sind noch schwieriger festzustellen als die implantierten Zwischenverbindungen, was zu einem noch höheren Schutzgrad führt. Stark dotierte Implantate mit einem gemeinsamen geometrischen Layout und Kanalstopunterbrechungen wurden ebenfalls für Verbindungen innerhalb der Zelle als auch zwischen Zellen verwendet.
Die vorliegende Erfindung besitzt all diese Merkmale und Vorteile und gestaltet es zusätzlich noch schwieriger, die Kanalstops zu erfassen und auch zu erkennen, ob implantierte Schaltungselemente elektrisch verbunden sind oder voneinander isoliert sind, selbst wenn ein Reverse-Engineer ein selektive Ätzen einsetzt, das N- und P-dotierte Bereiche mit unterschiedlichen Ätzgeschwindigkeiten entfernt.
Die Erfindung ist für viele unterschiedliche digitale Schaltungen anwendbar, wie beispielsweise verschiedene Typen von Logikgattern. Indem gemeinsame Gatter verwendet werden, wie beispielsweise ODER- und UND-Gatter als Baublöcke, können viele unterschiedliche Typen von Logikschaltkreisen entworfen werden. 1 ist eine schematische Darstellung einer herkömmlichen ODER-Gatterschaltung mit drei Eingängen, die gerade eine von den vielen Schaltungen darstellt, bei denen die Erfindung anwendbar ist. Drei P-Kanal-Transistoren 2, 4 und 6 sind in Reihe zwischen einem positiven Spannungsanschluss 8 und einem invertierten Ausgang 10 angeschlossen, und drei N-Kanal-Transistoren 12, 14 und 16 sind parallel zwischen einem negativen Spannungsanschluss 18 (der als Masse bezeichnet werden kann) und dem invertierten Ausgang 10 angeschlossen. Eingangsanschlüsse 20, 22 und 24 für drei separate Eingangssignale werden mit den Gattern der jeweiligen P-Kanal/N-Kanal-Transistorpaare verbunden.
Das Signal am invertierten Ausgang 10 stellt eine NOR-Funktion dar. Um dies in ein ODER-Ausgang umzuwandeln, invertiert ein Invertierer 26 das Signal am Ausgang 10, um ein ODER-Ausgang am Anschluss 28 zu erzeugen. Der Inverter ist herkömmlich aufgebaut und besteht aus einem P-Kanal-Transistor 30 und einem N-Kanal-Transistor 32, die in Reihe zwischen dem positiven und negativen Spannungsanschluss 8 und 18 angeschlossen sind, wobei die Gates der Transistoren 30 und 32 ein Eingangssignal von dem invertierten Ausgang 10 erhalten, und der Ausgangsanschluss 28 ist in der Verbindung der in Reihe geschalteten Transistoren 30 und 32 abgegriffen.
2a und 2b zeigen, wie das Vorhandensein oder das Fehlen einer elektrischen Verbindung zwischen zwei implantierten Bereichen eines ICs getarnt werden kann, indem sie für einen Reverse-Engineer gleich erscheinen, selbst wenn ein selektives Ätzen eingesetzt wird.
Zwei stark dotierte Implantate 34a und 34b sind gezeigt und erstrecken sich von der Oberfläche eines Schaltungsbereichs in einem Halbleitersubstrat 36. Die Implantate 34a, 34b sind als N+ dotiert dargestellt, wobei der Schaltungsbereich des Substrats leicht P- dotiert ist. Eines der stark dotierten leitenden Implantate 34a, 34b könnte die Source oder Drain eines MOSFET sein, während das andere Implantat die Source oder Drain eines benachbarten MOSFET sein könnte. Es ist jedoch nicht beabsichtigt, eine Einschränkung auf MOSFETs vorzusehen, und allgemein könnten die Implantate 34a, 34b jeglicher leitende Bereich sein, wenn beabsichtigt ist, zu verschleiern, ob sie elektrisch miteinander verbunden sind oder nicht.
Eine elektrisch isolierende Schicht 38 erstreckt sich in das Substrat und zwischen die zwei Implantate 34a und 34b. Die Isolierschicht 38 ist vorzugsweise ein Oxid des Halbleitermaterials und wird typischerweise als Feldoxid ausgebildet, das sich aus einem herkömmlichen Local Oxidation of Silicon (LOCOS; lokales Oxidieren von Silicium) Verfahren ergibt. Direkt unterhalb der Isolierschicht 38 ist eine vergrabene Schicht 40, die N+ dotiert ist und einen leitenden Pfad zwischen den zwei Implantaten 34a und 34b bildet. Die vergrabene Schicht 40 bildet Übergänge zu jedem der Implantate und erstreckt sich nach oben zu den Übergängen des Implantats mit der Isolierschicht 38 in der Nähe der Substratfläche 42. Es ist erforderlich, dass die Implantate, die vergrabene Schicht 40 und die Isolierschicht 38 sich exakt an der Substratfläche treffen; die Isolierschicht kann etwas in den seitlichen Rand der Implantate erstrecken, so dass die vergrabene Schicht nicht die Substratfläche erreicht, obgleich die Implantate typischerweise sich selbst mit der Isolierschicht ausrichten (wie nachfolgend beschrieben).
Obgleich die Schaltungsstruktur von 2a N+ leitende Implantate besitzt, die in einem P- Schaltbereich des Substrats gesetzt sind, ist die Erfindung auch bei umgekehrt dotierten Leitfähigkeiten anwendbar. In diesem Fall würden zwei P+ Implantate in einen N-Substrat-Schaltungsbereich implantiert werden und mit einer P+ vergrabenen Schicht miteinander verbunden werden.
2b zeigt die bevorzugte Struktur, die von der Erfindung verwendet wird, wenn es gewünscht ist, um die zwei leitfähigen Implantate 34a' und 34b' voneinander elektrisch zu isolieren und sie nicht wie in 2a zu verbinden. Eine Isolierschicht 38' ähnlich zu der Isolierschicht 38 von 2a erstreckt sich zwischen den zwei Implantaten 34a' und 34b'. In diesem Fall liegt eine vergrabene Schicht 44 entgegengesetzter Leitfähigkeit zu den Implantaten 34a' und 34b' unter dem Feldoxid 38' und erstreckt sich zwischen die Implantate. Dies ist das gewöhnliche P Feldimplantat, das unter dem Feldoxid in dem herkömmlichen LOCOS-Prozess liegt, der zu Isolierung von N+ Implantaten voneinander verwendet wird. Die Struktur von 2b ist selbst nicht neu, die Neuheit liegt in der Tatsache, dass die Struktur von 2b das gleiche Erscheinungsbild für einen Reverse-Engineer hat wie die Struktur von 2a, und somit wird der Reverse-Engineer nicht in der Lage sein, zu sagen, ob die N+ Implantate elektrisch verbunden sind oder elektrisch voneinander isoliert sind. Die Art und Weise, in der diese Tarnung arbeitet, ist in 3a und 3b dargestellt.
3a zeigt den Aufbau von 2a nachdem ein Reverse-Engineer alles oberhalb des Halbleiters (typischerweise Silicium) entfernt hat und den reinen Halbleiter für das selektive Ätzen freigelegt hat. Selektives Ätzen wird beim Reverse-Engineering eingesetzt, um die Grenze unterschiedlicher Diffusions- oder Implantat typen der Siliciumoberfläche aufgrund ihrer unterschiedlichen Ätzgeschwindigkeiten herauszuarbeiten. Die Erfindung hinterlässt jedoch beim Entfernen des Feldoxids 38 „Stufen" 46a und 46b an jedem Ende des vergrabenen Verbindungsimplantats 40, an dem oberen Ende seiner Übergänge mit den Implantaten 34a und 34b in der Nähe der Substratfläche 42. Diese „Stufen" sind abrupte nach unten laufende Schrägen der reinen Siliciumfläche relativ zu der Substratoberfläche 42 und werden durch die Kontur der Feldoxidschicht erzeugt, die gerade entfernt wurde.
Das Feldoxid wird beim Aufwachen über einen LOCOS-Prozess in die Oberfläche des Siliciumsubstrats mit einem Betrag von etwa 0,44 mal der Oxidgesamtdicke eindringen. Da die Feldoxiddicke bei einem Standardsubmikrometer CMOS-Prozess etwa 0,5 Mikrometer (Micron) beträgt, werden nach dem Entfernen des Feldoxids und dem Aussetzen der reinen Siliciumoberfläche die Stufen 46a und 46b am Rand des entfernten Feldoxids etwa 0,2 μm tief sein. Die Übergangstiefe aller Implantate, die mit Submikrometer CMOS-Verfahren erstellt sind, liegen normalerweise jedoch bei etwa 0,2 bis 0,3 μm (mit Ausnahme des P- oder N-Übergangs). Jeder Unterschied in der Ätzgeschwindigkeit zwischen dem P Feldimplantat 44 und dem vergrabenen Leitschichtimplantat 40 wird deshalb weniger als 0,2 bis 0,3 μm sein und wird durch die bestehende Stufe von etwa 0,2 μm maskiert, die von dem Feldoxid aufgebaut wurde.
Die Substrattiefe nach einem selektiven Ätzen, das N-dotiertes Material mit einer höheren Geschwindigkeit als das P-dotierte Material entfernt, ist in 3a durch gestrichelte Linien dargestellt, wobei die gestrichelte Linie 48 die Oberfläche des P- Substratschaltungsbereichs darstellt und die gestrichelte Linie 50 die Oberfläche der N+ Implantate und der vergrabenen Schicht. Nach Beendigung des Ätzens haben die Stufen 52a und 52b an den einander zugewandten Rändern des Rests der N+ Implantate 34a und 34b eine Neigung und eine Tiefe, die immer noch am meisten durch die Neigung und die Tiefe der ursprünglichen Stufen 46a und 46b beeinflusst wird, da sie vor dem Ätzen existierten.
3b zeigt die Ergebnisse des selektiven Ätzens für die elektrisch isolierende vergrabene P Feldschicht 44. Die Stufen 46a' und 46b' an den Rändern der N+ Implantate 34a' und 34b' vor dem Ätzen sind bezüglich Neigung und Tiefe im Wesentlichen gleich zu den Stufen 46a und 46b für die leitende vergrabene Schicht 40 von 3a, und die gestrichelte Linie 48', die die Oberfläche des P- Schaltbereichs nach dem Ätzen darstellt, ist ebenfalls im Wesentlichen gleich zu der Oberfläche 48 in gestrichelter Linie. Allerdings ist die Oberfläche des P Feldimplantats nach dem Ätzen (durch die gestrichelte Linie 50' gekennzeichnet) etwas schmaler als die Fläche 50 der N+ leitenden vergrabenen Schicht nach dem Ätzen in 3a. Dies führt zu Stufen 52a' und 52b' nach dem Ätzen, die nicht so tief wie die Stufen 52a und 52b nach dem Ätzen sind. Dieser Unterschied in den Stufentiefen nach dem Ätzen ist kleiner als der, der normalerweise für die selektive Natur des Ätzmittels erwartet würde, da die oberen Ränder der Stufen 52a und 52b durch die relativ großen Ätztiefen des N+ Materials in den Implantaten 34a und 34b aufgebaut werden, wohingegen die oberen Ränder der Stufen 52a' und 52b' nach dem Ätzen durch die relativ geringe Tiefe des P Feldätzens erstellt werden und damit höher sind als für die Stufen 52a und 52b. Das Ergebnis ist, dass es nach dem selektiven Ätzen keine offensichtlich unterschiedliche Strecke entlang der Grenzen des Gebiets unter dem entfernten Feldoxid gibt zwischen dem N+ vergrabenen Kanalimplantat 40 und dem P Feldimplantat 44. Jeder Unterschied wird klein genug sein, dass das Vorhandensein einer N+ vergrabenen Verbindungsschicht anstelle des gewöhnlichen P Feldimplantats weder durch ein optisches Mikroskop noch ein SEM nach dem selektiven Ätzen festgestellt werden kann.
4–7 zeigen die Anwendung der Erfindung bei MOSFET-Transistoren, die auf einem Halbleitersubstrat 54 ausgebildet sind. Das Substrat ist mit einer P-dotierten Haupt-Leitfähigkeit dargestellt, wobei N-Kanal-MOSFETs T1 und T2 direkt in dem Substratmaterial ausgebildet sind, und ein Paar von P-Kanal-MOSFETs T3 und T4 sind innerhalb eines Schaltungsbereichs ausgebildet, der durch einen N-Graben 56 in dem Substrat aufgebaut wird. Transistoren T1, T2, T3 und T4 haben jeweilige Sourcen S1, S2, S3 und S4, Drains D1, D2, D3 und D4 und Polysilicium-Gates G1, G2, G3 und G4, die über den Transistorkanälen zwischen ihren jeweiligen Sourcen und Drains liegen. Transistoren T1 und T2 sind benachbart zueinander wie Transistoren T3 und T4. In herkömmlichen nicht getarnten Schaltungen würden die Verbindungen zwischen T1 und T2 und zwischen T3 und T4 durch obere Metallisationsschichten hergestellt werden, und würden folglich leicht für einen Reverse-Engineer erkennbar sein. Jeder Transistor würde vollständig von einem Feldoxid umgeben sein, das benachbarte Transistoren voneinander über das Substrat isoliert und Verbindungen zwischen diesen nur über die Metallisation erlaubt.
Die Transistoren T1 und T2 sind durch einen mittleren Bereich C getrennt, der sich zwischen dem mittleren Abschnitt von D1 und D2 erstreckt und seitlich durch Bereiche A und B begrenzt ist, die sich zwischen den seitlichen Abschnitten von D1 und S2 auf gegenüberliegenden Seiten des Bereichs C erstrecken. Der Bereich C ist durch eine Feldoxidschicht abgedeckt, wobei entweder eine vergrabene leitende N+ Schicht elektrisch D1 und S2 unterhalb des Feldoxids verbindet, oder ein vergrabenes P Feldimplantat, das D1 von S2 unterhalb des Feldoxids isoliert. Die Substratoberfläche in den Bereichen A und B ist blank ohne Feldoxid. Bereiche A und B besitzen das gleiche P Feldimplantat, ob eine leitfähige N+ vergrabene Schicht im Bereich C vorhanden ist oder nicht. Jede elektrische Verbindung zwischen D1 und S2 wird deshalb auf den Bereich C eingeschränkt. Der Rest der Oberfläche des Substrats 54, das die Transistoren umgibt, besitzt das gewöhnliche Feldoxid und das darunter liegende P Feldimplantat.
Da der Bereich C eine Feldoxidschicht hat, aber alle Bereiche, die ihn begrenzen (A, B, D1 und S2) ohne Feldoxidschichten sind, werden Stufen um den gesamten Rand des Bereichs C ausgebildet. Diese Stufen verschleiern die Natur der dotierten Schicht unterhalb des Feldoxids und verhindern, dass ein Reverse-Engineer erkennt, ob es eine vergrabene leitende N+ Schicht oder ein isolierendes P Feldimplantat ist, wie zuvor beschrieben. Die Struktur, die für die P-Kanal-Transistoren T3 und T4 bereitgestellt wird, ist gleich zu jener für T1 und T2, aber mit umgekehrten Leitfähigkeiten. Ein mittlerer Bereich F zwischen D3 und S4 ist von einem Feldoxid abgedeckt, wobei eine vergrabene P+ Schicht unter dem Feldoxid einen leitenden Pfad zwischen D3 und S4 bereitstellt. Der Bereich F ist seitlich durch die Bereiche D und E begrenzt, die Feldoxidschichten sind und N Feldimplantate aufweisen, die keinen leitfähigen Pfad zwischen D3 und S4 liefern.
Während in 4 der Drain eines Transistors als mit der Source des Transistors des Transistorpaars verbunden gezeigt wird, können die Transistorlayouts neu angeordnet werden, um getarnte Verbindungen zwischen beiden Sourcen oder beiden Drains bereitzustellen. Wie in 4 gezeigt, könnten die zwei P- Kanal-Transistoren T3 und T4 den Transistoren 2 und 4 von 1 entsprechen, wobei der Drain des Transistors 2 mit der Source des Transistors 4 verbunden ist. Durch Neuanordnung dieser Transistoren, so dass sich ihre Sourcen gegenüberliegen, könnten T3 und T4 jeweils Transistoren 2 und 30 von 1 entsprechen, die ihre Sourcen verbunden haben. In ähnlicher Weise würde das Neuanordnen von T1 und T2 derart, dass ihre Sourcen oder ihre Drains einander gegenüberliegen, ermöglichen, dass diese Transistoren den parallel verbundenen N-Kanal-Transistoren 12 und 14 in 1 entsprechen.
5 ist eine Schnittansicht durch den Bereich A von 4; eine Schnittansicht durch den Bereich B würde gleich aussehen. In dem Bereich A erstreckt sich ein P Feldimplantat 58 zwischen D1 und S2. Eine gemeinsame Feldoxidschicht 60 und ein darunter liegendes P Feldimplantat 62 umgeben die äußeren Transistorränder.
6 zeigt den Bereich C zwischen Transistoren T1 und T2 und umfasst eine Feldoxidschicht 64, die sich zwischen D1 und S2 erstreckt. 6 zeigt den Fall einer vergrabenen N+ Schicht 66, die unter dem Feldoxid 64 liegt und eine elektrische Verbindung zwischen D1 und S2 liefert, wie in 2a. Ein P Feldimplantat unterhalb des Feldoxids 64 wie in 2b würde zusammen mit dem Feldoxid einen Stromfluss zwischen D1 und S2 verhindern.
7 zeigt eine Schnittansicht durch den Bereich C, wobei der Schritt im rechten Winkel zu der Ansicht von 6 genommen wurde. Aus 7 ist ersichtlich, dass das Feldoxid 64 im Bereich C Stufen mit Bezug auf die Substratoberfläche an den Rändern zu dem P Feldimplantat 62 ausbildet, das sich nach oben zu der Substratoberfläche in Bereichen A und B erstreckt, da kein Feldoxid in diesen Bereichen vorhanden ist. Aus 6 ist ersichtlich, dass der Bereich C mit dem Feldoxid 64 Stufen bildet relativ zu der Substratoberfläche an ihren Grenzen zu D1 und S2. Somit ist der Bereich C vollständig durch Stufen begrenzt, die das Vorhandensein oder das Fehlen einer vergrabenen leitenden N+ Schicht, die D1 mit S2 verbindet, tarnen.
Obgleich der Bereich C als einzelner Bereich gezeigt ist, der symmetrisch bezüglich der Transistoren T1 und T2 angeordnet ist, können andere Konfigurationen eingesetzt werden, solange die Bereiche, durch die Verbindungen zwischen D1 und S2 hergestellt werden, durch die Stufen in dem Substrat begrenzt sind, um ein Reverse-Engineering zu verhindern. Der Bereich C könnte beispielsweise in viele Gebiete unterteilt werden, wobei jedes ein Feldoxid aufweist und zueinander durch P Feldimplantate ohne Feldoxide getrennt sind. Der Bereich C könnte auch sich entlang der vollständigen Breite der Transistoren erstrecken, falls das Feldoxid von den direkt benachbarten Abschnitten des Substrats entfernt ist, das die Transistoren umgibt.
8 ist eine Schnittansicht durch den Bereich F und die Transistoren T3 und T4 und zeigt den gleichen Aufbau der P+ Kanal-Transistoren. Ein Feldoxid 68 ist im Bereich F ausgebildet, das entweder ein vergrabenes leitfähiges P+ Implantat 70, das D3 und S4 unterhalb des Feldoxids verbindet, oder ein N Feldimplantat (nicht gezeigt) aufweist, das mit dem Feldoxid 68 zusammenarbeitet, um einen Stromfluss zwischen D3 und S4 zu unterbinden. Ein N Feldimplantat 70 ist unter der Feldoxidschicht 72 in dem N-Graben 56 vorgesehen, der T3 und T4 umgibt.
Die bevorzugte Reihenfolge, um die zuvor beschriebene IC-Struktur herzustellen, besteht darin, zuerst eine Maske auf der Substratoberfläche auszubilden, die typischerweise aus einer Schicht von Si₃N₄ über einer Schicht von SiO₂ besteht, um die Feldimplantatgebiete freizulegen. Die Feldimplantate, die unter der späteren herkömmlichen Feldoxidschicht liegen und ebenfalls die Bereiche A, B, D und E von 4 bilden, werden dann ausgeführt. Bor wird typischerweise für ein P Feldimplan tat für Bereiche A und B verwendet, und Arsen oder Phosphor für ein N Feldimplantat für Bereiche D und E. Die Implantate werden vorzugsweise mit einem Flutstrahl ausgeführt, obgleich ältere Diffusionstechniken oder ein fokussierter Ionenstrahl ebenfalls verwendet werden könnten. Die Feldimplantate werden typischerweise mit einer Tiefe von etwa 0,2 bis 0,6 μm hergestellt bei einer Dotierungskonzentration im Bereich 10¹⁸ Atomen/cm³ oder größer.
Nachdem die Feldimplantate fertiggestellt sind, wird eine neue Maske aufgebracht, um die Gebiete freizulegen, die für die vergrabenen leitenden Schichten beabsichtigt sind, wie beispielsweise Schicht 66 in 6 oder 70 in 8. Die leitenden Schichten werden dann implantiert, typischerweise in einer Tiefe von etwa 0,5 bis 2 μm und einer Dotierungskonzentration im Bereich von 10¹⁹ Atomen/cm³ oder mehr. Die Bereiche C und F von 4 würden zu diesem Zeitpunkt implantiert, falls leitende Verbindungen zwischen ihren jeweiligen Transistoren gewünscht sind; blockierende Feldimplantate würden in dem vorhergehenden Implantierungsschritt vorgesehen werden, falls Verbindungen nicht gewünscht wären. Sowohl für die blockierenden Feldimplantate als auch die leitenden vergrabenen Schichtimplantate würden separate Masken vorgesehen werden und separate Implantierungen würden für die N-Kanal und P-Kanalvorrichtungen ausgeführt werden.
Die Feldoxidschichten werden als nächstes aufgewachsen, indem ein Standard-LOCOS-Prozess eingesetzt wird, gefolgt von der Ausbildung dünner Gate-Oxidschichten (typischerweise etwa 100–150 Ångström dick für eine Kanallänge von 0,5 μm) über den Transistorgebieten, die durch das Feldoxid freigelegt sind, und dann gefolgt von der Ablagerung von Polysilicium über der gesamten Substratoberfläche und einer Entfernung des Polysiliciums durch Ätzen mit Ausnahme der gewünschten Gate-Gebiete. Schließlich werden Source- und Drainimplantierungen ausgeführt, indem das Feldoxid und die Gates als Masken verwendet werden, so dass sie mit den Source- und Drainimplantaten selbst ausgerichtet werden. Eine separate Maske würde über den Gebieten A, B, D und E von 4 vorgesehen werden, um zu verhindern, dass das Dotierungsmittel in diesen Gebieten in das Substrat eindringt.
Um jede Unterbrechung des Standard-CMOS-Herstellungsprozesses zu reduzieren, werden die isolierenden Feldimplantierungen und leitenden vergrabenen Schichtimplantierungen, die mit der neuen Tarnungstechnik verknüpft sind, ausgeführt, nachdem der Graben eingebracht und bevor das Feldoxid aufgewachst wird, um die hohen Temperaturen zu verhindern, die mit dem Einbringen des Grabens verbunden sind, was die Konzentrationsprofile der Dotierungsimplantate beeinflussen könnte.
Das isolierende Feldimplantat besitzt eine Dotierungskonzentration, die höher ist als die Dotierungskonzentration des Substratmaterials oder des Grabens, in das es eingesetzt ist, aber kleiner als die Dotierungskonzentration der Source und des Drains. Bei einer Dotierungskonzentration des Substrats und des Grabens im Bereich von 10¹⁵ bis 10¹⁶ Atomen/cm³ und einer Dotierungskonzentration der Source/Drainimplantate im Bereich von 10¹⁹ bis 10²⁰ Atome/cm³ erzeugt eine typische Feldimplantatkonzentration von etwa 10¹⁸ Atomen/cm³ einen Gesamtwiderstand, der etwa fünf mal größer ist als der Widerstand der Source/Drainimplantate (der Widerstand bzw. der spezifische Widerstand wird tatsächlich über das Volumen der Implantate variieren, da die Dotierungskonzentrationen typischerweise in Richtung der Böden der Implantate geringer werden als in Richtung ihrer Decken). Diese Konzentrationsdifferenz verhindert eine übermäßige Reduzierung der Durchbruchspannung zwischen den zwei benachbarten Transistoren und ermöglicht, dass die Feldimplantate eine Isolationsfunktion zwischen benachbarten Transistoren erfüllen.
Während verschiedene beispielhafte Ausführungsformen der Erfindung gezeigt und beschrieben wurden, ergeben sich für den Fachmann zahlreiche Variationen und alternative Ausführungsformen. Solche Variationen und alternative Ausführungsformen sind vorstellbar und können ohne den Umfang der Erfindung, wie er in den angehängten Ansprüchen definiert ist, verlassen zu müssen, ausgeführt werden.
Die vorliegende Erfindung offenbart die Verwendung einer Schaltungsstruktur zur Tarnung, wie in Ansprüchen 1 und 2 definiert. Weitere Ausführungsformen sind in den abhängigen Ansprüchen 3 bis 7 definiert.

Claims

Verwendung einer Schaltungsstruktur zur Verschleierung des Vorhandenseins oder Fehlens einer elektrischen Verbindung zwischen zwei implantierten Bereichen, wobei die Struktur aufweist: ein Halbleitersubstrat (36), ein erstes Paar von beabstandeten leitenden Implantationen (34a, 34b), die eine gemeinsame Leitfähigkeit besitzen und sich in das Substrat (36) erstrecken, eine erste elektrisch isolierende Schicht (38), die sich in das Substrat zwischen den leitenden Implantationen erstreckt, eine leitfähige erste vergrabene Schicht (40) der gleichen Leitfähigkeit wie die beabstandeten leitfähigen Implantationen, die innerhalb des Substrats direkt unterhalb der elektrisch isolierenden Schicht angeordnet ist und die beabstandeten leitfähigen Implantationen (34a, 34b) elektrisch verbindet, ein erstes Paar von beabstandeten leitfähigen Implantationen (34a', 34b') mit der gleichen Leitfähigkeit wie das erste Paar (34a, 34b), die sich in das Substrat (36) erstrecken, wobei die zweite elektrisch isolierende Schicht (38') sich in das Substrat zwischen dem zweiten Paar von leitfähigen Implantationen (34a', 34b') erstreckt, und eine zweite vergrabene Schicht (44), die entgegengesetzt zu der Leitfähigkeit des zweiten Paars von Implantationen (34a', 34b') dotiert ist und innerhalb des Substrats (36) direkt unterhalb der zweiten elektrisch isolierenden Schicht (38') angeordnet ist und sich zwischen dem zweiten Paar von Implantationen (34a', 34b') erstreckt, wobei die zweite isolierende Schicht (38') zusammen mit der zweiten vergrabenen Schicht (44) einen Stromfluss zwischen dem zweiten Paar von Implantationen (34a', 34b') unterbindet.
Verwendung einer Schaltungsstruktur zur Verschleierung des Vorhandenseins oder des Fehlens einer elektrischen Verbindung zwischen zwei implantierten Gebieten, wobei die Schaltungsstruktur aufweist: ein Halbleitersubstrat (36), ein erstes Paar von beabstandeten leitfähigen Implantationen (34a, 34b) mit einer gemeinsamen Leitfähigkeit, die sich in das Substrat (36) erstrecken, eine erste elektrisch isolierende Schicht (38), die sich in das Substrat zwischen die leitfähigen Implantationen erstreckt, eine leitfähige erste vergrabene Schicht (40) der gleichen Leitfähigkeit wie die beabstandeten leitfähigen Implantationen, die innerhalb des Substrats unmittelbar unterhalb der elektrisch isolierenden Schicht angeordnet sind und die die beabstandeten leitfähigen Implantationen (34a, 34b) elektrisch verbindet, ein zweites Paar von beabstandeten leitfähigen Implantationen (D3, S4) entgegengesetzter Leitfähigkeit bezüglich des ersten Paars (34a, 34b), die sich in das Substrat (36) erstrecken, wobei die zweite isolierende Schicht (68) sich in das Substrat (36) zwischen dem zweiten Paar von Implantationen erstreckt, und eine zweite dotierte vergrabene Schicht (70), die innerhalb des Substrats (36) unmittelbar unterhalb der zweiten elektrisch isolierenden Schicht (68) angeordnet ist und sich zwischen dem zweiten Paar von Implantationen (34a', 34b') erstreckt, wobei das Substrat (36) auf eine Hauptsubstratleitfähigkeit dotiert ist, und wobei die Paare von Implantationen und ihre zugeordnete isolierende Schicht oder die vergrabene Schicht in einen dotierten Substratgraben (56) entgegengesetzter Leitfähigkeit zu der Hauptsubstratleitfähigkeit gesetzt wird.
Verwendung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Substrat eine Fläche (42) besitzt, in die sich die Implantationen (34a, 34b) und die elektrisch isolierende Schicht (38) erstrecken, wobei die elektrisch isolierende Schicht (38) entsprechende Stufen (46a, 46b) relativ zu der Fläche in der Nähe der leitfähigen Implantationen (34a, 34b) bildet.
Verwendung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die elektrisch isolierende Schicht (38) ein Oxid des Substratmaterials umfasst.
Verwendung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass eine der leitfähigen Implantationen (34a, 34b) eine Source (S1) oder ein Drain (D1) eines Metalloxidhalbleiterfeldeffekttransistors (MOSFET) (T1) aufweist, und dass die andere der leitfähigen Implantationen (34a, 34b) eine Source (S2) oder ein Drain (D2) eines anderen MOSFET (T2) aufweist.
Verwendung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Substrat (36) auf die Hauptsubstratleitfähigkeit dotiert ist, und die Implantationen (34a, 34b; 34a', 34b') entgegengesetzt der Hauptsubstratleitfähigkeit dotiert sind.
Verwendung nach Ansprüchen 1 bis 5, dadurch gekennzeichnet, dass das Substrat (36) auf eine Hauptsubstratleitfähigkeit dotiert ist, und die Implantationen (34a, 34b; 34a', 34b') auf die gleiche Leitfähigkeit wie die Hauptsubstratleitfähigkeit dotiert sind und in einen Substratgraben (56) gesetzt sind, der entgegengesetzt der Hauptsubstratleitfähigkeit dotiert ist.