KR20020005956A - 반도체 장치 - Google Patents

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KR20020005956A KR1020010025384A KR20010025384A KR20020005956A KR 20020005956 A KR20020005956 A KR 20020005956A KR 1020010025384 A KR1020010025384 A KR 1020010025384A KR 20010025384 A KR20010025384 A KR 20010025384A KR 20020005956 A KR20020005956 A KR 20020005956A
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Abstract

본 반도체 장치에서는, 트랜지스터의 동작에 기여하는 제 1 게이트 전극(1∼4), 및 트랜지스터의 동작에 기여하지 않는 제 2 게이트 전극(19, 20)은, 모두 동일한 길이이고, 또한 게이트 길이 방향을 따라서 동일 피치로 배치된다. 또한, 제 1 게이트 전극(1∼4) 및 제 2 게이트 전극(19, 20)의 게이트 폭 방향의 양단부가, 각각 가장 긴 활성영역 폭 이상으로 설치된다. 이 구성에 의해, 반도체 장치내의 반도체 집적회로를 설계할 때, 트랜지스터의 성능 저하를 일으키는 경우가 없는 패턴 구조를 가진 반도체 장치를 제공하는 것이 가능해진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 복수의 게이트 전극이 일 방향을 따라 배열하면서, 트랜지스터의 형성 영역 상에 형성된 반도체 장치의 패턴 구성에 관한 것이다.
일반적으로, 반도체 장치내의 반도체 집적회로를 설계할 때에는, 한번에 반도체 집적회로의 전체를 구축하는 것이 아니고, 스탠더드 셀이라 불리는 기능 블럭을 소정의 규칙 하에 복수 조합함으로써, 반도체 집적회로를 구축한다. 이와 같이스탠더드 셀을 복수로 조합하는 방법은, 셀 베이스 설계로 불린다.
스탠더드 셀을 사용한 셀 베이스 설계에서의 반도체 집적회로로서는, 인버터 회로, AND 회로, NAND 회로를 비롯한 단순한 기본 게이트 회로 외에, 플립플롭회로 등의 약간 복잡한 것, 또한 가산기 등의 비교적 규모가 큰 블록 회로 등, 여러 가지 종류의 회로가 필요에 따라서 사용된다.
셀 베이스 설계의 규칙으로서는, 스탠더드 셀끼리를 될 수 있는 한 가까이 인접하여 배치할 수 있도록, 스탠더드 셀 높이, 전원선 굵기, 배선대 위치 및 입출력 핀 위치 등의 통일을 도모할 수 있다. 이러한 스탠더드 셀로서, 예를 들면 도 13에 나타낸 것과 같은 설계 패턴을 가지지만 스탠더드 셀이 사용되고 있다.
도 13은, 종래의 스탠더드 셀에서 트랜지스터 부분의 기초 구조의 모양을 개략적으로 그린 것이다. 이때, 스탠더드 셀의 영역을 나타낸 것으로서 셀 프레임(21)을 2점 쇄선으로 나타낸다. 이 스탠더드 셀에서는, 게이트 길이 방향으로 배치된 게이트 전극(1, 2, 3, 4)과, 이온 주입에 의해서 불순물 이온이 실리콘 기판에 도입되어 형성된 활성영역(5, 6, 7)이 설치된다.
게이트 전극(1∼4)은 활성영역(5∼7) 위를 통과하여, 게이트 전극(1∼4)의 게이트 폭 방향의 양단부에는, 소정 형상의 배선부(15, 16, 17, 18)가 설치된다.
활성영역(5∼7)과 게이트 전극(1∼4)에 의해 둘러싸인 영역에서, 트랜지스터의 소스/드레인 영역(8∼14)이 규정된다. 예를 들면, 게이트 전극 1을 가지는 트랜지스터는, 소스/드레인 영역(8, 9)을 갖고, 게이트 전극 2를 가지는 트랜지스터는, 소스/드레인 영역(9, 10)을 가진다. 이들 2개의 트랜지스터는, 소스/드레인영역(9)을 공유화한 구성으로 되어 있다. 또한, 게이트 전극 3을 가지는 트랜지스터는, 소스/드레인 영역(11, 12)이 설치되고, 게이트 전극 4를 가지는 트랜지스터는, 소스/드레인 영역(13, 14)이 설치되어 있다.
배선부(15∼18)는, 게이트 전극(1∼4)을, 게이트 전극(1∼4)의 상층에 설치된 배선(도시 생략)에 전기적으로 접속하기 위해 설정된 영역에서, 통상은 이 배선부와 배선의 사이에 접속되는 콘택홀이 설치됨으로써, 게이트 전극(1∼4)과 상층의 배선이 접속된다. 또한, 소스/드레인 영역(8∼14)도, 이것들의 영역 내에 콘택홀을 설치하여, 게이트 전극과 마찬가지로, 상층의 배선에 접속된다.
이와 같이, 각 트랜지스터의 게이트 전극 및 소스/드레인 영역이 상층 배선과 전기적으로 접속됨에 따라서 논리회로를 구성할 수 있다. 또한, 스탠더드 셀은 이러한 구성을 가짐으로써, 트랜지스터의 사이즈는, 활성영역(5∼7) 및 게이트 전극(1∼4)의 게이트 폭 방향을 치수를 변화시키는 것에 의해 임의의 크기로 설정할 수 있다. 그 결과, 반도체 집적회로의 성능을 용이하게 최적화할 수 있다.
이에 대하여, 소위 게이트 어레이 구조의 경우는, 트랜지스터의 기본 사이즈가 미리 정해져 있기 때문에, 그 정수배로만 사이즈를 조정하는 것은 할 수 없어, 회로의 최적화가 곤란해진다. 즉, 셀 베이스에 의한 설계는 게이트 어레이에 의한 설계보다도 고성능의 LSI를 실현할 수 있는 장점이 있다.
그러나, 최근, 소자 치수, 배선 치수의 미세화가 비약적으로 진행하여, 패턴치수가 노광 장치 광원의 파장 이하로 되어 있고, 이에 따른 패턴의 마무리 치수의 격차가 문제가 되기 시작하고 있다. 즉, 규칙적인 패턴을 노광할 경우는, 거의 같은 사이즈로 마무리할 수 있다. 그러나, 도 13에 나타낸 종래의 게이트 전극의 구조와 같이, 불규칙한 패턴을 노광할 경우는, 노광 장치로부터 조사되는 노광 광의 불규칙한 간섭에 의한 영향 때문에, 각 게이트 전극의 마무리 치수가 다른 문제가 생긴다.
예를 들면, 도 13에 나타낸 게이트 전극 2에 착안한 경우, 게이트 전극 2의 상반부의 영역에는, 좌측으로 게이트 전극 1이 존재하고, 게이트 전극 2의 하반부의 영역에는, 좌측으로 게이트 전극 1은 존재하지 않는다. 이 경우, 게이트 전극 2의 상반부와 하반부에서는 게이트 전극 2의 마무리 치수가 달라져 버린다. 일반적으로, 게이트 전극에서는, 게이트 길이가 트랜지스터의 성능을 좌우한다. 게이트 길이가 설계 값보다도 길면, 트랜지스터가 온 상태일 때의 부하 구동 능력이 저하하기 때문에, 트랜지스터의 구동속도가 열화한다. 반대로, 게이트 길이가 설계 값보다도 짧으면, 트랜지스터가 오프일 때의 누설 전류가 커지기 때문에 소비전력이 증대한다.
따라서, 셀 베이스에 의한 설계의 경우, 불규칙 패턴 형상을 가지는 게이트 전극의 마무리 치수가 변동하기 때문에, 반도체 집적회로내의 트랜지스터의 속도 열화, 소비 전력 증가 등의 성능저하를 일으켜 버린다.
본 발명의 목적은, 상기 문제점을 해결하기 위해서 이루어진 것으로, 트랜지스터의 성능저하를 막는 패턴구조를 가진 반도체 장치를 제공하는 데에 있다.
도 1은 실시예 1에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 2는 실시예 2에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 3은 실시예 3에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 4는 실시예 3에 따른 다른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 5는 실시예 4에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 6은 실시예 5에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 7은 실시예 6에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 8은 실시예 7에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 9는 실시예 8에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 10은 실시예 9에 따른 스탠더드 셀 구조를 개략적으로 나타낸 평면도,
도 11은 실시예 10에 따른 LSI 칩 구조를 개략적으로 나타낸 평면도,
도 12는 실시예 11에 따른 LSI 칩 구조를 개략적으로 나타낸 평면도,
도 13은 종래의 기술에서의 스탠더드 셀 구조를 개략적으로 나타낸 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 2, 3, 4, 1A, 1B, 3A, 3B : 게이트 전극
5, 6, 7, 50, 51, 52, 53, 54, 55, 111, 112, 113, 114 : 활성영역
8, 9, 10, 11, 12, 13, 14 : 소스/드레인 영역
15, 16, 17, 18, 43, 44, 45, 46, 47, 48, 49, 56, 57 : 배선부
19, 20, 21 : 셀 프레임 22, 23, 24 : 스탠더드 셀
31, 32, 34, 36, 37, 38, 40, 42 : 제 1 게이트 전극
33, 35, 39, 41 : 제 2 게이트 전극
58 : 제 1 보조 패턴 전극
71, 72, 73, 74, 75, 76, 77, 78, 81, 82, 83, 84, 85 : 제 2 보조 패턴 전극
91 : LSI 칩 92∼95 : 주변회로영역
96 :셀 어레이 영역 101, 102, 103 : 트랜지스터 형성 영역
본 발명에 기초를 둔 반도체 장치에 있어서는, 반도체 기판에 형성된 복수의 소스/드레인 영역과, 제 1 방향을 따라서 배열되어, 각각의 게이트 폭 방향은 상기 제 1 방향과 수직한 제 2 방향과 일치하는 복수의 게이트 전극을 가지는 트랜지스터 형성 영역과, 각각은, 상기 복수의 게이트 전극중의 하나와, 상기 복수의 소스/드레인 영역중의 두 개에 의해 구성된, 복수의 전계 효과 트랜지스터를 구비한다. 또한, 상기 복수의 전계 효과 트랜지스터는, 상기 복수의 소스/드레인 영역의 제 2 방향에 따른 길이인 활성 영역 폭이 다른 것을 2종 이상 포함하고, 상기 복수의 게이트 전극의 각각의 게이트 폭은, 가장 긴 활성 영역 폭 이상으로 설치된다.
이와 같이, 게이트 전극의 각각의 게이트 폭이, 가장 긴 활성영역 폭 이상으로 설치됨으로써, 게이트 길이 방향으로 인접한 게이트 전극에서는, 활성영역 폭에 있어서 대향하는 측면이 존재하게 되어, 노광 광의 불규칙한 간섭에 의한 영향을 감소시키는 것이 가능하게 되고, 각 게이트 전극의 마무리 치수의 균일화를 꾀하는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 상기 복수의 게이트 전극의 각각은, 서로 인접한 상기 게이트 전극의 대향하는 측벽의 간격이 대략 동일하게 설치된다. 또한, 바람직하게는, 상기 복수의 게이트 전극은, 동일 게이트 길이를 가진다.
이 구성으로부터, 대략 동일 형상의 게이트 전극이, 제 1 방향으로 규칙 바르게 배치되는 것이 되기 때문에, 게이트 전극의 패턴 형성시에 있어서 노광 공정시에, 인접한 게이트 전극의 패턴으로부터의 영향이 서로 같게 되어, 각 게이트 전극의 마무리 치수를 같게 하는 것이 가능하게 된다. 그 결과, 각 게이트 전극의 형상이 동일해져, 반도체 장치의 특성을 설계대로 발휘시키는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 해당 반도체 장치는, 복수의 상기 트랜지스터 형성 영역을 포함하고, 상기 트랜지스터 형성 영역이 상기 제 2 방향으로 나란하게 배치된다.
이와 같이, 트랜지스터 형성 영역이 제 2 방향으로 배치되는 경우에도, 각 트랜지스터 형성 영역에서의 각 게이트 전극의 형상이 동일해지고, 반도체 장치의 특성을 설계대로 발휘시키는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 해당 반도체 장치는, 복수의 상기 트랜지스터 형성 영역을 가지고, 상기 트랜지스터 형성 영역이 상기 제 1 방향으로 나란하게 배치되고, 상기 트랜지스터 형성 영역의 사이에는, 제 1 보조 패턴 전극이 설치되고, 상기 제 1 보조 패턴 전극은, 상기 게이트 전극과 동일 게이트 길이로 설치됨과 동시에, 양측의 상기 트랜지스터 형성 영역에 설치되는 상기 게이트 전극의 게이트 길이 방향의 피치를 동일하게 하는 위치에 설치되고, 상기 제 1 보조 패턴 전극의 게이트 폭 방향의 양단부는, 상기 게이트 전극의 상기 제 2 방향의 양단부와 동일 또는 그것을 외측으로 넘도록 설치된다.
이와 같이, 트랜지스터 형성 영역이 상기 제 1 방향으로 배치되는 경우에 있어서, 각 트랜지스터 형성 영역의 사이에, 게이트 전극과 대략 동일 형상을 가지고, 각 게이트 전극과 동일 피치가 되도록 제 1 보조 패턴 전극을 설치함으로써, 모든 게이트 전극이, 제 1 방향으로 규칙 바르게 배치되기 때문에, 게이트 전극의 패턴 형성시에 있어서 노광 공정시에, 인접한 게이트 전극의 패턴으로부터의 영향이 서로 같게 되어, 각 게이트 전극의 마무리 치수를 같게 하는 것이 가능하게 된다. 그 결과, 각 게이트 전극의 형상이 동일해지고, 반도체 장치의 특성을 설계대로 발휘시키는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 상기 제 1 방향에서, 상기트랜지스터 형성 영역과 인접하지 않은 측의 가장 외측에 위치하는 상기 게이트 전극의 외측에는, 제 2 보조 패턴 전극이 설치되고, 상기 제 2 보조 패턴 전극은, 상기 게이트 전극과 동일 게이트 길이로 설치됨과 동시에, 상기 게이트 전극의 상기 제 1 방향의 피치와 동일하게 배치되고, 상기 제 2 보조 패턴 전극의 상기 제 2 방향의 양단부가, 상기 게이트 전극의 상기 제 2 방향의 양단부와 동일 또는 그것을 외측으로 넘도록 설치된다.
이와 같이, 트랜지스터 형성 영역과 인접하지 않은 측의 가장 외측에 위치한 상기 게이트 전극의 외측에, 제 2 보조 패턴 전극을 설치함으로써, 가장 외측에 위치한 게이트 전극과, 중간에 위치한 게이트 전극의, 패턴 형성시에 있어서의 노광 공정시의 조건이 같게 되어, 각 게이트 전극의 마무리 치수를 같게 하는 것이 가능하게 된다. 그 결과, 각 게이트 전극의 형상이 동일해지고, 반도체 장치의 특성을 설계대로 발휘시키는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 선택된 상기 게이트 전극의상기 제 2 방향의 단부에, 임의 형상의 게이트 배선부가 설치된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 상기 복수의 게이트 전극은, 전기적으로 고립한 적어도 하나의 게이트 전극을 포함하고, 그 이외의 게이트 전극에는 그 게이트 전극의 제 1 방향에 따른 길이보다도 긴 폭을 갖는 배선부가 접속된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 상기 트랜지스터 형성 영역내의 상기 게이트 전극은, 반도체 장치의 동작에 기여하는 제 1 게이트 전극과, 반도체 장치의 동작에 기여하지 않는 제 2 게이트 전극을 포함한다.
이와 같이, 제 1 게이트 전극과 제 2 게이트 전극을 혼재시킴으로써, 게이트 전극의 패턴 형성시에 있어서의 노광 공정시에, 인접한 게이트 전극의 패턴으로부터의 영향을 서로 같게 할 수 있어, 각 게이트 전극의 마무리 치수를 같게 하는 것이 가능하게 된다. 그 결과, 각 게이트 전극의 형상이 동일하게 되어, 반도체 장치의 특성을 설계대로 발휘시키는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 선택된 상기 게이트 전극은, 상기 제 2 방향의 일단에서 타단까지가 일 부재로 구성된다. 또한, 상기 발명에 있어서 바람직한 형태로서, 선택된 상기 게이트 전극은, 상기 제 2 방향의 일단으로부터 타단에 걸쳐서 2 이상으로 분할된다. 이것들의 구성을 채용함으로써도, 각 게이트 전극의 형상이 대략 동일해져, 반도체 장치의 특성을 설계대로 발휘시키는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 상기 복수의 게이트 전극의각각은, 서로 인접한 상기 게이트 전극의 대향하는 측벽의 간격이 전부 동일하게 설정된다.
이 구성을 채용함으로써, 게이트 전극의 패턴 형성시에 있어서의 노광 공정시에, 인접한 게이트 전극의 측벽 패턴으로부터의 영향을 서로 같게 할 수 있어, 각 게이트 전극의 마무리 치수를 설계대로 마무리하는 것이 가능하게 된다. 그 결과, 반도체 장치의 특성을 설계대로 발휘시키는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 서로 인접한 상기 활성영역의 상기 제 1 방향의 간격이 전부 동일 간격으로 설정된다.
이 구성을 채용함으로써, 활성영역의 패턴 형성시에 있어서의 노광 공정시에, 인접하는 활성영역의 영향을 서로 같게 할 수 있어, 각 활성영역의 마무리 치수를 설계대로 마무리하는 것이 가능하게 된다. 그 결과, 반도체 장치의 특성을 설계대로 발휘시키는 것이 가능하게 된다.
또한, 상기 발명에 있어서 바람직한 형태로서, 상기 트랜지스터 형성 영역에 하나의 스탠더드 셀이 구성된다.
본 발명에 의거한 반도체 장치의 국면에 있어서는, 상술한 반도체 장치를, 행 방향 및 열 방향으로 복수 배치하여, 반도체 집적회로를 구성한다. 이에 따라, 동작 특성의 신뢰성이 높은 반도체 장치를 얻는 것이 가능하게 된다.
(실시예)
이하, 본원 발명에 의거한 반도체 장치의 각 실시예에 관해서, 도면을 참조하면서 설명한다. 이때, 각 도면은 스탠더드 셀에 있어서의 트랜지스터 부분의 기초구조의 모양을 개략적으로 그린 것이다. 또한, 각 도면 중에서, 설명의 편의상, 스탠더드 셀의 영역을 나타낸 것으로서 셀 프레임 및 트랜지스터 형성 영역을 2점 쇄선으로 나타낸다. 또한, 상술한 도 13에 나타낸 종래기술에 따른 스탠더드 셀과 동일 또는 상당 부분에 관해서는 동일한 참조부호를 부여하여, 상세한 설명은 생략한다.
또, 이하의 설명에서, 스탠더드 셀에 설치되는 게이트 전극의 게이트 길이에 따른 제 1 방향을 게이트 길이 방향으로 칭하여, 게이트 길이 방향에 직교하는 제 2 방향을 게이트 폭 방향으로 칭한다.
(실시예 1)
(구성)
이하, 본 실시예에서 스탠더드 셀 구조에 관해서 설명한다. 도 1을 참조하여, 셀 프레임(21) 내에 설치되는 트랜지스터 형성 영역(101)에는, 트랜지스터의 동작에 기여하는 제 1 게이트 전극(1∼4), 활성영역(5∼7) 및 트랜지스터의 동작에 기여하지 않는 제 2 게이트 전극(19, 20)이 설치된다.
제 1 게이트 전극(1∼4) 및 제 2 게이트 전극(19, 20)은, 모두 동일 길이 이고, 또한, 전부 게이트 길이 방향이 동일해지도록 배열됨과 동시에, 전부 동일피치로 배열되어 있다. 여기서, 피치란, 도 1에 나타낸 것처럼, 2개의 게이트 전극의 중심선 사이의 거리를 의미하는 것으로 한다(도면 중 P). 또한, 제 1 게이트 전극(1∼4) 및 제 2 게이트 전극(19, 20)의 게이트 폭 방향의 양단부가, 각각 동일가상 직선 상에 대략 나란하도록 배열되어 있다. 본 실시예에 따른 제 1 게이트 전극(1∼4) 및 제 2 게이트 전극(19, 20)은, 모두 게이트 폭 방향에서 한쪽 끝으로부터 다른 쪽까지, 동일 부재로 구성되어, 동일 길이를 가지고 있다.
제 1 게이트 전극(1∼4)의 아래쪽으로는, 활성영역(5, 6, 7)이 설정되고, 각 게이트 전극에 의해 트랜지스터가 구성된다. 이때, 활성영역(5)은 게이트 폭 방향에서, 2종의 폭을 가지도록 설치되지만, 제 1 게이트 전극(1)은, 가장 긴 활성영역 폭 이상이 되도록 설치된다.
트랜지스터의 사이즈는, 활성영역(5∼7)의 크기에 의해 결정되고, 이 점에서 게이트 어레이 방식과는 다르다. 또한, 제 1 게이트 전극(1∼4)으로부터의 배선부(15, 16, 17, 18)도, 종래기술과 마찬가지로, 필요에 따라서 트랜지스터 형성 영역(101)의 외부에서 임의 형상으로 설치할 수 있다. 이때, 본 실시예에 따른 배선부(15, 16, 17, 18)는, 게이트 전극의 게이트 길이보다도 긴 폭을 가지는 형상이 채용된다.
(작용·효과)
상기 구성으로 이루어진 스탠더드 셀에 의하면, 동일 형상의 제 1 게이트 전극(1∼4) 및 제 2 게이트 전극(19, 20)이 게이트 길이 방향으로 규칙 바르게 배치되는 것부터, 게이트 전극의 패턴 형성시에 있어서의 노광 공정시에, 인접한 게이트 전극의 패턴으로부터의 영향이 서로 같게 되어, 각 게이트 전극의 마무리 치수를 같게 하는 것이 가능하게 된다. 그 결과, 게이트 전극의 마무리의 격차에 의거한 반도체 집적회로의 동작 속도 열화나 소비 전력 증대를 방지하는 것이 가능해진다.
이때, 본 실시예에 있어서, 각각의 트랜지스터는, p MOS와 n MOS 중 어느 것이어도 되고, 마찬가지의 작용·효과를 얻을 수 있다. 또한, 동일 형상의 제 1 게이트 전극(1∼4) 및 제 2 게이트 전극(19, 20)이 혼재하는 경우에 관해서 설명하였지만, 모든 게이트 전극이 트랜지스터의 동작에 기여하는 제 1 게이트 전극이어도, 마찬가지의 작용·효과를 얻을 수 있다.
(실시예 2)
(구성)
이하, 본 실시예에 따른 스탠더드 셀의 구조에 관해서 설명한다. 도 2를 참조하여, 본 실시예에 따른 스탠더드 셀의 구조는, 하나의 셀 프레임(21)의 속에 트랜지스터 형성 영역(102) 및 트랜지스터 형성 영역(103)을 게이트 폭 방향으로 배치한다.
(트랜지스터 형성 영역(102))
트랜지스터 형성 영역(102)에는, 트랜지스터의 동작에 기여하는 제 1 게이트 전극(31, 32, 34, 36) 및 트랜지스터의 동작에 기여하지 않는 제 2 게이트 전극(33, 35)이 설치된다. 제 1 게이트 전극(31, 32, 34, 36) 및 제 2 게이트 전극(33, 35)은, 모두 동일 길이이고, 또한, 전부 게이트 길이 방향이 동일해지도록 배열됨과 동시에, 전부 동일 피치로 배열되어 있다.
또한, 제 1 게이트 전극(31, 32, 34, 36) 및 제 2 게이트 전극(33, 35)의 게이트 폭 방향의 양단부가, 각각 동일 가상 직선 상에 대략 나란하도록 배열되어 있다. 본 실시예에 따른 제 1 게이트 전극(31, 32, 34, 36) 및 제 2 게이트 전극(33, 35)은, 모두 게이트 폭 방향에서 한쪽 끝으로부터 다른 쪽 끝까지, 동일부재로 구성되어 있다.
제 1 게이트 전극(31, 32, 34, 36)의 아래쪽으로는, 활성영역(50, 51, 52)이 설정되어, 각 게이트 전극에 의해 트랜지스터가 구성된다. 이때, 활성영역(50)은, 게이트 폭 방향에서, 2종의 폭을 가지도록 설치되지만, 제 1 게이트 전극(31)은, 가장 긴 활성영역 폭 이상이 되도록 설치된다.
트랜지스터의 사이즈는, 활성영역(51∼52)의 크기에 의해 결정되고, 이 점에서 게이트 어레이 방식과는 다르다. 또한, 제 1 게이트 전극(31, 32, 34, 36)으로부터의 배선부(43, 44, 45, 48)도, 종래기술과 마찬가지로, 필요에 따라서 트랜지스터 형성 영역(102)의 외부에서 임의 형상으로 설치할 수 있다. 이때, 본 실시예에 따른 배선부(43, 44, 45, 48)는, 게이트 전극의 게이트 길이보다도 긴 폭을 가지는 형상이 채용된다.
(트랜지스터 형성 영역(103))
트랜지스터 형성 영역(103)에는, 트랜지스터의 동작에 기여하는 제 1 게이트 전극(37, 38, 40, 42) 및 트랜지스터의 동작에 기여하지 않는 제 2 게이트 전극(39, 41)이 설치된다. 제 1 게이트 전극(37, 38, 40, 42) 및 제 2 게이트 전극(39, 41)은, 모두 동일 길이이고, 또한, 전부 게이트 길이 방향이 동일해지도록 배열됨과 동시에, 전부 동일 피치로 배열되어 있다.
또한, 제 1 게이트 전극(37, 38, 40, 42) 및 제 2 게이트 전극(39, 41)의 게이트 폭 방향의 양단부가, 각각 동일 가상 직선 상에 대략 나란하도록 배열되어 있다. 본 실시예에 따른 제 1 게이트 전극(37, 38, 40, 42) 및 제 2 게이트 전극(39, 41)은, 모두 게이트 폭 방향에서 한쪽 끝으로부터 다른 쪽 끝까지, 동일 부재로 구성되어 있다.
이때, 트랜지스터 형성 영역(102)에 설치된 제 1 게이트 전극(31, 32, 34, 36) 및 제 2 게이트 전극(33, 35)보다도, 트랜지스터 형성 영역(103)에 설치된 제 1 게이트 전극(37, 38, 40, 42) 및 제 2 게이트 전극(39, 41)의 게이트 폭 쪽이 짧게 설정되어 있다.
제 1 게이트 전극(37, 38, 40, 42)의 아래쪽으로는, 활성영역(53, 54, 55)이 설정되어, 각 게이트 전극에 의해 트랜지스터가 구성된다. 이때의 활성영역(53)은 게이트 폭 방향에서, 2종의 폭을 가지도록 설정되지만, 제 1 게이트 전극(37)은, 가장 긴 활성영역 폭 이상이 되도록 설치된다.
트랜지스터의 사이즈는, 활성영역(53∼55)의 크기에 의해 결정되어 있고, 이 점에서 게이트 어레이 방식과는 다르다. 또한, 제 1게이트 전극(37, 38, 40)으로부터의 배선부(46, 47, 48, 49)도, 종래기술과 마찬가지로, 필요에 따라서 트랜지스터 형성 영역(103)의 외부에서 임의 형상으로 설치할 수 있다. 이때, 본 실시예에 따른 배선부(46, 47, 48, 49)는, 게이트 전극의 게이트 길이보다도 긴 폭을 가지는 형상이 채용되어 있다. 또한, 배선부(48)는, 제 1 게이트 전극(34)과 제 1 게이트 전극(40)의 공유배선으로 되어 있다.
(작용·효과)
상기 구성으로 이루어진 스탠더드 셀에 의하면, 하나의 셀 프레임(21)의 속에 트랜지스터 형성 영역 102 및 트랜지스터 형성 영역(103)을 게이트 폭 방향으로 설치하고 있는 경우이어도, 상기 실시예 1과 마찬가지의 작용·효과를 얻을 수 있다.
또한, 본 실시예에 있어서와 같이, 트랜지스터 형성 영역을 게이트 폭 방향으로 2단 구성으로 함으로써, 예를 들면, pMOS 트랜지스터와 nMOS 트랜지스터를 각각의 영역에 나눠 형성할 수 있어, 설계를 용이화 할 수 있다. 또한, 2개의 트랜지스터 형성 영역의 트랜지스터 사이즈를 개별로 설정할 수 있기 때문에, 예를 들면 게이트 전극 34와 게이트 전극 40과 같이 활성영역 외의 여분 게이트 영역을 작게 하는 것이 가능해지기 때문에, 기생용량을 감소할 수 있어, 고속이고 저소비전력의 반도체 집적회로가 실현 가능해진다.
이때, 본 실시예에 있어서는, 트랜지스터 형성 영역을 게이트 폭 방향으로 2단 설치할 경우에 관해서 설명하였지만, 3단 이상 설치할 경우라도, 마찬가지의 작용 효과를 얻을 수 있다.
또한, 트랜지스터 형성 영역 102에 따른 게이트 전극 폭과 트랜지스터 형성 영역 103에 있어서의 게이트 전극 폭을 다르게 한 구성을 채용하고 있지만, 양 영역의 게이트 전극 폭을 동일하게 하는 것에 의해서도, 마찬가지의 작용효과를 얻을 수 있다.
(실시예 3)
(구성)
도 3은 본 실시예에 따른 반도체 장치를 나타낸다. 도 3을 참조하여, 본 실시예에 따른 스탠더드 셀의 구조는, 하나의 셀 프레임(21)의 속에 트랜지스터 형성 영역(102) 및 트랜지스터 형성 영역(103)을 게이트 길이 방향으로 배치하고 있다. 또한, 트랜지스터 형성 영역 102와 트랜지스터 형성 영역 103의 사이에는, 제 1 보조 패턴 전극(58)이 설치된다.
(트랜지스터 형성 영역(102, 103))
트랜지스터 형성 영역 102와 트랜지스터 형성 영역 103의 기본적 구성은, 상기 실시예 2에 따른 구성과 동일하다. 다른 구성 점은, 트랜지스터 형성 영역 102의 제 1 게이트 전극 34에 배선부 56이 설치되고, 트랜지스터 형성 영역 103의 제 1 게이트 전극 40에 배선부 57이 설치되는 구성과, 트랜지스터 형성 영역 102 및 트랜지스터 형성 영역 103에 설치되는 게이트 전극의 게이트 폭은 모두 동일 폭으로 설치되는 구성이다. 또, 배선부(56, 57)는, 게이트 전극의 게이트 길이보다도 긴 폭을 가지는 형상이 채용된다.
(제 1 보조 패턴 전극(58))
트랜지스터 형성 영역 102와 트랜지스터 형성 영역 103은, 제 1 보조 패턴 전극(58)을 끼워서 게이트 폭에 어긋나서 배치되어 있고, 제 1 보조 패턴 전극(58)의 게이트 폭 방향의 양단부는, 트랜지스터 형성 영역(102, 103)에 설치된 게이트 전극의 양단부에 의해서 규정되는 가상 직선(도 3에서는, 트랜지스터 형성 영역을규정하는 2점 쇄선)을 외측으로 넘도록 설치된다.
또한, 제 1 보조 패턴 전극(58)은, 게이트 전극과 동일 길이로 설치됨과 동시에, 트랜지스터 형성 영역(102, 103)에 설치되는 게이트 전극의 게이트 길이 방향의 피치를 동일하게 하는 위치에 설치된다.
(작용·효과)
상기 구성으로 이루어진 스탠더드 셀에 의하면, 하나의 셀 프레임(21)의 속에 트랜지스터 형성 영역 102 및 트랜지스터 형성 영역 103을 게이트 길이 방향으로 설치하고 있는 경우이어도 제 1 보조 패턴 전극(58)을 설치하는 것에 의해, 상기 실시예 1과 마찬가지의 작용·효과를 얻을 수 있다.
또한, 본 실시예에 있어서와 같이, 트랜지스터 형성 영역을 게이트 길이 방향으로 2단 구성으로 함으로써, 예를 들면, pMOS 트랜지스터와 nMOS 트랜지스터를 각각의 영역에 나눠 형성할 수 있어, 설계를 용이화 할 수 있다. 또한, 도 4에 나타낸 것처럼, 2개의 트랜지스터 형성 영역의 트랜지스터 사이즈를 개별로 설정할 수 있다.
이때, 본 실시예에서는, 트랜지스터 형성 영역을 게이트 길이 방향으로 2단 설치할 경우에 관해서 설명하였지만, 3단 이상 설치할 경우라도 마찬가지의 작용 효과를 얻을 수 있다.
또한, 상기 실시예 2에 따른 스탠더드 셀 구조와 조합함으로써, 게이트 폭 방향과 횡 게이트 길이 방향으로 다른 게이트 전극 사이즈의 트랜지스터 형성 영역을 임의의 수로 형성하는 것이 가능해지고, 섬세하고 치밀한 게이트 전극 사이즈의결정이 가능해져, 보다 고속동작 및 저소비 전력의 반도체 집적회로를 실현하는 것이 가능해진다.
이때, 제 1 보조 패턴 전극(58)의 게이트 폭 방향의 양단부는, 트랜지스터 형성 영역(102, 103)에 설치되는 게이트 전극의 양단부에 의해서 규정되는 가상 직선을 외측으로 넘도록 설치하고 있지만, 가상 직선과 동일 위치이어도, 마찬가지의 작용효과를 얻을 수 있다.
(실시예 4)
(구성)
도 5는, 본 실시예에 따른 반도체 장치를 나타낸다. 도 5를 참조하여, 본 실시예에 따른 스탠더드 셀의 구조는, 기본적 구조는 도 1에 나타낸 실시예 1에 따른 스탠더드 셀의 구조와 동일하고, 상이점은, 실시예 1에서 나타낸 스탠더드 셀의 구조에 대하여, 스탠더드 셀의 게이트 길이 방향의 외측의 양측에 제 2 보조 패턴 전극(71, 72)이 설치되는 점에 있다.
이 제 2 보조 패턴 전극(71, 72)은, 트랜지스터 형성 영역(101)에 설치되는 게이트 전극과 동일 길이로 설치됨과 동시에, 게이트 길이 방향의 피치가 동일하게 배치된다. 또한, 제 2 보조 패턴 전극(71, 72)의 게이트 폭 방향의 양단부는, 게이트 전극의 가상 직선 위(도 4에서는, 트랜지스터 형성 영역(101)을 규정하는 2점 쇄선)가 되도록 설치된다.
(작용·효과)
상기 구성으로 이루어진 스탠더드 셀에 의하면, 스탠더드 셀의 조합에 의해서 반도체 집적회로를 구축할 때에, 스탠더드 셀의 옆에 다른 스탠더드 셀이 배치되지 않고, 게이트 전극이 인접하지 않는 경우에도, 스탠더드 셀 내의 트랜지스터의 게이트 전극에는, 인접한 게이트 전극이 존재하게 되어, 게이트 전극의 마무리 치수의 격차를 방지할 수 있다. 그 결과, 상기 실시예 1과 마찬가지의 작용효과를 얻을 수 있다.
(실시예 5)
(구성)
도 6은 본 실시예에 따른 반도체 장치를 나타낸다. 도 6을 참조하여, 본 실시예에 따른 스탠더드 셀의 구조는, 도 2에 나타낸 실시예 2의 구조와 도 5에 나타낸 실시예 4의 구조를 조합한 것이다. 이때, 실시예 2와 동일 구조 부분에는, 동일 참조번호를 부여하고 상세한 설명은 생략한다.
트랜지스터 형성 영역(102)에 있어서의 제 1 게이트 전극(43, 52)의 게이트 길이 방향의 외측에는, 제 2 보조 패턴 전극(73, 74)이 설치된다. 제 2 보조 패턴 전극(73, 74)은, 트랜지스터 형성 영역(102)에 설치되는 게이트 전극과 동일 길이로 설치됨과 동시에, 게이트 길이 방향의 피치가 동일하게 배치된다. 또한, 제 2 보조 패턴 전극(73, 74)의 게이트 폭 방향의 양단부는, 게이트 전극의 가상 직선 위(도 6에서는, 트랜지스터 형성 영역(102)을 규정하는 2점 쇄선)가 되도록 설치된다.
또한, 트랜지스터 형성 영역(103)에 있어서의 제 1 게이트 전극(37, 42)의 게이트 길이 방향의 외측에는, 제 2 보조 패턴 전극(75, 76)이 설치된다. 제 2 보조 패턴 전극(75, 76)은, 트랜지스터 형성 영역(103)에 설치되는 게이트 전극과 동일 길이로 설치됨과 동시에, 게이트 길이 방향의 피치가 동일하게 배치된다. 또한, 제 2 보조 패턴 전극(75, 76)의 게이트 폭 방향의 양단부는, 게이트 전극의 가상 직선 위(도 6에서는, 트랜지스터 형성 영역(103)을 규정하는 2점 쇄선)가 되도록 설치된다.
(작용·효과)
상기 구성으로 이루어진 스탠더드 셀에 의하면, 하나의 스탠더드 셀의 속에 트랜지스터 형성 영역이 게이트 폭 방향으로 복수단 존재하는 경우라도, 게이트 전극의 마무리 치수의 격차를 방지할 수 있다. 그 결과, 상기 실시예 2 및 실시예 4와 마찬가지의 작용효과를 얻을 수 있다.
(실시예 6)
(구성)
도 7은 본 실시예에 따른 반도체 장치를 나타낸다. 도 7을 참조하여, 본 실시예에 따른 스탠더드 셀의 구조는, 도 4에 나타낸 실시예 3의 구조와 도 5에 나타낸 실시예 4의 구조를 조합한 것이다. 이때, 실시예 3과 동일 구조 부분에는, 동일 참조번호를 부여하고, 상세한 설명은 생략한다.
트랜지스터 형성 영역(102)에서 제 1 게이트 전극(31)의 게이트 길이 방향의외측에는, 제 2 보조 패턴 전극(77)이 설치된다. 제 2 보조 패턴 전극(77)은, 트랜지스터 형성 영역(102)에 설치되는 게이트 전극과 동일 길이로 설치됨 과 동시에, 게이트 길이 방향의 피치가 동일하게 배치된다. 또한, 제 2 보조 패턴 전극(77)의 게이트 폭 방향의 양단부는, 게이트 전극의 가상 직선 위(도 7에서는, 트랜지스터 형성 영역(102)을 규정하는 2점 쇄선)가 되도록 설치된다.
또한, 트랜지스터 형성 영역(103)에 있어서의 제 1 게이트 전극(42)의 게이트 길이 방향의 외측에는, 제 2 보조 패턴 전극(78)이 설치된다. 제 2 보조 패턴 전극(78)은, 트랜지스터 형성 영역(103)에 설치되는 게이트 전극과 동일 길이로 설치됨과 동시에, 게이트 길이 방향의 피치가 동일하게 배치된다. 또한, 제 2 보조 패턴 전극(78)의 게이트 폭 방향의 양단부는, 게이트 전극의 가상 직선 위(도 7에서는, 트랜지스터 형성 영역(103)을 규정하는 2점 쇄선)가 되도록 설치된다.
(작용·효과)
상기 구성으로 이루어진 스탠더드 셀에 의하면, 하나의 스탠더드 셀의 속에 트랜지스터 형성 영역이 게이트 길이 방향으로 복수단 존재하는 경우라도, 게이트 전극의 마무리 치수의 격차를 방지할 수 있다. 그 결과, 상기 실시예 3 및 실시예 4와 마찬가지의 작용효과를 얻을 수 있다.
(실시예 7)
(구성)
도 8은 본 실시예에 따른 반도체 장치를 나타낸다.
도 8을 참조하여, 본 실시예에 따른 스탠더드 셀의 구조는, 도 1에 나타낸 실시예 1에 따른 스탠더드 셀의 구조와 비교한 경우, 게이트 전극을 규칙적으로 배치하기 위해서 추가된 제 2 게이트 전극(19, 20)의 게이트 길이 방향의 사이즈가 크게 설치된다. 또한, 게이트 전극의 게이트 길이 방향에 인접하는 게이트 전극의 대향한 측벽의 간격은 전부 동일해지도록 설치된다. 이때, 그 밖의 구성에 관해서는 실시예 1과 동일하기 때문에, 동일 구조 부분에는, 동일 참조번호를 부여하여, 상세한 설명은 생략한다.
(작용·효과)
일반적으로, 배선이 많은 스탠더드 셀에 있어서는, 상층의 배선 때문에 게이트 전극을 떨어지게 배치하는 경우가 있다. 실시예 1의 스탠더드 셀 구조와 같이, 게이트 전극을 완전히 규칙적으로 배치하고자 하면, 새롭게 게이트 전극을 추가하여 규칙적인 배치를 실현해야 하고, 추가한 게이트 전극만큼, 게이트 피치단위로 면적이 증가한다.
이에 대하여, 본 실시예에 따른 스탠더드 셀 구조에 의하면, 추가된 제 2 게이트 전극(19, 20)의 게이트 길이 방향의 폭을 변화시킬 뿐이고, 게이트 전극의 게이트 길이 방향에 인접하는 게이트 전극의 대향한 측벽의 간격을 전부 동일해지도록 할 수 있으므로, 스탠더드 셀의 평면 면적의 증가를 최소한으로 할 수 있다.
또한, 본 실시예에 따른 스탠더드 셀 구조에 의하면, 게이트 전극의 형상이 실시예 1과 같이 완전히 규칙적이지는 않지만, 트랜지스터에 사용되는 제 1 게이트 전극에 대하여는 전부 등간격의 위치에 인접하는 게이트 전극의 측벽이 존재하기 때문에, 제 1 게이트 전극의 마무리 치수의 격차를 거의 없앨 수 있다. 따라서, 고속이고 또한 저소비 전력의 반도체 집적회로를 실현할 수 있다.
이때, 본 실시예에 있어서는, 실시예 1의 스탠더드 셀 구조에 적용한 경우에 관해서 설명하였지만, 상기 실시예 2∼6의 어느 쪽의 스탠더드 셀 구조에 대하여도 적용할 수 있어, 마찬가지의 작용효과를 얻을 수 있다.
(실시예 8)
(구성)
도 9는 본 실시예에 따른 반도체 장치를 나타낸다. 도 9를 참조하여, 본 실시예에 따른 스탠더드 셀의 구조는, 도 1에 나타낸 실시예 1에 따른 스탠더드 셀의 구조와 비교한 경우, 제 1 게이트 전극(15, 17)의 활성영역(5, 6)외의 부분을 게이트 폭 방향으로 2 분할하여, 각각 게이트 전극(1A, 1B) 및 게이트 전극(3A, 3B)으로 분할한 구조를 나타낸다. 이때, 그 밖의 구성에 관해서는 실시예 1과 동일하므로, 동일 구조 부분에는, 동일 참조번호를 부여하여, 상세한 설명은 생략한다.
(작용·효과)
상기 구성으로 이루어진 스탠더드 셀에 의하면, 게이트 전극(1A, 3A)으로 구성된 트랜지스터에 있어서는, 게이트 전극의 폭이 필요 폭 밖에 없기 때문에, 기생용량이 감소된다. 그 결과, 구동속도가 고속이고 또한 저소비 전력의 스탠더드 셀이 실현된다.
또한, 상기 구성으로 이루어진 스탠더드 셀에 의하면, 트랜지스터 형성영역(101)의 각 게이트 전극이 완전히 규칙적으로 되지만, 거의 모든 게이트 전극에 대하여 등간격의 위치에 인접한 게이트 전극이 존재하기 때문에, 게이트의 마무리 치수의 격차를 거의 없앨 수 있다. 그 결과, 보다 구동속도가 고속이고 또한 저소비 전력인 반도체 집적회로를 실현할 수 있다.
이때, 본 실시예에 있어서는, 실시예 1의 스탠더드 셀 구조에 적용한 경우에 관해서 설명하였지만, 상기 실시예 2∼7의 어느 쪽의 스탠더드 셀 구조에 대하여도 적용할 수 있어, 마찬가지의 작용효과를 얻을 수 있다.
(실시예 9)
(구성)
도 10은, 본 실시예에 따른 반도체 장치를 나타낸다. 도 10을 참조하여, 본 실시예에 따른 스탠더드 셀의 구조는, 상기 실시예 8에 따른 스탠더드 셀의 구조에 대하여, 활성영역을 규칙적으로 배치하고 있다. 제 1 게이트 전극(1B)의 아래쪽으로 활성영역 111이 설치되고, 제 2 게이트 전극(19)의 아래쪽으로 활성영역 112가 설치되고, 제 1 게이트 전극(3B)의 아래쪽으로 활성영역113이 설치되며, 제 2 게이트 전극(20)의 아래쪽으로 활성영역(114)이 설치된다. 이때, 그 밖의 구성에 관해서는 실시예 1과 동일하기 때문에, 동일 구조 부분에는, 동일 참조번호를 부여하여, 상세한 설명은 생략한다.
(작용·효과)
일반적으로, 활성영역에 관해서도, 게이트 전극과 같이, 패턴의 불규칙이 늘면 마무리 치수의 격차가 커지는 성질이 있다. 그 결과, 도 8에 나타낸 것처럼, 활성영역의 게이트 폭 방향 및 길이방향의 마무리 치수가 변동하면, 활성영역의 사이즈가 불균일해지는 결과, 트랜지스터의 사이즈가 설계 값과 다르고, 원하는 성능을 얻을 수 없게 되는 경우가 있다. 따라서, 상기 구성으로 이루어진 스탠더드 셀의 구조에 의하면, 활성영역 패턴의 규칙성이 늘 수 있어, 원하는 성능을 얻는 것이 가능하게 된다.
(실시예 10)
(구성)
도 11은 본 실시예에 따른 반도체 장치를 나타낸다. 도 11을 참조하여, 본 실시예에 따른 반도체 장치의 구조는, 실시예 1에 준하는 구성을 가지는 스탠더드 셀을 사용하여 LSI 칩을 구성한 경우를 나타낸다. 이 LSI 칩(91)은, 패드 및 입출력 버퍼를 배치한 주변회로영역(92∼95), 스탠더드 셀을 조합하여 논리를 구성하는 셀 어레이 영역(96)을 가진다. 셀 어레이 영역(96)에서는, 실시예 1에 준하는 구성을 가지는 복수의 스탠더드 셀(22∼24)이 행 방향 및 열 방향으로 배치되어 있다. 또한, 각 스탠더드 셀의 사이에는, 제 2 보조 패턴 전극(81∼85)이 설치된다.
제 2 보조 패턴 전극(81∼85)은, 스탠더드 셀(22∼24) 내의 게이트 전극을 셀 어레이 영역 전체에서 규칙적으로 배치하기 위해서, 스탠더드 셀(22∼24)의 게이트 길이 방향의 간격을 조정하고, 또한 필요에 따라서 제 2 보조 패턴 전극(81∼85)을 추가함으로써 규칙적인 배치를 실현하고 있다.
제 2 보조 패턴 전극(81∼85)의 게이트 길이는, 스탠더드 셀(22∼24)의 트랜지스터에 사용되는 게이트 전극의 게이트 길이와 동일 사이즈이어도 되고, 또한, 도 8에서의 제 2 게이트 전극(19, 20)과 같이, 인접하는 게이트 전극과의 간격이 같아지는 것이면, 스탠더드 셀(22∼24)의 트랜지스터에 사용되는 게이트 전극의 게이트 길이보다도 길어도 된다.
또한, 제 2 보조 패턴 전극(81∼85)의 게이트 폭은, 제 2 보조 패턴 전극(81∼85)의 양단부가, 스탠더드 셀(22∼24)의 트랜지스터에 사용되는 게이트 전극의 게이트 폭 방향의 양단부에 의해서 규정되는 가상 직선 상 또는 가상 직선을 외측으로 넘도록 설치한다.
(작용·효과)
상기 구성으로 이루어진 반도체 집적회로에 의하면 실시예 1의 구성을 가지는 스탠더드 셀을 사용하여 게이트 전극의 규칙적인 배치를 실현할 수 있다.
(실시예 11)
(구성)
도 12는 본 실시예에 따른 반도체 장치를 나타낸다. 도 12를 참조하여, 본 실시예에 따른 반도체 장치의 구조는, 실시예 4에 준하는 구성을 가지는 스탠더드 셀을 사용하여 LSI 칩을 구성한 경우를 나타낸다. 기본적 구조는, 상기 실시예 10에서의 LSI 칩의 구성과 동일하다.
실시예 4에 따른 스탠더드 셀은, 도 5에 나타낸 것처럼, 스탠더드 셀의 경계부분에 이미 제 2 보조 패턴 전극 71 및 72가 형성되어 있기 때문에, 상기 실시예 10에서 사용한 제 2 보조 패턴 전극(81∼85)은 불필요해지고 있다.
스탠더드 셀(22∼24)의 배치에 관해서는, 도시한 스탠더드 셀(22, 23)과 같이, 양 스탠더드 셀의 엣지를 구비하는 것에 의해서, 도 4에 나타낸 제 2 보조 패턴 전극 71 및 72를 중복하여 배치하는 방법이나, 또한, 도시한 스탠더드 셀 23 및 24와 같이, 양자를 게이트 피치분만큼 떨어지게 배치하는 방법을 채용할 수 있고, 어느 쪽의 방법의 경우도, 셀 어레이 영역의 전체에서 게이트 전극을 규칙적으로 배치할 수 있다.
(작용·효과)
상기 구성으로 이루어진 반도체 집적회로에 의하면, 실시예 4의 구성을 가지는 스탠더드 셀을 사용하여 게이트 전극의 규칙적인 배치를 실현할 수 있다.
또한, 상기 실시예 10 및 11에서는, 실시예 1 및 4에 개시한 스탠더드 셀 구조를 적용한 경우에 관해서 설명하였지만, 상기 다른 실시예의 스탠더드 셀 구조를 적용할 수 있어, 마찬가지의 작용효과를 얻을 수 있다.
본 발명에 의거한 반도체 장치에 의하면, 게이트 전극이나 활성영역의 마무리 형상의 격차를 방지할 수 있어, 고속동작과 저소비 전력의 반도체 장치를 실현하는 것이 가능해진다.
상기 개시된 실시예는 모든 점에서 예시에 있어서 제한적인 것이 아니다. 본발명의 범위는 상기한 실시예가 아니라 특허청구의 범위에 의해서 구분을 뚜렷이 하여 정해져, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.

Claims (3)

  1. 반도체 기판에 형성된 복수의 소스/드레인 영역(8∼14)과, 제 1 방향을 따라서 배열되어, 각각의 게이트 폭 방향은 상기 제 1 방향과 수직한 제 2 방향과 일치하는 복수의 게이트 전극을 가지는 트랜지스터 형성 영역(101)과,
    각각은, 상기 복수의 게이트 전극(1∼4)중의 하나와, 상기 복수의 소스/드레인 영역(8∼14)중의 두 개에 의해 구성되는 복수의 전계 효과 트랜지스터를 구비하고,
    상기 복수의 전계 효과 트랜지스터는,
    상기 복수의 소스/드레인 영역(8∼14)의 제 2 방향에 따른 길이인 활성영역 폭(5∼7)이 다른 것을 2종 이상 포함하고, 상기 복수의 게이트 전극(1∼4)의 각각의 게이트 폭은, 가장 긴 활성영역 폭 이상으로 설정된 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 게이트 전극(1∼4)의 각각은, 서로 인접하는 상기 게이트 전극(1∼4)의 대향하는 측벽의 간격이 대략 동일하게 설치된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치는, 복수의 상기 트랜지스터 형성 영역을 포함하고, 상기 트랜지스터 형성 영역이 상기 제 2 방향으로 나란하게 배치된 것을 특징으로 하는 반도체 장치.
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