CN1459828A - 半导体装置及其制造方法 - Google Patents

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Abstract

为了抑制随栅电极的细线化而引起的长度方向的缩短，而对在蚀刻栅电极材料膜4形成栅电极时成为掩模的硬掩模5a作细线化处理。这时，预先形成有源区1上有开口部11的光刻胶掩模10；至少用光刻胶掩模10覆盖硬掩模5a的长度方向上的两端部分，且至少将开口部11处硬掩模5a的有源区1正上方部分整个露出。通过以光刻胶掩模10为掩模的蚀刻使硬掩模5a细线化，硬掩模5a的有源区1上的部分被细线化，但其长度方向上不随之被缩短。结果，用经细线化的硬掩模5a形成的栅电极的长度不被缩短。

Description

半导体装置及其制造方法
发明领域
本发明涉及有栅电极的半导体装置及其制造方法，具体涉及将该栅电极细线化的技术。
技术背景
通过伴随半导体装置的高集成化的电路图案的微细化，栅电极的结构也在日益更加微细化。另外，缩短晶体管的栅长度(沟道长度)即栅电极结构的细线化技术，已成为实现器件的高速化方面的重要技术。可是，由于光刻技术中存在因光源波长导致的分辨率限制，宽度约100nm以下的栅电极，就很难原封不动地采用一般的栅电极形成工艺来加以形成，而要采用以下所述的方法。
图22～图24是表示传统的半导体装置制造方法的工序图。这些图中，图22(b)是图22(a)的P1-Q1方向的断面图，图23(b)是图23(a)的P2-Q2方向的断面图，图24(b)是图24(a)的P3-Q3方向的断面图。首先，如图22(a)、(b)所示，在形成了有源区101与分离氧化膜102的硅衬底上，形成栅氧化膜103与栅电极材料膜104，其上用光刻技术形成横穿有源区101的线状的光刻胶掩模105。接着，在光刻胶掩模105上进行轻度的灰化处理，使光刻胶掩模105细线化。结果，形成如图23(a)、(b)所示的经细线化的光刻胶掩模105a(以下称「细线光刻胶掩模」。而且，通过以细线光刻胶掩模105a作为掩模在栅电极材料膜104上进行各向异性蚀刻处理，得到图24(a)、(b)所示的经细线化的栅电极104a。
由上述方法获得的栅电极104a，明显地具有比用图22所示的光刻技术形成的细线化前的光刻胶掩模105细的宽度。这表明，可以超越光刻技术的分辨率限制形成更细的栅电极104a的宽度。由图24(a)、(b)可知，通过栅电极的细线化使其宽度变窄，可缩短晶体管的栅长度(沟道长度)，从而有助于半导体装置动作的高速化。
图25是用以说明上述传统的半导体装置中所存在问题的示图。图25(a)是有图24(a)所示的经细线化的栅电极104a的半导体装置的俯视图，图25(b)是图25(a)中Z部分的放大图，虚线115表示图22(a)所示的细线化前光刻胶掩模105的形状。上述工序中通过光刻胶掩模105的灰化进行细线化处理时，光刻胶掩模105的整体尺寸变小。即，为了获得细线光刻胶掩模105a，光刻胶掩模105不仅在宽度方向上也在长度方向上缩短。因此，如图25(b)所示，结果得到的栅电极104a的长度，比细线化前的光刻胶掩模105的长度短了dS。作为对策，在进行栅电极的细线化时，考虑到其长度方向的缩短，可以在细线化前将光刻胶掩模105预先形成得稍长一点。可是，将光刻胶掩模105形成得稍长一点，结果成为造成芯片尺寸增大的原因，这于半导体装置的高集成化有碍。
图26～图29是表示传统的半导体装置的另一制造方法的工序图。这些图中，图26(b)是图26(a)的P4-Q4方向的断面图，图27(b)是图27(a)的P5-Q5方向的断面图，图28(b)是图28(a)的P6-Q6方向的断面图。图29(b)是图29(a)的P7-Q7方向的断面图。首先，如图26(a)、(b)所示，在形成了有源区101与分离氧化膜102的硅衬底上，形成栅氧化膜103与栅电极材料膜104，并进一步形成例如SiO2等的硬掩模材料膜106，其上用光刻技术形成横穿有源区101的线状光刻胶掩模107。而且，以光刻胶掩模107为掩模蚀刻硬掩模材料膜106，形成图27(a)、(b)所示的硬掩模106a。接着，通过湿法蚀刻等的各向同性蚀刻，使硬掩模106a细线化。结果，得到如图28(a)、(b)所示的细线化的硬掩模106b(以下称「细线硬掩模」)。而且，通过以细线硬掩模106b作为掩模在栅电极材料膜104上进行各向异性蚀刻处理，得到图29(a)、(b)所示的经细线化的栅电极104b。
以上工序中对硬掩模106a进行细线化处理时，获得跟细线化前的硬掩模106a的尺寸相比不仅宽度方向而且长度方向上也缩短的细线硬掩模106b。换言之，结果得到的栅电极104b的长度也要比细线化前的硬掩模106a的长度短。也就是，采用该制造工序会产生用图25说明的问题。
发明内容[发明要解决的课题]
如上述，在传统的半导体装置制造方法中的栅电极的细线化方法中，栅电极的长度会被缩短。因此，必须考虑该缩短，预先将栅电极设计得稍微长一点(也就是，在上述工序中细线化前的光刻胶掩模105(或107)的尺寸形成得稍长一点)，或者将连接布线的栅电极两端的接线区部分设计得稍大，结果出现了芯片尺寸增大的问题。
本发明旨在解决上述问题，提供可防止伴随栅电极的细线化在长度方向的缩短的半导体装置及其制造方法。[解决课题的手段]
本发明第一方面的半导体装置的制造方法的特征在于，包括如下各工序：(a)在表面形成有有源区的半导体衬底上，形成栅绝缘膜，在所述栅绝缘膜上形成栅电极材料膜；(b)在所述栅电极材料膜上，形成横穿所述有源区的线状的第一保护膜；(c)形成至少覆盖所述第一保护膜上长度方向的两端部分的、且至少不覆盖所述第一保护膜上所述有源区上的部分的第二保护膜；(d)以所述第二保护膜为掩模，进行所述第一保护膜的细线化；(e)通过以所述细线化的所述第一保护膜为掩模，蚀刻所述栅电极材料膜而形成栅电极。
本发明第二方面的半导体装置的制造方法的特征在于：在本发明第一方面的半导体装置的制造方法中，所述第一保护膜是硬掩模，所述第二保护膜是光刻胶掩模，所述工序(d)中的所述细线化通过蚀刻进行。
本发明第三方面的半导体装置的制造方法的特征在于：在本发明第一方面的半导体装置的制造方法中，所述第一保护膜是有机化合物的硬掩模，所述第二保护膜是光刻胶掩模，所述工序(d)中的所述细线化通过灰化进行，所述光刻胶掩模在所述灰化中的灰化速度比所述有机化合物的硬掩模快。
本发明第四方面的半导体装置的制造方法的特征在于：在本发明第一方面的半导体装置的制造方法中，所述第一保护膜是第一光刻胶掩模，所述第二保护膜是第二光刻胶掩模；还设有在所述工序(c)之前进行的、进行所述第一光刻胶掩模的硬化处理的(f)工序；所述工序(d)中的所述细线化通过灰化进行。
本发明第五方面的半导体装置的制造方法的特征在于，包括如下各工序：(a)在表面形成了有源区的半导体衬底上形成栅绝缘膜，在所述栅绝缘膜上形成栅电极材料膜；(b)在所述栅电极材料膜上，形成横穿所述有源区的线状的第一保护膜；(c)通过以所述所述第一保护膜为掩模，蚀刻所述栅电极材料膜而形成栅电极；(d)形成至少覆盖所述栅电极上长度方向的两端部分的、且至少不覆盖所述栅电极上所述有源区上的部分的第二保护膜；(e)通过以所述第二保护膜为掩模的蚀刻，进行所述栅电极的细线化。
本发明第六方面的半导体装置的制造方法的特征在于：在本发明第一至第五方面中任何一方面的半导体装置的制造方法中，所述第二保护膜通过以所述有源区的图案为开口部的图案形成。
本发明第七方面的半导体装置的制造方法的特征在于，在本发明第一至第五方面中任何一方面的半导体装置的制造方法中，所述第二保护膜通过以所述有源区的图案和所述第一保护膜的图案相重叠时的共同区域为开口部的图案形成。
本发明第八方面的半导体装置的制造方法的特征在于，在本发明第一至第五方面中任何一方面的半导体装置的制造方法中，所述第二保护膜通过所述有源区的图案和所述第一保护膜的图案重叠时和所述第一保护膜的图案上的所述有源区的图案外区域对应的图案形成。
本发明的第九方面的半导体装置，是在其表面上形成了有源区的半导体衬底上有横穿所述有源区的线状栅电极的半导体装置，其特征在于，所述栅电极上所述有源区的正上方部分的宽度，在整体上都比所述栅电极的长度方向的两端部分的宽度细。
本发明第十方面的半导体装置的特征在于，在本发明第九方面的半导体装置中，所述栅电极上的所述有源区的正上方部分的厚度比所述栅电极的两端部分的厚度薄。
附图说明
图1是说明实施例1的半导体装置的制造方法的工序图。
图2是说明实施例1的半导体装置的制造方法的工序图。
图3是说明实施例1的半导体装置的制造方法的工序图。
图4是说明实施例1的半导体装置的制造方法的工序图。
图5是说明实施例1的半导体装置的制造方法的工序图。
图6是说明实施例1的半导体装置的制造方法的工序图。
图7是说明实施例1的半导体装置的制造方法的工序图。
图8是说明实施例2的半导体装置的制造方法的工序图。
图9是说明实施例2的半导体装置的制造方法的工序图。
图10是说明实施例2的变形例的示图。
图11是说明实施例3的半导体装置的制造方法的工序图。
图12是说明实施例3的半导体装置的制造方法的工序图。
图13是说明实施例3的半导体装置的制造方法的工序图。
图14是说明 施例3的变形例的示图。
图15是说明实施例4的半导体装置的制造方法的工序图。
图16是说明实施例4的半导体装置的制造方法的工序图。
图17是说明实施例4的半导体装置的制造方法的工序图。
图18是说明实施例4的半导体装置的制造方法的工序图。
图19是说明实施例5的第二保护膜的图案形成方法的示图。
图20是说明实施例6的第二保护膜的图案形成方法的示图。
图21是说明实施例7的第二保护膜的图案形成方法的示图。
图22是表示传统的半导体装置的制造方法的工序图。
图23是表示传统的半导体装置的制造方法的工序图。
图24是表示传统的半导体装置的制造方法的工序图。
图25是表示传统的半导体装置所存在问题的示图。
图26是表示传统的半导体装置的制造方法的工序图。
图27是表示传统的半导体装置的制造方法的工序图。
图28是表示传统的半导体装置的制造方法的工序图。
图29是表示传统的半导体装置的制造方法的工序图。
[符号说明]1 有源区；2 离氧化膜；3 栅氧化膜；4 栅电极材料膜；4a、4b、4c 栅电极；5 硬掩模材料膜；5a 硬掩模；5b 细线硬掩模；6 第一光刻胶掩模；6a 细线光刻胶掩模；10 第二光刻胶掩模；11 开口部；16 反射防止膜；20 有机化合物的硬掩模；20a 有机化合物的细线硬掩模；25 TEOS氧化膜。
具体实施方式[实施例1]
图1～图6是用以说明实施例1的半导体装置的制造方法的工序图。这些图中，图1(b)是图1(a)的A1-B1方向的断面图，图2(b)是图2(a)的A2-B2方向的断面图，图3(b)与图3(c)分别是图3(a)的A3-B3、C3-D3方向的断面图，图4(b)与图4(c)分别是图4(a)的A4-B4、C4-D4方向的断面图，图5(b)是图5(a)的A5-B5方向的断面图，图6(b)是图6(a)的A6-B6方向的断面图，图6(c)是图6(a)中的E部分的放大图。以下，参照上述附图对本实施例的半导体装置的制造方法进行说明。
首先，如图1(a)、(b)所示，在有源区1与分离氧化膜2形成的硅衬底上，形成栅氧化膜3与栅电极材料膜4，并进一步形成例如TEOS氧化膜或氮化硅膜等的硬掩模材料膜5，在其上用光刻技术形成横穿有源区1的线状的第一光刻胶掩模6。而且，以第一光刻胶掩模6为掩模蚀刻硬掩模材料膜5，除去第一光刻胶掩模6后即形成图2(a)、(b)所示的第一保护膜即硬掩模5a。
其后，用光刻技术形成如图3(a)～(c)所示，在有源区1上的区域有开口部11的第二保护膜即第二光刻胶掩模10，此时，形成第二光刻胶掩模10，如图3(a)与(c)所示，至少覆盖硬掩模5a的长度方向的两端部分、且至少不将硬掩模5a上的有源区1的正上方部分整体覆盖(使开口部11处至少硬掩模5a上的有源区1的正上方部分整体露出)。再有，如考虑形成开口部11时的对准误差，最好将开口部11形成得比有源区1的宽度稍大，以可靠地将硬掩模5a上的有源区1正上方部分的上方整体露出。但是，须注意使硬掩模5a的两端部分不在开口部11内露出。
接着，通过将第二光刻胶掩模10遮掩的湿法蚀刻等的各向同性蚀刻，蚀刻硬掩模5a的表面而实现细线化。结果，如图4(a)～(c)所示，硬掩模5a的开口部11内露出的部分的侧面与上面被蚀刻。此时，硬掩模5a的长度方向的两端，由于有第二光刻胶掩模10覆盖而不被蚀刻。而且，通过灰化处理将第二光刻胶掩模10除掉，如图5所示，即可获得只是有源区1上的部分被细线化的硬掩模5b。
在以下的说明中将作为细线化处理的结果得到的、比细线化前的第一光刻胶掩模6细的光刻胶掩模、硬掩模与栅电极，分别称为「细线光刻胶掩模」、「细线硬掩模」与「细线栅电极」。
之后，以细线硬掩模5b为掩模对栅电极材料膜4进行各向异性蚀刻处理，去掉细线硬掩模5b后，就获得只是图6(a)～(c)所示的有源区1上的部分被细线化的细线栅电极4a。此处，图6(c)中的虚线15表示图1(a)所示的细线化前的光刻胶掩模6的形状。本实施例中，由于以第二光刻胶掩模10为掩模进行硬掩模5a的细线化蚀刻处理，硬掩模5a的两端不被蚀刻。也就是，结果得到的细线硬掩模5b不会比细线化前的硬掩模5a在长度方向缩短。因此，如图6(c)所示，通过以细线硬掩模5b为掩模的蚀刻得到的细线栅电极4a在长度方向上也不被缩短。
此处，细线硬掩模5b的除去方法因掩模的材料的不同而异。例如，采用TEOS氧化膜作为细线硬掩模5b材料时，在形成细线栅电极4a的蚀刻后再进行除去硬掩模的蚀刻，由于蚀刻选择比小，有可能栅氧化膜3与分离氧化膜2会被不必要地蚀刻。因此，这时最好预先调整细线硬掩模5b的膜厚，以通过形成细线栅电极4a的蚀刻将细线硬掩模5b即TEOS氧化膜同时除去。另一方面，如用氮化硅膜作为硬掩模，可以采用上述方法；但是，也可以在形成细线栅电极4a的蚀刻后，采用氮化膜与氧化膜之间的蚀刻选择比高的蚀刻方法进行除去步骤。再有，器件的结构上，如果在细线栅电极4a上残留细线硬掩模5b也无问题，就未必一定要将细线硬掩模5b除掉。
经以上工序形成的本实施例的半导体装置，如图6(a)～(c)所示，设有只是有源区1上的部分被细线化的细线栅电极4a。即，细线栅电极4a上的有源区的正上方部分的宽度，整体上均比其长度方向的两端部分的宽度细。也就是，由于细线栅电极4a的有源区1上的部分被细线化，晶体管的栅长度(沟道长度)被缩短，可以有助于半导体装置动作的高速化。另外，从上述工序可知，在细线栅电极4a中，由于不存在第一光刻胶掩模6的长度随细线化而缩短的现象，就没有必要预先形成稍长的第一光刻胶掩模6，这有助于提高半导体装置的集成度。并且，没有在有源区1上露出的细线栅电极4a的两端部分的宽度未被细线化，很明显该部分的宽度和栅长度无关，不会于装置动作的高速化有碍。
再有，本实施例中的细线栅电极4a的材料，除了Poly-Si(多晶硅)以外，还可采用例如W(钨)等的金属材料等所有的栅电极材料。并且，作为第一光刻胶掩模6与第二光刻胶掩模10等的形成方法，不仅可采用光学曝光，也可采用电子射线曝光与X射线曝光等所有光刻技术。
另外，在有源区上形成第二光刻胶掩模10的开口部11时的曝光工序中，为了抑制从基底层的反射，考虑在该基底涂敷反射防止剂，或者在成膜后形成第二光刻胶掩模10。图7是表示这种场合在开口部11刚形成后的状态。图7(b)与图7(c)分别是图7(a)的A7-B7方向与C7-D7方向的断面图。如这些图所示，开口部11刚形成后即在开口部11内的硬掩模5a上覆盖反射防止膜16。因此，这种场合，可以首先在硬掩模5a细线化前通过灰化处理等将开口部11内的反射防止膜16除去，使硬掩模5a露出，接着蚀刻露出的硬掩模5a进行细线化处理。
再有，本实施例中，如图3俯视图所示，第二光刻胶掩模10设计为具有有源区1上整体开口的矩形开口部11的形状。可是，如上所述，如果第二光刻胶掩模10被这样形成，即至少覆盖硬掩模5a长度方向的两端部分，且至少不覆盖硬掩模5a上有源区1正上方的整个部分，则可以为任意形状。换言之，如果这样形成第二光刻胶掩模10，即把形成的栅电极中要防止尺寸缩短的部分(即不细线化的部分)遮盖，而对要细线化的部分不加以遮盖，即可以取得本实施例的效果。
并且，也考虑了这样的情况，即在半导体衬底上形成的多个有栅电极的元件中，有需要将栅电极细线化以缩短栅长度的元件，也有不需要对栅电极进行细线化而保持栅长度的元件。在这种情况下，可以这样形成第二光刻胶掩模10，就是将后者即其栅电极不细线化的元件的栅电极也遮盖住。另外，由于不必将连接各元件间的布线也细线化，最好让所形成的第二光刻胶掩模10将形成这些布线的区域遮盖住。[实施例2]
实施例1中，作为细线栅电极形成时构成掩模的硬掩模材料，采用TEOS氧化膜或氮化硅膜；但本实施例中采用SiC、SiOC、非晶态碳等有机化合物作为硬掩模材料。这种有机化合物的硬掩模可通过灰化处理除去。
图8与图9是说明实施例2的半导体装置的制造方法的工序图。这些图中，图8(b)与图8(c)分别是图8(a)的A8-B8、C8-D8方向上的断面图，图9(b)是图9(a)的A9-B9方向上的断面图。以下，参照这些图就本实施例的半导体装置的制造方法进行说明。
首先，在和实施例1相同的工序中，在有有源区1与分离氧化膜2形成的硅衬底上，形成栅氧化膜3与栅电极材料膜4。而且，在其上形成如图8(a)～(c)所示的横穿有源区1的线状的第一保护膜即有机化合物的硬掩模20，并形成在有源区1上的区域有开口部11的第二保护膜即第二光刻胶掩模10。和实施例1相同，形成至少遮盖硬掩模5a的长度方向的两端部分的、并至少不遮盖硬掩模20上有源区1正上方部分的整体的第二光刻胶掩模10。但是，本实施例中，作为第二光刻胶掩模10的材料，采用其灰化速度比有机化合物的硬掩模20快的、且在灰化处理时选择性比硬掩模20高的材料。
作为相对于上述采用SiC、SiOC、非晶态碳等有机化合物的硬掩模，满足这样的条件的光刻胶材料可以例举乙缩醛类、t-BOC(叔丁氧基碳酰：tertialy Butoxy Carbonyl)类、ESCAP类的KrF准分子激光用光刻胶，以及丙烯酸类、聚降冰片烯类、COMA(环烯烃马来酐共聚物：Cyclo-Olefin Maleic Anhydride)类的ArF准分子激光用光刻胶等。并且，即使一般的F2激光用或EB激光用的光刻胶，在灰化处理中也可具有对于这些硬掩模的选择性。
接着，通过以第二光刻胶掩模10为掩模的各向同性灰化处理，进行硬掩模20的细线化。此时，由于第二光刻胶掩模10的材料比硬掩模20的灰化速度快，通过该灰化处理，第二光刻胶掩模10被除去。换言之，经过该灰化处理灰化速度快的第二光刻胶掩模10被完全除去，灰化速度慢的硬掩模20，只有其表面被除去而细线化。也就是，可以通过该灰化处理，同时进行硬掩模20的细线化与第二光刻胶掩模10的除去。并且，硬掩模20的两端部分，在将该部分遮盖的第二光刻胶掩模10完全除去前不被灰化即不被细线化。结果，经该灰化处理除去第二光刻胶掩模10后，获得如图9(a)所示的只是有源区1上的部分被细线化的有机化合物的细线硬掩模20a。
之后，以细线硬掩模20a为掩模对栅电极材料膜4进行各向异性蚀刻处理，如细线硬掩模20a被除去，则跟实施例1相同，获得图6(a)～(c)所示的只是有源区1上的部分被细线化的细线栅电极4a。本实施例中，进行将硬掩模20细线化的灰化处理时，其两端被第二光刻胶掩模10遮盖而未被灰化。也就是，结果得到的细线硬掩模20a上，不发生在长度方向上比细线化前的硬掩模20缩短。因此，如图6(c)所示，通过以细线硬掩模20a为掩模的蚀刻得到的细线栅电极4a在长度方向上也不被缩短。
此处，作为除去有机化合物的细线硬掩模20a的方法，可以采用进行形成细线栅电极4a的蚀刻后，再进行灰化处理加以除去的方法；也可以预先调整细线硬掩模20a的膜厚，以在进行形成细线栅电极4a的蚀刻的同时也将细线硬掩模20a除去。再有，如果从器件的结构上考虑，在细线栅电极4a上残留细线硬掩模20a也无问题，当然也不必一定要将细线硬掩模20a除去。
如以上说明的那样，本实施例的半导体装置中，跟实施例1相同，因为细线栅电极4a的有源区1上的部分被细线化，晶体管的栅长度(沟道长度)被缩短，有助于半导体装置动作的高速化。另外，由上述工序可知，随着细线栅电极4a的细线化，第一光刻胶掩模6的长度并不被缩短，因此，可以有助于提高半导体装置的集成度。
另外，依据上述的本实施例的半导体装置的制造方法，可用单一的灰化处理完成有机化合物的硬掩模20的细线化和第二光刻胶掩模10的除去，因此与实施例1相比，可以简化制造工艺。
再有，即使在本实施例中，作为形成第一光刻胶掩模6或第二光刻胶掩模10等的方法，不仅可采用光学曝光来形成，也可采用电子射线曝光或X射线曝光等所有光刻技术。
即使在本实施例中，作为细线栅电极4a的材料，除了Poly-Si，例如W等金属材料等所有栅电极材料均可适用。可是，如不能充分获得有机化合物的硬掩模与栅电极材料之间的蚀刻选择比，则可以采用如下的变形例。图10是说明实施例2的变形例的示图，图10(b)是图10(a)的A10-B10方向的断面图。即，本实施例的制造工序中，在栅电极材料膜4与有机化合物的硬掩模材料膜之间预先形成TEOS氧化膜。结果，硬掩模20的细线化处理后，如图10(a)、(b)所示，在栅电极材料膜4上形成TEOS氧化膜25，并进而在其上形成有细线硬掩模20a的结构。而且，首先，进行遮掩细线硬掩模20a的蚀刻，对TEOS氧化膜25制作图案，接着以形成图案的TEOS氧化膜25为掩模，对细线栅电极4a制作图案。因此，即使对不能充分获得对有机化合物的硬掩模的蚀刻选择比的栅电极材料，也可应用本实施例。
另外，即使在本实施例中，为了在有源区上形成第二光刻胶掩模10的开口部11时的曝光工序中，抑制从基底层的反射，可以考虑在该基底上涂敷反射防止剂，或者在成膜后形成第二光刻胶掩模10。这时，如实施例1已说明的那样，可以先将开口部11内的反射防止膜16除去，以使硬掩模20露出，而且进行灰化处理，使硬掩模20细线化并除去第二光刻胶掩模10。[实施例3]
图11～图13是说明实施例3的半导体装置的制造方法的工序图。这些图中，图11(b)是图11(a)的A11-B11方向的断面图，图12(b)是图12(a)的A12-B12方向的断面图，图13(b)是图13(a)的A13-B13方向的断面图。以下，参照这些图就本实施例的半导体装置的制造方法进行说明。
首先，如图11(a)、(b)所示，在形成了有源区1与分离氧化膜2的硅衬底上，形成栅氧化膜3与栅电极材料膜4，在其上用光刻技术形成横穿有源区1的线状的第一保护膜即第一光刻胶掩模6。而且，通过对第一光刻胶掩模6进行电子射线照射、紫外线(UV)照射、离子注入等进行光刻胶硬化处理(curing)。
之后，如图12(a)～(c)所示，用光刻技术形成在有源区1上的区域有开口部11的第二保护膜即第二光刻胶掩模10。第二光刻胶掩模10这样形成，它至少遮盖第一光刻胶掩模6在长度方向的两端部分，且至少完整地留出第一光刻胶掩模6上的有源区1正上方部分不加以遮盖。再有，如考虑开口部11形成时的对准误差，开口部11的尺寸最好形成得比有源区1的宽度稍宽一点，以保证能将第一光刻胶掩模6上有源区1的正上方部分完全包含。但是，须注意不使第一光刻胶掩模6的两端部分在开口部11内露出。
接着，通过以第二光刻胶掩模10为掩模进行各向同性的灰化处理，进行第一光刻胶掩模6的细线化。如上述，由于本实施例中第一光刻胶掩模6作了光刻胶硬化处理，第二光刻胶掩模10比第一光刻胶掩模6的灰化速度快，因此，该灰化处理将第二光刻胶掩模10完全除去。换言之，用该灰化处理将灰化速度快的第二光刻胶掩模10完全除去，但灰化速度慢的第一光刻胶掩模6却只是表面被除去而被细线化。也就是，通过该灰化处理，可以同时进行第一光刻胶掩模6的细线化和第二光刻胶掩模10的除去。并且此时，第一光刻胶掩模6的两端部分，在遮盖该部分的第二光刻胶掩模10被完全除去之前不被灰化即不被细线化。结果，通过该灰化处理将第二光刻胶掩模10除去后，如图13(a)所示，获得只是有源区1上方被细线化的第一光刻胶掩模6a(细线光刻胶掩模6a)。
之后，以细线光刻胶掩模6a为掩模对栅电极材料膜4进行各向异性蚀刻处理，如细线光刻胶掩模6a被除去，则跟实施例1相同，就可获得如图6(a)～(c)所示的只是有源区1上的部分被细线化的细线栅电极4a。本实施例中，进行使第一光刻胶掩模6细线化的灰化处理时，其两端因被第二光刻胶掩模10遮盖而不被灰化。也就是，结果得到的细线光刻胶掩模6a，不会比细线化前的第一光刻胶掩模6在长度方向上缩短。因此，如图6(c)所示，通过以细线光刻胶掩模6a为掩模的蚀刻得到的细线栅电极4a也不会在长度方向上缩短。
如以上说明的那样，本实施例的半导体装置中，和实施例1相同，由于细线栅电极4a的有源区1上的部分被细线化，晶体管的栅长度(沟道长度)被缩短，可有助于半导体装置动作的高速化。另外，由上述工序可知，由于第一光刻胶掩模6的长度不随细线栅电极4a的细线化而被缩短，可有助于提高半导体装置的集成度。
再有，本实施例中也同样，作为形成第一光刻胶掩模6或第二光刻胶掩模10等的方法，不仅可采用光学曝光，也可采用电子射线曝光、X射线曝光等所有的光刻技术。
并且，本实施例中，作为细线栅电极4a的材料，除了Poly-Si，如W等金属材料等所有栅电极材料也均可适用。但是，如不能充分获得光刻胶掩模与栅电极材料的蚀刻选择比，则可以采用如下的变形例。图14是说明实施例3的变形例的示图，图14(b)是图14(a)的A14-B14方向的断面图。即，本实施例的制造工序中，预先在栅电极材料膜4与第一光刻胶掩模6之间形成TEOS氧化膜。结果，第一光刻胶掩模6的细线化处理后，如图14(a)、(b)所示，在栅电极材料膜4上形成TEOS氧化膜25，并在其上进一步形成有细线光刻胶掩模6a的结构。细线栅电极4a形成时，首先通过遮掩细线光刻胶掩模6a的蚀刻，对TEOS氧化膜25制作图案，接着以形成了图案的TEOS氧化膜25为掩模，对细线栅电极4a制作图案。由此，即使对于不能充分获得对光刻胶掩模的蚀刻选择比的栅电极材料，也能应用本实施例。[实施例4]
图15～图18是说明实施例4的半导体装置的制造方法的工序图，这些图中，图15(b)是图15(a)的A15-B15方向的断面图，图16(b)是图16(a)的A16-B16方向的断面图，图I7(b)是图17(a)的A18-B18方向的断面图，图18(b)与图18(c)分别是图18(a)的A18-B18、C18-D18方向的断面图。以下，参照这些图就本实施例的半导体装置的制造方法进行说明。
首先，如图15(a)、(b)所示，在形成了有源区1与分离氧化膜2的硅衬底上，形成栅氧化膜3与栅电极材料膜4，在其上用光刻技术形成横穿有源区1的线状的第一保护膜即第一光刻胶掩模6。而且，本实施例中，不对第一光刻胶掩模6细线化，通过以第一光刻胶掩模6为掩模的各向异性蚀刻对栅电极材料膜4进行蚀刻，形成如图16(a)、(b)所示的栅电极4b。
之后，如图17(a)～(c)所示，用光刻技术形成在活性区域1上的区域有开口部11的第二保护膜即第二光刻胶掩模10。第二光刻胶掩模10这样形成，即至少遮盖栅电极4b的长度方向的两端部分，且至少整体留出栅电极4b上的有源区1的正上方部分不加以覆盖。再有，如考虑开口部11形成时的对准误差，最好将开口部11的尺寸形成得比有源区1上的宽度稍大一点，以完全整个地包含栅电极4b上的有源区1正上方部分。但是，须注意不使栅电极4b的两端部分在开口部11内露出。
接着，通过以第二光刻胶掩模10为掩模的各向同性的干法蚀刻或湿法蚀刻，轻微地蚀刻栅电极4b进行细线化处理。此时，由于栅电极4b的两端被第二光刻胶掩模10遮盖，故不会被蚀刻即不被细线化。
之后，通过灰化处理除去第二光刻胶掩模10，图18(a)所示，得到只是有源区1上的部分被细线化的细线栅电极4c。并且，通过本实施例获得的细线栅电极4c，由于通过为细线化所作的蚀刻，有源区1上的部分(即被细线化的部分)的上面也被蚀刻，结果如图18(c)所示，形成有源区1上的部分的厚度比两端部分薄的形状。并且，在进行栅电极4b的细线化的蚀刻处理时，因其两端不被蚀刻，所以与细线化前的栅电极4b相比，被细线化的细线栅电极4c在长度方向上不会缩短。
如以上说明的那样，本实施例的半导体装置中跟实施例1相同，由于细线栅电极4c的有源区1上的部分被细线化，晶体管的栅长度(沟道长度)被缩短，可有助于半导体装置的动作的高速化。另外，从上述工序可知，栅电极4b在细线化处理中其长度不随之缩短，没有必要预先将细线化前的栅电极4b形成得稍长一点，这有助于提高半导体装置的集成度。
再有，本实施例中也同样，作为细线栅电极4c的材料，除了Poly-Si以外，还可采用例如W等的金属材料等所有栅电极材料。并且，作为形成第一光刻胶掩模6或第二光刻胶掩模10等的方法，不仅可用光学曝光，也可采用电子射线曝光的或X射线曝光的所有光刻技术。
另外，本实施例中也同样，为了抑制在有源区上形成第二光刻胶掩模10的开口部11时的曝光工序中来自基底层的反射，考虑了在该基底涂敷反射防止剂或成膜后再形成第二光刻胶掩模10。这时，如实施例1说明的那样，可以首先将开口部11内的反射防止膜16除去使栅电极4b露出，然后再对栅电极4b作细线化处理。
这里，如果出于防止细线栅电极4c缩短之目的而这样形成第二光刻胶掩模10，即至少遮盖栅电极4b的长度方向的两端部分，且至少留出栅电极4b上的有源区1正上方部分的上面不加以覆盖，则第二光刻胶掩模10可以采用任意的形状。但是，本实施例中，如图17(a)、图17(b)所示，将第二光刻胶掩模10的形状设为遮盖住分离氧化膜2的形状，从而可以取得在栅电极4b细线化时，防止分离氧化膜2被不必要地蚀刻的效果。[实施例5]
在实施例1～3中，这样形成第二保护膜即第二光刻胶掩模10，即遮盖细线化前的第一保护膜(实施例1的硬掩模5a、实施例2的硬掩模20、实施例3的第一光刻胶掩模6)的长度方向的两端部分，且整体留出第一保护膜上的有源区1正上方部分不加以覆盖。并且，在实施例4中，用第一保护膜(第一光刻胶掩模6)将形成了图案的栅电极4b的长度方向的两端部分覆盖，且整体留出该栅电极4b上的有源区1的正上方部分不加以覆盖。以下的实施例中，就这样的第二光刻胶掩模10的图案形成方法进行说明。
图19是说明实施例5的第二保护膜(第二光刻胶掩模10)的图案形成方法的示图。首先，如图19(a)所示，用CAD系统，使第一保护膜的图案41(即细线化前的栅电极图案)跟有源区1的图案42重合，将有与第一保护膜图案41重合的部分的有源区1的图案42(同图斜线部分所示的区域43)抽出。然后，通过CAD处理，形成其区域43将成为开口部的第二保护膜的图案50a。此时如图19(b)所示，考虑因尺寸变动与对准误差引起的位置偏移，通过CAD处理将区域43稍加扩大作为开口部。
通过上述的CAD处理，获得包含第一保护膜的图案41的两端部分的、且第一保护膜的图案41与有源区1的图案42的重合部分被开口的第二保护膜的图案50a。
通过用这样获得的第二保护膜的图案50a形成第二保护膜，可以形成将细线化前的第一保护膜(或用它形成的栅电极)的两端部分遮盖的、且留出第1保护膜(或用它形成的栅电极)上的有源区1的正上方的整个部分不加以覆盖的本发明的第二保护膜(第二光刻胶掩模10)。[实施例6]
图20是说明实施例6的第二保护膜(第二光刻胶掩模10)的图案形成方法的示图。首先，如图20(a)所示，用CAD系统让第一保护膜的图案41(即细线化前的栅电极图案)和有源区1的图案42重合，将第一保护膜的图案41和有源区1的图案42的共同区域44抽出。通过CAD处理，形成第二保护膜的图案50b，以使区域44成为开口部。此时，如图20(b)所示，考虑因尺寸变动与对准误差造成的位置偏移，通过CAD处理将区域44稍加扩大而成为开口部。
通过上述的CAD处理，获得包含第一保护膜的图案41的两端部分的、且第1保护膜的图案41与有源区1的图案42重合部分被开口的第二保护膜的图案50b。
通过用这样获得的第二保护膜的图案50b形成第二保护膜，可以形成覆盖细线化前的第一保护膜(或用它形成的栅电极)的两端部分的、且留出第一保护膜(或用它形成的栅电极)上的有源区1的整个正上方部分不加以覆盖的本发明的第二保护膜(第二光刻胶掩模10)。[实施例7]
图21是说明实施例7的第二保护膜(第二光刻胶掩模10)的图案形成方法的示图。首先，如图21(a)所示，用CAD系统让第一保护膜的图案41(即细线化前的栅电极图案)跟有源区1的图案42重合，将第一保护膜的图案41中的有源区1的图案42外的区域45抽出。然后，用CAD处理在区域45的位置上形成第二保护膜的图案50c。此时，如图21(b)所示，考虑尺寸变动与对准误差造成的位置偏移，用CAD处理将区域45稍加扩大，以使第二保护膜的图案50c完全将第一保护膜的图案41的两端部分遮盖，同时，通过CAD处理将区域45与有源区1的图案42之间留出一点间距，以保证有源区1的图案42上不被遮盖。
通过上述的CAD处理，获得包含第一保护膜的图案41的两端部分的、但不包含第一保护膜的图案41与有源区上的图案42的重合部分的第二保护膜的图案50c。
用这样获得的第二保护膜的图案50c形成第二保护膜，可以形成遮盖细线化前的第一保护膜(或用它形成的栅电极)的两端部分的、且留出第一保护膜(或用它形成的栅电极)上有源区1的整个正上方的部分不加以遮盖的本发明的第二保护膜(第二光刻胶掩模10)。
[发明的效果]
依据本发明第一方面的半导体装置的制造方法，在工序(c)中形成的第二保护膜至少遮盖第一保护膜长度方向上的两端部分，且至少留出第一保护膜上有源区上的部分不加以遮盖，因此，工序(d)中第一保护膜的长度方向上不被缩短。结果，在工序(e)中形成的栅电极不会被缩短，因此，无需预先在细线化处理前将第一保护膜形成得稍长一些，这可以有助于提高半导体装置的集成度。并且，由于栅电极的有源区上的部分被细线化，栅长度(沟道长度)被缩短，可有助于半导体装置动作的高速化。
依据本发明第二方面的半导体装置的制造方法，在本发明第一方面的半导体装置的制造方法中，第一保护膜为硬掩模，第二保护膜为光刻胶掩模，工序(d)中的细线化采用蚀刻方法，因此，工序(d)中的光刻胶掩模成为硬掩模蚀刻的掩模，第一保护膜在长度方向上不被缩短。
依据本发明第三方面的半导体装置的制造方法，在本发明第一方面的半导体装置的制造方法中，第一保护膜为有机化合物的硬掩模，第二保护膜为光刻胶掩模，工序(d)中的细线化采用灰化方法，由于灰化处理时光刻胶掩模比有机化合物的硬掩模的灰化速度快，工序(d)中光刻胶掩模成为硬掩模灰化的掩模，从而第一保护膜在长度方向上不被缩短。另外，采用比有机化合物的硬掩模灰化速度快的材料作为光刻胶掩模，在工序(d)中进行灰化时，可同时除去光刻胶掩模，因此可有助于简化制造工序。
依据本发明第四方面的半导体装置的制造方法，在本发明第一方面的半导体装置的制造方法中，第一保护膜为第一光刻胶掩模，第二保护膜为第二光刻胶掩模，还设有在(c)工序前进行的对第一光刻胶掩模作硬化处理的(f)工序；由于工序(d)中的细线化通过灰化处理进行，工序(d)中光刻胶掩模成为硬掩模灰化的掩模，从而第一保护膜在长度方向上不被缩短。另外，由于第一光刻胶掩模被硬化处理，提高了其对工序(d)的灰化处理的耐受性。结果。可以通过工序(d)的灰化将第二光刻胶掩模也同时除掉。
依据本发明第五方面的半导体装置的制造方法，由于工序(d)中形成的第二保护膜，至少遮盖栅电极的长度方向上的两端部分，且至少留出栅电极上的有源区上的部分不加以覆盖，因此工序(e)中栅电极的长度方向不被缩短。结果，无需在细线化处理前预先将第一保护膜形成得稍长一点，可有助于提高半导体装置的集成度。并且，由于栅电极的有源区上的部分被细线化，栅长度(沟道长度)被缩短，可有助于半导体装置动作的高速化。
依据本发明第六方面的半导体装置的制造方法，在本发明第一至第五方面中任一方面的半导体装置的制造方法中，第二保护膜由以有源区的图案为开口部的图案形成，因此，第二保护膜的图案至少包含第一保护膜的图案的长度方向上的两端部分，且至少具有在第一保护膜的图案的有源区上的部分上有开口部的形状。结果，在第一保护膜或栅电极在细线化处理时，第二保护膜成为掩模，从而其长度方向上不被缩短。因此，栅电极不会被缩短。
依据本发明第七方面的半导体装置的制造方法，在本发明第一至第五方面的半导体装置的制造方法中，由于第二保护膜以有源区的图案与第一保护膜的图案重合时的共同区域为开口部为图案而形成，第二保护膜的图案，至少包含第一保护膜的图案的长度方向的两端部分，且至少具有第一保护膜的图案上有源区上的部分上有开口部的形状。结果，在第一保护膜或栅电极细线化时，第二保护膜成为掩模，从而长度方向不被缩短。因此，栅电极不会被缩短。
依据本发明第八方面的半导体装置的制造方法，在本发明第一至第五方面中任一方面的半导体装置的制造方法中，由于第二保护膜由跟有源区的图案与第一保护膜的图案重合时的第一保护膜的图案上有源区的图案以外区域对应的图案形成，第二保护膜的图案成为包含第一保护膜的图案的长度方向上的两端部分、且只是不在有源区上露出的部分的形状。结果，在第一保护膜或栅电极细线化时，第二保护膜成为掩模，长度方向不被缩短。因此，栅电极不会被缩短。
依据本发明第九方面的半导体装置，在其表面形成有源区的半导体衬底上设有横穿有源区的线状栅电极的半导体装置中，栅电极的有源区正上方部分的宽度，在整体上比栅电极长度方向上的两端部分的宽度细。也就是，栅电极的有源区上的部分被细线化，因此，栅长度(沟道长度)被缩短，可有助于半导体装置动作的高速化。由于栅电极的两端部分未被细线化，长度上不随之缩短，因此，无需预先将栅电极形成得稍长一些，这有助于提高半导体装置集成度。
依据本发明第十方面的半导体装置，在本发明第九方面的半导体装置中，栅电极的有源区正上方部分的厚度比栅电极两端部分的厚度薄。由于栅电极的有源区上的比较薄的部分被细线化，栅长度(沟道长度)被缩短，这有助于半导体装置动作的高速化。栅电极的两端比较厚的部分，由于不被细线化其长度不随之被缩短，因此无需预先将栅电极形成得稍长一些，这有助于提高半导体装置的集成度。

Claims (10)

1.一种半导体装置的制造方法，其特征在于包括：
(a)在表面形成有源区的半导体衬底上，形成栅绝缘膜，在所述栅绝缘膜上形成栅电极材料膜的工序；
(b)在所述栅电极材料膜上，形成横穿所述有源区的线状的第一保护膜的工序；
(c)形成至少遮盖所述第一保护膜的长度方向上的两端部分，且至少留出所述第一保护膜的所述有源区上的部分不加以遮盖的第二保护膜的工序；
(d)以所述第二保护膜为掩模，对所述第一保护膜进行细线化的工序；以及
(e)通过以所述经细线化的所述第一保护膜为掩模蚀刻所述栅电极材料膜，形成栅电极的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于：
所述第一保护膜为硬掩模，
所述第二保护膜为光刻胶掩模，
通过蚀刻进行所述工序(d)中的所述细线化。
3.如权利要求1所述的半导体装置的制造方法，其特征在于：
所述第一保护膜为有机化合物的硬掩模，
所述第二保护膜为光刻胶掩模，
通过灰化进行所述工序(d)中的所述细线化，
在所述灰化中，所述光刻胶掩模具有比所述有机化合物的硬掩模快的灰化速度。
4.如权利要求1所述的半导体装置的制造方法，其特征在于：
所述第一保护膜为第一光刻胶掩模，
所述第二保护膜为第二光刻胶掩模，
还设有在所述工序(c)之前进行的对所述第一光刻胶掩模进行硬化处理的工序(f)，
通过灰化进行所述工序(d)中的所述细线化。
5.一种半导体装置的制造方法，其特征在于包括：
(a)在表面形成有源区的半导体衬底上形成栅绝缘膜，在所述栅绝缘膜上形成栅电极材料膜的工序；
(b)在所述栅电极材料膜上，形成横穿所述有源区的线状的第一保护膜的工序；
(c)通过以所述第一保护膜为掩模蚀刻所述栅电极材料膜，形成栅电极的工序；
(d)形成至少遮盖所述栅电极的长度方向上的两端部分，且至少留出所述栅电极的所述有源区上的部分不加以遮盖的第二保护膜的工序；以及
(e)通过以所述第二保护膜为掩模进行蚀刻，对所述栅电极进行细线化的工序。
6.如权利要求1至权利要求5中任一项所述的半导体装置的制造方法，其特征在于：
所述第二保护膜，通过以所述有源区的图案为开口部的图案形成。
7.如权利要求1至权利要求5中任一项所述的半导体装置的制造方法，其特征在于：
所述第二保护膜，通过以所述有源区的图案与所述第一保护膜的图案重合时的共同区域为开口部的图案形成。
8.如权利要求1至权利要求5中任一项所述的半导体装置的制造方法，其特征在于：
所述第二保护膜，通过与所述有源区的图案和所述第一保护膜的图案重合时所述第一保护膜的图案上所述有源区的图案以外的区域相对应的图案形成。
9.一种设有在表面形成有源区的半导体衬底上有横穿所述有源区的线状栅电极的半导体装置，其特征在于：
所述栅电极的位于所述有源区正上方的部分的宽度，整体上均细于所述栅电极的长度方向上的两端部分的宽度。
10.如权利要求9所述的半导体装置，其特征在于：
所述栅电极的位于所述有源区正上方的部分的厚度，比所述栅电极的两端部分的厚度薄。
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