JP2003332569A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2003332569A JP2003332569A JP2002142802A JP2002142802A JP2003332569A JP 2003332569 A JP2003332569 A JP 2003332569A JP 2002142802 A JP2002142802 A JP 2002142802A JP 2002142802 A JP2002142802 A JP 2002142802A JP 2003332569 A JP2003332569 A JP 2003332569A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- protective film
- semiconductor device
- active region
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 123
- 238000000034 method Methods 0.000 title claims description 115
- 238000004519 manufacturing process Methods 0.000 title claims description 83
- 238000005530 etching Methods 0.000 claims abstract description 40
- 239000007772 electrode material Substances 0.000 claims abstract description 35
- 230000001681 protective effect Effects 0.000 claims description 135
- 238000004380 ashing Methods 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 21
- 150000002894 organic compounds Chemical class 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 15
- 238000004904 shortening Methods 0.000 abstract description 14
- 239000010408 film Substances 0.000 description 194
- 238000010586 diagram Methods 0.000 description 24
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 13
- 230000010354 integration Effects 0.000 description 10
- 238000001459 lithography Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000010894 electron beam technology Methods 0.000 description 5
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 206010010071 Coma Diseases 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- -1 SiC Chemical class 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- DHKHKXVYLBGOIT-UHFFFAOYSA-N acetaldehyde Diethyl Acetal Natural products CCOC(C)OCC DHKHKXVYLBGOIT-UHFFFAOYSA-N 0.000 description 1
- 125000002777 acetyl group Chemical class [H]C([H])([H])C(*)=O 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 150000008064 anhydrides Chemical class 0.000 description 1
- 125000004106 butoxy group Chemical group [*]OC([H])([H])C([H])([H])C(C([H])([H])[H])([H])[H] 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007334 copolymerization reaction Methods 0.000 description 1
- 150000001925 cycloalkenes Chemical class 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920000636 poly(norbornene) polymer Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極の細線化に伴う長さ方向の短縮を
抑える。 【解決手段】 ゲート電極材料膜４をエッチングしゲー
ト電極を形成する際のマスクとなるハードマスク５ａを
細線化する。その際、活性領域１上に開口部１１を有す
るレジストマスク１０を形成しておく。このとき、少な
くともハードマスク５ａの長さ方向の両端部分がレジス
トマスク１０に覆われ、且つ、開口部１１に少なくとも
ハードマスク５ａにおける活性領域１真上の部分全体が
露出する。レジストマスク１０をマスクとするエッチン
グによりハードマスク５ａを細線化することで、ハード
マスク５ａは活性領域１上の部分は細線化されるが、長
さ方向の短縮は伴わない。その結果、細線化されたハー
ドマスク５ａを用いて形成されるゲート電極の長さは短
縮しない。
抑える。 【解決手段】 ゲート電極材料膜４をエッチングしゲー
ト電極を形成する際のマスクとなるハードマスク５ａを
細線化する。その際、活性領域１上に開口部１１を有す
るレジストマスク１０を形成しておく。このとき、少な
くともハードマスク５ａの長さ方向の両端部分がレジス
トマスク１０に覆われ、且つ、開口部１１に少なくとも
ハードマスク５ａにおける活性領域１真上の部分全体が
露出する。レジストマスク１０をマスクとするエッチン
グによりハードマスク５ａを細線化することで、ハード
マスク５ａは活性領域１上の部分は細線化されるが、長
さ方向の短縮は伴わない。その結果、細線化されたハー
ドマスク５ａを用いて形成されるゲート電極の長さは短
縮しない。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極を有す
る半導体装置およびその製造方法に関するものであり、
特に、当該ゲート電極を細線化する技術に関するもので
ある。
る半導体装置およびその製造方法に関するものであり、
特に、当該ゲート電極を細線化する技術に関するもので
ある。
【０００２】
【従来の技術】半導体装置の高集積化に伴う回路パター
ンの微細化により、ゲート電極の構造もまた微細化の一
途を辿っている。さらに、トランジスタのゲート長（チ
ャネル長）の短縮化、即ちゲート電極構造の細線化の技
術は、デバイスの高速化を図る上で重要な技術となって
いる。しかし、リソグラフィー技術における光源の波長
に起因する解像度の限界があるために、約１００ｎｍ以
下の幅のゲート電極は、一般的なゲート電極の形成工程
をそのまま用いて形成することは困難であり、その形成
には以下のような手法が用いられている。
ンの微細化により、ゲート電極の構造もまた微細化の一
途を辿っている。さらに、トランジスタのゲート長（チ
ャネル長）の短縮化、即ちゲート電極構造の細線化の技
術は、デバイスの高速化を図る上で重要な技術となって
いる。しかし、リソグラフィー技術における光源の波長
に起因する解像度の限界があるために、約１００ｎｍ以
下の幅のゲート電極は、一般的なゲート電極の形成工程
をそのまま用いて形成することは困難であり、その形成
には以下のような手法が用いられている。
【０００３】図２２〜図２４は従来の半導体装置の製造
方法を示す工程図である。これらの図において、図２２
（ｂ）は図２２（ａ）のＰ１−Ｑ１方向の断面図、図２
３（ｂ）は図２３（ａ）のＰ２−Ｑ２方向の断面図、図
２４（ｂ）は図２４（ａ）のＰ３−Ｑ３方向の断面図で
ある。まず、図２２（ａ），（ｂ）に示すように、活性
領域１０１および分離酸化膜１０２が形成されたシリコ
ン基板上に、ゲート酸化膜１０３およびゲート電極材料
膜１０４を形成し、その上にリソグラフィー技術により
活性領域１０１を横断するライン状のレジストマスク１
０５を形成する。次に、レジストマスク１０５に軽度の
アッシング（灰化）処理を行い、レジストマスク１０５
をスリム化（細線化）する。その結果、図２３（ａ），
（ｂ）に示すような細線化されたレジストマスク１０５
ａ（以下「細線レジストマスク」という）が形成され
る。そして、細線レジストマスク１０５ａをマスクとし
てゲート電極材料膜１０４に異方性エッチング処理を行
うことにより、図２４（ａ），（ｂ）に示すような細線
化されたゲート電極１０４ａが得られる。
方法を示す工程図である。これらの図において、図２２
（ｂ）は図２２（ａ）のＰ１−Ｑ１方向の断面図、図２
３（ｂ）は図２３（ａ）のＰ２−Ｑ２方向の断面図、図
２４（ｂ）は図２４（ａ）のＰ３−Ｑ３方向の断面図で
ある。まず、図２２（ａ），（ｂ）に示すように、活性
領域１０１および分離酸化膜１０２が形成されたシリコ
ン基板上に、ゲート酸化膜１０３およびゲート電極材料
膜１０４を形成し、その上にリソグラフィー技術により
活性領域１０１を横断するライン状のレジストマスク１
０５を形成する。次に、レジストマスク１０５に軽度の
アッシング（灰化）処理を行い、レジストマスク１０５
をスリム化（細線化）する。その結果、図２３（ａ），
（ｂ）に示すような細線化されたレジストマスク１０５
ａ（以下「細線レジストマスク」という）が形成され
る。そして、細線レジストマスク１０５ａをマスクとし
てゲート電極材料膜１０４に異方性エッチング処理を行
うことにより、図２４（ａ），（ｂ）に示すような細線
化されたゲート電極１０４ａが得られる。
【０００４】以上のような手法により得られたゲート電
極１０４ａは、明らかに図２２に示すリソグラフィー技
術によって形成された細線化前のレジストマスク１０５
よりも細い幅をもって形成される。このことは、ゲート
電極１０４ａの幅をリソグラフィー技術における解像度
の限界よりも細く形成することが可能であることを示唆
している。図２４（ａ），（ｂ）からも分かるように、
ゲート電極を細線化してその幅を狭くすることによりト
ランジスタのゲート長（チャネル長）は短縮され、半導
体装置の動作の高速化に寄与できる。
極１０４ａは、明らかに図２２に示すリソグラフィー技
術によって形成された細線化前のレジストマスク１０５
よりも細い幅をもって形成される。このことは、ゲート
電極１０４ａの幅をリソグラフィー技術における解像度
の限界よりも細く形成することが可能であることを示唆
している。図２４（ａ），（ｂ）からも分かるように、
ゲート電極を細線化してその幅を狭くすることによりト
ランジスタのゲート長（チャネル長）は短縮され、半導
体装置の動作の高速化に寄与できる。
【０００５】図２５は、上に示した従来の半導体装置に
おける問題点を説明するための図である。図２５（ａ）
は、図２４（ａ）に示した細線化されたゲート電極１０
４ａを有する半導体装置の上面図、図２５（ｂ）は図２
５（ａ）にＺで示した部分の拡大図であり、破線１１５
は図２２（ａ）に示した細線化前のレジストマスク１０
５の形状を示している。上記の工程におけるレジストマ
スク１０５のアッシングによる細線化処理の際には、レ
ジストマスク１０５全体の寸法が小さくなる。即ち、レ
ジストマスク１０５は幅方向だけでなく長さ方向にも短
縮化されて、細線レジストマスク１０５ａが得られる。
よって図２５（ｂ）に示すように、結果として得られる
ゲート電極１０４ａの長さは、細線化前のレジストマス
ク１０５の長さよりもｄＳだけ短くなってしまう。その
対策として、ゲート電極の細線化を行う場合に、その長
さ方向の短縮を考慮し、細線化前のレジストマスク１０
５をあらかじめ長めに形成することが考えられる。しか
し、レジストマスク１０５を長めに形成することは、結
果としてチップサイズが大きくなる原因となり、半導体
装置の高集積化の妨げとなってしまう。
おける問題点を説明するための図である。図２５（ａ）
は、図２４（ａ）に示した細線化されたゲート電極１０
４ａを有する半導体装置の上面図、図２５（ｂ）は図２
５（ａ）にＺで示した部分の拡大図であり、破線１１５
は図２２（ａ）に示した細線化前のレジストマスク１０
５の形状を示している。上記の工程におけるレジストマ
スク１０５のアッシングによる細線化処理の際には、レ
ジストマスク１０５全体の寸法が小さくなる。即ち、レ
ジストマスク１０５は幅方向だけでなく長さ方向にも短
縮化されて、細線レジストマスク１０５ａが得られる。
よって図２５（ｂ）に示すように、結果として得られる
ゲート電極１０４ａの長さは、細線化前のレジストマス
ク１０５の長さよりもｄＳだけ短くなってしまう。その
対策として、ゲート電極の細線化を行う場合に、その長
さ方向の短縮を考慮し、細線化前のレジストマスク１０
５をあらかじめ長めに形成することが考えられる。しか
し、レジストマスク１０５を長めに形成することは、結
果としてチップサイズが大きくなる原因となり、半導体
装置の高集積化の妨げとなってしまう。
【０００６】また、図２６〜図２９は従来の半導体装置
の他の製造方法を示す工程図である。これらの図におい
て、図２６（ｂ）は図２６（ａ）のＰ４−Ｑ４方向の断
面図、図２７（ｂ）は図２７（ａ）のＰ５−Ｑ５方向の
断面図、図２８（ｂ）は図２８（ａ）のＰ６−Ｑ６方向
の断面図である。図２９（ｂ）は図２９（ａ）のＰ７−
Ｑ７方向の断面図である。まず、図２６（ａ），（ｂ）
に示すように、活性領域１０１および分離酸化膜１０２
が形成されたシリコン基板上に、ゲート酸化膜１０３お
よびゲート電極材料膜１０４、さらに例えばＳｉＯ２等
のハードマスク材料膜１０６を形成し、その上にリソグ
ラフィー技術により活性領域１０１を横断するライン状
のレジストマスク１０７を形成する。そして、レジスト
マスク１０７をマスクとしてハードマスク材料膜１０６
をエッチングして図２７（ａ），（ｂ）に示すようなハ
ードマスク１０６ａを形成する。次に、ウェットエッチ
ング等の等方性エッチングにより、ハードマスク１０６
ａを細線化する。その結果、図２８（ａ），（ｂ）のよ
うな細線化されたハードマスク１０６ｂ（以下、「細線
ハードマスク」という）が得られる。そして、細線ハー
ドマスク１０６ｂをマスクとしてゲート電極材料膜１０
４に異方性エッチング処理を行うことにより、図２９
（ａ），（ｂ）に示すような細線化されたゲート電極１
０４ｂが得られる。
の他の製造方法を示す工程図である。これらの図におい
て、図２６（ｂ）は図２６（ａ）のＰ４−Ｑ４方向の断
面図、図２７（ｂ）は図２７（ａ）のＰ５−Ｑ５方向の
断面図、図２８（ｂ）は図２８（ａ）のＰ６−Ｑ６方向
の断面図である。図２９（ｂ）は図２９（ａ）のＰ７−
Ｑ７方向の断面図である。まず、図２６（ａ），（ｂ）
に示すように、活性領域１０１および分離酸化膜１０２
が形成されたシリコン基板上に、ゲート酸化膜１０３お
よびゲート電極材料膜１０４、さらに例えばＳｉＯ２等
のハードマスク材料膜１０６を形成し、その上にリソグ
ラフィー技術により活性領域１０１を横断するライン状
のレジストマスク１０７を形成する。そして、レジスト
マスク１０７をマスクとしてハードマスク材料膜１０６
をエッチングして図２７（ａ），（ｂ）に示すようなハ
ードマスク１０６ａを形成する。次に、ウェットエッチ
ング等の等方性エッチングにより、ハードマスク１０６
ａを細線化する。その結果、図２８（ａ），（ｂ）のよ
うな細線化されたハードマスク１０６ｂ（以下、「細線
ハードマスク」という）が得られる。そして、細線ハー
ドマスク１０６ｂをマスクとしてゲート電極材料膜１０
４に異方性エッチング処理を行うことにより、図２９
（ａ），（ｂ）に示すような細線化されたゲート電極１
０４ｂが得られる。
【０００７】以上の工程におけるハードマスク１０６ａ
の細線化処理の際には、細線化前のハードマスク１０６
ａの寸法から幅方向だけでなく長さ方向にも短縮化され
た細線ハードマスク１０６ｂが得られる。つまり、結果
として得られるゲート電極１０４ｂの長さもまた細線化
前のハードマスク１０６ａの長さよりも短くなる。つま
り、この製造工程によっても図２５を用いて説明した問
題が生じることとなる。
の細線化処理の際には、細線化前のハードマスク１０６
ａの寸法から幅方向だけでなく長さ方向にも短縮化され
た細線ハードマスク１０６ｂが得られる。つまり、結果
として得られるゲート電極１０４ｂの長さもまた細線化
前のハードマスク１０６ａの長さよりも短くなる。つま
り、この製造工程によっても図２５を用いて説明した問
題が生じることとなる。
【０００８】
【発明が解決しようとする課題】上述したように、従来
の半導体装置の製造方法におけるゲート電極の細線化の
手法では、ゲート電極の長さが短縮してしまう。そのた
め、その短縮を考慮して予めゲート電極を長めに設計し
たり（即ち、上記工程における細線化前のレジストマス
ク１０５（或いは１０７）の寸法を長めに形成する）、
配線が接続されるゲート電極両端のパッド部分を大きめ
に設計しておく必要が生じ、結果としてチップサイズが
大きくなってしまうという問題があった。
の半導体装置の製造方法におけるゲート電極の細線化の
手法では、ゲート電極の長さが短縮してしまう。そのた
め、その短縮を考慮して予めゲート電極を長めに設計し
たり（即ち、上記工程における細線化前のレジストマス
ク１０５（或いは１０７）の寸法を長めに形成する）、
配線が接続されるゲート電極両端のパッド部分を大きめ
に設計しておく必要が生じ、結果としてチップサイズが
大きくなってしまうという問題があった。
【０００９】本発明は以上のような課題を解決するため
になされたものであり、ゲート電極の細線化に伴う長さ
方向の短縮を抑えることができる半導体装置およびその
製造方法を提供することを目的とする。
になされたものであり、ゲート電極の細線化に伴う長さ
方向の短縮を抑えることができる半導体装置およびその
製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、（ａ）表面に活性領域が形成された
半導体基板上に、ゲート絶縁膜を形成し、前記ゲート絶
縁膜の上にゲート電極材料膜を形成する工程と、（ｂ）
前記ゲート電極材料膜上に、前記活性領域を横断するラ
イン形状の第１の保護膜を形成する工程と、（ｃ）前記
第１の保護膜における少なくとも長さ方向の両端部分を
覆い、且つ、前記第１の保護膜における少なくとも前記
活性領域上の部分を覆わない第２の保護膜を形成する工
程と、（ｄ）前記第２の保護膜をマスクとして、前記第
１の保護膜の細線化を行う工程と、（ｅ）前記細線化さ
れた前記第１の保護膜をマスクとして前記ゲート電極材
料膜をエッチングすることによりゲート電極を形成する
工程とを備えることを特徴とする。
装置の製造方法は、（ａ）表面に活性領域が形成された
半導体基板上に、ゲート絶縁膜を形成し、前記ゲート絶
縁膜の上にゲート電極材料膜を形成する工程と、（ｂ）
前記ゲート電極材料膜上に、前記活性領域を横断するラ
イン形状の第１の保護膜を形成する工程と、（ｃ）前記
第１の保護膜における少なくとも長さ方向の両端部分を
覆い、且つ、前記第１の保護膜における少なくとも前記
活性領域上の部分を覆わない第２の保護膜を形成する工
程と、（ｄ）前記第２の保護膜をマスクとして、前記第
１の保護膜の細線化を行う工程と、（ｅ）前記細線化さ
れた前記第１の保護膜をマスクとして前記ゲート電極材
料膜をエッチングすることによりゲート電極を形成する
工程とを備えることを特徴とする。
【００１１】請求項２に記載の半導体装置の製造方法
は、請求項１に記載の半導体装置の製造方法であって、
前記第１の保護膜は、ハードマスクであり、前記第２の
保護膜は、レジストマスクであり、前記工程（ｄ）にお
ける前記細線化は、エッチングによって行われることを
特徴とする。
は、請求項１に記載の半導体装置の製造方法であって、
前記第１の保護膜は、ハードマスクであり、前記第２の
保護膜は、レジストマスクであり、前記工程（ｄ）にお
ける前記細線化は、エッチングによって行われることを
特徴とする。
【００１２】請求項３に記載の半導体装置の製造方法
は、請求項１に記載の半導体装置の製造方法であって、
前記第１の保護膜は、有機化合物のハードマスクであ
り、前記第２の保護膜は、レジストマスクであり、前記
工程（ｄ）における前記細線化は、アッシングによって
行われ、前記レジストマスクは、前記有機化合物のハー
ドマスクよりも前記アッシングにおけるアッシング速度
が速いことを特徴とする。
は、請求項１に記載の半導体装置の製造方法であって、
前記第１の保護膜は、有機化合物のハードマスクであ
り、前記第２の保護膜は、レジストマスクであり、前記
工程（ｄ）における前記細線化は、アッシングによって
行われ、前記レジストマスクは、前記有機化合物のハー
ドマスクよりも前記アッシングにおけるアッシング速度
が速いことを特徴とする。
【００１３】請求項４に記載の半導体装置の製造方法
は、請求項１に記載の半導体装置の製造方法であって、
前記第１の保護膜は、第１のレジストマスクであり、前
記第２の保護膜は、第２のレジストマスクであり、
（ｆ）前記工程（ｃ）よりも前に行われ、前記第１のレ
ジストマスクの硬化処理を行う工程をさらに備え、前記
工程（ｄ）における前記細線化は、アッシングによって
行われることを特徴とする。
は、請求項１に記載の半導体装置の製造方法であって、
前記第１の保護膜は、第１のレジストマスクであり、前
記第２の保護膜は、第２のレジストマスクであり、
（ｆ）前記工程（ｃ）よりも前に行われ、前記第１のレ
ジストマスクの硬化処理を行う工程をさらに備え、前記
工程（ｄ）における前記細線化は、アッシングによって
行われることを特徴とする。
【００１４】請求項５に記載の半導体装置の製造方法
は、（ａ）表面に活性領域が形成された半導体基板上
に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲー
ト電極材料膜を形成する工程と、（ｂ）前記ゲート電極
材料膜上に、前記活性領域を横断するライン形状の第１
の保護膜を形成する工程と、（ｃ）前記前記第１の保護
膜をマスクとして前記ゲート電極材料膜をエッチングす
ることによりゲート電極を形成する工程と、（ｄ）前記
ゲート電極における少なくとも長さ方向の両端部分を覆
い、且つ、前記ゲート電極における少なくとも前記活性
領域上の部分の上を覆わない第２の保護膜を形成する工
程と、（ｅ）前記第２の保護膜をマスクとするエッチン
グにより前記ゲート電極の細線化を行う工程とを備える
ことを特徴とする。
は、（ａ）表面に活性領域が形成された半導体基板上
に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲー
ト電極材料膜を形成する工程と、（ｂ）前記ゲート電極
材料膜上に、前記活性領域を横断するライン形状の第１
の保護膜を形成する工程と、（ｃ）前記前記第１の保護
膜をマスクとして前記ゲート電極材料膜をエッチングす
ることによりゲート電極を形成する工程と、（ｄ）前記
ゲート電極における少なくとも長さ方向の両端部分を覆
い、且つ、前記ゲート電極における少なくとも前記活性
領域上の部分の上を覆わない第２の保護膜を形成する工
程と、（ｅ）前記第２の保護膜をマスクとするエッチン
グにより前記ゲート電極の細線化を行う工程とを備える
ことを特徴とする。
【００１５】請求項６に記載の半導体装置の製造方法
は、請求項１から請求項５のいずれかに記載の半導体装
置の製造方法であって、前記第２の保護膜は、前記活性
領域のパターンを開口部とするパターンにより形成され
ることを特徴とする。
は、請求項１から請求項５のいずれかに記載の半導体装
置の製造方法であって、前記第２の保護膜は、前記活性
領域のパターンを開口部とするパターンにより形成され
ることを特徴とする。
【００１６】請求項７に記載の半導体装置の製造方法
は、請求項１から請求項５のいずれかに記載の半導体装
置の製造方法であって、前記第２の保護膜は、前記活性
領域のパターンと前記第１の保護膜のパターンとを重ね
合わせたときの共通領域を開口部とするパターンにより
形成されることを特徴とする。
は、請求項１から請求項５のいずれかに記載の半導体装
置の製造方法であって、前記第２の保護膜は、前記活性
領域のパターンと前記第１の保護膜のパターンとを重ね
合わせたときの共通領域を開口部とするパターンにより
形成されることを特徴とする。
【００１７】請求項８に記載の半導体装置の製造方法
は、請求項１から請求項５のいずれかに記載の半導体装
置の製造方法であって、前記第２の保護膜は、前記活性
領域のパターンと前記第１の保護膜のパターンとを重ね
合わせたときの前記第１の保護膜のパターンにおける前
記活性領域のパターン外の領域に対応したパターンによ
り形成されることを特徴とする。
は、請求項１から請求項５のいずれかに記載の半導体装
置の製造方法であって、前記第２の保護膜は、前記活性
領域のパターンと前記第１の保護膜のパターンとを重ね
合わせたときの前記第１の保護膜のパターンにおける前
記活性領域のパターン外の領域に対応したパターンによ
り形成されることを特徴とする。
【００１８】請求項９に記載の半導体装置は、表面に活
性領域が形成された半導体基板上に前記活性領域を横断
するライン形状のゲート電極を備える半導体装置であっ
て、前記ゲート電極における前記活性領域の真上の部分
の幅は、全体に渡って前記ゲート電極の長さ方向の両端
部分の幅よりも細いことを特徴とする。
性領域が形成された半導体基板上に前記活性領域を横断
するライン形状のゲート電極を備える半導体装置であっ
て、前記ゲート電極における前記活性領域の真上の部分
の幅は、全体に渡って前記ゲート電極の長さ方向の両端
部分の幅よりも細いことを特徴とする。
【００１９】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置であって、前記ゲート電極におけ
る前記活性領域の真上の部分の厚さは、前記ゲート電極
の両端部分の厚さよりも薄いことを特徴とする。
９に記載の半導体装置であって、前記ゲート電極におけ
る前記活性領域の真上の部分の厚さは、前記ゲート電極
の両端部分の厚さよりも薄いことを特徴とする。
【００２０】
【発明の実施の形態】＜実施の形態１＞図１〜図６は、
実施の形態１に係る半導体装置の製造方法を説明するた
めの工程図である。これらの図において、図１（ｂ）は
図１（ａ）のＡ１−Ｂ１方向の断面図、図２（ｂ）は図
２（ａ）のＡ２−Ｂ２方向の断面図、図３（ｂ）および
図３（ｃ）は図３（ａ）のそれぞれＡ３−Ｂ３、Ｃ３−
Ｄ３方向の断面図、図４（ｂ）および図４（ｃ）は図４
（ａ）のそれぞれＡ４−Ｂ４、Ｃ４−Ｄ４方向の断面
図、図５（ｂ）は図５（ａ）のＡ５−Ｂ５方向の断面
図、図６（ｂ）は図６（ａ）のＡ６−Ｂ６方向の断面
図、図６（ｃ）は図６（ａ）中のＥで示した部分の拡大
図である。以下、これらの図に基づき本実施の形態に係
る半導体装置の製造方法について説明する。
実施の形態１に係る半導体装置の製造方法を説明するた
めの工程図である。これらの図において、図１（ｂ）は
図１（ａ）のＡ１−Ｂ１方向の断面図、図２（ｂ）は図
２（ａ）のＡ２−Ｂ２方向の断面図、図３（ｂ）および
図３（ｃ）は図３（ａ）のそれぞれＡ３−Ｂ３、Ｃ３−
Ｄ３方向の断面図、図４（ｂ）および図４（ｃ）は図４
（ａ）のそれぞれＡ４−Ｂ４、Ｃ４−Ｄ４方向の断面
図、図５（ｂ）は図５（ａ）のＡ５−Ｂ５方向の断面
図、図６（ｂ）は図６（ａ）のＡ６−Ｂ６方向の断面
図、図６（ｃ）は図６（ａ）中のＥで示した部分の拡大
図である。以下、これらの図に基づき本実施の形態に係
る半導体装置の製造方法について説明する。
【００２１】まず、図１（ａ），（ｂ）に示すように、
活性領域１および分離酸化膜２が形成されたシリコン基
板上に、ゲート酸化膜３およびゲート電極材料膜４、さ
らに例えばＴＥＯＳ酸化膜やシリコン窒化膜等のハード
マスク材料膜５を形成し、その上にリソグラフィー技術
により活性領域１を横断するライン状の第１のレジスト
マスク６を形成する。そして、第１のレジストマスク６
をマスクとしてハードマスク材料膜５をエッチングし、
第１のレジストマスク６を除去すると図２（ａ），
（ｂ）に示すような第１の保護膜であるハードマスク５
ａが形成される。
活性領域１および分離酸化膜２が形成されたシリコン基
板上に、ゲート酸化膜３およびゲート電極材料膜４、さ
らに例えばＴＥＯＳ酸化膜やシリコン窒化膜等のハード
マスク材料膜５を形成し、その上にリソグラフィー技術
により活性領域１を横断するライン状の第１のレジスト
マスク６を形成する。そして、第１のレジストマスク６
をマスクとしてハードマスク材料膜５をエッチングし、
第１のレジストマスク６を除去すると図２（ａ），
（ｂ）に示すような第１の保護膜であるハードマスク５
ａが形成される。
【００２２】その後、リソグラフィー技術により図３
（ａ）〜（ｃ）に示すように活性領域１上の領域に開口
部１１を有する第２の保護膜である第２のレジストマス
ク１０を形成する。このとき、第２のレジストマスク１
０は、図３（ａ）及び（ｃ）のように、少なくともハー
ドマスク５ａの長さ方向の両端部分を覆い、且つ、少な
くともハードマスク５ａにおける活性領域１真上の部分
全体の上を覆わないように（開口部１１に少なくともハ
ードマスク５ａにおける活性領域１真上の部分全体が露
出するように）形成される。なお、開口部１１形成時の
アライメント誤差を考慮すると、確実にハードマスク５
ａにおける活性領域１真上の部分の上方全体が露出する
ように、開口部１１の大きさを活性領域１の幅に対して
ある程度大きめに形成することが望ましい。但し、ハー
ドマスク５ａの両端部分が開口部１１内に露出しないよ
うに注意する必要がある。
（ａ）〜（ｃ）に示すように活性領域１上の領域に開口
部１１を有する第２の保護膜である第２のレジストマス
ク１０を形成する。このとき、第２のレジストマスク１
０は、図３（ａ）及び（ｃ）のように、少なくともハー
ドマスク５ａの長さ方向の両端部分を覆い、且つ、少な
くともハードマスク５ａにおける活性領域１真上の部分
全体の上を覆わないように（開口部１１に少なくともハ
ードマスク５ａにおける活性領域１真上の部分全体が露
出するように）形成される。なお、開口部１１形成時の
アライメント誤差を考慮すると、確実にハードマスク５
ａにおける活性領域１真上の部分の上方全体が露出する
ように、開口部１１の大きさを活性領域１の幅に対して
ある程度大きめに形成することが望ましい。但し、ハー
ドマスク５ａの両端部分が開口部１１内に露出しないよ
うに注意する必要がある。
【００２３】次に、第２のレジストマスク１０をマスク
するウェットエッチング等の等方性エッチングにより、
ハードマスク５ａの表面をエッチングして細線化する。
その結果、図４（ａ）〜（ｃ）のようにハードマスク５
ａの開口部１１内に露出した部分の側面及び上面はエッ
チングされる。このとき、ハードマスク５ａの長さ方向
の両端は、第２のレジストマスク１０によって覆われて
いるのでエッチングされない。そして、アッシング処理
により第２のレジストマスク１０を除去すると、図５の
ように活性領域１上の部分のみ細線化されたハードマス
ク５ｂが得られる。
するウェットエッチング等の等方性エッチングにより、
ハードマスク５ａの表面をエッチングして細線化する。
その結果、図４（ａ）〜（ｃ）のようにハードマスク５
ａの開口部１１内に露出した部分の側面及び上面はエッ
チングされる。このとき、ハードマスク５ａの長さ方向
の両端は、第２のレジストマスク１０によって覆われて
いるのでエッチングされない。そして、アッシング処理
により第２のレジストマスク１０を除去すると、図５の
ように活性領域１上の部分のみ細線化されたハードマス
ク５ｂが得られる。
【００２４】ここで、以下の説明においては、細線化処
理の結果として得られる細線化前の第１のレジストマス
ク６よりも細いレジストマスクおよびハードマスク、ゲ
ート電極をそれぞれ、「細線レジストマスク」、「細線
ハードマスク」、「細線ゲート電極」と称する。
理の結果として得られる細線化前の第１のレジストマス
ク６よりも細いレジストマスクおよびハードマスク、ゲ
ート電極をそれぞれ、「細線レジストマスク」、「細線
ハードマスク」、「細線ゲート電極」と称する。
【００２５】その後、細線ハードマスク５ｂをマスクと
してゲート電極材料膜４に異方性エッチング処理を行
い、細線ハードマスク５ｂを除去すると、図６（ａ）〜
（ｃ）に示すように活性領域１上の部分のみ細線化され
た細線ゲート電極４ａが得られる。ここで、図６（ｃ）
における破線１５は、図１（ａ）に示した細線化前のレ
ジストマスク６の形状を示している。本実施の形態にお
いては、ハードマスク５ａの細線化のためのエッチング
処理は第２のレジストマスク１０をマスクとして行われ
るので、ハードマスク５ａの両端はエッチングされな
い。つまり、その結果得られる細線ハードマスク５ｂに
は細線化前のハードマスク５ａからの長さ方向の短縮は
生じない。よって、細線ハードマスク５ｂをマスクとす
るエッチングによって得られる細線ゲート電極４ａもま
た、図６（ｃ）のように、長さ方向の短縮は生じないこ
ととなる。
してゲート電極材料膜４に異方性エッチング処理を行
い、細線ハードマスク５ｂを除去すると、図６（ａ）〜
（ｃ）に示すように活性領域１上の部分のみ細線化され
た細線ゲート電極４ａが得られる。ここで、図６（ｃ）
における破線１５は、図１（ａ）に示した細線化前のレ
ジストマスク６の形状を示している。本実施の形態にお
いては、ハードマスク５ａの細線化のためのエッチング
処理は第２のレジストマスク１０をマスクとして行われ
るので、ハードマスク５ａの両端はエッチングされな
い。つまり、その結果得られる細線ハードマスク５ｂに
は細線化前のハードマスク５ａからの長さ方向の短縮は
生じない。よって、細線ハードマスク５ｂをマスクとす
るエッチングによって得られる細線ゲート電極４ａもま
た、図６（ｃ）のように、長さ方向の短縮は生じないこ
ととなる。
【００２６】ここで、細線ハードマスク５ｂの除去の方
法はその材質によって異なる。例えば細線ハードマスク
５ｂの材料としてＴＥＯＳ酸化膜を用いた場合、細線ゲ
ート電極４ａ形成のためのエッチングの後にさらにハー
ドマスク除去のためのエッチングを行うと、ゲート酸化
膜３や分離酸化膜２とのエッチング選択比が小さいため
にそれらを不要にエッチングしてしまう恐れがある。よ
ってその場合は、細線ゲート電極４ａ形成のためのエッ
チングによって細線ハードマスク５ｂであるＴＥＯＳ酸
化膜も同時に除去されてしまうように、予め細線ハード
マスク５ｂの膜厚を調整しておくことが望ましい。一
方、ハードマスクにシリコン窒化膜を用いる場合は、上
記方法でも良いが、細線ゲート電極４ａ形成のためのエ
ッチングの後に窒化膜と酸化膜とのエッチング選択比の
高いエッチング方法によって除去すればよい。なお、デ
バイスの構造上、細線ゲート電極４ａ上に細線ハードマ
スク５ｂが残存していても問題無い場合には、必ずしも
細線ハードマスク５ｂを除去しなくても良いことは言う
までもない。
法はその材質によって異なる。例えば細線ハードマスク
５ｂの材料としてＴＥＯＳ酸化膜を用いた場合、細線ゲ
ート電極４ａ形成のためのエッチングの後にさらにハー
ドマスク除去のためのエッチングを行うと、ゲート酸化
膜３や分離酸化膜２とのエッチング選択比が小さいため
にそれらを不要にエッチングしてしまう恐れがある。よ
ってその場合は、細線ゲート電極４ａ形成のためのエッ
チングによって細線ハードマスク５ｂであるＴＥＯＳ酸
化膜も同時に除去されてしまうように、予め細線ハード
マスク５ｂの膜厚を調整しておくことが望ましい。一
方、ハードマスクにシリコン窒化膜を用いる場合は、上
記方法でも良いが、細線ゲート電極４ａ形成のためのエ
ッチングの後に窒化膜と酸化膜とのエッチング選択比の
高いエッチング方法によって除去すればよい。なお、デ
バイスの構造上、細線ゲート電極４ａ上に細線ハードマ
スク５ｂが残存していても問題無い場合には、必ずしも
細線ハードマスク５ｂを除去しなくても良いことは言う
までもない。
【００２７】以上の工程により形成される本実施の形態
に係る半導体装置は、図６（ａ）〜（ｃ）に示したよう
に、活性領域１上の部分のみが細線化された細線ゲート
電極４ａを備える。即ち、細線ゲート電極４ａにおける
活性領域の真上の部分の幅は、全体に渡ってその長さ方
向の両端部分の幅よりも細くなっている。つまり、細線
ゲート電極４ａの活性領域１上の部分は細線化されてい
るため、トランジスタのゲート長（チャネル長）は短縮
され、半導体装置の動作の高速化に寄与できる。さら
に、上記の工程から分かるように細線ゲート電極４ａに
おいて、細線化に伴う第１のレジストマスク６の長さか
らの短縮は伴わないので、あらかじめ第１のレジストマ
スク６を長めに形成する必要は無く、半導体装置の高集
積化に寄与できる。また、活性領域１上でない細線ゲー
ト電極４ａの両端部分の幅は細線化されないが、明らか
にその部分の幅はゲート長とは関係無いので、装置動作
の高速化の妨げとはならない。
に係る半導体装置は、図６（ａ）〜（ｃ）に示したよう
に、活性領域１上の部分のみが細線化された細線ゲート
電極４ａを備える。即ち、細線ゲート電極４ａにおける
活性領域の真上の部分の幅は、全体に渡ってその長さ方
向の両端部分の幅よりも細くなっている。つまり、細線
ゲート電極４ａの活性領域１上の部分は細線化されてい
るため、トランジスタのゲート長（チャネル長）は短縮
され、半導体装置の動作の高速化に寄与できる。さら
に、上記の工程から分かるように細線ゲート電極４ａに
おいて、細線化に伴う第１のレジストマスク６の長さか
らの短縮は伴わないので、あらかじめ第１のレジストマ
スク６を長めに形成する必要は無く、半導体装置の高集
積化に寄与できる。また、活性領域１上でない細線ゲー
ト電極４ａの両端部分の幅は細線化されないが、明らか
にその部分の幅はゲート長とは関係無いので、装置動作
の高速化の妨げとはならない。
【００２８】なお、本実施の形態における細線ゲート電
極４ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えばＷ
等のメタル材料など、あらゆるゲート電極材料が適用可
能である。また、第１のレジストマスク６や第２のレジ
ストマスク１０等を形成する手法としては、光学露光を
用いるものだけでなく電子線露光やＸ線露光を用いるよ
うなあらゆるリソグラフィー技術を用いることが可能で
ある。
極４ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えばＷ
等のメタル材料など、あらゆるゲート電極材料が適用可
能である。また、第１のレジストマスク６や第２のレジ
ストマスク１０等を形成する手法としては、光学露光を
用いるものだけでなく電子線露光やＸ線露光を用いるよ
うなあらゆるリソグラフィー技術を用いることが可能で
ある。
【００２９】さらに、第２のレジストマスク１０の開口
部１１を活性領域上に形成する際の露光工程における下
地層からの反射を抑える目的で、当該下地に反射防止剤
を塗布もしくは成膜した後に第２のレジストマスク１０
を形成する場合が考えられる。図７は、その場合におけ
る開口部１１形成直後の状態を示す図である。図７
（ｂ）および図７（ｃ）は、図７（ａ）のぞれぞれＡ７
−Ｂ７方向、Ｃ７−Ｄ７方向の断面図である。これらの
図のように、開口部１１形成直後には開口部１１内のハ
ードマスク５ａは反射防止膜１６に覆われている。よっ
てこの場合は、まずハードマスク５ａの細線化の前にア
ッシング処理等により開口部１１内の反射防止膜１６の
除去を行いハードマスク５ａを露出させ、続いて露出し
たハードマスク５ａに対するエッチングによる細線化処
理を行えばよい。
部１１を活性領域上に形成する際の露光工程における下
地層からの反射を抑える目的で、当該下地に反射防止剤
を塗布もしくは成膜した後に第２のレジストマスク１０
を形成する場合が考えられる。図７は、その場合におけ
る開口部１１形成直後の状態を示す図である。図７
（ｂ）および図７（ｃ）は、図７（ａ）のぞれぞれＡ７
−Ｂ７方向、Ｃ７−Ｄ７方向の断面図である。これらの
図のように、開口部１１形成直後には開口部１１内のハ
ードマスク５ａは反射防止膜１６に覆われている。よっ
てこの場合は、まずハードマスク５ａの細線化の前にア
ッシング処理等により開口部１１内の反射防止膜１６の
除去を行いハードマスク５ａを露出させ、続いて露出し
たハードマスク５ａに対するエッチングによる細線化処
理を行えばよい。
【００３０】なお、本実施の形態においては、第２のレ
ジストマスク１０を図３のように、平面視で活性領域１
上の全体が開口された矩形の開口部１１を有する形状と
した。しかし上記したように、第２のレジストマスク１
０は、少なくともハードマスク５ａの長さ方向の両端部
分を覆い、且つ、少なくともハードマスク５ａにおける
活性領域１真上の部分全体の上を覆わないように形成さ
れていれば、任意の形状であってもよい。言い換えれ
ば、形成しようとするゲート電極のうちの寸法の短縮を
防止したい部分（即ち、細線化しない部分）が覆われ、
且つ、細線化したい部分が覆われないように第２のレジ
ストマスク１０を形成すれば、本実施の形態における効
果を得ることができる。
ジストマスク１０を図３のように、平面視で活性領域１
上の全体が開口された矩形の開口部１１を有する形状と
した。しかし上記したように、第２のレジストマスク１
０は、少なくともハードマスク５ａの長さ方向の両端部
分を覆い、且つ、少なくともハードマスク５ａにおける
活性領域１真上の部分全体の上を覆わないように形成さ
れていれば、任意の形状であってもよい。言い換えれ
ば、形成しようとするゲート電極のうちの寸法の短縮を
防止したい部分（即ち、細線化しない部分）が覆われ、
且つ、細線化したい部分が覆われないように第２のレジ
ストマスク１０を形成すれば、本実施の形態における効
果を得ることができる。
【００３１】また、半導体基板上にゲート電極を有する
素子を複数個形成し、ゲート電極を細線化してゲート長
を短くする必要がある素子と、ゲート電極を細線化せず
にゲート長を保持する必要がある素子と半導体基板上に
共存させる場合も考えられる。その場合は、第２のレジ
ストマスク１０を、後者であるゲート電極を細線化しな
い素子のゲート電極も覆うように形成すればよい。さら
に、各素子間を接続する配線は細線化する必要が無いの
で、第２のレジストマスク１０は、それら配線が形成さ
れる領域を覆うように形成することが望ましい。
素子を複数個形成し、ゲート電極を細線化してゲート長
を短くする必要がある素子と、ゲート電極を細線化せず
にゲート長を保持する必要がある素子と半導体基板上に
共存させる場合も考えられる。その場合は、第２のレジ
ストマスク１０を、後者であるゲート電極を細線化しな
い素子のゲート電極も覆うように形成すればよい。さら
に、各素子間を接続する配線は細線化する必要が無いの
で、第２のレジストマスク１０は、それら配線が形成さ
れる領域を覆うように形成することが望ましい。
【００３２】＜実施の形態２＞実施の形態１において
は、細線ゲート電極を形成する際のマスクとなるハード
マスクの材料としてＴＥＯＳ酸化膜やシリコン窒化膜を
用いたが、本実施の形態においてはＳｉＣやＳｉＯＣ、
アモルファスカーボン等の有機化合物をハードマスクの
材料として用いる。そのような有機化合物のハードマス
クはアッシング（灰化）処理による除去が可能である。
は、細線ゲート電極を形成する際のマスクとなるハード
マスクの材料としてＴＥＯＳ酸化膜やシリコン窒化膜を
用いたが、本実施の形態においてはＳｉＣやＳｉＯＣ、
アモルファスカーボン等の有機化合物をハードマスクの
材料として用いる。そのような有機化合物のハードマス
クはアッシング（灰化）処理による除去が可能である。
【００３３】図８および図９は、実施の形態２に係る半
導体装置の製造方法を説明するための工程図である。こ
れらの図において、図８（ｂ）および図８（ｃ）は図８
（ａ）のそれぞれＡ８−Ｂ８、Ｃ８−Ｄ８方向の断面
図、図９（ｂ）は図９（ａ）のＡ９−Ｂ９方向の断面図
である。以下、これらの図に基づき本実施の形態に係る
半導体装置の製造方法について説明する。
導体装置の製造方法を説明するための工程図である。こ
れらの図において、図８（ｂ）および図８（ｃ）は図８
（ａ）のそれぞれＡ８−Ｂ８、Ｃ８−Ｄ８方向の断面
図、図９（ｂ）は図９（ａ）のＡ９−Ｂ９方向の断面図
である。以下、これらの図に基づき本実施の形態に係る
半導体装置の製造方法について説明する。
【００３４】まず、実施の形態１と同様の工程で、活性
領域１および分離酸化膜２が形成されたシリコン基板上
に、ゲート酸化膜３およびゲート電極材料膜４を形成す
る。そして、その上に図８（ａ）〜（ｃ）に示すように
活性領域１を横断するライン状の第１の保護膜である有
機化合物のハードマスク２０を形成し、活性領域１上の
領域に開口部１１を有する第２の保護膜である第２のレ
ジストマスク１０を形成する。第２のレジストマスク１
０は実施の形態１と同様に、少なくともハードマスク５
ａの長さ方向の両端部分を覆い、且つ、少なくともハー
ドマスク２０における活性領域１真上の部分全体を覆わ
ないように形成される。但し、本実施の形態においては
第２のレジストマスク１０との材料として、有機化合物
のハードマスク２０よりもアッシング速度が速く、ハー
ドマスク２０とアッシング処理における選択性の高いも
のを用いる。
領域１および分離酸化膜２が形成されたシリコン基板上
に、ゲート酸化膜３およびゲート電極材料膜４を形成す
る。そして、その上に図８（ａ）〜（ｃ）に示すように
活性領域１を横断するライン状の第１の保護膜である有
機化合物のハードマスク２０を形成し、活性領域１上の
領域に開口部１１を有する第２の保護膜である第２のレ
ジストマスク１０を形成する。第２のレジストマスク１
０は実施の形態１と同様に、少なくともハードマスク５
ａの長さ方向の両端部分を覆い、且つ、少なくともハー
ドマスク２０における活性領域１真上の部分全体を覆わ
ないように形成される。但し、本実施の形態においては
第２のレジストマスク１０との材料として、有機化合物
のハードマスク２０よりもアッシング速度が速く、ハー
ドマスク２０とアッシング処理における選択性の高いも
のを用いる。
【００３５】上記したＳｉＣやＳｉＯＣ、アモルファス
カーボン等の有機化合物を用いたハードマスクに対し
て、そのような条件を満たすレジスト材料としては、例
えばアセタール系、ｔ−ＢＯＣ（tertialy Butoxy Carb
onyl）系、ＥＳＣＡＰ系のＫｒＦ用レジスト、また、ア
クリル系、ポリノルボルネン系、ＣＯＭＡ（シクロオレ
フィン−無水マレイン酸共重合：Cyclo-Olefin Maleic
Anhydride）系のＡｒＦ用レジスト等が挙げられる。ま
た、Ｆ２用やＥＢ用の一般的なレジストでも、アッシン
グ処理におけるそれらのハードマスクとの選択性を得る
ことができる。
カーボン等の有機化合物を用いたハードマスクに対し
て、そのような条件を満たすレジスト材料としては、例
えばアセタール系、ｔ−ＢＯＣ（tertialy Butoxy Carb
onyl）系、ＥＳＣＡＰ系のＫｒＦ用レジスト、また、ア
クリル系、ポリノルボルネン系、ＣＯＭＡ（シクロオレ
フィン−無水マレイン酸共重合：Cyclo-Olefin Maleic
Anhydride）系のＡｒＦ用レジスト等が挙げられる。ま
た、Ｆ２用やＥＢ用の一般的なレジストでも、アッシン
グ処理におけるそれらのハードマスクとの選択性を得る
ことができる。
【００３６】次に、第２のレジストマスク１０をマスク
とする等方性のアッシング処理を行うことで、ハードマ
スク２０の細線化を行う。このとき、第２のレジストマ
スク１０の材料はハードマスク２０に比較してアッシン
グ速度が速いので、当該アッシング処理によって第２の
レジストマスク１０は除去されてしまう。言い換えれ
ば、当該アッシング処理によりアッシング速度の速い第
２のレジストマスク１０は完全に除去されるが、アッシ
ング速度の遅いハードマスク２０はその表面のみが除去
され細線化する。つまり、当該アッシング処理によって
ハードマスク２０の細線化と第２のレジストマスク１０
の除去とを同時に行うことができる。またこのとき、ハ
ードマスク２０の両端部分は、その部分を覆う第２のレ
ジストマスク１０が完全に除去されるまではアッシング
されず細線化されない。その結果、当該アッシング処理
による第２のレジストマスク１０除去後、図９（ａ）の
ように活性領域１上の部分のみが細線化された有機化合
物の細線ハードマスク２０ａが得られる。
とする等方性のアッシング処理を行うことで、ハードマ
スク２０の細線化を行う。このとき、第２のレジストマ
スク１０の材料はハードマスク２０に比較してアッシン
グ速度が速いので、当該アッシング処理によって第２の
レジストマスク１０は除去されてしまう。言い換えれ
ば、当該アッシング処理によりアッシング速度の速い第
２のレジストマスク１０は完全に除去されるが、アッシ
ング速度の遅いハードマスク２０はその表面のみが除去
され細線化する。つまり、当該アッシング処理によって
ハードマスク２０の細線化と第２のレジストマスク１０
の除去とを同時に行うことができる。またこのとき、ハ
ードマスク２０の両端部分は、その部分を覆う第２のレ
ジストマスク１０が完全に除去されるまではアッシング
されず細線化されない。その結果、当該アッシング処理
による第２のレジストマスク１０除去後、図９（ａ）の
ように活性領域１上の部分のみが細線化された有機化合
物の細線ハードマスク２０ａが得られる。
【００３７】その後、細線ハードマスク２０ａをマスク
としてゲート電極材料膜４に異方性エッチング処理を行
い、細線ハードマスク２０ａを除去すると、実施の形態
１と同様に、図６（ａ）〜（ｃ）に示すような活性領域
１上の部分のみ細線化された細線ゲート電極４ａが得ら
れる。本実施の形態においては、ハードマスク２０の細
線化のためのアッシング処理の際、その両端は第２のレ
ジストマスク１０に覆われているのでアッシングはされ
ない。つまり、その結果得られる細線ハードマスク２０
ａには細線化前のハードマスク２０からの長さ方向の短
縮は生じない。よって、細線ハードマスク２０ａをマス
クとするエッチングによって得られる細線ゲート電極４
ａもまた、図６（ｃ）のように、長さ方向の短縮は生じ
ないこととなる。
としてゲート電極材料膜４に異方性エッチング処理を行
い、細線ハードマスク２０ａを除去すると、実施の形態
１と同様に、図６（ａ）〜（ｃ）に示すような活性領域
１上の部分のみ細線化された細線ゲート電極４ａが得ら
れる。本実施の形態においては、ハードマスク２０の細
線化のためのアッシング処理の際、その両端は第２のレ
ジストマスク１０に覆われているのでアッシングはされ
ない。つまり、その結果得られる細線ハードマスク２０
ａには細線化前のハードマスク２０からの長さ方向の短
縮は生じない。よって、細線ハードマスク２０ａをマス
クとするエッチングによって得られる細線ゲート電極４
ａもまた、図６（ｃ）のように、長さ方向の短縮は生じ
ないこととなる。
【００３８】ここで、有機化合物の細線ハードマスク２
０ａの除去の方法としては、細線ゲート電極４ａ形成の
ためのエッチングの後に、さらにアッシング処理を行う
ことで除去するものであっても良いし、細線ゲート電極
４ａ形成のためのエッチングによって細線ハードマスク
２０ａも同時に除去されてしまうように予め細線ハード
マスク２０ａの膜厚を調整しておくものであってもよ
い。なお、デバイスの構造上細線ゲート電極４ａ上に細
線ハードマスク２０ａが残存していても問題無い場合に
は、必ずしも細線ハードマスク２０ａを除去しなくても
良いことは言うまでもない。
０ａの除去の方法としては、細線ゲート電極４ａ形成の
ためのエッチングの後に、さらにアッシング処理を行う
ことで除去するものであっても良いし、細線ゲート電極
４ａ形成のためのエッチングによって細線ハードマスク
２０ａも同時に除去されてしまうように予め細線ハード
マスク２０ａの膜厚を調整しておくものであってもよ
い。なお、デバイスの構造上細線ゲート電極４ａ上に細
線ハードマスク２０ａが残存していても問題無い場合に
は、必ずしも細線ハードマスク２０ａを除去しなくても
良いことは言うまでもない。
【００３９】以上説明したように、本実施の形態に係る
半導体装置においても実施の形態１と同様に、細線ゲー
ト電極４ａの活性領域１上の部分は細線化されているた
め、トランジスタのゲート長（チャネル長）は短縮さ
れ、半導体装置の動作の高速化に寄与できる。さらに、
上記の工程から分かるように細線ゲート電極４ａの細線
化に伴う第１のレジストマスク６の長さからの短縮は伴
わないので、半導体装置の高集積化に寄与できる。
半導体装置においても実施の形態１と同様に、細線ゲー
ト電極４ａの活性領域１上の部分は細線化されているた
め、トランジスタのゲート長（チャネル長）は短縮さ
れ、半導体装置の動作の高速化に寄与できる。さらに、
上記の工程から分かるように細線ゲート電極４ａの細線
化に伴う第１のレジストマスク６の長さからの短縮は伴
わないので、半導体装置の高集積化に寄与できる。
【００４０】さらに、上記したように本実施の形態に係
る半導体装置の製造方法によれば、有機化合物のハード
マスク２０の細線化と第２のレジストマスク１０の除去
を、単一のアッシング処理によって行うことができ、実
施の形態１に比較して製造工程の簡略化を図ることがで
きる。
る半導体装置の製造方法によれば、有機化合物のハード
マスク２０の細線化と第２のレジストマスク１０の除去
を、単一のアッシング処理によって行うことができ、実
施の形態１に比較して製造工程の簡略化を図ることがで
きる。
【００４１】なお、本実施の形態においても、第１のレ
ジストマスク６や第２のレジストマスク１０等を形成す
る手法としては、光学露光を用いるものだけでなく電子
線露光やＸ線露光を用いるようなあらゆるリソグラフィ
ー技術を用いることが可能である。
ジストマスク６や第２のレジストマスク１０等を形成す
る手法としては、光学露光を用いるものだけでなく電子
線露光やＸ線露光を用いるようなあらゆるリソグラフィ
ー技術を用いることが可能である。
【００４２】本実施の形態においても細線ゲート電極４
ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えばＷ等の
メタル材料などあらゆるゲート電極材料が適用可能であ
る。しかし、有機化合物のハードマスクとゲート電極の
材料のエッチング選択比を充分に得ることができない場
合は、次のような変形例を行うと良い。図１０は実施の
形態２の変形例を説明するための図であり、図１０
（ｂ）は図１０（ａ）のＡ１０−Ｂ１０方向の断面図で
ある。即ち、本実施の形態に係る製造工程において、ゲ
ート電極材料膜４と有機化合物のハードマスク材料膜と
の間に予めＴＥＯＳ酸化膜を形成しておく。その結果、
ハードマスク２０の細線化処理後には、図１０（ａ），
(ｂ)に示すようにゲート電極材料膜４の上にＴＥＯＳ酸
化膜２５、さらにその上に細線ハードマスク２０ａを有
する構成となる。そして、まず細線ハードマスク２０ａ
をマスクするエッチングによりＴＥＯＳ酸化膜２５をパ
ターンニングし、次にパターンニングしたＴＥＯＳ酸化
膜２５をマスクとして、細線ゲート電極４ａをパターン
ニングする。それにより、有機化合物のハードマスクと
のエッチング選択比を充分に得ることができないゲート
電極材料に対しても本実施の形態を適用することができ
る。
ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えばＷ等の
メタル材料などあらゆるゲート電極材料が適用可能であ
る。しかし、有機化合物のハードマスクとゲート電極の
材料のエッチング選択比を充分に得ることができない場
合は、次のような変形例を行うと良い。図１０は実施の
形態２の変形例を説明するための図であり、図１０
（ｂ）は図１０（ａ）のＡ１０−Ｂ１０方向の断面図で
ある。即ち、本実施の形態に係る製造工程において、ゲ
ート電極材料膜４と有機化合物のハードマスク材料膜と
の間に予めＴＥＯＳ酸化膜を形成しておく。その結果、
ハードマスク２０の細線化処理後には、図１０（ａ），
(ｂ)に示すようにゲート電極材料膜４の上にＴＥＯＳ酸
化膜２５、さらにその上に細線ハードマスク２０ａを有
する構成となる。そして、まず細線ハードマスク２０ａ
をマスクするエッチングによりＴＥＯＳ酸化膜２５をパ
ターンニングし、次にパターンニングしたＴＥＯＳ酸化
膜２５をマスクとして、細線ゲート電極４ａをパターン
ニングする。それにより、有機化合物のハードマスクと
のエッチング選択比を充分に得ることができないゲート
電極材料に対しても本実施の形態を適用することができ
る。
【００４３】さらに、本実施の形態においても、第２の
レジストマスク１０の開口部１１を活性領域上に形成す
る際の露光工程における下地層からの反射を抑える目的
で、当該下地に反射防止剤を塗布もしくは成膜した後に
第２のレジストマスク１０を形成する場合が考えられ
る。その場合は、実施の形態１でも説明したように、ま
ず開口部１１内の反射防止膜１６を除去してハードマス
ク２０を露出させた後、ハードマスク２０の細線化およ
び第２のレジストマスク１０の除去のためのアッシング
処理を行えばよい。
レジストマスク１０の開口部１１を活性領域上に形成す
る際の露光工程における下地層からの反射を抑える目的
で、当該下地に反射防止剤を塗布もしくは成膜した後に
第２のレジストマスク１０を形成する場合が考えられ
る。その場合は、実施の形態１でも説明したように、ま
ず開口部１１内の反射防止膜１６を除去してハードマス
ク２０を露出させた後、ハードマスク２０の細線化およ
び第２のレジストマスク１０の除去のためのアッシング
処理を行えばよい。
【００４４】＜実施の形態３＞図１１〜図１３は、実施
の形態３に係る半導体装置の製造方法を説明するための
工程図である。これらの図において、図１１（ｂ）は図
１１（ａ）のＡ１１−Ｂ１１方向の断面図、図１２
（ｂ）は図１２（ａ）のＡ１２−Ｂ１２方向の断面図、
図１３（ｂ）は図１３（ａ）のＡ１３−Ｂ１３方向の断
面図である。以下、これらの図に基づき本実施の形態に
係る半導体装置の製造方法について説明する。
の形態３に係る半導体装置の製造方法を説明するための
工程図である。これらの図において、図１１（ｂ）は図
１１（ａ）のＡ１１−Ｂ１１方向の断面図、図１２
（ｂ）は図１２（ａ）のＡ１２−Ｂ１２方向の断面図、
図１３（ｂ）は図１３（ａ）のＡ１３−Ｂ１３方向の断
面図である。以下、これらの図に基づき本実施の形態に
係る半導体装置の製造方法について説明する。
【００４５】まず、図１１（ａ），（ｂ）に示すよう
に、活性領域１および分離酸化膜２が形成されたシリコ
ン基板上に、ゲート酸化膜３およびゲート電極材料膜４
を形成し、その上にリソグラフィー技術により活性領域
１を横断するライン状の第１の保護膜である第１のレジ
ストマスク６を形成する。そして、第１のレジストマス
ク６に対して電子線照射や、紫外線（ＵＶ）照射、イオ
ン注入などによるレジスト硬化処理（キュアリング）を
行う。
に、活性領域１および分離酸化膜２が形成されたシリコ
ン基板上に、ゲート酸化膜３およびゲート電極材料膜４
を形成し、その上にリソグラフィー技術により活性領域
１を横断するライン状の第１の保護膜である第１のレジ
ストマスク６を形成する。そして、第１のレジストマス
ク６に対して電子線照射や、紫外線（ＵＶ）照射、イオ
ン注入などによるレジスト硬化処理（キュアリング）を
行う。
【００４６】その後、リソグラフィー技術により図１２
（ａ）〜（ｃ）に示すように活性領域１上の領域に開口
部１１を有する第２の保護膜である第２のレジストマス
ク１０を形成する。第２のレジストマスク１０は、少な
くとも第１のレジストマスク６の長さ方向の両端部分を
覆い、且つ、少なくとも第１のレジストマスク６におけ
る活性領域１真上の部分全体を覆わないように形成され
る。なお、開口部１１形成時のアライメント誤差を考慮
すると、開口部１１の大きさは確実に第１のレジストマ
スク６における活性領域１真上の部分全体を含むように
活性領域１の幅に対してある程度大きめに形成すること
が望ましい。但し、第１のレジストマスク６の両端部分
が開口部１１内に露出しないように注意する必要があ
る。
（ａ）〜（ｃ）に示すように活性領域１上の領域に開口
部１１を有する第２の保護膜である第２のレジストマス
ク１０を形成する。第２のレジストマスク１０は、少な
くとも第１のレジストマスク６の長さ方向の両端部分を
覆い、且つ、少なくとも第１のレジストマスク６におけ
る活性領域１真上の部分全体を覆わないように形成され
る。なお、開口部１１形成時のアライメント誤差を考慮
すると、開口部１１の大きさは確実に第１のレジストマ
スク６における活性領域１真上の部分全体を含むように
活性領域１の幅に対してある程度大きめに形成すること
が望ましい。但し、第１のレジストマスク６の両端部分
が開口部１１内に露出しないように注意する必要があ
る。
【００４７】次に、第２のレジストマスク１０をマスク
とする等方性のアッシング処理を行うことで、第１のレ
ジストマスク６の細線化を行う。上記したように本実施
の形態において第１のレジストマスク６はレジスト硬化
処理が施されているために、第２のレジストマスク１０
は第１のレジストマスク６に比較してアッシング速度が
速いので、当該アッシング処理によって第２のレジスト
マスク１０は除去されてしまう。言い換えれば、当該ア
ッシング処理によりアッシング速度の速い第２のレジス
トマスク１０は完全に除去されるが、アッシング速度の
遅い第１のレジストマスク６その表面のみが除去され細
線化する。つまり、当該アッシング処理によって第１の
レジストマスク６の細線化と第２のレジストマスク１０
の除去とを同時に行うことができる。またこのとき、第
１のレジストマスク６の両端部分は、その部分を覆う第
２のレジストマスク１０が完全に除去されるまではアッ
シングされず細線化されない。その結果、当該アッシン
グ処理による第２のレジストマスク１０除去後、図１３
（ａ）のように活性領域１上の部分のみが細線化された
第１のレジストマスク６ａ（細線レジストマスク６ａ）
が得られる。
とする等方性のアッシング処理を行うことで、第１のレ
ジストマスク６の細線化を行う。上記したように本実施
の形態において第１のレジストマスク６はレジスト硬化
処理が施されているために、第２のレジストマスク１０
は第１のレジストマスク６に比較してアッシング速度が
速いので、当該アッシング処理によって第２のレジスト
マスク１０は除去されてしまう。言い換えれば、当該ア
ッシング処理によりアッシング速度の速い第２のレジス
トマスク１０は完全に除去されるが、アッシング速度の
遅い第１のレジストマスク６その表面のみが除去され細
線化する。つまり、当該アッシング処理によって第１の
レジストマスク６の細線化と第２のレジストマスク１０
の除去とを同時に行うことができる。またこのとき、第
１のレジストマスク６の両端部分は、その部分を覆う第
２のレジストマスク１０が完全に除去されるまではアッ
シングされず細線化されない。その結果、当該アッシン
グ処理による第２のレジストマスク１０除去後、図１３
（ａ）のように活性領域１上の部分のみが細線化された
第１のレジストマスク６ａ（細線レジストマスク６ａ）
が得られる。
【００４８】その後、細線レジストマスク６ａをマスク
としてゲート電極材料膜４に異方性エッチング処理を行
い、細線レジストマスク６ａを除去すると、実施の形態
１と同様に、図６（ａ）〜（ｃ）に示すような活性領域
１上の部分のみ細線化された細線ゲート電極４ａが得ら
れる。本実施の形態においては、第１のレジストマスク
６の細線化のためのアッシング処理の際、その両端は第
２のレジストマスク１０に覆われているのでアッシング
はされない。つまり、その結果得られる細線レジストマ
スク６ａには細線化前の第１のレジストマスク６からの
長さ方向の短縮は生じない。よって、細線レジストマス
ク６ａをマスクとするエッチングによって得られる細線
ゲート電極４ａもまた、図６（ｃ）のように、長さ方向
の短縮は生じないこととなる。
としてゲート電極材料膜４に異方性エッチング処理を行
い、細線レジストマスク６ａを除去すると、実施の形態
１と同様に、図６（ａ）〜（ｃ）に示すような活性領域
１上の部分のみ細線化された細線ゲート電極４ａが得ら
れる。本実施の形態においては、第１のレジストマスク
６の細線化のためのアッシング処理の際、その両端は第
２のレジストマスク１０に覆われているのでアッシング
はされない。つまり、その結果得られる細線レジストマ
スク６ａには細線化前の第１のレジストマスク６からの
長さ方向の短縮は生じない。よって、細線レジストマス
ク６ａをマスクとするエッチングによって得られる細線
ゲート電極４ａもまた、図６（ｃ）のように、長さ方向
の短縮は生じないこととなる。
【００４９】以上説明したように、本実施の形態に係る
半導体装置においても実施の形態１と同様に、細線ゲー
ト電極４ａの活性領域１上の部分は細線化されているた
め、トランジスタのゲート長（チャネル長）は短縮さ
れ、半導体装置の動作の高速化に寄与できる。さらに、
上記の工程から分かるように細線ゲート電極４ａの細線
化に伴う第１のレジストマスク６の長さからの短縮は伴
わないので、半導体装置の高集積化に寄与できる。
半導体装置においても実施の形態１と同様に、細線ゲー
ト電極４ａの活性領域１上の部分は細線化されているた
め、トランジスタのゲート長（チャネル長）は短縮さ
れ、半導体装置の動作の高速化に寄与できる。さらに、
上記の工程から分かるように細線ゲート電極４ａの細線
化に伴う第１のレジストマスク６の長さからの短縮は伴
わないので、半導体装置の高集積化に寄与できる。
【００５０】なお、本実施の形態においても、第１のレ
ジストマスク６や第２のレジストマスク１０等を形成す
る手法としては、光学露光を用いるものだけでなく電子
線露光やＸ線露光を用いるようなあらゆるリソグラフィ
ー技術を用いることが可能である。
ジストマスク６や第２のレジストマスク１０等を形成す
る手法としては、光学露光を用いるものだけでなく電子
線露光やＸ線露光を用いるようなあらゆるリソグラフィ
ー技術を用いることが可能である。
【００５１】また、本実施の形態においても細線ゲート
電極４ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えば
Ｗ等のメタル材料などあらゆるゲート電極材料が適用可
能である。しかし、レジストマスクとゲート電極の材料
のエッチング選択比を充分に得ることができない場合
は、次のような変形例を行うと良い。図１４は実施の形
態３の変形例を説明するための図であり、図１４（ｂ）
は図１４（ａ）のＡ１４−Ｂ１４方向の断面図である。
即ち、本実施の形態に係る製造工程において、ゲート電
極材料膜４と第１のレジストマスク６との間に予めＴＥ
ＯＳ酸化膜を形成しておく。その結果、第１のレジスト
マスク６の細線化処理後には、図１４（ａ），(ｂ)に示
すようにゲート電極材料膜４の上にＴＥＯＳ酸化膜２
５、さらにその上に細線レジストマスク６ａを有する構
成となる。そして、細線ゲート電極４ａ形成の際には、
まず細線レジストマスク６ａをマスクするエッチングに
よりＴＥＯＳ酸化膜２５をパターンニングし、次にパタ
ーンニングしたＴＥＯＳ酸化膜２５をマスクとして、細
線ゲート電極４ａをパターンニングする。それにより、
レジストマスクとのエッチング選択比を充分に得ること
ができないゲート電極材料に対しても本実施の形態を適
用することができる。
電極４ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えば
Ｗ等のメタル材料などあらゆるゲート電極材料が適用可
能である。しかし、レジストマスクとゲート電極の材料
のエッチング選択比を充分に得ることができない場合
は、次のような変形例を行うと良い。図１４は実施の形
態３の変形例を説明するための図であり、図１４（ｂ）
は図１４（ａ）のＡ１４−Ｂ１４方向の断面図である。
即ち、本実施の形態に係る製造工程において、ゲート電
極材料膜４と第１のレジストマスク６との間に予めＴＥ
ＯＳ酸化膜を形成しておく。その結果、第１のレジスト
マスク６の細線化処理後には、図１４（ａ），(ｂ)に示
すようにゲート電極材料膜４の上にＴＥＯＳ酸化膜２
５、さらにその上に細線レジストマスク６ａを有する構
成となる。そして、細線ゲート電極４ａ形成の際には、
まず細線レジストマスク６ａをマスクするエッチングに
よりＴＥＯＳ酸化膜２５をパターンニングし、次にパタ
ーンニングしたＴＥＯＳ酸化膜２５をマスクとして、細
線ゲート電極４ａをパターンニングする。それにより、
レジストマスクとのエッチング選択比を充分に得ること
ができないゲート電極材料に対しても本実施の形態を適
用することができる。
【００５２】＜実施の形態４＞図１５〜図１８は、実施
の形態４に係る半導体装置の製造方法を説明するための
工程図である。これらの図において、図１５（ｂ）は図
１５（ａ）のＡ１５−Ｂ１５方向の断面図、図１６
（ｂ）は図１６（ａ）のＡ１６−Ｂ１６方向の断面図、
図１７（ｂ）は図１７（ａ）のＡ１８−Ｂ１８方向の断
面図、図１８（ｂ）および図１８（ｃ）は図１８（ａ）
のそれぞれＡ１８−Ｂ１８、Ｃ１８−Ｄ１８方向の断面
図である。以下、これらの図に基づき本実施の形態に係
る半導体装置の製造方法について説明する。
の形態４に係る半導体装置の製造方法を説明するための
工程図である。これらの図において、図１５（ｂ）は図
１５（ａ）のＡ１５−Ｂ１５方向の断面図、図１６
（ｂ）は図１６（ａ）のＡ１６−Ｂ１６方向の断面図、
図１７（ｂ）は図１７（ａ）のＡ１８−Ｂ１８方向の断
面図、図１８（ｂ）および図１８（ｃ）は図１８（ａ）
のそれぞれＡ１８−Ｂ１８、Ｃ１８−Ｄ１８方向の断面
図である。以下、これらの図に基づき本実施の形態に係
る半導体装置の製造方法について説明する。
【００５３】まず、図１５（ａ），（ｂ）に示すよう
に、活性領域１および分離酸化膜２が形成されたシリコ
ン基板上に、ゲート酸化膜３およびゲート電極材料膜４
を形成し、その上にリソグラフィー技術により活性領域
１を横断するライン状の第１の保護膜である第１のレジ
ストマスク６を形成する。そして、本実施の形態におい
ては第１のレジストマスク６を細線化することなく、第
１のレジストマスク６をマスクとする異方性エッチング
によりゲート電極材料膜４をエッチングして図１６
（ａ），（ｂ）に示すようなゲート電極４ｂを形成す
る。
に、活性領域１および分離酸化膜２が形成されたシリコ
ン基板上に、ゲート酸化膜３およびゲート電極材料膜４
を形成し、その上にリソグラフィー技術により活性領域
１を横断するライン状の第１の保護膜である第１のレジ
ストマスク６を形成する。そして、本実施の形態におい
ては第１のレジストマスク６を細線化することなく、第
１のレジストマスク６をマスクとする異方性エッチング
によりゲート電極材料膜４をエッチングして図１６
（ａ），（ｂ）に示すようなゲート電極４ｂを形成す
る。
【００５４】その後、リソグラフィー技術により図１７
（ａ）〜（ｃ）に示すように活性領域１上の領域に開口
部１１を有する第２の保護膜である第２のレジストマス
ク１０を形成する。第２のレジストマスク１０は、少な
くともゲート電極４ｂの長さ方向の両端部分を覆い、且
つ、少なくともゲート電極４ｂにおける活性領域１真上
の部分全体を覆わないように形成される。なお、開口部
１１形成時のアライメント誤差を考慮すると、開口部１
１の大きさは確実にゲート電極４ｂにおける活性領域１
真上の部分全体を含むように活性領域１の幅に対してあ
る程度大きめに形成することが望ましい。但し、ゲート
電極４ｂの両端部分が開口部１１内に露出しないように
注意する必要がある。
（ａ）〜（ｃ）に示すように活性領域１上の領域に開口
部１１を有する第２の保護膜である第２のレジストマス
ク１０を形成する。第２のレジストマスク１０は、少な
くともゲート電極４ｂの長さ方向の両端部分を覆い、且
つ、少なくともゲート電極４ｂにおける活性領域１真上
の部分全体を覆わないように形成される。なお、開口部
１１形成時のアライメント誤差を考慮すると、開口部１
１の大きさは確実にゲート電極４ｂにおける活性領域１
真上の部分全体を含むように活性領域１の幅に対してあ
る程度大きめに形成することが望ましい。但し、ゲート
電極４ｂの両端部分が開口部１１内に露出しないように
注意する必要がある。
【００５５】次に、第２のレジストマスク１０をマスク
とする等方性のドライエッチングあるいはウェットエッ
チングにより、ゲート電極４ｂを軽くエッチングして細
線化を行う。このとき、ゲート電極４ｂの両端は、第２
のレジストマスク１０に覆われているのでエッチングさ
れず細線化されない。
とする等方性のドライエッチングあるいはウェットエッ
チングにより、ゲート電極４ｂを軽くエッチングして細
線化を行う。このとき、ゲート電極４ｂの両端は、第２
のレジストマスク１０に覆われているのでエッチングさ
れず細線化されない。
【００５６】その後、アッシング処理によって第２のレ
ジストマスク１０を除去すると、図１３（ａ）のように
活性領域１上の部分のみが細線化された細線ゲート電極
４ｃが得られる。また、本実施の形態によって得られる
細線ゲート電極４ｃは、細線化のためのエッチングによ
って活性領域１上の部分（即ち、細線化された部分）の
上面もエッチングされているため、図６（ｃ）のよう
に、活性領域１上の部分の厚さが両端部分よりも薄い形
状となる。また、ゲート電極４ｂの細線化のためのエッ
チング処理の際その両端はエッチングされないので、細
線化された細線ゲート電極４ｃは細線化前のゲート電極
４ｂからの長さ方向の短縮は生じていない。
ジストマスク１０を除去すると、図１３（ａ）のように
活性領域１上の部分のみが細線化された細線ゲート電極
４ｃが得られる。また、本実施の形態によって得られる
細線ゲート電極４ｃは、細線化のためのエッチングによ
って活性領域１上の部分（即ち、細線化された部分）の
上面もエッチングされているため、図６（ｃ）のよう
に、活性領域１上の部分の厚さが両端部分よりも薄い形
状となる。また、ゲート電極４ｂの細線化のためのエッ
チング処理の際その両端はエッチングされないので、細
線化された細線ゲート電極４ｃは細線化前のゲート電極
４ｂからの長さ方向の短縮は生じていない。
【００５７】以上説明したように、本実施の形態に係る
半導体装置においても実施の形態１と同様に、細線ゲー
ト電極４ｃの活性領域１上の部分は細線化されているた
め、トランジスタのゲート長（チャネル長）は短縮さ
れ、半導体装置の動作の高速化に寄与できる。さらに、
上記の工程から分かるようにゲート電極４ｂの細線化処
理にその長さは短縮は伴わないので、予め細線化前のゲ
ート電極４ｂを大きめに形成しておく必要はなく、半導
体装置の高集積化に寄与できる。
半導体装置においても実施の形態１と同様に、細線ゲー
ト電極４ｃの活性領域１上の部分は細線化されているた
め、トランジスタのゲート長（チャネル長）は短縮さ
れ、半導体装置の動作の高速化に寄与できる。さらに、
上記の工程から分かるようにゲート電極４ｂの細線化処
理にその長さは短縮は伴わないので、予め細線化前のゲ
ート電極４ｂを大きめに形成しておく必要はなく、半導
体装置の高集積化に寄与できる。
【００５８】なお、本実施の形態においても、細線ゲー
ト電極４ｃの材料として、Ｐｏｌｙ−Ｓｉの他、例えば
Ｗ等のメタル材料などあらゆるゲート電極材料が適用可
能である。また、第１のレジストマスク６や第２のレジ
ストマスク１０等を形成する手法としては、光学露光を
用いるものだけでなく電子線露光やＸ線露光を用いるよ
うなあらゆるリソグラフィー技術を用いることが可能で
ある。
ト電極４ｃの材料として、Ｐｏｌｙ−Ｓｉの他、例えば
Ｗ等のメタル材料などあらゆるゲート電極材料が適用可
能である。また、第１のレジストマスク６や第２のレジ
ストマスク１０等を形成する手法としては、光学露光を
用いるものだけでなく電子線露光やＸ線露光を用いるよ
うなあらゆるリソグラフィー技術を用いることが可能で
ある。
【００５９】さらに、本実施の形態においても、第２の
レジストマスク１０の開口部１１を活性領域上に形成す
る際の露光工程における下地層からの反射を抑える目的
で、当該下地に反射防止剤を塗布もしくは成膜した後に
第２のレジストマスク１０を形成する場合が考えられ
る。その場合は、実施の形態１でも説明したように、ま
ず開口部１１内の反射防止膜１６を除去してゲート電極
４ｂを露出させた後、ゲート電極４ｂの細線化処理を行
えばよい。
レジストマスク１０の開口部１１を活性領域上に形成す
る際の露光工程における下地層からの反射を抑える目的
で、当該下地に反射防止剤を塗布もしくは成膜した後に
第２のレジストマスク１０を形成する場合が考えられ
る。その場合は、実施の形態１でも説明したように、ま
ず開口部１１内の反射防止膜１６を除去してゲート電極
４ｂを露出させた後、ゲート電極４ｂの細線化処理を行
えばよい。
【００６０】ここで細線ゲート電極４ｃの短縮を防止す
る目的であれば、第２のレジストマスク１０は、少なく
ともゲート電極４ｂの長さ方向の両端部分を覆い、且
つ、少なくともゲート電極４ｂにおける活性領域１真上
の部分の上を覆わないように形成されていれば、任意の
形状であってもよい。但し、本実施の形態においては、
図１７（ａ）のように第２のレジストマスク１０を分離
酸化膜２を覆う形状にすることによって、ゲート電極４
ｂの細線化の際に分離酸化膜２が不要にエッチングされ
るのを防止する効果も得られる。
る目的であれば、第２のレジストマスク１０は、少なく
ともゲート電極４ｂの長さ方向の両端部分を覆い、且
つ、少なくともゲート電極４ｂにおける活性領域１真上
の部分の上を覆わないように形成されていれば、任意の
形状であってもよい。但し、本実施の形態においては、
図１７（ａ）のように第２のレジストマスク１０を分離
酸化膜２を覆う形状にすることによって、ゲート電極４
ｂの細線化の際に分離酸化膜２が不要にエッチングされ
るのを防止する効果も得られる。
【００６１】＜実施の形態５＞実施の形態１〜３におい
ては、第２の保護膜である第２のレジストマスク１０
は、細線化前の第１の保護膜（実施の形態１のハードマ
スク５ａ、実施の形態２のハードマスク２０、実施の形
態３の第１のレジストマスク６）の長さ方向の両端部分
を覆い、且つ、第１の保護膜における活性領域１真上の
部分全体の上を覆わないように形成される。また、実施
の形態４では、第１の保護膜（第１のレジストマスク
６）を用いてパターンニングしたゲート電極４ｂの長さ
方向の両端部分を覆い、且つ、該ゲート電極４ｂにおけ
る活性領域１真上の部分全体の上を覆わないように形成
される。以下の実施の形態においては、そのような第２
のレジストマスク１０のパターン形成の手法について説
明する。
ては、第２の保護膜である第２のレジストマスク１０
は、細線化前の第１の保護膜（実施の形態１のハードマ
スク５ａ、実施の形態２のハードマスク２０、実施の形
態３の第１のレジストマスク６）の長さ方向の両端部分
を覆い、且つ、第１の保護膜における活性領域１真上の
部分全体の上を覆わないように形成される。また、実施
の形態４では、第１の保護膜（第１のレジストマスク
６）を用いてパターンニングしたゲート電極４ｂの長さ
方向の両端部分を覆い、且つ、該ゲート電極４ｂにおけ
る活性領域１真上の部分全体の上を覆わないように形成
される。以下の実施の形態においては、そのような第２
のレジストマスク１０のパターン形成の手法について説
明する。
【００６２】図１９は実施の形態５に係る第２の保護膜
（第２のレジストマスク１０）のパターン形成方法を説
明するための図である。まず、ＣＡＤシステムを用いて
図１９（ａ）のように、第１の保護膜のパターン４１
（即ち、細線化前のゲート電極パターン）と、活性領域
１のパターン４２とを重ね合わせ、第１の保護膜のパタ
ーン４１と重なる部分を有する活性領域１のパターン４
２（同図斜線部で示す領域４３）を抽出する。そしてＣ
ＡＤ処理によって、領域４３が開口部となるような第２
の保護膜のパターン５０ａを形成する。このとき図１９
（ｂ）に示すように、寸法変動やアライメント誤差によ
る位置ずれを考慮し、領域４３をＣＡＤ処理により幾分
拡大して開口部とする。
（第２のレジストマスク１０）のパターン形成方法を説
明するための図である。まず、ＣＡＤシステムを用いて
図１９（ａ）のように、第１の保護膜のパターン４１
（即ち、細線化前のゲート電極パターン）と、活性領域
１のパターン４２とを重ね合わせ、第１の保護膜のパタ
ーン４１と重なる部分を有する活性領域１のパターン４
２（同図斜線部で示す領域４３）を抽出する。そしてＣ
ＡＤ処理によって、領域４３が開口部となるような第２
の保護膜のパターン５０ａを形成する。このとき図１９
（ｂ）に示すように、寸法変動やアライメント誤差によ
る位置ずれを考慮し、領域４３をＣＡＤ処理により幾分
拡大して開口部とする。
【００６３】以上のようなＣＡＤ処理により、第１の保
護膜のパターン４１の両端部分を含み、且つ、第１の保
護膜のパターン４１と活性領域１のパターン４２とが重
なる部分が開口された第２の保護膜のパターン５０ａが
得られる。
護膜のパターン４１の両端部分を含み、且つ、第１の保
護膜のパターン４１と活性領域１のパターン４２とが重
なる部分が開口された第２の保護膜のパターン５０ａが
得られる。
【００６４】このようにして得られた第２の保護膜のパ
ターン５０ａを用いて第２の保護膜を形成することで、
細線化前の第１の保護膜（あるいはそれを用いて形成し
たゲート電極）の両端部分を覆い、且つ、第１の保護膜
（あるいはそれを用いて形成したゲート電極）における
活性領域１真上の部分全体の上を覆わない本発明に係る
第２の保護膜を（第２のレジストマスク１０）を形成す
ることができる。
ターン５０ａを用いて第２の保護膜を形成することで、
細線化前の第１の保護膜（あるいはそれを用いて形成し
たゲート電極）の両端部分を覆い、且つ、第１の保護膜
（あるいはそれを用いて形成したゲート電極）における
活性領域１真上の部分全体の上を覆わない本発明に係る
第２の保護膜を（第２のレジストマスク１０）を形成す
ることができる。
【００６５】＜実施の形態６＞図２０は実施の形態６に
係る第２の保護膜（第２のレジストマスク１０）のパタ
ーン形成方法を説明するための図である。まず、ＣＡＤ
システムを用いて図２０（ａ）のように、第１の保護膜
のパターン４１（即ち、細線化前のゲート電極パター
ン）と、活性領域１のパターン４２とを重ね合わせ、第
１の保護膜のパターン４１と活性領域１のパターン４２
との共通領域４４を抽出する。そしてＣＡＤ処理によっ
て、領域４４が開口部となるように第２の保護膜のパタ
ーン５０ｂを形成する。このとき図２０（ｂ）に示すよ
うに、寸法変動やアライメント誤差による位置ずれを考
慮し、領域４４をＣＡＤ処理によって幾分拡大して開口
部とする。
係る第２の保護膜（第２のレジストマスク１０）のパタ
ーン形成方法を説明するための図である。まず、ＣＡＤ
システムを用いて図２０（ａ）のように、第１の保護膜
のパターン４１（即ち、細線化前のゲート電極パター
ン）と、活性領域１のパターン４２とを重ね合わせ、第
１の保護膜のパターン４１と活性領域１のパターン４２
との共通領域４４を抽出する。そしてＣＡＤ処理によっ
て、領域４４が開口部となるように第２の保護膜のパタ
ーン５０ｂを形成する。このとき図２０（ｂ）に示すよ
うに、寸法変動やアライメント誤差による位置ずれを考
慮し、領域４４をＣＡＤ処理によって幾分拡大して開口
部とする。
【００６６】以上のようなＣＡＤ処理により、第１の保
護膜のパターン４１の両端部分を含み、且つ、第１の保
護膜のパターン４１と活性領域１のパターン４２とが重
なる部分が開口された第２の保護膜のパターン５０ｂが
得られる。
護膜のパターン４１の両端部分を含み、且つ、第１の保
護膜のパターン４１と活性領域１のパターン４２とが重
なる部分が開口された第２の保護膜のパターン５０ｂが
得られる。
【００６７】このようにして得られた第２の保護膜のパ
ターン５０ｂを用いて第２の保護膜を形成することで、
細線化前の第１の保護膜（あるいはそれを用いて形成し
たゲート電極）の両端部分を覆い、且つ、第１の保護膜
（あるいはそれを用いて形成したゲート電極）における
活性領域１真上の部分全体の上を覆わない本発明に係る
第２の保護膜を（第２のレジストマスク１０）を形成す
ることができる。
ターン５０ｂを用いて第２の保護膜を形成することで、
細線化前の第１の保護膜（あるいはそれを用いて形成し
たゲート電極）の両端部分を覆い、且つ、第１の保護膜
（あるいはそれを用いて形成したゲート電極）における
活性領域１真上の部分全体の上を覆わない本発明に係る
第２の保護膜を（第２のレジストマスク１０）を形成す
ることができる。
【００６８】＜実施の形態７＞図２１は実施の形態７に
係る第２の保護膜（第２のレジストマスク１０）のパタ
ーン形成方法を説明するための図である。まず、ＣＡＤ
システムを用いて図２１（ａ）のように、第１の保護膜
のパターン４１（即ち、細線化前のゲート電極パター
ン）と、活性領域１のパターン４２とを重ね合わせ、第
１の保護膜のパターン４１のうちの活性領域１のパター
ン４２外の領域４５を抽出する。そして、ＣＡＤ処理に
よって領域４５の位置に第２の保護膜のパターン５０ｃ
を形成する。このとき図２１（ｂ）に示すように、寸法
変動やアライメント誤差による位置ずれを考慮し、第２
の保護膜のパターン５０ｃが第１の保護膜のパターン４
１の両端部分を確実に覆うように領域４５をＣＡＤ処理
によって幾分拡大すると共に、活性領域１のパターン４
２上が確実に覆われないようにＣＡＤ処理によって領域
４５と活性領域１のパターン４２との間に幾分マージン
をとる。
係る第２の保護膜（第２のレジストマスク１０）のパタ
ーン形成方法を説明するための図である。まず、ＣＡＤ
システムを用いて図２１（ａ）のように、第１の保護膜
のパターン４１（即ち、細線化前のゲート電極パター
ン）と、活性領域１のパターン４２とを重ね合わせ、第
１の保護膜のパターン４１のうちの活性領域１のパター
ン４２外の領域４５を抽出する。そして、ＣＡＤ処理に
よって領域４５の位置に第２の保護膜のパターン５０ｃ
を形成する。このとき図２１（ｂ）に示すように、寸法
変動やアライメント誤差による位置ずれを考慮し、第２
の保護膜のパターン５０ｃが第１の保護膜のパターン４
１の両端部分を確実に覆うように領域４５をＣＡＤ処理
によって幾分拡大すると共に、活性領域１のパターン４
２上が確実に覆われないようにＣＡＤ処理によって領域
４５と活性領域１のパターン４２との間に幾分マージン
をとる。
【００６９】以上のようなＣＡＤ処理により、第１の保
護膜のパターン４１の両端部分を含み、且つ、第１の保
護膜のパターン４１と活性領域１のパターン４２とが重
なる部分を含まない第２の保護膜のパターン５０ｃが得
られる。
護膜のパターン４１の両端部分を含み、且つ、第１の保
護膜のパターン４１と活性領域１のパターン４２とが重
なる部分を含まない第２の保護膜のパターン５０ｃが得
られる。
【００７０】このようにして得られた第２の保護膜のパ
ターン５０ｃを用いて第２の保護膜を形成することで、
細線化前の第１の保護膜（あるいはそれを用いて形成し
たゲート電極）の両端部分を覆い、且つ、第１の保護膜
（あるいはそれを用いて形成したゲート電極）における
活性領域１真上の部分全体の上を覆わない本発明に係る
第２の保護膜を（第２のレジストマスク１０）を形成す
ることができる。
ターン５０ｃを用いて第２の保護膜を形成することで、
細線化前の第１の保護膜（あるいはそれを用いて形成し
たゲート電極）の両端部分を覆い、且つ、第１の保護膜
（あるいはそれを用いて形成したゲート電極）における
活性領域１真上の部分全体の上を覆わない本発明に係る
第２の保護膜を（第２のレジストマスク１０）を形成す
ることができる。
【００７１】
【発明の効果】請求項１に記載の半導体装置の製造方法
によれば、工程（ｃ）において形成される第２の保護膜
は、第１の保護膜における少なくとも長さ方向の両端部
分を覆い、且つ、第１の保護膜における少なくとも活性
領域上の部分を覆わないので、工程（ｄ）において第１
の保護膜の長さ方向の短縮は生じない。その結果、工程
（ｅ）にて形成されるゲート電極の短縮も生じないの
で、細線化処理の前に予め第１のレジストマスクを長め
に形成する必要は無く、半導体装置の高集積化に寄与で
きる。また、ゲート電極における活性領域上の部分は細
線化されるのでゲート長（チャネル長）は短縮され、半
導体装置の動作の高速化に寄与できる。
によれば、工程（ｃ）において形成される第２の保護膜
は、第１の保護膜における少なくとも長さ方向の両端部
分を覆い、且つ、第１の保護膜における少なくとも活性
領域上の部分を覆わないので、工程（ｄ）において第１
の保護膜の長さ方向の短縮は生じない。その結果、工程
（ｅ）にて形成されるゲート電極の短縮も生じないの
で、細線化処理の前に予め第１のレジストマスクを長め
に形成する必要は無く、半導体装置の高集積化に寄与で
きる。また、ゲート電極における活性領域上の部分は細
線化されるのでゲート長（チャネル長）は短縮され、半
導体装置の動作の高速化に寄与できる。
【００７２】請求項２に記載の半導体装置の製造方法に
よれば、請求項１に記載の半導体装置の製造方法におい
て、第１の保護膜は、ハードマスクであり、第２の保護
膜は、レジストマスクであり、工程（ｄ）における細線
化は、エッチングによって行われるので、工程（ｄ）に
おいてレジストマスクがハードマスクのエッチングのマ
スクとなり、第１の保護膜の長さ方向の短縮は生じな
い。
よれば、請求項１に記載の半導体装置の製造方法におい
て、第１の保護膜は、ハードマスクであり、第２の保護
膜は、レジストマスクであり、工程（ｄ）における細線
化は、エッチングによって行われるので、工程（ｄ）に
おいてレジストマスクがハードマスクのエッチングのマ
スクとなり、第１の保護膜の長さ方向の短縮は生じな
い。
【００７３】請求項３に記載の半導体装置の製造方法に
よれば、請求項１に記載の半導体装置の製造方法におい
て、第１の保護膜は、有機化合物のハードマスクであ
り、第２の保護膜は、レジストマスクであり、工程
（ｄ）における細線化は、アッシングによって行われ、
レジストマスクは、有機化合物のハードマスクよりもア
ッシングにおけるアッシング速度が速いので、工程
（ｄ）においてレジストマスクがハードマスクのアッシ
ングのマスクとなり、第１の保護膜の長さ方向の短縮は
生じない。さらに、レジストマスクとして有機化合物の
ハードマスクよりもアッシング速度の速いものを用いる
ことで、工程（ｄ）のアッシングによりレジストマスク
の除去も同時にできるので製造工程の簡略化に寄与でき
る。
よれば、請求項１に記載の半導体装置の製造方法におい
て、第１の保護膜は、有機化合物のハードマスクであ
り、第２の保護膜は、レジストマスクであり、工程
（ｄ）における細線化は、アッシングによって行われ、
レジストマスクは、有機化合物のハードマスクよりもア
ッシングにおけるアッシング速度が速いので、工程
（ｄ）においてレジストマスクがハードマスクのアッシ
ングのマスクとなり、第１の保護膜の長さ方向の短縮は
生じない。さらに、レジストマスクとして有機化合物の
ハードマスクよりもアッシング速度の速いものを用いる
ことで、工程（ｄ）のアッシングによりレジストマスク
の除去も同時にできるので製造工程の簡略化に寄与でき
る。
【００７４】請求項４に記載の半導体装置の製造方法に
よれば、請求項１に記載の半導体装置の製造方法におい
て、第１の保護膜は、第１のレジストマスクであり、第
２の保護膜は、第２のレジストマスクであり、（ｆ）工
程（ｃ）よりも前に行われ、第１のレジストマスクの硬
化処理を行う工程をさらに備え、工程（ｄ）における細
線化は、アッシングによって行われるので、工程（ｄ）
においてレジストマスクがハードマスクのアッシングの
マスクとなり、第１の保護膜の長さ方向の短縮は生じな
い。さらに、第１のレジストマスクは硬化処理されるの
で、工程（ｄ）のアッシングに対する耐性は向上する。
その結果、工程（ｄ）のアッシングにより第２のレジス
トマスクの除去も同時にできる。
よれば、請求項１に記載の半導体装置の製造方法におい
て、第１の保護膜は、第１のレジストマスクであり、第
２の保護膜は、第２のレジストマスクであり、（ｆ）工
程（ｃ）よりも前に行われ、第１のレジストマスクの硬
化処理を行う工程をさらに備え、工程（ｄ）における細
線化は、アッシングによって行われるので、工程（ｄ）
においてレジストマスクがハードマスクのアッシングの
マスクとなり、第１の保護膜の長さ方向の短縮は生じな
い。さらに、第１のレジストマスクは硬化処理されるの
で、工程（ｄ）のアッシングに対する耐性は向上する。
その結果、工程（ｄ）のアッシングにより第２のレジス
トマスクの除去も同時にできる。
【００７５】請求項５に記載の半導体装置の製造方法に
よれば、工程（ｄ）において形成される第２の保護膜
は、ゲート電極における少なくとも長さ方向の両端部分
を覆い、且つ、ゲート電極における少なくとも活性領域
上の部分の上を覆わないので、工程（ｅ）においてゲー
ト電極の長さ方向の短縮は生じない。その結果、細線化
処理の前に予め第１のレジストマスクを長めに形成する
必要は無く、半導体装置の高集積化に寄与できる。ま
た、ゲート電極における活性領域上の部分は細線化され
るのでゲート長（チャネル長）は短縮され、半導体装置
の動作の高速化に寄与できる。
よれば、工程（ｄ）において形成される第２の保護膜
は、ゲート電極における少なくとも長さ方向の両端部分
を覆い、且つ、ゲート電極における少なくとも活性領域
上の部分の上を覆わないので、工程（ｅ）においてゲー
ト電極の長さ方向の短縮は生じない。その結果、細線化
処理の前に予め第１のレジストマスクを長めに形成する
必要は無く、半導体装置の高集積化に寄与できる。ま
た、ゲート電極における活性領域上の部分は細線化され
るのでゲート長（チャネル長）は短縮され、半導体装置
の動作の高速化に寄与できる。
【００７６】請求項６に記載の半導体装置の製造方法に
よれば、請求項１から請求項５のいずれかに記載の半導
体装置の製造方法において、第２の保護膜は、活性領域
のパターンを開口部とするパターンにより形成されるの
で、第２の保護膜のパターンは、第１の保護膜のパター
ンにおける少なくとも長さ方向の両端部分を含み、且
つ、第１の保護膜のパターンにおける少なくとも活性領
域上の部分の上に開口部を有する形状となる。その結
果、第１の保護膜またはゲート電極の細線化の際に、第
２の保護膜がマスクとなり、長さ方向の短縮は生じな
い。よって、ゲート電極の短縮は生じない。
よれば、請求項１から請求項５のいずれかに記載の半導
体装置の製造方法において、第２の保護膜は、活性領域
のパターンを開口部とするパターンにより形成されるの
で、第２の保護膜のパターンは、第１の保護膜のパター
ンにおける少なくとも長さ方向の両端部分を含み、且
つ、第１の保護膜のパターンにおける少なくとも活性領
域上の部分の上に開口部を有する形状となる。その結
果、第１の保護膜またはゲート電極の細線化の際に、第
２の保護膜がマスクとなり、長さ方向の短縮は生じな
い。よって、ゲート電極の短縮は生じない。
【００７７】請求項７に記載の半導体装置の製造方法に
よれば、請求項１から請求項５のいずれかに記載の半導
体装置の製造方法において、第２の保護膜は、活性領域
のパターンと第１の保護膜のパターンとを重ね合わせた
ときの共通領域を開口部とするパターンにより形成され
るので、第２の保護膜のパターンは、第１の保護膜のパ
ターンにおける少なくとも長さ方向の両端部分を含み、
且つ、第１の保護膜のパターンにおける少なくとも活性
領域上の部分の上に開口部を有する形状となる。その結
果、第１の保護膜またはゲート電極の細線化の際に、第
２の保護膜がマスクとなり、長さ方向の短縮は生じな
い。よって、ゲート電極の短縮は生じない。
よれば、請求項１から請求項５のいずれかに記載の半導
体装置の製造方法において、第２の保護膜は、活性領域
のパターンと第１の保護膜のパターンとを重ね合わせた
ときの共通領域を開口部とするパターンにより形成され
るので、第２の保護膜のパターンは、第１の保護膜のパ
ターンにおける少なくとも長さ方向の両端部分を含み、
且つ、第１の保護膜のパターンにおける少なくとも活性
領域上の部分の上に開口部を有する形状となる。その結
果、第１の保護膜またはゲート電極の細線化の際に、第
２の保護膜がマスクとなり、長さ方向の短縮は生じな
い。よって、ゲート電極の短縮は生じない。
【００７８】請求項８に記載の半導体装置の製造方法に
よれば、請求項１から請求項５のいずれかに記載の半導
体装置の製造方法において、第２の保護膜は、活性領域
のパターンと第１の保護膜のパターンとを重ね合わせた
ときの第１の保護膜のパターンにおける活性領域のパタ
ーン外の領域に対応したパターンにより形成されるの
で、第２の保護膜のパターンは、第１の保護膜のパター
ンにおける長さ方向の両端部分、且つ、活性領域上でな
い部分のみを含む形状となる。その結果、第１の保護膜
またはゲート電極の細線化の際に、第２の保護膜がマス
クとなり、長さ方向の短縮は生じない。よって、ゲート
電極の短縮は生じない。
よれば、請求項１から請求項５のいずれかに記載の半導
体装置の製造方法において、第２の保護膜は、活性領域
のパターンと第１の保護膜のパターンとを重ね合わせた
ときの第１の保護膜のパターンにおける活性領域のパタ
ーン外の領域に対応したパターンにより形成されるの
で、第２の保護膜のパターンは、第１の保護膜のパター
ンにおける長さ方向の両端部分、且つ、活性領域上でな
い部分のみを含む形状となる。その結果、第１の保護膜
またはゲート電極の細線化の際に、第２の保護膜がマス
クとなり、長さ方向の短縮は生じない。よって、ゲート
電極の短縮は生じない。
【００７９】請求項９に記載の半導体装置によれば、表
面に活性領域が形成された半導体基板上に活性領域を横
断するライン形状のゲート電極を備える半導体装置であ
って、ゲート電極における活性領域の真上の部分の幅
は、全体に渡ってゲート電極の長さ方向の両端部分の幅
よりも細い。つまり、ゲート電極の活性領域上の部分は
細線化されているため、ゲート長（チャネル長）は短縮
され、半導体装置の動作の高速化に寄与できる。ゲート
電極の両端部分は、細線化されていないため長さからの
短縮は伴わず、あらかじめゲート電極を長めに形成する
必要は無く、半導体装置の高集積化に寄与できる。
面に活性領域が形成された半導体基板上に活性領域を横
断するライン形状のゲート電極を備える半導体装置であ
って、ゲート電極における活性領域の真上の部分の幅
は、全体に渡ってゲート電極の長さ方向の両端部分の幅
よりも細い。つまり、ゲート電極の活性領域上の部分は
細線化されているため、ゲート長（チャネル長）は短縮
され、半導体装置の動作の高速化に寄与できる。ゲート
電極の両端部分は、細線化されていないため長さからの
短縮は伴わず、あらかじめゲート電極を長めに形成する
必要は無く、半導体装置の高集積化に寄与できる。
【００８０】請求項１０に記載の半導体装置によれば、
請求項９に記載の半導体装置において、ゲート電極にお
ける活性領域の真上の部分の厚さは、ゲート電極の両端
部分の厚さよりも薄く、ゲート電極の活性領域上の比較
的薄い部分は細線化されているため、ゲート長（チャネ
ル長）は短縮され、半導体装置の動作の高速化に寄与で
きる。ゲート電極の両端の比較的厚い部分は、細線化さ
れていないため長さからの短縮は伴わず、あらかじめゲ
ート電極を長めに形成する必要は無く、半導体装置の高
集積化に寄与できる。
請求項９に記載の半導体装置において、ゲート電極にお
ける活性領域の真上の部分の厚さは、ゲート電極の両端
部分の厚さよりも薄く、ゲート電極の活性領域上の比較
的薄い部分は細線化されているため、ゲート長（チャネ
ル長）は短縮され、半導体装置の動作の高速化に寄与で
きる。ゲート電極の両端の比較的厚い部分は、細線化さ
れていないため長さからの短縮は伴わず、あらかじめゲ
ート電極を長めに形成する必要は無く、半導体装置の高
集積化に寄与できる。
【図１】 実施の形態１に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図２】 実施の形態１に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図３】 実施の形態１に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図４】 実施の形態１に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図５】 実施の形態１に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図６】 実施の形態１に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図７】 実施の形態２に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図８】 実施の形態２に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図９】 実施の形態２に係る半導体装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図１０】 実施の形態２の変形例を説明するための図
である。
である。
【図１１】 実施の形態３に係る半導体装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１２】 実施の形態３に係る半導体装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１３】 実施の形態３に係る半導体装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１４】 実施の形態３の変形例を説明するための図
である。
である。
【図１５】 実施の形態４に係る半導体装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１６】 実施の形態４に係る半導体装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１７】 実施の形態４に係る半導体装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１８】 実施の形態４に係る半導体装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１９】 実施の形態５に係る第２の保護膜のパター
ン形成方法を説明するための図である。
ン形成方法を説明するための図である。
【図２０】 実施の形態６に係る第２の保護膜のパター
ン形成方法を説明するための図である。
ン形成方法を説明するための図である。
【図２１】 実施の形態７に係る第２の保護膜のパター
ン形成方法を説明するための図である。
ン形成方法を説明するための図である。
【図２２】 従来の半導体装置の製造方法を示す工程図
である。
である。
【図２３】 従来の半導体装置の製造方法を示す工程図
である。
である。
【図２４】 従来の半導体装置の製造方法を示す工程図
である。
である。
【図２５】 従来の半導体装置における問題点を説明す
るための図である。
るための図である。
【図２６】 従来の半導体装置の製造方法を示す工程図
である。
である。
【図２７】 従来の半導体装置の製造方法を示す工程図
である。
である。
【図２８】 従来の半導体装置の製造方法を示す工程図
である。
である。
【図２９】 従来の半導体装置の製造方法を示す工程図
である。
である。
１ 活性領域、２ 分離酸化膜、３ ゲート酸化膜、４
ゲート電極材料膜、４ａ，４ｂ，４ｃ ゲート電極、
５ ハードマスク材料膜、５ａ ハードマスク、５ｂ
細線ハードマスク、６ 第１のレジストマスク、６ａ
細線レジストマスク、１０ 第２のレジストマスク、１
１ 開口部、１６ 反射防止膜、２０有機化合物のハー
ドマスク、２０ａ 有機化合物の細線ハードマスク、２
５ ＴＥＯＳ酸化膜２５。
ゲート電極材料膜、４ａ，４ｂ，４ｃ ゲート電極、
５ ハードマスク材料膜、５ａ ハードマスク、５ｂ
細線ハードマスク、６ 第１のレジストマスク、６ａ
細線レジストマスク、１０ 第２のレジストマスク、１
１ 開口部、１６ 反射防止膜、２０有機化合物のハー
ドマスク、２０ａ 有機化合物の細線ハードマスク、２
５ ＴＥＯＳ酸化膜２５。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 辻田 好一郎
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 山口 敦美
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 岡川 崇
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 4M104 BB01 BB18 CC05 DD10 DD66
DD71 FF11 GG09 GG10 GG14
HH14
5F004 AA04 BD01 DB00 DB03 DB07
DB26 DB30 EA08 EA10 EA37
EB02 EB08
5F140 AA01 AA39 BF01 BF04 BF07
BG38 BG39 BG58 CB01 CE00
CE14
Claims (10)
- 【請求項１】 （ａ）表面に活性領域が形成された半導
体基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜
の上にゲート電極材料膜を形成する工程と、 （ｂ）前記ゲート電極材料膜上に、前記活性領域を横断
するライン形状の第１の保護膜を形成する工程と、 （ｃ）前記第１の保護膜における少なくとも長さ方向の
両端部分を覆い、且つ、前記第１の保護膜における少な
くとも前記活性領域上の部分を覆わない第２の保護膜を
形成する工程と、 （ｄ）前記第２の保護膜をマスクとして、前記第１の保
護膜の細線化を行う工程と、 （ｅ）前記細線化された前記第１の保護膜をマスクとし
て前記ゲート電極材料膜をエッチングすることによりゲ
ート電極を形成する工程とを備える、ことを特徴とする
半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
であって、 前記第１の保護膜は、ハードマスクであり、 前記第２の保護膜は、レジストマスクであり、 前記工程（ｄ）における前記細線化は、エッチングによ
って行われる、ことを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
であって、 前記第１の保護膜は、有機化合物のハードマスクであ
り、 前記第２の保護膜は、レジストマスクであり、 前記工程（ｄ）における前記細線化は、アッシングによ
って行われ、 前記レジストマスクは、前記有機化合物のハードマスク
よりも前記アッシングにおけるアッシング速度が速い、
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
であって、 前記第１の保護膜は、第１のレジストマスクであり、 前記第２の保護膜は、第２のレジストマスクであり、 （ｆ）前記工程（ｃ）よりも前に行われ、前記第１のレ
ジストマスクの硬化処理を行う工程をさらに備え、 前記工程（ｄ）における前記細線化は、アッシングによ
って行われる、ことを特徴とする半導体装置の製造方
法。 - 【請求項５】 （ａ）表面に活性領域が形成された半導
体基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜
上にゲート電極材料膜を形成する工程と、 （ｂ）前記ゲート電極材料膜上に、前記活性領域を横断
するライン形状の第１の保護膜を形成する工程と、 （ｃ）前記前記第１の保護膜をマスクとして前記ゲート
電極材料膜をエッチングすることによりゲート電極を形
成する工程と、 （ｄ）前記ゲート電極における少なくとも長さ方向の両
端部分を覆い、且つ、前記ゲート電極における少なくと
も前記活性領域上の部分の上を覆わない第２の保護膜を
形成する工程と、 （ｅ）前記第２の保護膜をマスクとするエッチングによ
り前記ゲート電極の細線化を行う工程とを備える、こと
を特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１から請求項５のいずれかに記載
の半導体装置の製造方法であって、 前記第２の保護膜は、 前記活性領域のパターンを開口部とするパターンにより
形成される、ことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１から請求項５のいずれかに記載
の半導体装置の製造方法であって、 前記第２の保護膜は、 前記活性領域のパターンと前記第１の保護膜のパターン
とを重ね合わせたときの共通領域を開口部とするパター
ンにより形成される、ことを特徴とする半導体装置の製
造方法。 - 【請求項８】 請求項１から請求項５のいずれかに記載
の半導体装置の製造方法であって、 前記第２の保護膜は、 前記活性領域のパターンと前記第１の保護膜のパターン
とを重ね合わせたときの前記第１の保護膜のパターンに
おける前記活性領域のパターン外の領域に対応したパタ
ーンにより形成される、ことを特徴とする半導体装置の
製造方法。 - 【請求項９】 表面に活性領域が形成された半導体基板
上に前記活性領域を横断するライン形状のゲート電極を
備える半導体装置であって、 前記ゲート電極における前記活性領域の真上の部分の幅
は、全体に渡って前記ゲート電極の長さ方向の両端部分
の幅よりも細い、ことを特徴とする半導体装置。 - 【請求項１０】 請求項９に記載の半導体装置であっ
て、 前記ゲート電極における前記活性領域の真上の部分の厚
さは、前記ゲート電極の両端部分の厚さよりも薄い、こ
とを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142802A JP3866155B2 (ja) | 2002-05-17 | 2002-05-17 | 半導体装置およびその製造方法 |
| US10/300,805 US6849486B2 (en) | 2002-05-17 | 2002-11-21 | Method of manufacturing a thinned gate electrode utilizing protective films and etching |
| KR10-2003-0003284A KR100464226B1 (ko) | 2002-05-17 | 2003-01-17 | 반도체장치 및 그 제조방법 |
| CNB031029582A CN1220251C (zh) | 2002-05-17 | 2003-01-21 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142802A JP3866155B2 (ja) | 2002-05-17 | 2002-05-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332569A true JP2003332569A (ja) | 2003-11-21 |
| JP3866155B2 JP3866155B2 (ja) | 2007-01-10 |
Family
ID=29417017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002142802A Expired - Fee Related JP3866155B2 (ja) | 2002-05-17 | 2002-05-17 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6849486B2 (ja) |
| JP (1) | JP3866155B2 (ja) |
| KR (1) | KR100464226B1 (ja) |
| CN (1) | CN1220251C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076732A (ja) * | 2007-09-21 | 2009-04-09 | Tokyo Electron Ltd | エッチングマスクの形成方法、制御プログラム及びプログラム記憶媒体 |
| JP2010516059A (ja) * | 2007-01-10 | 2010-05-13 | ラム リサーチ コーポレーション | エッチング中のラインエンドショートニングの低減 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080177631A1 (en) * | 2002-03-26 | 2008-07-24 | Oracle International Corporation | Methods, devices and systems for taxable basis implementation |
| CN100495413C (zh) * | 2003-03-31 | 2009-06-03 | 东京毅力科创株式会社 | 用于邻接在处理元件上的相邻覆层的方法 |
| US6849465B2 (en) * | 2003-06-20 | 2005-02-01 | Infineon Technologies Ag | Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition |
| CN100428408C (zh) * | 2003-12-30 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 光掩模的静电放电保护的方法和结构 |
| US7381655B2 (en) * | 2005-09-14 | 2008-06-03 | International Business Machines Corporation | Mandrel/trim alignment in SIT processing |
| US7939384B2 (en) * | 2008-12-19 | 2011-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Eliminating poly uni-direction line-end shortening using second cut |
| US8441052B2 (en) * | 2009-10-21 | 2013-05-14 | Hiok Nam Tay | Color-optimized image sensor |
| KR101185988B1 (ko) * | 2009-12-30 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 메모리소자의 랜딩플러그컨택 형성방법 |
-
2002
- 2002-05-17 JP JP2002142802A patent/JP3866155B2/ja not_active Expired - Fee Related
- 2002-11-21 US US10/300,805 patent/US6849486B2/en not_active Expired - Fee Related
-
2003
- 2003-01-17 KR KR10-2003-0003284A patent/KR100464226B1/ko not_active IP Right Cessation
- 2003-01-21 CN CNB031029582A patent/CN1220251C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010516059A (ja) * | 2007-01-10 | 2010-05-13 | ラム リサーチ コーポレーション | エッチング中のラインエンドショートニングの低減 |
| JP2009076732A (ja) * | 2007-09-21 | 2009-04-09 | Tokyo Electron Ltd | エッチングマスクの形成方法、制御プログラム及びプログラム記憶媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1459828A (zh) | 2003-12-03 |
| US6849486B2 (en) | 2005-02-01 |
| KR100464226B1 (ko) | 2005-01-03 |
| CN1220251C (zh) | 2005-09-21 |
| KR20030089407A (ko) | 2003-11-21 |
| US20030216018A1 (en) | 2003-11-20 |
| JP3866155B2 (ja) | 2007-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3406302B2 (ja) | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 | |
| KR101159954B1 (ko) | 반도체 소자의 형성 방법 | |
| US6420097B1 (en) | Hardmask trim process | |
| JP4583980B2 (ja) | 半導体デバイス製造方法および半導体構造 | |
| US20020061616A1 (en) | Method for fabricating semiconductor device | |
| JP3866155B2 (ja) | 半導体装置およびその製造方法 | |
| US5922516A (en) | Bi-layer silylation process | |
| JP2007149768A (ja) | 半導体装置の製造方法 | |
| KR100719168B1 (ko) | 비정질카본을 이용한 반도체소자의 제조 방법 | |
| JP3585039B2 (ja) | ホール形成方法 | |
| KR100661236B1 (ko) | 플래시메모리소자의 플로팅게이트 형성방법 | |
| US20030096465A1 (en) | Hard mask trimming with thin hard mask layer and top protection layer | |
| KR100466026B1 (ko) | 고집적 반도체 소자의 도전체 패턴 제조 방법 | |
| KR100557977B1 (ko) | 반도체소자의 듀얼 게이트산화막 형성방법 | |
| KR100489350B1 (ko) | 반도체소자의 게이트 형성방법 | |
| US7091077B1 (en) | Method of directionally trimming polysilicon width | |
| US20040132273A1 (en) | Formation method of gate electrode in semiconductor | |
| KR100516771B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100590378B1 (ko) | 플래쉬 메모리 소자 제조방법 | |
| JPH03257825A (ja) | 半導体装置の製造方法 | |
| JPH08298314A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH05326503A (ja) | 線パターンの形成方法 | |
| US8093153B2 (en) | Method of etching oxide layer and nitride layer | |
| KR100956596B1 (ko) | 반도체 소자의 미세 게이트 형성방법 | |
| US7781344B2 (en) | Method for manufacturing a semiconductor device by selective etching |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061004 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |