CN1521803A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明的课题是，能够抑制图形坍塌，形成微细的空间图形或微细的线图形。在衬底上形成底层膜，在底层膜上形成抗蚀剂图形，在形成了该抗蚀剂图形的底层膜上形成玻璃上的转涂膜，以便覆盖抗蚀剂图形。然后，去除抗蚀剂图形，在玻璃上的转涂膜上形成反转图形。以该玻璃上的转涂膜为掩模，对底层膜进行刻蚀，形成微细的图形。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法。另外，具体地说，作为在被加工衬底上形成微细的线图形或空间图形的方法是适当的。
背景技术
在半导体衬底上形成微细图形时，通常的方法为，先在被加工衬底上形成氧化硅膜、多晶硅膜后，涂敷抗蚀剂。通过掩模原板对该抗蚀剂照射曝光光，使其曝光。然后，进行显影处理，借以形成抗蚀剂图形。以该抗蚀剂图形为掩模，对多晶硅膜、氧化硅膜、进而对被加工衬底进行刻蚀。另外，必要时在各工艺中可进行加热处理(例如，请参考专利文献1)。
可是，通常，为了制造半导体器件，在规定的层上如此形成规定图形的工序需要20～30次左右。另外，近年来随着半导体集成电路的高度集成化与高性能化，所要求的图形也越来越微细。
例如，对于现已进行了批量生产的64MB或256MB的DRAM(动态随机存取存储器)，要求按0.18μm～0.13μm规则设计的抗蚀剂图形，在该照相制版工序中，使用紫外线中的波长为248nm的KrF准分子激光。另外，今后，据认为随着图形的进一步微细化，要求尺寸精度、重叠精度进一步提高。可是，随着图形尺寸变小，图形的形成就越加困难。尤其是线尺寸在100nm以下时，会发生图形坍塌的问题。
另外，在随机逻辑器件中，0.13μm规则的器件现已进行批量生产，正在开发0.1μm规则的器件。尤其在随机逻辑器件中，需要在一个芯片内，形成从密集图形到弧立图形的任意的线图形和空间图形。近年来，为了形成这种随机逻辑器件，利用波长为193nm的ArF准分子激光的光刻技术的实用化正取得进展。
可是，随着器件的微细化取得进展，在随机逻辑器件中很难兼顾到所需的线图形与空间图形这两种图形。另外，由于在抗蚀剂的线图形或空间图形的终端部，对于掩模设计会产生很大的后退，所以很难提高图形密度，即很难提高器件的集成度。例如，在100nm的情形下，线图形在终端部会产生40nm的后退，在140nm的空间图形中会产生20nm左右的后退。
专利文献
特开平2-271358号(第1～第2页)
如上所述，用现有的图形形成方法形成100nm以下的线图形时，会产生图形坍塌问题。另外，如收窄图形线宽则增高对抗蚀剂膜厚的高宽比。通常，高宽比若超过3，图形就容易发生坍塌。这种现象会在显影工序中冲洗后的烘干时因水的大表面张力而发生，尤其是具有线的间隔越窄图形越容易坍塌的性质。
另外，在极限分辨率附近，很难同时形成线图形和空间图形。例如，在利用了ArF准分子激光的波长下数值孔径NA＝0.70、2/3环状照明孔的离轴法的曝光中，很难同时形成100nm左右的线图形和空间图形。
另外，在抗蚀剂的线图形或空间图形的终端部，相对于掩模设计会产生很大的后退，线宽或空间的宽度越窄，这种现象越明显。因此，图形的微细化受到了限制。
发明内容
从而，本发明是为了解决上述问题而实施的，目的在于提出一种能够形成微细图形的改良的半导体器件的制造方法。
因此，本发明的半导体器件的制造方法具有：
底层膜工序，在衬底上形成底层膜；
抗蚀剂图形形成工序，在上述底层膜上形成抗蚀剂图形；
玻璃上的转涂膜形成工序，在上述底层膜的露出表面的部分形成玻璃上的转涂膜；
抗蚀剂去除工序，去除上述抗蚀剂图形；以及
底层膜刻蚀工序，以上述玻璃上的转涂膜为掩模，对上述底层膜进行刻蚀。
或者，在本发明的半导体器件的制造方法中，在上述玻璃上的转涂膜形成工序之后和上述抗蚀剂去除工序之前，还具有：
顶层抗蚀剂图形形成工序，在上述玻璃上的转涂膜上形成顶层抗蚀剂图形；
玻璃上的转涂膜刻蚀工序，以上述顶层抗蚀剂图形为掩模，对上述玻璃上的转涂膜进行刻蚀。
或者，本发明的半导体器件的制造方法具有：
底层膜工序，在衬底上形成底层膜；
第一抗蚀剂图形形成工序，在上述底层膜上形成第一抗蚀剂图形；
第一玻璃上的转涂膜形成工序，在上述底层膜的露出表面的部分形成第一玻璃上的转涂膜；
平坦化工序，使上述第一玻璃上的转涂膜的表面平坦化，直至露出上述第一抗蚀剂图形的表面为止；
第二玻璃上的转涂膜形成工序，在上述第一玻璃上的转涂膜上形成第二玻璃上的转涂膜；
第二抗蚀剂图形形成工序，在上述第二玻璃上的转涂膜上形成第二抗蚀剂图形；
玻璃上的转涂膜刻蚀工序，以上述第二抗蚀剂图形为掩模，对上述第二玻璃上的转涂膜进行刻蚀；
抗蚀剂图形刻蚀工序，以上述第二玻璃上的转涂膜为掩模，对上述第一抗蚀剂图形进行刻蚀；以及
底层膜刻蚀工序，以上述第二玻璃上的转涂膜及上述第一玻璃上的转涂膜为掩模，对上述底层膜进行刻蚀。
附图说明
图1是用于说明本发明实施例1中的半导体器件制造方法的流程图；
图2是用于说明本发明实施例1中的半导体器件制造的各工序中的状态的剖面示意图；
图3是用于说明本发明实施例1中的半导体器件制造的各工序中的状态的剖面示意图；
图4是用于说明本发明实施例2中的半导体器件制造方法的流程图；
图5是用于说明本发明实施例2中的半导体器件制造的各工序中的状态的剖面示意图；
图6是用于说明本发明实施例3中的半导体器件制造方法的流程图；
图7是用于说明本发明实施例3中的半导体器件制造的各工序中的状态的剖面示意图；
图8是用于说明本发明实施例3中的半导体器件制造的各工序中的状态的剖面示意图；
图9是用于说明本发明实施例4中的半导体器件制造方法的流程图；
图10是用于说明本发明实施例4中的半导体器件制造的各工序中的状态的剖面示意图；
图11是用于说明本发明实施例4中的半导体器件制造的各工序中的状态的剖面示意图；
图12是用于说明本发明实施例4中的半导体器件制造的各工序中的状态的剖面示意图；
图13用于说明本发明实施例5中的半导体器件制造方法的流程图；
图14是用于说明本发明实施例5中的半导体器件制造的各工序中的状态的示意图；
图15是用于说明本发明实施例5中的半导体器件制造的各工序中的状态的示意图；
图16是用于说明本发明实施例5中的半导体器件制造的各工序中的状态的示意图；
图17是用于说明本发明实施例5中的半导体器件制造的各工序中的状态的示意图；
图18是用于说明本发明实施例5中的半导体器件制造的各工序中的状态的示意图；
图19是用于说明本发明实施例5中的半导体器件制造的各工序中的状态的示意图；
图20是用于说明本发明实施例5中的半导体器件制造的各工序中的状态的示意图；
图21是用于说明本发明实施例6中的半导体器件制造方法的流程图；
图22是用于说明本发明实施例6中的半导体器件制造的各工序中的状态的示意图；
图23是用于说明本发明实施例6中的半导体器件制造的各工序中的状态的示意图；
图24是用于说明本发明实施例6中的半导体器件制造的各工序中的状态的示意图；
图25是用于说明本发明实施例6中的半导体器件制造的各工序中的状态的示意图；
图26是用于说明本发明实施例6中的半导体器件制造的各工序中的状态的示意图；
图27是用于说明本发明实施例6中的半导体器件制造的各工序中的状态的示意图；
图28是用于说明本发明实施例6中的半导体器件制造的各工序中的状态的示意图；
具体实施方式
下面参照附图说明本发明的实施例。另外，在各附图中，对相同或相当的部分标以同一标号，并简化或省略其说明。
实施例1
图1是用于说明本发明实施例1的半导体器件制造方法的流程图。另外，图2和图3是用于说明本发明实施例1的半导体器件的各制造工序中的状态剖面示意图。
在实施例1中，在被加工衬底的顶层形成抗蚀剂图形后，涂敷SOG膜，形成色调与抗蚀剂图形反转了的SOG膜反转图形，并以此为掩模，对被加工衬底的各膜进行刻蚀。借以形成空间图形。另外，在本说明书中，称宽度窄的沟状图形为空间图形，称宽度窄的线状图形为线图形，称微细的点状图形为点图形。
下面利用图1～图3说明本发明实施例1中的半导体器件的制造方法。
如图2(a)所示，首先，在硅衬底2上形成所需的各膜(步骤S2～S8)。具体地说，在实施例1中，首先在硅衬底2上形成厚度为15nm的氧化硅膜4(步骤S2)，再在其上形成厚度为100nm的多晶硅膜6(步骤S4)。然后，形成厚度为85nm的有机抗反射膜8(步骤S6)，在200℃下烘烤90秒(步骤S8)。
然后，形成抗蚀剂图形(步骤S10～S18)。具体地说，如图2(b)所示，首先在抗反射膜8上涂敷300nm的ArF抗蚀剂10(步骤S10)。在实施例1中使用的ArF抗蚀剂10的正型抗蚀剂，是一种在显影后曝光了的部分被去除的抗蚀剂。涂敷ArF抗蚀剂10后，在130℃下烘烤60秒(步骤S12)。
然后，以形成了布线图形的掩模原板12为掩模进行曝光(步骤S14)。最终在多晶硅膜6上形成空间图形的是掩模原板12。因此，通过与形成空间的部分对应地设置不透过曝光光的部分，来形成图形。另外，在曝光装置中，以波长为193nm的ArF准分子激光为曝光光源，使用了扫描式的装置。照明条件应用了使用数值孔径NA＝0.70、2/3环状照明孔的离轴法。
然后，在130℃下烘烤60秒(PEB；曝光后烘烤)(步骤S16)，然后，如图2(c)所示，进行显影处理(步骤S18)。具体地说，用重量百分比为2.38％的四甲铵化氢氧。(TMAH；Tetramethylammoniumhydroxide)的水溶液显影60秒。由此，在有机抗反射膜8上形成了作为线图形的抗蚀剂图形16。然后，如图2(d)所示，在200℃下烘烤120秒(步骤S20)。这样一来，形成了烘烤后的抗蚀剂图形18。
另外，在此形成的抗蚀剂图形18的线尺寸为100nm左右。
然后，形成SOG膜反转图形(步骤S22～S28)。
具体地说，如图3(a)所示，首先形成SOG(玻璃上转涂)膜20(步骤S22)。SOG膜20是用聚硅氧烷(SiOx)构成的薄膜。SOG膜20在形成了抗蚀剂图形18的有机抗反射膜8上形成，以便覆盖抗蚀剂图形18。然后，在200℃下烘烤120秒(步骤S24)。
然后，如图3(b)所示，使SOG膜20的表面平坦化(步骤S26)。在此，用干法刻蚀对SOG膜20的表面进行刻蚀，直至露出抗蚀剂图形18的前端部分为止，从而使SOG膜20的表面平坦化。
然后，如图3(c)所示，以SOG膜20为掩模，对抗蚀剂图形18进行刻蚀(步骤S28)。由此，可以获得具有与抗蚀剂图形18色调相反的空间图形的SOG膜反转图形22。
然后，对各膜进行刻蚀和去除(步骤S30～S36)。
具体地说，如图3(d)所示，首先以SOG膜反转图形22为掩模，对有机抗反射膜8进行刻蚀(步骤S30)。
然后，如图3(e)所示，对多晶硅膜6进行刻蚀(步骤S32)，去除SOG膜20(步骤S34)。然后，如图(f)所示，去除有机抗反射膜8(步骤S36)。
如此，在硅衬底2上的多晶硅膜6上，形成100nm左右的微细的空间图形24。
如上所述，在实施例1中，在形成抗蚀剂图形之后，形成SOG膜反转图形，并以此为掩模，对底层膜进行刻蚀，形成图形。因此，可以更正确地形成只用通常的抗蚀剂图形难以形成的极限分辨率以下的图形，并抑制图形坍塌。
在实施例1中说明了以与空间图形的空间部分对应地设置了不透过曝光光的部分的掩模原板12为掩模，利用正型ArF抗蚀剂10，形成抗蚀剂图形16时的情形。但是，在本发明中，微细图形不限于形成空间图形的情形，也可以应用于形成点图形或线图形等的情形。
例如，利用在实施例1中使用的掩模原板12和负型抗蚀剂，可以形成与空间图形24反转的线图形。如此，通过对掩模原板和抗蚀剂的选择，利用实施例1中说明的步骤S2～S36的工序，既可以形成微细的线图形又可以形成微细的空间图形。
另外，在实施例1中，在形成抗蚀剂图形16之后，进行高温烘烤(步骤S20)。由此，在涂敷SOG膜时可以防止抗蚀剂溶解于SOG膜中，从而既可以使用负型抗蚀剂又可以使用正型抗蚀剂。
另外，在实施例1中，说明了在衬底2上所形成的多晶硅膜6上形成微细图形时的情形。但是，本发明的半导体器件的制造方法不限于在多晶硅膜上形成微细图形的情形，可根据需要，在其它膜或硅衬底上形成微细图形的情形，也可以使用。
另外，在实施例1中，形成了膜厚为85nm的有机抗反射膜。但是，若能够充分地确保与SOG膜的刻蚀选择比，就不限于该膜厚。例如，根据作为基底的被加工衬底的膜种类和膜厚，底层有机膜即使取300nm～500nm的膜厚，往往也能进行图形的形成。
另外，在实施例1中，说明了为了使SOG膜20平坦化而用干法刻蚀进行刻蚀的情形。但是，本发明不限于此，也可以用CMP等其它方法使之平坦化。
实施例2
图4是用于说明本发明的实施例2的半导体器件制造方法的流程图。另外，图5是用于说明在实施例2中形成微细图形的各工序中的状态的剖面示意图。
在实施例2中，与实施例1一样，形成作为线图形的抗蚀剂图形后，形成SOG膜，从而形成与抗蚀剂图形色调相反的SOG膜反转图形，并以此为掩模，对被加工衬底的底层膜进行刻蚀，形成图形。但是，在实施例2中，形成抗蚀剂图形之后，更将该抗蚀剂图形缩小，形成具有宽度比底层膜窄的空间的空间图形。
下面，利用图4及图5具体说明本发明实施例2中的半导体器件的制造方法。
如图5(a)所示，首先与实施例1一样，在硅衬底2上形成各膜(步骤S2～S8)，再形成抗蚀剂图形16(步骤S10～S18)。在此，形成抗蚀剂图形时的曝光和显影等条件与实施例1中说明过的条件相同。因此，要形成的抗蚀剂16的线宽与实施例1相同，为100nm。
然后，如图5(b)所示，对抗蚀剂图形16进行离子注入(步骤S40)。在此，利用Ar离子，在50KeV、1×1016/cm2的条件下进行离子注入。对抗蚀剂图形16进行离子注入后，图形会收缩，由此，线宽为100nm的抗蚀剂图形16就会变成线宽缩小到50nm的抗蚀剂图形26。
然后，如图5(c)所示，形成SOG膜反转图形28(步骤S22～S28)。具体地说，与实施例1一样，通过形成SOG膜20(步骤S22)、烘烤(步骤S24)、深刻蚀(步骤S26)、刻蚀抗蚀剂图形26(步骤S28)，形成SOG膜反转图形28。然后，与实施例1一样，刻蚀并去除各膜(步骤S30～S36)，在多晶硅膜6上可以获得50nm的空间图形30。
如上所述，在实施例2中，通过对抗蚀剂图形16进行离子注入，使抗蚀剂图形的线宽变得更细。因此，可以形成极限分辨率以下的图形，对图形的微细化作出贡献。另外，形成了SOG膜反转图形28，并以此作为刻蚀底层膜时的掩模，因此，即使图形宽度变细也可以抑制引起图形坍塌等。因此，可以更加可靠地在多晶硅膜6上形成微细的空间图形30。
由于其他部分与实施例1相同，其说明从略。
另外，在实施例2中，说明了形成空间图形时的情形，但本发明不限于此，与实施例1一样，在形成线图形时也可以使用。
另外，通过对抗蚀剂图形16进行离子注入，形成了使线宽变窄的抗蚀剂图形26。但是，在本发明中，使线宽变窄的方法不限于此，也可以利用电子处理、光处理等其它方法。再有，在电子处理的情形中，在25℃、氮气氛中、4.0keV、12mA的条件下，以2000μC/cm2的剂量进行电子照射即可。另外，例如在光处理的情形中，在110℃、大气气氛中、用波长为250nm～450nm的光照射一分钟即可。
另外，通过对抗蚀剂图形进行离子注入、电子处理、光处理等，在对抗蚀剂图形涂敷SOG膜时，可以防止抗蚀剂图形被溶解，更加正确地形成SOG膜反转图形。
另外，在本发明中，对抗蚀剂图形的离子注入不限于使用氩进行的情形，例如，可以使用氦、氮、硼，磷、砷、锗等其它离子种类。
另外，在实施例2中，说明了用干法刻蚀使SOG膜20平坦化的情形。但本发明不限于此，与实施例1一样，可以用CMP等其他方法进行平坦化。
实施例3
图6是用于说明本发明的实施例3中的半导体器件制造方法的流程图。另外，图7及图8是用于说明在实施例3中形成微细图形的各工序中的状态的剖面示意图。
在本实施例3中，在多晶硅膜6上形成的图形与实施例1、2中说明过的图形不同，是微细的线图形。
下面，利用图6～图8说明实施例3中的半导体器件的制造方法。
首先，与实施例1一样，如图7(a)所示，在硅衬底2上形成各膜(步骤S2～S8)。然后，如图7(b)～图7(c)所示，形成抗蚀剂图形32(步骤S2～S18)。其中的曝光、显影的条件与实施例1中说明过的条件相同。但是，在此使用的掩模原板12与实施例1不同，在对应于在多晶硅膜上形成的线图形的线的部分，设置了透过曝光光的部分。另外，ArF抗蚀剂10与实施例1一样，使用正型抗蚀剂。由此，如图7(c)所示，在抗反射膜8上形成作为空间图形的抗蚀剂图形32。
然后，如图7(d)、图7(e)所示，在抗蚀剂图形32上进行加框工艺(步骤S42～S46)。在此，使用RELACS(用化学收缩协助的分辨率增高的光刻)工艺。具体地说，首先，如图7(d)所示，在抗蚀剂图形32的空间部分的侧壁上涂敷含有交联剂的有机聚合物34(步骤S42)。然后，进行烘烤(步骤S44)、显影(步骤S46)。这样一来，如图7(e)所示，获得空间宽度为100nm的抗蚀剂图形3 6。
然后，与实施例1一样，在200℃下烘烤120秒(步骤S20)，形成SOG膜反转图形38(步骤S22～S28)。具体地说，如图8(a)所示，掩埋抗蚀剂图形36的空间部分，再形成SOG膜20(步骤S22)，以便覆盖抗蚀剂图形36的表面。然后，进行烘烤(步骤S24)，如图8(b)所示，用干法刻蚀进行深刻蚀，使SOG膜20及抗蚀剂图形36的表面平坦化(步骤S26)。然后，如图8(c)所示，去除抗蚀剂图形36(步骤S28)。由此，形成作为线图形的SOG膜反转图形38。
然后，如图8(d)、图8(e)所示，与实施例1一样，刻蚀并去除各膜(步骤S30～S36)。这样一来，如图8(e)所示，可以在多晶硅膜6上获得微细的线图形40。在此形成的线图形40的线宽为100nm。
如上所述，在实施例3中，通过对抗蚀剂图形3 2加框，形成更加微细的抗蚀剂图形36。因此，可以形成更加微细的线图形40。
由于其它部分与实施例1相同，其说明从略。
另外，在本实施例中，仅说明了线图形，但本发明不限于形成线图形的情形，在形成微细的点图形时也可以使用。
另外，在实施例3中，说明了用RELACS工序使图形更加微细化的情形。但是，本发明不限于此，例如，可以用RELACS以外的方法加框，或不加框。
另外，在RELACS中，使用了有机聚合物。由此，在随后的步骤中，即使直接涂敷SOG膜20(步骤S22)，也不会引起与SOG膜的溶解，因此，可以用简单的工艺形成反转图形。
另外，在实施例3中，说明了用干法刻蚀使S0G膜20平坦化的情形。但是，本发明不限与此，与实施例1一样，可以用CMP等其他方法使之平坦化。
实施例4
图9是用于说明本发明实施例4中的半导体器件的制造方法的流程图。另外，图10～图12是用于说明在实施例4中形成微细图形的各工序中的状态的剖面示意图。
在实施例4中，要形成的图形包含两种图形，即微细的线图形与微细的空间图形。因此，在本实施例中，在被加工衬底上形成空间(或线)用的抗蚀剂图形，在其上面形成SOG膜后，再在SOG膜的顶层形成线(或空间)用的抗蚀剂图形。然后，以该线(或空间)用的抗蚀剂图形为掩模对SOG膜进行刻蚀，然后，去除空间(或线)用的抗蚀剂图形，由此形成SOG膜反转图形。以此为掩模，通过对被加工衬底进行刻蚀，就可以形成同时包含线图形和空间图形的图形。
下面，利用图9～图12具体说明实施例4中的半导体器件的制造方法。
首先，如图10(a)所示，在硅衬底2上形成各膜(步骤S2～S8)，如图10(b)～图10(c)所示，用与实施例1的步骤S10～18同样的工序形成抗蚀剂图形42(步骤S50)。在此，使用对应于最终在多晶硅膜6上形成空间的部分设置了不透过曝光光的部分的掩模原板12。曝光与显影等条件与实施例1中说明过的条件相同。
然后，如图10(d)所示，对抗蚀剂图形42进行离子注入(步骤S52)。在此进行的离子注入与实施例2的步骤S40的条件相同。由此，可以获得宽度缩小到50nm的抗蚀剂图形44。
然后，如图11(a)所示，形成SOG膜20，以便覆盖抗蚀剂图形44(步骤S54)，在200℃下烘烤120秒(步骤S56)。然后，如图11(b)所示，进行平坦化，直至在SOG膜20的表面露出抗蚀剂图形44的前端部分为止(步骤S58)。另外，在此，利用干法刻蚀的深刻蚀进行平坦化。
然后，用与实施例1的步骤S10～步骤S18同样的工序，在SOG膜20上形成抗蚀剂图形(步骤S60)。具体地说，如图11(c)所示，在SOG膜20上涂敷ArF抗蚀剂膜46(步骤S10)，在130℃下烘烤60秒(步骤S12)。然后，如图11(d)所示，隔着掩模原板12通过照射ArF准分子激光进行曝光(步骤S14)。在此，所使用的掩模原板12是对应于最终在多晶硅膜6上形成线的部分及形成空间的部分设置了不透过曝光光的部分的掩模原板。曝光后，在130℃下烘烤60秒(步骤S16)，然后进行显影(步骤S18)。另外，曝光和显影等的条件与实施例1相同。由此，形成抗蚀剂图形。
对如此形成的抗蚀剂图形中的作为线图形的部分，进行离子注入(步骤S62)。离子注入与实施例2的步骤S40的工序的条件相同。由此，形成了将抗蚀剂图形中的线图形的线宽从100nm缩小到50nm的抗蚀剂图形48。
另外，在此形成的抗蚀剂图形48与抗蚀剂图形44的线图形的位置不同，且抗蚀剂图形48上形成对抗蚀剂图形44的线部分以必要的宽度重叠的部分。
然后，以抗蚀剂图形48为掩模，对SOG膜20进行刻蚀(步骤S64)。然后，与实施例一样，以SOG膜20为掩模，对抗蚀剂图形44进行刻蚀(步骤S66)。为此，如图12(b)所示，形成SOG膜反转图形50。
然后，如图12(c)～图12(e)所示，与实施例1一样，以SOG膜反转图形50为掩模对各膜进行刻蚀和去除(步骤S30～S36)。由此，在多晶硅膜6上形成含有微细的线图形与微细的空间图形双方的图形52。
按照上述做法可以同时形成微细的线图形与空间图形。因此，也可以应对微细化的逻辑图形的形成。另外，在此，对抗蚀剂图形进行了离子注入，因此，可以抑制抗蚀剂与SOG膜的溶解，形成更加微细的图形。另外，虽然对抗蚀剂图形进行了微细化，但由于在形成了SOG膜反转图形后对底层膜进行刻蚀，所以可以抑制图形坍塌，更加可靠地形成微细图形。
其它部分与实施例1～3相同，其说明从略。
另外，在实施例4中，说明了在形成各抗蚀剂图形后进行离子注入的情形。但是，本发明不限于此，也可以不进行离子注入，直接对所形成的抗蚀剂图形进行烘烤等处理。这样做也可以抑制抗蚀剂与SOG的溶解，形成SOG膜反转图形，防止图形坍塌等，可靠地形成线图形及空间图形。
另外，如实施例2中所述，本发明可以对抗蚀剂图形进行电子处理、光处理等来替代离子注入。这样既可以抑制SOG膜与抗蚀剂的溶解，又可以缩小抗蚀剂图形的线宽。
另外，在本发明中，对抗蚀剂图形进行的离子注入不限于使用氩进行的情形，例如可以使用氦、氮、硼、磷、砷、锗等其它离子种类。
另外，在实施例4中，在SOG膜上形成空间图形后，通过刻蚀抗蚀剂图形来形成线图形，由此形成了SOG膜反转图形。但是，通过选择掩模原板与抗蚀剂，也可以在SOG膜上形成线图形后，形成空间图形部分。另外，此时，也可以在形成用于形成空间图形的抗蚀剂图形后，用RELACS等加框，使空间宽度变窄。
另外，在实施例4中，用干法刻蚀对SOG膜进行深刻蚀，使之平坦化。但是，本发明不限于此，也可以用CMP法等其它方法进行平坦化。
实施例5
图13是用于说明本发明的实施例5中的半导体器件的制造方法的流程图。另外，图14～图20是用于说明在实施例5中形成微细图形的各工序中的状态的示意图，在各图中，(c)为俯视图，(a)、(b)分别为(c)中的A-A’方向、B-B’方向的剖面图。
下面，利用图13～20说明实施例5的半导体器件的制造方法。
首先，与实施例1一样，在硅衬底2上形成各膜(步骤S2～S8)。然后，在抗反射膜8上用与实施例1的步骤S10～步骤S18同样的工序形成抗蚀剂图形(步骤S70)。然后，如图14所示，对抗蚀剂图形进行离子注入(步骤S72)，形成50nm的抗蚀剂图形54。在此，离子注入的条件与实施例2的步骤S40中的条件相同。
然后，从抗蚀剂图形54的上面形成SOG膜20(步骤S74)，在200℃下烘烤120秒(步骤S76)。然后，如图15所示，用干法刻蚀进行深刻蚀，从而对SOG膜20进行平坦化(步骤S78)，直至抗蚀剂图形54的前端部分露出于表面为止。
然后，如图16所示，在SOG膜20上再形成SOG膜56(步骤S80)，在200℃下烘烤120秒(步骤S82)。然后，再用干法刻蚀进行深刻蚀(步骤S84)，从而使SOG膜56的表面平坦化。
然后，用与实施例1中的步骤S10～S18相同的工序，在SOG膜56上形成的抗蚀剂图形58(步骤S86)。另外，在此的曝光、显影的条件与实施例1中说明过的条件相同。然后如图17所示，对抗蚀剂图形进行离子注入(步骤S88)，形成将100nm的抗蚀剂图形缩小到50nm的抗蚀剂图形58。另外，离子注入与实施例2的步骤S40的离子注入条件相同。
另外，如图14及图18所示，抗蚀剂图形54在图中为B-B’方向的线图形，抗蚀剂图形58在图中为A-A’方向的线图形。即，俯视时，抗蚀剂图形54与抗蚀剂图形58是大致相互垂直交叉的线图形。
然后，如图18所示，以抗蚀剂图形58为掩模，对SOG膜56进行刻蚀(步骤S90)。然后，如图19所示，以SOG膜56掩模，对抗蚀剂图形54进行刻蚀(步骤S92)，接着对有机抗反射膜8进行刻蚀(步骤S94)。由此，在抗蚀剂图形54中，顶层没有被SOG膜56覆盖的部分被去除，在该部分露出多晶硅膜6。
然后，去除SOG膜(步骤S96)，以有机抗反射膜8为掩模，对多晶硅膜6进行刻蚀(步骤S98)。然后，如图20所示，去除有机抗反射膜8(步骤100)，形成空间图形60及其在对置部的分离宽度。
按照上述做法，可以抑制在终端部的后退，形成微细的空间图形。
其它部分与实施例1～4相同，其说明从略。
另外，在实施例5中，说明了在形成各抗蚀剂图形54、58时分别进行离子注入(步骤S74、S88)的情形。但是，本发明不限于此，可以用电子处理、光处理等方法来替代离子注入，使抗蚀剂的线宽变窄。另外，根据最终形成的图形宽度，有时也可以对抗蚀剂图形只进行高温烘烤，没有离子注入等工序。通过对抗蚀剂图形进行离子注入、电子处理、光处理或高温烘烤等，可以抑制SOG膜与抗蚀剂的溶解。
另外，在实施例5中，用电子束处理及光处理来替代离子注入时，可以用在实施例2中说明过的条件进行。
另外，虽然说明了用氩对抗蚀剂图形进行离子注入的情形，但本发明不限于此，例如，可以用氦、氮、硼、磷、砷、锗等其它离子种类。
另外，虽然用干法刻蚀进行深刻蚀，但本发明不限于此，也可以用CMP等其它方法进行平坦化。
实施例6
图21是用于说明本发明实施例6的半导体器件的制造方法流程图。另外，图22～图26是用于说明在实施例6中半导体器件制造的各工序中的状态的示意图，在各图中，(c)为俯视图，(a)、(b)分别为(c)中的A-A’方向、B-B’方向的剖面图。
下面利用图21～图26说明实施例6中的半导体器件的制造方法。
首先，与实施例3一样，在硅衬底2上形成各膜(步骤S2～S8)后，用与步骤S10～步骤S18相同的工序，形成抗蚀剂图形(步骤S102)。然后，用与步骤S42～步骤S46相同的工序，利用RELACS对抗蚀剂图形加框(步骤S104)，如图22所示，形成空间宽度为100nm的抗蚀剂图形62。
然后，在200℃下烘烤120秒(步骤S106)后，如图23所示，在抗蚀剂图形62的空间部分和上部形成SOG膜20(步骤S108)，在200℃下烘烤120秒(步骤S110)。然后，用干法刻蚀进行深刻蚀，使SOG膜20和抗蚀剂图形62的表面平坦化，直至在表面露出抗蚀剂图形62的前端部分为止(步骤S112)。
然后，用与实施例1中的步骤S10～步骤S18相同的工序，形成抗蚀剂图形(步骤S114)。在此，曝光、显影的条件与实施例1中说明过的条件相同。然后，在130℃下烘烤60秒(步骤S116)，用与实施例3中的步骤S42～步骤S46相同的工序，利用RELACS法对该抗蚀剂图形加框(步骤S118)。由此，如图24所示，形成空间宽度为100nm的抗蚀剂图形64。
另外，如图22及图24所示，抗蚀剂图形62为B-B’方向的空间图形，抗蚀剂图形64为A-A’方向的空间图形。即，抗蚀剂图形62与抗蚀剂图形64是大致相互垂直交叉的空间图形。
然后，如图25所示，以该抗蚀剂图形64为掩模，对SOG膜20进行刻蚀(步骤S120)。
然后，用干法刻蚀去除抗蚀剂图形64(步骤S122)，使SOG膜20的表面露出。然后，如图26所示，以SOG膜20为掩模对抗蚀剂图形62进行刻蚀(步骤S124)。然后，如图27所示，以SOG膜20为掩模，对有机抗反射膜8进行刻蚀(步骤S126)。
然后，以SOG膜20为掩模，对多晶硅膜6进行刻蚀(步骤S128)。然后，去除SOG膜20(步骤S130)，去除有机抗反射膜8(步骤S132)。由此，如图28所示，可以形成多晶硅6的100nm的线图形，及在其对置部的100nm的空间图形。
如上所述，在实施例6中，采用了使用SOG膜的色调反转、第二次形成抗蚀剂图形的工序、以及用RELACS加框。由此，可以抑制终端部的后退，形成微细的线图形。另外，加框时使用有机聚合物。因此，即使在随后的工序中直接涂敷SOG，也可以抑制抗蚀剂与SOG的溶解，可以利用简单的工艺制造半导体器件。
其它部分与实施例1～5相同，其说明从略。
另外，在实施例6中，说明了在形成各抗蚀剂图形62、64时用RELACS加框的情形。但是，本发明不限于此，可以利用使各图形的空间宽度变窄的其它方法。另外，根据形成的线宽，也可以不加框。
另外，虽然用干法刻蚀对SOG膜进行深刻蚀，但本发明不限于此，可以用CMP等其它方法进行平坦化。
另外，在本发明中，衬底、底层膜分别相当于例如实施例1～6中的硅衬底2、多晶硅膜6。
另外，在本发明中，例如实施例1、2、4中的抗蚀剂图形16、18及实施例3中的抗蚀剂图形32、实施例6中的抗蚀剂图形62相当于抗蚀剂图形。另外，在本发明中，玻璃上的转涂膜相当于例如实施例1～4、6中的SOG膜20。
另外，在本发明中，例如实施例4中的抗蚀剂图形48、或实施例6中的抗蚀剂图形64相当于顶层抗蚀剂图形。
另外，在本发明中，例如实施例5中的抗蚀剂图形54相当于第一抗蚀剂图形，例如抗蚀剂图形58相当于第二抗蚀剂图形。另外，在本发明中，例如实施例5的SOG膜20相当于第一玻璃上的转涂膜，实施例5的SOG膜56相当于第二玻璃上的转涂膜。
另外，例如，通过进行实施例1～6中的步骤S4，可以进行本发明的底层膜形成工序；例如，通过进行实施例1～4中的步骤S8～S10或实施例6中的步骤S102，可以进行抗蚀剂图形的形成工序。另外，例如，通过进行实施例1～3中的步骤S22或实施例4中的步骤S54、实施例6中的步骤S108，可以进行本发明的玻璃上的转涂膜形成工序；例如，通过进行实施例1～3的步骤S28或实施例4中的步骤S66、实施例6中的步骤S124，可以进行抗蚀剂图形去除工序。另外，例如，通过进行实施例1～4中的步骤S32、或实施例6中的步骤S128，可以进行本发明的底层膜刻蚀工序。
另外，例如，通过进行实施例4中的步骤S60或实施例6中的步骤S114，可以进行本发明的顶层抗蚀剂形成工序；例如，通过进行步骤S64、S120，可以进行本发明的玻璃上的转涂膜刻蚀工序。
另外，例如，通过进行实施例5中的步骤S70，可以进行本发明的第一抗蚀剂图形形成工序；例如，通过进行实施例5中的步骤74，可以进行第一玻璃上的转涂膜形成工序。另外，例如，通过进行实施例5中的步骤78，可以进行本发明的平坦化工序。另外，例如，通过进行实施例5中的步骤S80，可以进行本发明的第二玻璃上的转涂膜的形成工序；例如，通过进行实施例5中的步骤S86，可以进行第二抗蚀剂图形形成工序。另外，例如，通过进行实施例5的步骤S90，可以进行本发明的玻璃上的转涂膜刻蚀工序；例如，通过进行步骤S92，可以进行抗蚀剂图形刻蚀工序。另外，例如，通过进行实施例5的步骤S98，可以进行本发明的底层膜的刻蚀工序。
发明效果
如上所述，按照本发明，利用抗蚀剂图形，在玻璃上的转涂膜上形成图形，以玻璃上的转涂膜为掩模对底层膜进行刻蚀。因此，可以利用简单的工序抑制图形坍塌，形成更加微细的线图形或空间图形。
另外，在本发明中，就层叠第一玻璃上的转涂膜、第二玻璃上的转涂膜，并在其上形成图形的工艺而言，可以抑制终端部的后退，形成微细的空间图形。

Claims (15)

1.一种半导体器件的制造方法，其特征在于，具有：
底层膜形成工序，在衬底上形成底层膜；
抗蚀剂图形形成工序，在上述底层膜上形成抗蚀剂图形；
玻璃上的转涂膜形成工序，在上述底层膜的露出表面的部分形成玻璃上的转涂膜；
抗蚀剂图形去除工序，去除上述抗蚀剂图形；以及
底层膜刻蚀工序，以上述玻璃上的转涂膜为掩模，对上述底层膜进行刻蚀。
2.如权利要求1所述的半导体器件的制造方法，其特征在于：
具有在上述抗蚀剂图形形成工序之后对上述抗蚀剂图形进行离子注入的离子注入工序。
3.如权利要求1所述的半导体器件的制造方法，其特征在于：
具有在上述抗蚀剂图形形成工序之后对上述抗蚀剂图形进行电子束处理的电子束处理工序。
4.如权利要求1所述的半导体器件的制造方法，其特征在于：
具有在上述抗蚀剂图形形成工序之后对上述抗蚀剂图形进行光处理的光处理工序。
5.如权利要求1所述的半导体器件的制造方法，其特征在于：
具有在上述抗蚀剂图形形成工序之后用有机膜对上述抗蚀剂图形加框的加框工序。
6.如权利要求1至5中任一项所述的半导体器件的制造方法，其特征在于：
在上述玻璃上的转涂膜形成工序之后和上述抗蚀剂图形去除工序之前，还具有：
顶层抗蚀剂图形形成工序，在上述玻璃上的转涂膜上形成顶层抗蚀剂图形；
玻璃上的转涂膜刻蚀工序，以上述顶层抗蚀剂图形为掩模，对上述玻璃上的转涂膜进行刻蚀。
7.如权利要求6所述的半导体器件的制造方法，其特征在于：
具有在上述顶层抗蚀剂图形形成工序之后对上述顶层抗蚀剂图形进行离子注入的离子注入工序。
8.如权利要求6所述的半导体器件的制造方法，其特征在于：
具有在上述顶层抗蚀剂图形形成工序之后对上述顶层抗蚀剂图形进行电子束处理的电子束处理工序。
9.如权利要求6所述的半导体器件的制造方法，其特征在于：
具有在上述顶层抗蚀剂图形形成工序之后对上述顶层抗蚀剂图形进行光处理的光处理工序。
10.如权利要求6所述的半导体器件的制造方法，其特征在于：
具有在上述顶层抗蚀剂图形形成工序之后用有机膜对上述顶层抗蚀剂图形加框的加框工序。
11.一种半导体器件的制造方法，其特征在于，具有：
底层膜形成工序，在衬底上形成底层膜；
第一抗蚀剂图形形成工序，在上述底层膜上形成第一抗蚀剂图形；
第一玻璃上的转涂膜形成工序，在上述底层膜的露出表面的部分，形成第一玻璃上的转涂膜；
平坦化工序，使上述第一玻璃上的转涂膜的表面平坦化，直至露出上述第一抗蚀剂图形的表面为止；
第二玻璃上的转涂膜形成工序，在上述第一玻璃上的转涂膜上形成第二玻璃上的转涂膜；
第二抗蚀剂图形形成工序，在上述第二玻璃上的转涂膜上形成第二抗蚀剂图形；
玻璃上的转涂膜刻蚀工序，以上述第二抗蚀剂图形为掩模，对上述第二玻璃上的转涂膜进行刻蚀；
抗蚀剂图形刻蚀工序，以上述第二玻璃上的转涂膜为掩模，对上述第一抗蚀剂图形进行刻蚀；以及
底层膜刻蚀工序，以上述第二玻璃上的转涂膜及上述第一玻璃上的转涂膜为掩模，对上述底层膜进行刻蚀。
12.如权利要求11所述的半导体器件的制造方法，其特征在于：
具有在上述第一和第二抗蚀剂图形形成工序之后对上述第一或第二抗蚀剂图形进行离子注入的离子注入工序。
13.如权利要求11所述的半导体器件的制造方法，其特征在于：
具有在上述第一或第二抗蚀剂图形形成工序之后对上述第一或第二抗蚀剂图形进行电子束处理的电子束处理工序。
14.如权利要求11所述的半导体器件的制造方法，其特征在于：
具有在上述第一或第二抗蚀剂图形形成工序之后对上述第一或第二抗蚀剂图形进行光处理的光处理工序。
15.如权利要求11所述的半导体器件的制造方法，其特征在于：
具有在上述第一或第二抗蚀剂图形形成工序之后用有机膜对上述第一或第二抗蚀剂图形加框的加框工序。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102096310B (zh) * 2009-12-14 2013-01-02 中芯国际集成电路制造(上海)有限公司 光刻胶图案的修正方法及刻蚀方法
CN102136415B (zh) * 2010-01-27 2013-04-10 中芯国际集成电路制造(上海)有限公司 改善半导体工艺中光刻图案线条边缘粗糙度的方法
CN117877981A (zh) * 2024-03-12 2024-04-12 英诺赛科(苏州)半导体有限公司 一种半导体器件以及制备方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4861044B2 (ja) * 2006-04-18 2012-01-25 キヤノン株式会社 基板の加工方法、パターン領域を有する部材の製造方法
JP4745121B2 (ja) * 2006-05-17 2011-08-10 株式会社東芝 半導体装置製造におけるパターン形成方法
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
US7790357B2 (en) * 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
KR100861172B1 (ko) * 2006-09-12 2008-09-30 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
KR100855845B1 (ko) * 2006-09-12 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
JP5003279B2 (ja) * 2007-05-21 2012-08-15 Ｊｓｒ株式会社 反転パターン形成方法
JP4427562B2 (ja) * 2007-06-11 2010-03-10 株式会社東芝 パターン形成方法
JP2009004535A (ja) * 2007-06-21 2009-01-08 Toshiba Corp パターン形成方法
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
US20090253081A1 (en) * 2008-04-02 2009-10-08 David Abdallah Process for Shrinking Dimensions Between Photoresist Pattern Comprising a Pattern Hardening Step
US20090253080A1 (en) * 2008-04-02 2009-10-08 Dammel Ralph R Photoresist Image-Forming Process Using Double Patterning
US8119334B2 (en) * 2008-04-30 2012-02-21 Freescale Semiconductor, Inc. Method of making a semiconductor device using negative photoresist
US8329385B2 (en) * 2008-06-10 2012-12-11 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
US20100040838A1 (en) * 2008-08-15 2010-02-18 Abdallah David J Hardmask Process for Forming a Reverse Tone Image
US20100183851A1 (en) * 2009-01-21 2010-07-22 Yi Cao Photoresist Image-forming Process Using Double Patterning
US8084186B2 (en) * 2009-02-10 2011-12-27 Az Electronic Materials Usa Corp. Hardmask process for forming a reverse tone image using polysilazane
US8304175B2 (en) * 2009-03-25 2012-11-06 Macronix International Co., Ltd. Patterning method
WO2010123032A1 (ja) * 2009-04-24 2010-10-28 日産化学工業株式会社 パターン反転膜形成用組成物及び反転パターン形成方法
TWI419201B (zh) * 2009-04-27 2013-12-11 Macronix Int Co Ltd 圖案化的方法
JP5889568B2 (ja) * 2011-08-11 2016-03-22 メルク、パテント、ゲゼルシャフト、ミット、ベシュレンクテル、ハフツングＭｅｒｃｋ Ｐａｔｅｎｔ ＧｍｂＨ 酸化タングステン膜形成用組成物およびそれを用いた酸化タングステン膜の製造法
US9315636B2 (en) 2012-12-07 2016-04-19 Az Electronic Materials (Luxembourg) S.A.R.L. Stable metal compounds, their compositions and methods
US9201305B2 (en) 2013-06-28 2015-12-01 Az Electronic Materials (Luxembourg) S.A.R.L. Spin-on compositions of soluble metal oxide carboxylates and methods of their use
US9296922B2 (en) 2013-08-30 2016-03-29 Az Electronic Materials (Luxembourg) S.A.R.L. Stable metal compounds as hardmasks and filling materials, their compositions and methods of use
US9409793B2 (en) 2014-01-14 2016-08-09 Az Electronic Materials (Luxembourg) S.A.R.L. Spin coatable metallic hard mask compositions and processes thereof
KR20180108721A (ko) 2016-02-29 2018-10-04 후지필름 가부시키가이샤 패턴 적층체의 제조 방법, 반전 패턴의 제조 방법 및 패턴 적층체
KR102578789B1 (ko) 2016-11-07 2023-09-18 삼성전자주식회사 반도체 장치의 제조 방법
JP6978594B2 (ja) 2017-09-06 2021-12-08 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツングMerck Patent Gesellschaft mit beschraenkter Haftung 向上した熱安定性を有する、ハードマスク及び充填材料として有用なスピンオン無機酸化物含有組成物
KR20210128545A (ko) * 2020-04-16 2021-10-27 삼성디스플레이 주식회사 표시 장치의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257156A (ja) * 2000-03-13 2001-09-21 Toshiba Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102096310B (zh) * 2009-12-14 2013-01-02 中芯国际集成电路制造(上海)有限公司 光刻胶图案的修正方法及刻蚀方法
CN102136415B (zh) * 2010-01-27 2013-04-10 中芯国际集成电路制造(上海)有限公司 改善半导体工艺中光刻图案线条边缘粗糙度的方法
CN117877981A (zh) * 2024-03-12 2024-04-12 英诺赛科(苏州)半导体有限公司 一种半导体器件以及制备方法
CN117877981B (zh) * 2024-03-12 2024-05-17 英诺赛科(苏州)半导体有限公司 一种半导体器件以及制备方法

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