CN101241880A - 集成半导体存储装置的制造方法及相应的半导体存储装置 - Google Patents

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CN101241880A CNA2008100061048A CN200810006104A CN101241880A CN 101241880 A CN101241880 A CN 101241880A CN A2008100061048 A CNA2008100061048 A CN A2008100061048A CN 200810006104 A CN200810006104 A CN 200810006104A CN 101241880 A CN101241880 A CN 101241880A
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Abstract

一种集成半导体存储装置，包括：半导体衬底；多条有源区线，形成在半导体衬底中，每条有源区线包括具有字线接触、位线接触和节点接触的多个存储单元选择晶体管；多个填充绝缘槽，配置在有源区线之间；多个重布线带，每个都将存储单元选择晶体管的相关节点接触从有源区线重布线到相邻的填充绝缘槽以形成相应的重布线节点接触；多条位线，与有源区线对准且在其上延伸，其连接到有源区线的存储单元选择晶体管的位线接触；多条字线，垂直位线延伸，其连接到对应有源区线的存储单元选择晶体管的字线接触；以及多个存储单元电容器，每一个都连接到相关存储单元选择晶体管的重布线节点接触。本发明还提供集成半导体存储装置和存储单元的相应制造方法。

Description

集成半导体存储装置的制造方法及相应的半导体存储装置
技术领域
本发明涉及集成半导体存储装置的制造方法以及相应的半导体存储装置。
背景技术
尽管理论上可应用于任意的集成半导体存储装置，但将对应于硅技术中的集成DRAM存储电路解释下列发明和潜在的问题。具体地，按比例降低到100nm以下的这一代的DRAM技术提出了很大的挑战。
为了考虑到节点接触(选择晶体管与单元电容器的接触)必须经过位线以接触位线上的电容器以及位线接触必须位于对应位线下方的中心处，当今的堆叠DRAM存储单元阵列具有相对于位线成角度的有源区线(area line)。
成角度的有源区线具有涉及阵列边缘的缺点，因此难以发现节省空间的可印刷溶液来终止该线。成角度的有源区线产生了对字线通常垂直于位线延伸的阵列装置更好的重叠敏感性。成角度的有源区线也减小了节点接触和位线接触的接触面积。
发明内容
根据权利要求1的本发明的第一方面，集成半导体存储装置的制造方法包括以下步骤：提供半导体衬底；在所述半导体衬底上形成多条有源区线，每条有源区线均包括具有相应的字线接触、位线接触和节点接触的多个存储单元选择晶体管；形成多个填充绝缘槽，配置在所述有源区线之间；形成多个重布线带，每一个重布线带都将存储单元选择晶体管的相关节点接触从有源区线重布线到相邻的填充绝缘槽上方，以形成相应的重布线节点接触；形成与所述有源区线对准并且在所述有源区线上延伸的多条位线，位线连接到相应的有源区线的存储单元选择晶体管的位线接触；形成垂直于所述位线延伸的多条字线，字线连接到对应的有源区线的存储单元选择晶体管的字线接触；以及形成多个存储单元电容器，每个存储单元电容器都连接到相关的存储单元选择晶体管的相应重布线节点接触。
根据权利要求10的本发明的第二方面，集成半导体存储装置包括：半导体衬底；多条有源区线，形成在所述半导体衬底中，每条有源区线均包括具有相应的字线接触、位线接触和节点接触的多个存储单元选择晶体管；多个填充绝缘槽，配置在所述有源区线之间；多个重布线带，每个重布线带都将存储单元选择晶体管的相关节点接触从有源区线重布线到相邻的填充绝缘槽上方，以形成相应的重布线节点接触；多条位线，与所述有源区线对准并且在所述有源区线上延伸，位线连接到相应的有源区线的存储单元选择晶体管的位线接触；多条字线，垂直于所述位线延伸，字线连接到对应的有源区线的存储单元选择晶体管的字线接触；以及多个存储单元电容器，每个存储单元电容器都连接到相关存储单元选择晶体管的相应重布线节点接触。
根据权利要求16的本发明的第三方面，存储单元包括：半导体衬底；有源区线，形成所述半导体衬底中，该有源区线包括具有字线接触、位线接触和节点接触的存储单元选择晶体管；填充绝缘槽，配置为与所述有源区线相邻；重布线带，将所述存储单元选择晶体管的节点接触从所述有源区线重布线到上面的所述相邻的填充绝缘槽，以形成重布线节点接触；以及存储单元电容器，连接到所述存储单元选择晶体管的所述重布线节点接触。
本发明提供了一种集成半导体存储结构，其可以通过例如间距加倍技术来容易地实现。在半导体表面上以第一等级对节点接触进行重布线成为可能。优选地，重布线层等同于外围支持装置的栅极堆叠层。根据本发明，可以实现垂直于字线延伸的直的有源区线和位线。这导致用于节点的改进的接触电阻，这是因为在栅极堆叠内的硅表面附近提供到金属过渡的掺杂硅，从而可以形成较大的金属硅过渡区。根据本发明，根据作为多晶硅接触的现有技术状态的节点接触可以被形成为金属接触。此外，根据本发明的布置甚至适于具有2.3F*2.3F的6F2单元，其中，F是所使用技术的临界尺寸。由于有源区线、位线和字线不再成角度，因此可以省去一层。作为另一优点，由于在栅极导体层不存在自对准接触，所以可以使用逻辑类装置(logic-like device)。
附图说明
在附图中：
图1A至图1G示出了用于表示根据本发明第一实施例的集成半导体存储装置的制造方法的示意性布置图，即，a)为平面图，b)为沿a)的线II-II的截面图，以及c)为沿图a)的线I-I的截面图；
图1G，d)示出了根据本发明第一实施例的重布线节点接触与单元电容器的电连接；
图2示出了用于表示根据本发明第一实施例的集成半导体存储装置的示意性布置图；
图3示出了用于表示根据本发明第二实施例的集成半导体存储装置的示意性布置图；以及
图4示出了用于表示根据本发明第三实施例的集成半导体存储装置的示意性布置图。
在附图中，相同的参考标号表示相同或基本相同的组件。
具体实施方式
图1A至图1G示出了用于表示根据本发明第一实施例的集成半导体存储装置的制造方法的示意性布置图，即，a)为平面图，b)为沿a)的线II-II的截面图，以及c)为沿图a)的线I-I的截面图；以及图1G，d)示出了根据本发明第一实施例的重布线节点接触与单元电容器的电连接。
在图1A中，参考标号1表示硅半导体衬底，其中，已经形成了通过由诸如氧化硅的介电物填充的绝缘槽IT隔离的有源区线AA1、AA2、AA3。有源区线AA1、AA2、AA3和绝缘槽IT具有宽度F(所用技术的临界尺寸)，并沿X方向平行延伸。
参考标号OS表示硅半导体衬底1的上表面，其还作为通过原本已知的蚀刻/填充/抛光技术形成在硅衬底1中的平面化的绝缘槽IT的上表面。
在如图1B所示的后续工艺过程中，掩埋的字线W1、W2、W3、W4形成在硅半导体衬底1中，该硅半导体衬底1形成具有相应的字线接触WC、节点接触(参见下文)和位线接触(参见下文)的各个存储单元选择晶体管的相应字线接触WC。掩埋的字线W1、W2、W3、W4包括例如由热氧化硅或高K介电材料制成的栅极电介质5、例如由多晶硅或如W、Ti、TiN、Ta、TaN或其他金属或者硅化物制成的导电填充物8、以及例如由氧化硅制成的绝缘盖10。掩埋的字线W1、W2、W3、W4沿Y方向平行延伸，并通过包含交替布置的绝缘槽IT和硅衬底1的块(稍候将作为位线接触)的中间线隔离。字线W1、W2、W3、W4和中间线都具有宽度F。
此外，应当注意，根据该实施例的存储单元概念，字线W2、W3是有源字线，而字线W1、W4用于隔离。在X方向上周期性地重复这种配置，即，两条有源字线、一条用于隔离的字线、两条有源字线、一条用于隔离的字线等。
然而，应当在此提及，用于隔离的字线的使用是可选的，并且本发明不限于此，其对于本领域技术人员将变得显而易见。
这里还应当注意，如果F是可通过使用双图样技术(例如，通过填充得到的线和/或通过隔离物得到的线)光刻地实现以构建各层的最小特征尺寸，则可以将实际最小特征尺寸减小到F以下。
在图1C所示的后续工艺步骤中，重布线层u形成在硅半导体衬底1的上表面OS上，即，在硅半导体衬底1上的第一层中。
在该第一实施例中，通过外围装置的栅极堆叠层形成重布线层u，并且该重布线层u包括下部多晶硅层ua、中部钨层ub和上部氮化物覆盖层uc。应当注意，在外围，栅极介电层位于多晶硅层ua之下，通过阻挡掩模(block mask)技术将该栅极介电层从存储单元阵列中去除，其中，将栅极堆叠层用作重布线层u而不是用作栅极层。然而，这里应当注意，作为栅极堆叠层的材料，可以使用现有技术中已知的任何其他材料组合物。
在形成重布线层u之后，将层u构件为平行延伸并与x方向呈45°角的重布线的线u1、u2、u3、u4、u5、u6、u7。为了构建重布线的线u1、u2、u3、u4、u5、u6、u7，可以应用子1F/子1F技术(例如，通过填充得到的线和/或通过隔离物得到的线的技术)，以形成重布线的线u1、u2、u3、u4、u5、u6、u7和中间的空间，使得它们具有0.7F的宽度。由于与x方向形成45°的角度，所以这是必须的。
在图1D所示的接下来的工艺步骤中，通过亚光刻掩模技术(通过填充得到的线和/或通过隔离物得到的线)，将重布线的线切割成重布线的带u 1′、u2′、u2″、u3′、u3″、u4′、u4″、u5′、u5″、u6′、u6″、u7′。具体地，在字线W1、W4上延伸的重布线的线u1、u2、u3、u4、u5、u6、u7的切割段具有小于F的尺寸。
在图1D中，新引入的参考标号CB表示位线接触的区域，以及新引入的参考标号N1-N4分别表示位于有源区线AA1、AA2、AA3上的原始节点接触。每个重布线带u1′、u2′、u2″、u3′、u3″、u4′、u4 ″、u5′、u5 ″、u6′、u6″、u7′将原始节点接触重布线到除绝缘槽IT上角度为45°的相关有源区线之外的地方。具体地，这里示出了原始节点接触N1、N2、N3、N4，其中，箭头示出了重布线的方向。
然后，如可以从图1 E中获得的，通过已知的隔离物沉积/蚀刻技术，使重布线带u1′、u2′、u2″、u3′、u3″、u4′、u4″、u5′、u5″、u6′、u6″、u7′设置有诸如由氧化硅制成的周围绝缘隔离物S。为了简化，在图1E，a)中仅为重布线带u3″示出了隔离物S。
应当注意，间隔物S提供了对于重布线带u1′、u2′、u2″、u3′、u3 ″、u4′、u4″、u5′、u5″、u6′、u6″、u7′侧壁的电隔离，以及对于在有源区线AA1、AA2、AA3上的原始节点接触N1、N2、N3、N4、…的仍未被覆盖区域的电隔离。然而，如具体从图1E，b)中获得的那样，隔离物S露出有源区线AA1、AA2、AA3上的位线接触CB。
如可以从图1F中获得的，现在通过沉积/蚀刻技术形成例如由钨或如W、Ti、TiN、Ta、TaN或其他的金属制成且具有用于密封自对准节点接触的绝缘盖(未示出)的位线BL1、BL2、BL3。所述位线BL1、BL2、BL3分别在有源区线AA1、AA2、AA3上延伸，并且以其宽度F和方向x上与其对准。为了清楚，在图1F，a)、b)中仅示出了位线BL1、BL2、BL3的特定部分，然而，应当了解，如可以从图1F，c)中获得的，位线完全覆盖有源区线AA1、AA2、AA3等。
具体地，通过应用用于绝缘重布线带u1′、u2′、u2″、u3′、u3″、u4′、u4 ″、u5′、u5″、u6′、u6″、u7′以及露出有源区线AA1、AA2、AA3上的位线接触CB的该隔离物技术，可以避免现有技术设计的临界位线接触蚀刻过程。
在也在图1F中示出的接下来的工艺步骤中，例如由氧化硅制成的绝缘/平面化层30沉积在整个结构上并经受化学机械抛光工艺，留下位于位线BL1、BL2、BL3上的层30的平面化表面。
进一步对应于图1G，执行用于形成用于露出重布线的节点接触N1′(根据N1重布线)、N2′(根据N2重布线)、N3′(根据N3重布线)、N4′(根据N4重布线)等的过孔v1、v2、v3、v4的自对准节点接触孔蚀刻步骤。应当注意，重布线的节点接触N1′、N2′、N3′、N4′的过孔v1、v2、v3、v4延伸到它们露出重布线层u的由钨制成的中间层ub的上表面的深度。在图1G，d)中示例性示出了重布线的节点接触N2′的截面。此外，图1G，d)示例性地示出了在用导电接触材料35填充重布线的节点接触N2′等的接触孔v2等之后，与重布线的节点接触N2′等接触地形成堆叠单元电容器CC，从而完成了存储单元阵列。
图2示出了用于表示根据本发明第一实施例的集成半导体存储装置的示意性布置图。
在图2中，针对沿x方向延伸且具有宽度F的位线BL1、BL2、BL3示例性示出了上面对应于图1A至图1G解释的普通重布线概念，其中，介于位线之间的绝缘槽IT也具有宽度F。字线W0、W1、W2、W3、W4、W5中的每一个也都具有宽度F，其中，介于其间的隔离物也具有宽度F，因此形成具有6F2单元尺寸的存储单元阵列。图2中的箭头表示重布线带u′，其将原始节点接触Na至NI在45°的角度下从有源区线AA1、AA2、AA3重布线到中间绝缘槽IT之上，以形成重布线的节点接触Na′至NI′。
这里应当注意，本发明的重布线定义不限于图1A至图1G以及图2所引入的单元概念，而是可以使本发明变得显而易见的各种方式进行更改。
图3示出了用于表示根据本发明第二实施例的集成半导体存储装置的示意性布置图。
根据图3所示的第二示例性实施例，掩埋的字线W0′、W1′、W2′、W3′、W4′、W5′具有1F与1.5F之间的宽度，并被设计为使它们围绕柱状节点接触
Figure S2008100061048D00081
至
Figure S2008100061048D00082
。有源区AA1、AA2、AA3对应宽度、中间的绝缘槽IT和位线接触CB的设计与图2所示的第一实施例相同。相邻字线W0′、W1′、W2′、W3′、W4′、W5′之间的距离在0.5F至1F之间。因此，根据第二实施例的存储单元阵列可以具有6F2以下的单元尺寸。
图3中的箭头表示重布线带
Figure S2008100061048D00091
其将原始节点接触
Figure S2008100061048D00092
至
Figure S2008100061048D00093
在45°的角度下从有源区线AA1、AA2、AA3重布线到中间的绝缘槽IT之上以形成重布线的节点接触
Figure S2008100061048D00094
至
Figure S2008100061048D00095
这与图2所示第一实施例中的重布线定义相同。
图4示出了用于表示根据本发明第三实施例的集成半导体存储装置的示意性布置图。
如从图4可以明显看出的，第三实施例的设计还提供柱状围绕字线的原始节点接触
Figure S2008100061048D00096
至
Figure S2008100061048D00097
然而，不同地执行使用重布线带
Figure S2008100061048D00098
的重布线概念，即，所有的重布线带
Figure S2008100061048D00099
都在相同的方向上向各条位线BL1、BL2、BL3之上提供重布线以形成重布线的节点接触
Figure S2008100061048D000910
至
Figure S2008100061048D000911
根据图4的第三实施例的单元尺寸为2.3F*2.3F＝6F2以下。
虽然参照优选实施例描述了本发明，但其不限于此，而是可以对于本领域技术人员显而易见的各种方式来进行改变。因此，本发明的目的在于本发明仅由所附权利要求的范围进行限制。
具体地，本发明也不限于掩埋的字线和45°的重布线角度。

Claims (17)

1.一种集成半导体存储装置的制造方法，包括以下步骤：
提供半导体衬底(1)；
在所述半导体衬底上形成多条有源区线，每条所述有源区线均包括具有相应字线接触、位线接触和节点接触的多个存储单元选择晶体管；
形成多个填充绝缘槽，所述填充绝缘槽配置在所述有源区线之间；
形成多个重布线带，每一个重布线带都将存储单元选择晶体管的相关节点接触从有源区线重布线到相邻的填充绝缘槽上方，以形成相应的重布线节点接触；
形成与所述有源区线对准且在所述有源区线上延伸的多条位线，所述位线连接到相应的有源区线的存储单元选择晶体管的所述位线接触；
形成垂直于所述位线延伸的多条字线，所述字线连接到对应有源区线的所述存储单元选择晶体管的所述字线接触；以及
形成多个存储单元电容器，每个所述存储单元电容器都连接到相关存储单元选择晶体管的相应重布线节点接触。
2.根据权利要求1所述的方法，其中，形成多个重布线带的步骤包括：
在所述衬底上形成重布线层；
将所述重布线层构建成重布线的线，其中，重布线的线与所述有源区线形成大约45°的角度；
切断所述重布线的线的段，以形成所述重布线带。
3.根据权利要求1所述的方法，其中，所述重布线层由外围装置栅极堆叠层构成，并包括至少一个传导层和绝缘覆盖层。
4.根据权利要求3所述的方法，其中，绝缘侧壁隔离物形成在所述重布线带上，使得所述存储单元选择晶体管的位线接触被露出，并且以与所述位线自对准的方式形成所述位线接触。
5.根据权利要求4所述的方法，其中，在形成位线之后沉积绝缘层，并将所述绝缘层平面化到所述位线平面上，此后，形成露出所述重布线节点接触的过孔，然后以与所述重布线节点接触电接触的方式将所述单元电容器形成在所述绝缘层上。
6.根据权利要求1所述的方法，其中，通过亚光刻技术形成所述重布线带。
7.根据权利要求1所述的方法，其中，在所述衬底上的第一平面中形成所述重布线带。
8.根据权利要求1所述的方法，其中，所述字线被形成为掩埋的字线。
9.根据权利要求1所述的方法，其中，所述存储单元被形成为具有6F2或以下的单元尺寸，其中，F是所使用技术的临界尺寸。
10.一种集成半导体存储装置，包括：
半导体衬底；
多条有源区线，形成在所述半导体衬底中，每条有源区线均包括具有相应的字线接触、位线接触和节点接触的多个存储单元选择晶体管；
多个填充绝缘槽，所述填充绝缘槽配置在所述有源区线之间；
多个重布线带，每个重布线带都将存储单元选择晶体管的相关节点接触从有源区线重布线到相邻的填充绝缘槽上方，以形成相应的重布线节点接触；
多条位线，与所述有源区线对准且在所述有源区线上延伸，所述位线连接到相应的有源区线的所述存储单元选择晶体管的所述位线接触；
多条字线，垂直于所述位线延伸，所述字线连接到对应的有源区线的所述存储单元选择晶体管的所述字线接触；以及
多个存储单元电容器，每个存储单元电容器都连接到相关存储单元选择晶体管的相应重布线节点接触。
11.根据权利要求10所述的装置，其中，所述重布线层由外围装置栅极堆叠层构成，并包括至少一个传导层和绝缘覆盖层。
12.根据权利要求11所述的装置，其中，绝缘侧壁隔离物形成在所述重布线带上。
13.根据权利要求11所述的装置，其中，提供有绝缘层，所述绝缘层被平面化到所述位线的平面上，以及所述单元电容器以经由对应的过孔与所述重布线节点接触电接触的方式形成在所述绝缘层上。
14.根据权利要求10所述的装置，其中，在所述衬底上的第一平面中形成所述重布线带。
15.根据权利要求10所述的装置，其中，所述字线被形成为掩埋的字线。
16.一种存储单元，包括：
半导体衬底；
有源区线，形成所述半导体衬底中，所述有源区线包括具有字线接触、位线接触和节点接触的存储单元选择晶体管；
填充绝缘槽，所述填充绝缘槽邻近所述有源区线配置；
重布线带，将所述存储单元选择晶体管的所述节点接触从所述有源区线重布线到所述相邻的填充绝缘槽，以形成重布线节点接触；以及
存储单元电容器，连接到所述存储单元选择晶体管的所述重布线节点接触。
17.一种集成电路装置，包括在权利要求16中限定的至少一个存储单元。
CNA2008100061048A 2007-02-09 2008-02-03 集成半导体存储装置的制造方法及相应的半导体存储装置 Pending CN101241880A (zh)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054526B (zh) * 2009-11-10 2012-10-31 中芯国际集成电路制造(上海)有限公司 一种dram存储器
CN108231738A (zh) * 2017-12-29 2018-06-29 睿力集成电路有限公司 半导体器件结构及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315326A1 (en) * 2007-06-21 2008-12-25 Werner Graf Method for forming an integrated circuit having an active semiconductor device and integrated circuit
US8416609B2 (en) 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
US8839168B2 (en) * 2013-01-22 2014-09-16 Globalfoundries Inc. Self-aligned double patterning via enclosure design
US9208883B2 (en) 2013-08-23 2015-12-08 Sandisk Technologies Inc. Three-dimensional NAND non-volatile memory devices with buried word line selectors
CN105161136B (zh) * 2015-08-11 2018-06-29 上海华虹宏力半导体制造有限公司 一种闪存器件测试结构及其制造方法
KR20220143247A (ko) * 2021-04-16 2022-10-25 삼성전자주식회사 에지 절연층을 갖는 반도체 소자

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2950265B2 (ja) * 1996-07-30 1999-09-20 日本電気株式会社 半導体記憶装置
TW447118B (en) * 2000-01-18 2001-07-21 Nanya Technology Corp DRAM cell array and the manufacturing method thereof
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device
US7139184B2 (en) * 2004-12-07 2006-11-21 Infineon Technologies Ag Memory cell array
US7476920B2 (en) * 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054526B (zh) * 2009-11-10 2012-10-31 中芯国际集成电路制造(上海)有限公司 一种dram存储器
CN108231738A (zh) * 2017-12-29 2018-06-29 睿力集成电路有限公司 半导体器件结构及其制造方法

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