CN114520194A - 半导体结构的制造方法和半导体结构 - Google Patents

半导体结构的制造方法和半导体结构 Download PDF

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Abstract

本发明提供一种半导体结构的制造方法和半导体结构，该半导体结构的制造方法，包括：提供基底，基底具有相邻设置的第一区域和第二区域；在基底的第一区域和第二区域中均形成多个沟槽，多个沟槽沿第一方向间隔排布。在沟槽中形成字线，第一区域的字线的特征尺寸不同于第二区域中的字线的特征尺寸。在特征尺寸较大的字线上形成接触结构。本发明能够减小接触结构的设置难度，减小接触结构与字线连接处的接触电阻，保证两者连接的稳定性，提升半导体结构的性能。

Description

半导体结构的制造方法和半导体结构
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的制造方法和半导体结构。
背景技术
动态随机存取存储器(dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
动态随机存取存储器包括多个重复的存储单元，每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线(Word line，简称为WL)相连、漏极与位线相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。字线通过位于存储单元的外围区的接触结构(Local interconnect contact，简称为LICON)与字线驱动器(Wordline driver)连接，从而便于字线驱动器向字线中输入电压信号。
然而，随着DRAM器件特征尺寸不断微缩，相邻字线之间的间距减小，导致接触结构的设置难度和接触电阻增加，并且接触结构处容易发生断路和短路的问题，影响半导体存储器的存储性能。
发明内容
为了解决背景技术中提到的至少一个问题，本发明提供一种半导体结构的制造方法和半导体结构，能够减小接触结构的设置难度，减小接触结构与字线连接处的接触电阻，保证两者连接的稳定性，提升半导体结构的性能。
为了实现上述目的，第一方面，本发明提供一种半导体结构的制造方法，包括：
提供基底，基底具有相邻设置的第一区域和第二区域。
在基底中第一区域和第二区域中均形成多个沟槽，多个沟槽沿第一方向间隔排布。
在沟槽中形成字线，其中，第一区域的字线的特征尺寸不同于第二区域的字线的特征尺寸。
在特征尺寸较大的字线上形成接触结构。
本发明提供的半导体结构的制造方法，通过在基底中形成多个相互独立的沟槽，在沟槽形成过程中，基于第一区域的结构密度不同于第二区域中的结构密度，因此形成的第一区域中沟槽的特征尺寸不同于第二区域中的沟槽的特征尺寸，从而在沟槽中形成字线时，可以保证第一区域的字线的特征尺寸不同于第二区域中的字线的特征尺寸。并将接触结构设置在特征尺寸较大的字线上，从而减小在字线上设置接触结构的难度，同时增加了字线与接触结构的接触面积，提高两者连接稳定性，减小两者连接处的接触电阻，以保证接触结构能够稳定连接字线与字线驱动器，接触结构所在的区域中的相邻字线间距较大，从而可以适当增大接触结构的宽度，同时可以避免接触结构与相邻字线的短路，以提高两者之间信号传输的稳定性，从而保证半导体结构的性能。
在上述的半导体结构的制造方法中，可选的是，在基底的第一区域和第二区域中均形成多个沟槽，多个沟槽沿第一方向间隔排布的步骤，包括：
在基底的第一区域和第二区域上均形成沟槽掩膜层，沟槽掩膜层具有第一沟槽掩膜图案和第二沟槽掩膜图案，第一沟槽掩膜图案和第二沟槽掩膜图案沿第一方向交替间隔排布。
利用第一沟槽掩膜图案和第二沟槽掩膜图案刻蚀基底的第一区域和第二区域，以在第一区域和第二区域内均形成第一沟槽和第二沟槽。
其中，刻蚀基底的第一区域的刻蚀速率大于刻蚀基底的第二区域的刻蚀速率。
这样的设置可以保证特征尺寸不同的沟槽的形成，以便于在沟槽中形成字线。
在上述的半导体结构的制造方法中，可选的是，第一沟槽掩膜图案相对于第二沟槽掩膜图案具有第一掩膜突出部。
第二沟槽掩膜图案相对于第一沟槽掩膜图案具有第二掩膜突出部。
第一掩膜突出部和第二掩膜突出部均位于第一区域，且位于第二区域的相对两侧。
这样的设置可以分别形成第一区域内的第一沟槽和第二沟槽。
在上述的半导体结构的制造方法中，可选的是，第一沟槽掩膜图案在基底的第一区域和第二区域中的特征尺寸一样。
第二沟槽掩膜图案在基底的第一区域和第二区域中的特征尺寸一样。
这样的设置可以使得减小沟槽掩膜层的制备难度。
在上述的半导体结构的制造方法中，可选的是，刻蚀速率为基底在第一方向的刻蚀速率。
第一区域中的第一沟槽的特征尺寸大于第二区域中的第一沟槽的特征尺寸。
第一区域中的第二沟槽的特征尺寸大于第二区域中的第二沟槽的特征尺寸。
这样的设置可以在第一区域中形成特征尺寸较大的字线，在第二区域中形成特征尺寸较小的字线。
在上述的半导体结构的制造方法中，可选的是，在沟槽中形成字线的步骤，包括：
在第一沟槽中形成第一字线。
在第二沟槽中形成第二字线。
其中，第一字线和第二字线沿第一方向交替间隔排布。
这样的设置可以形成第一字线和第二字线，两者交替间隔排布，以形成第一区域和第二区域中的字线结构。
在上述的半导体结构的制造方法中，可选的是，在特征尺寸较大的字线上形成接触结构的步骤，包括：
在第一区域的第一字线上形成第一接触结构。
在第一区域的第二字线上形成第二接触结构。
其中，第一接触结构和第二接触结构分别位于第二区域的相对两侧。
这样的设置由于第一区域中字线的特征尺寸较大，从而减小第一区域中第一接触结构和第二接触结构的设置难度，同时减小接触结构和字线之间的接触电阻。
在上述的半导体结构的制造方法中，可选的是，第一接触结构沿第一方向交错排布，和/或，第二接触结构沿第一方向交错排布。
这样的设置可以增加相邻的接触结构之间的间距，从而减小信号干扰的问题。
在上述的半导体结构的制造方法中，可选的是，刻蚀工艺中的刻蚀气体为氟化硫气体，氯气，二氟甲烷、氮气和氦气。这样的设置可以通过调控刻蚀工艺参数达到控制刻蚀过程的刻蚀速率的目的，提高刻蚀过程的可控性。
第二方面，本发明提供一种半导体结构，包括：
基底，基底具有相邻设置的第一区域和第二区域；
字线，字线位于第一区域和第二区域中；其中，第一区域的字线的特征尺寸不同于第二区域的字线的特征尺寸；
接触结构，接触结构位于特征尺寸较大的字线上。
本发明提供的半导体结构，通过在基底中形成多条沿第一方向间隔排布的字线，第一区域中的字线的特征尺寸不同于第二区域中的字线的特征尺寸，并且特征尺寸较大的字线上设置的接触结构，这样可以减小在字线上设置接触结构的难度，同时增加了字线与接触结构的接触面积，提高两者连接稳定性，减小两者连接处的接触电阻，以保证接触结构能够稳定连接字线与字线驱动器，减小相邻的接触结构之间发生信号干扰的问题，以提高两者之间信号传输的稳定性。接触结构所在的区域中的相邻字线间距较大，从而可以减小字线和字线驱动器之间发生短路的情况，从而保证半导体结构的性能。
在上述的半导体结构中，可选的是，第一区域的字线的特征尺寸大于第二区域的字线的特征尺寸。
这样的设置可以减小第一区域中字线上设置接触结构的难度。
在上述的半导体结构中，可选的是，第一区域的字线的特征尺寸小于第二区域的字线的特征尺寸的1.5倍。
这样的设置可以避免相邻字线间发生短路的问题。
在上述的半导体结构中，可选的是，字线包括第一字线和第二字线。
第一字线与第二字线沿第一方向交替间隔排布。
第一字线相对第二字线具有第一字线突出部，第二字线相对第一字线具有第二字线突出部，第一字线突出部和第二字线突出部分别位于第二区域的相对两侧。
这样的设置可以便于在第一区域中形成特征尺寸较大的字线，便于后续设置接触结构。
在上述的半导体结构中，可选的是，接触结构包括位于第一区域内的第一字线突出部上的第一接触结构和位于第一区域内的第二字线突出部上的第二接触结构。
第一接触结构沿第一方向交错排布。
第二接触结构沿第一方向交错排布。
这样的设置可以增大相邻的接触结构之间的间距，减小信号干扰的问题。
在上述的半导体结构中，可选的是，第一接触结构的宽度不小于第一区域的第一字线的宽度，第一接触结构的长度不大于第一区域的第一字线的长度。
和/或，第二接触结构的宽度不小于第一区域的第二字线的宽度，第二接触结构的长度不大于第一区域的第二字线的长度。
这样的设置可以保证接触结构的接触金属层与字线的金属层电性接触，实现两者之间的信号传输，并能够减小接触结构的设置难度，减小接触结构与字线连接处的接触电阻，保证两者连接的稳定性。
在上述的半导体结构中，可选的是，第二区域的第一字线和/或第二字线的特征尺寸范围为6-30nm，第一区域的第一字线和/或第二字线的特征尺寸范围为10-60nm，第一接触结构和/或第二接触结构的特征尺寸范围为10-80nm。
本发明的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术的半导体结构中的字线和位线的结构示意图；
图2为相关技术的半导体结构中的字线和接触结构的结构示意图；
图3为本发明实施例提供的半导体结构的制造方法的流程示意图；
图4为本发明实施例提供的半导体结构的制造方法的形成沟槽的流程示意图；
图5为本发明实施例提供的半导体结构的制造方法的形成沟槽掩膜层的流程示意图；
图6为本发明实施例提供的半导体结构的制造方法的沿沟槽掩膜层刻蚀基底的流程示意图；
图7为本发明实施例提供的半导体结构的制造方法的在沟槽中形成字线的流程示意图；
图8为本发明实施例提供的半导体结构的制造方法的在外围区的字线中形成接触结构的流程示意图；
图9为本发明实施例提供的半导体结构的结构示意图；
图10为本发明实施例提供的半导体结构的字线的结构示意图；
图11为本发明实施例提供的半导体结构的沟槽掩膜层的结构示意图；
图12为本发明实施例提供的半导体结构的基底上形成沟槽的结构示意图；
图13为本发明实施例提供的半导体结构的沟槽中形成字线的结构示意图；
图14为本发明实施例提供的半导体结构的沟槽中的字线的结构示意图；
图15为本发明实施例提供的半导体结构的第一剖切方向的剖面图；
图16为本发明实施例提供的半导体结构的第二剖切方向的剖面图；
图17为本发明实施例提供的半导体结构的外围区的单个字线的结构示意图；
图18为本发明实施例提供的半导体结构的外围区的字线上形成接触开口的结构示意图；
图19为本发明实施例提供的半导体结构的外围区的字线上形成接触结构的结构示意图。
附图标记说明：
10-基底；11-阵列区；12-外围区；20-沟槽掩膜层；21-沟槽掩膜图案；
211-第一阵列沟槽掩膜图案；212-第二阵列沟槽掩膜图案；
213-第一外围沟槽掩膜图案；214-第二外围沟槽掩膜图案；
30-沟槽；31-第一阵列沟槽；32-第二阵列沟槽；33-第一外围沟槽；
34-第二外围沟槽；40-字线；41-第一字线；411-第一字线突出部；
42-第二字线；421-第二字线突出部；43-第一介质层；44-字线金属层；
45-第二介质层；46-层间介质层；40a-空白字线；50-接触结构；
51-接触开口；52-接触金属层；60-有源区；70-位线；80-连接金属层。
具体实施方式
本申请的发明人在实际研究过程中发现，目前的动态随机存储器包括多个重复的存储单元，每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线(Word line，简称为WL)相连、漏极与位线相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。字线通过位于存储单元的外围区的接触结构(Local interconnectcontact，简称为LICON)与字线驱动器(Word line driver)连接，从而便于字线驱动器向字线中输入电压信号。图1为相关技术的半导体结构中的字线和位线的结构示意图。图2为相关技术的半导体结构中的字线和接触结构的结构示意图。参照图1和图2所示，目前的半导体存储器一般设置有基底，基底上依次设置有字线40和位线70，字线40和位线70交错排布，字线40可以沿着图1中的第一方向L1间隔排布。
其中，基底上会设置有呈阵列排布的有源区60，有源区60形成了阵列区11，如图中虚线内的区域，阵列区11外周形成有外围区12。有源区60分别与字线40和位线70连接。外围区12的字线40上一般会设置有接触结构50，从而将字线40与字线驱动器电性连接。目前的字线40中的第一字线41和第二字线42沿第一方向相互交替间隔分布，第一字线41和第二字线42在有源区60的部分和在外围区12的部分的宽度均相同，相邻字线40之间的间距(即第一字线41和第二字线42之间的间距)为图2中示出的a0。随着DRAM器件特征尺寸不断微缩，相邻字线40之间的间距减小，即a0减小，这样会使字线40周围的空间缩小，接触结构50在设置过程中，接触开口51与字线40的对准精度需求随之增加，从而导致接触结构50的设置难度增加，并且由于外围区12中的字线的宽度较小，接触结构50与字线的接触面积较小，因此接触结构50与字线连接处的接触电阻相应增加，使得接触结构50与字线连接处容易发生断路和短路的问题。进一步地，即使在字线上设置接触结构50后，相邻的接触结构50之间由于间距过小，容易产生信号干扰的问题，从而影响半导体存储器的存储性能。
有鉴于此，本发明实施例提供的半导体结构的制造方法，通过在基底中形成多个相互独立的沟槽，在沟槽形成过程中，基于第一区域的结构密度不同于第二区域中的结构密度，因此形成的第一区域中沟槽的特征尺寸不同于第二区域中的沟槽的特征尺寸，再通过调整工艺条件，从而在沟槽中形成字线时，可以保证第一区域的字线的特征尺寸不同于第二区域中的字线的特征尺寸。即外围区中的字线的特征尺寸大于阵列区中的字线的特征尺寸，并且特征尺寸较大的外围区的字线上设置有接触结构，从而减小外围区的字线上设置接触结构的难度，同时增加了字线与接触结构的接触面积，提高两者连接稳定性，减小两者连接处的接触电阻，以保证接触结构能够稳定连接字线与字线驱动器，减小两者之间发生短路和断路的情况，以提高两者之间信号传输的稳定性，从而保证半导体结构的性能。
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的优选实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明的实施例进行详细说明。
图3为本发明实施例提供的半导体结构的制造方法的流程示意图。图4为本发明实施例提供的半导体结构的制造方法的形成沟槽的流程示意图。图5为本发明实施例提供的半导体结构的制造方法的形成沟槽掩膜层的流程示意图。图6为本发明实施例提供的半导体结构的制造方法的沿沟槽掩膜层刻蚀基底的流程示意图。图7为本发明实施例提供的半导体结构的制造方法的在沟槽中形成字线的流程示意图。图8为本发明实施例提供的半导体结构的制造方法的在外围区的字线中形成接触结构的流程示意图。图9为本发明实施例提供的半导体结构的结构示意图。图10为本发明实施例提供的半导体结构的字线的结构示意图。图11为本发明实施例提供的半导体结构的沟槽掩膜层的结构示意图。图12为本发明实施例提供的半导体结构的基底上形成沟槽的结构示意图。图13为本发明实施例提供的半导体结构的沟槽中形成字线的结构示意图。图14为本发明实施例提供的半导体结构的沟槽中的字线的结构示意图。图15为本发明实施例提供的半导体结构的第一剖切方向的剖面图。图16为本发明实施例提供的半导体结构的第二剖切方向的剖面图。图17为本发明实施例提供的半导体结构的外围区的单个字线的结构示意图。图18为本发明实施例提供的半导体结构的外围区的字线上形成接触开口的结构示意图。图19为本发明实施例提供的半导体结构的外围区的字线上形成接触结构的结构示意图。
实施例一
参照图3至图8所示，同时结合图9至图19所示，本发明实施例提供一种半导体结构的制造方法，参照图3所示，包括：
S1：提供基底，基底具有相邻设置的第一区域和第二区域。
S2：在基底中第一区域和第二区域中均形成多个沟槽；其中，多个沟槽沿第一方向间隔排布。
S3：在沟槽中形成字线，其中，第一区域的字线的特征尺寸不同于第二区域的字线的特征尺寸。
S4：在特征尺寸较大的字线上形成接触结构。
需要说明的是，本实施例提供的半导体结构一般可以为半导体存储器，该半导体结构的基底10上会设置有呈阵列排布的多个有源区60。多个有源区60排布的区域形成阵列区11，阵列区11外周未设置有源区60的位置则形成外围区12，外围区12围绕在阵列区11的外周。在基底10上设置有多条埋入式的字线40。其中，上述的第一区域可以对应为外围区12，第二区域可以对应为阵列区11，第一区域和第二区域可以相邻的并排或者并列设置，也可以是第一区域围绕在第二区域的外周，此处不做限定。
其中，字线40的形成可以是通过上述的步骤2和步骤3实现的。步骤2中，在基底10上形成多个相互独立的沟槽30，该沟槽30沉入基底10中。在沟槽30形成过程中，基于图案密度负载效应(pattern density loading effect)，外围区12的沟槽30的特征尺寸会大于阵列区11中的沟槽30的特征尺寸。基于上述沟槽30的尺寸，在步骤3中，在沟槽30中形成的字线40会沿着沟槽30的形状分布，因此形成的外围区12中的字线40的特征尺寸大于阵列区11中的字线40的特征尺寸。
在步骤4中，接触结构50是形成在外围区12的字线40中，因此接触结构50与字线40的接触面积会随着外围区12的字线40的特征尺寸的增加而增加，这样增大了接触结构50与外围区12的字线40的连接稳定性，减小两者连接处的接触电阻，以保证接触结构50能够稳定连接字线40与字线驱动器，以提高两者之间信号传输的稳定性。进一步地，接触结构50设置在外围区12中时，参照图1中示出的相关技术，外围区中的相邻字线40之间的间距较小，字线40排布密度较大。本申请的图3中示出的结构，外围区12中相邻字线40之间的间距较大，外围区12中字线40的排布密度较小，这样可以减小接触结构50和相邻字线40之间发生短路的情况，从而保证半导体结构的性能。
其中，参照图4所示，在步骤2中，即在基底的第一区域和第二区域中均形成多个沟槽，多个沟槽沿第一方向间隔排布的步骤，包括：
S21：在基底的第一区域和第二区域上均形成沟槽掩膜层，沟槽掩膜层具有第一沟槽掩膜图案和第二沟槽掩膜图案，第一沟槽掩膜图案和第二沟槽掩膜图案沿第一方向交替间隔排布。
S22：利用第一沟槽掩膜图案和第二沟槽掩膜图案刻蚀基底的第一区域和第二区域，以在第一区域和第二区域内均形成第一沟槽和第二沟槽。
其中，刻蚀基底的第一区域的刻蚀速率大于刻蚀基底的第二区域的刻蚀速率。
需要说明的是，在形成沟槽30时，可以首先制作沟槽掩膜层20，沿沟槽掩膜层20的沟槽掩膜图案21对基底10进行刻蚀，从而在基底10上形成沟槽30。刻蚀过程中所选用的刻蚀方法可以是干法刻蚀或湿法刻蚀，例如等离子刻蚀，激光刻蚀和化学液刻蚀等，本实施对此并不加以限制。第一方向可以是图9中示出的方向。其中，刻蚀工艺中的刻蚀气体为氟化硫气体，氯气，二氟甲烷、氮气和氦气。上述的气体可以分别与基底发生物理撞击和化学反应，从而实现基底的刻蚀。在刻蚀过程的多个步骤中，所使用的气体种类或配比会有所不同，通过调控刻蚀气体的流量和流速达到控制刻蚀速率的目的，提高刻蚀过程的可控性。
其中，第一沟槽掩膜图案相对于第二沟槽掩膜图案具有第一掩膜突出部。第二沟槽掩膜图案相对于第一沟槽掩膜图案具有第二掩膜突出部。第一掩膜突出部和第二掩膜突出部均位于第一区域，且位于第二区域的相对两侧。
为了形成上述的第一掩膜突出部和第二掩膜突出部，参照图5所示，同时结合图11所示，在步骤21中，即在基底的第一区域和第二区域上均形成沟槽掩膜层，沟槽掩膜层具有第一沟槽掩膜图案和第二沟槽掩膜图案，第一沟槽掩膜图案和第二沟槽掩膜图案沿第一方向交替间隔排布的步骤，包括：
S211：在第二区域的基底的表面形成阵列沟槽掩膜层，阵列沟槽掩膜层具有阵列沟槽掩膜图案，阵列沟槽掩膜图案包括多个第一阵列沟槽掩膜图案和多个第二阵列沟槽掩膜图案，多个第一阵列沟槽掩膜图案和多个第二阵列沟槽掩膜图案沿第一方向相互交替且间隔排布。
S212：在第一区域的基底的表面形成外围沟槽掩膜层，外围沟槽掩膜层具有外围沟槽掩膜图案，外围沟槽掩膜图案包括多个第一外围沟槽掩膜图案和多个第二外围沟槽掩膜图案，第一外围沟槽掩膜图案位于阵列沟槽掩膜图案的第一端，第二外围沟槽掩膜图案位于阵列沟槽掩膜图案的第二端，阵列沟槽掩膜图案的第一端和阵列沟槽掩膜图案的第二端分别位于第二区域的相对两侧。
需要说明的是，沟槽掩膜层20的结构可以参照图11所示，沟槽掩膜层20上形成有沟槽掩膜图案21。本实施例中，将沟槽掩膜图案21分为位于阵列区11中的阵列沟槽掩膜图案以及位于外围区12中的外围沟槽掩膜图案。其中位于阵列区11中的阵列沟槽掩膜图案可以包括多个第一阵列沟槽掩膜图案211和多个第二阵列沟槽掩膜图案212，多个阵列沟槽掩膜图案21沿第一方向间隔排布，相邻的阵列沟槽掩膜图案21之间具有间距，该间距可以根据最终形成相邻的字线40之间的间距进行调整，本实施例对此并不加以限制。其中，第一阵列沟槽掩膜图案211可以是排布在奇数行的沟槽掩膜图案，与此对应的，第二阵列沟槽掩膜图案212可以是排布在偶数行的沟槽掩膜图案，两者相互交替，且间隔排布。
与上述阵列沟槽掩膜图案类似的是，其中位于外围区12中的外围沟槽掩膜图案可以包括多个第一外围沟槽掩膜图案213和多个第二外围沟槽掩膜图案214，多个外围沟槽掩膜图案沿第一方向间隔排布。第一外围沟槽掩膜图案213和第二外围沟槽掩膜图案214分别在阵列区11的相对两侧，并且同侧的第一外围沟槽掩膜图案213间隔排布，同侧的第二外围阵列掩膜图案214间隔排布。
第一外围沟槽掩膜图案213连接在位于奇数行的第一阵列沟槽掩膜图案211的端部，共同形成第一沟槽掩膜图案，第二外围阵列掩膜图案214连接在位于偶数行的第二阵列沟槽掩膜图案212的端部，共同形成第二沟槽掩膜图案。其中，第一外围沟槽掩膜图案213即形成第一沟槽掩膜图案中的第一掩膜突出部，第二外围沟槽掩膜图案214即形成第二沟槽掩膜图案中的第二掩膜突出部。
其中，第一沟槽掩膜图案在基底10的第一区域和第二区域中的特征尺寸一样。第二沟槽掩膜图案在基底10的第一区域和第二区域中的特征尺寸一样。需要指出的是，上述的限定即为第一阵列沟槽掩膜图案211的特征尺寸等同于第一外围沟槽掩膜图案213的特征尺寸，第二阵列沟槽掩膜图案212的特征尺寸等同于第二外围沟槽掩膜图案214的特征尺寸。
在实际使用中，该沟槽掩膜层20的制造方法可以选用自对准双重图案(Self-Aligned Double Patterning，简称为SADP)或自对准四重图案(Self-Aligned QuadruplePattern，简称为SAQP)，本实施例对此并不加以限制。而第一沟槽掩膜图案中的第一阵列沟槽掩膜图案211和第一外围沟槽掩膜图案213的特征尺寸，以及第二沟槽掩膜图案212中的第二阵列沟槽掩膜图案212和第二外围沟槽掩膜图案214的特征尺寸，均可以通过刻蚀过程中的隔板(Spacer)决定，因此上述的限定可以减小隔板的设置难度，同时有助于减小上述的特征尺寸。当然，沟槽掩膜层20的制造方法还可以选用光刻，通过调整光掩膜板的尺寸即可限定上述第一沟槽掩膜图案和第二沟槽掩膜图案的特征尺寸，上述的限定同样可以减小光掩膜板的制造难度，同时减小光学临近修正(Optical Proximity Correction，简称为OPC)的处理难度。
进一步地，参照图6所示，同时结合图12所示，在步骤22中，即沿沟槽掩膜图案刻蚀基底的步骤，包括：
S221：沿阵列沟槽掩膜图案刻蚀基底，沿第一阵列沟槽掩膜图案刻蚀基底形成第一阵列沟槽，沿第二阵列沟槽掩膜图案刻蚀基底形成第二阵列沟槽。
S222：沿外围沟槽掩膜图案刻蚀基底，沿第一外围沟槽掩膜图案刻蚀基底形成第一外围沟槽，沿第二外围沟槽掩膜图案刻蚀基底形成第二外围沟槽。
其中，沿外围沟槽掩膜图案刻蚀基底10的刻蚀速率大于沿阵列沟槽掩膜图案刻蚀基底10的刻蚀速率。
需要说明的是，刻蚀后形成沟槽30的结构可以参照图12所示，基于阵列区11中设置有有源区60的结构，因此阵列区11中的结构密度大于外围区12中的结构密度。根据图案密度负载效应，在刻蚀过程中图案密度较大的区域，刻蚀速率较小，图案密度较小的区域，刻蚀速率较大。因此，外围沟槽掩膜图案中基底10的刻蚀速率较大，而阵列沟槽掩膜图案中基底10的刻蚀速率较小，最终形成的第一外围沟槽33和第二外围沟槽34的特征尺寸大于第一阵列沟槽31和第二阵列沟槽32的特征尺寸。
其中，刻蚀速率为基底10在第一方向的刻蚀速率，即沟槽宽度方向上的刻蚀速率。第一区域中的第一沟槽的特征尺寸大于第二区域中的第一沟槽的特征尺寸，第一区域中的第二沟槽的特征尺寸大于第二区域中的第二沟槽的特征尺寸。上述的第一外围沟槽33和第二外围沟槽34即形成第一区域中的第一沟槽，第一阵列沟槽31和第二阵列沟槽32即形成第二区域中的第二沟槽。也即为，阵列区11中的第一阵列沟槽31和第二阵列沟槽32的刻蚀速率小于外围区12中的第一外围沟槽33和第二外围沟槽34的刻蚀速率。
沟槽30的特征尺寸可以是指沟槽30的深度和宽度。
在本实施例中，可以通过控制刻蚀过程的参数，以增强上述的图案密度负载效应，调控参数的方式可以包括但不限于下述的方式：调整刻蚀功率和磁场强度，调整刻蚀气体组成，控制刻蚀副产物的生成，调整阵列区和外围区刻蚀的均一性，控制化学刻蚀与物理刻蚀比例以及控制多步刻蚀步骤。
基于此，参照图7所示，同时结合图13至图14所示，在步骤3中，即在沟槽中形成字线的步骤，包括：
S31：在第一沟槽中形成第一字线。
S32：在第二沟槽中形成第二字线。
其中，第一字线和第二字线沿第一方向交替间隔排布。
需要说明的是，字线40可以是通过沉积的方式形成在沟槽30中，基于沟槽30具有上述特征尺寸，字线40的形状和尺寸受到沟槽30的限制。字线40可以包括第一字线41和第二字线42，第一字线41和第二字线42中交替间隔排布，第一字线41可以位于奇数行，第二字线42可以位于偶数行，第一字线41可以包括位于外围区12的第一字线突出部411，第二字线42可以包括位于外围区12的第二字线突出部421，并且第一字线突出部411和第二字线突出部421分别位于阵列区11的相对两侧。第一字线突出部411的特征尺寸大于阵列区11中的第一字线41的特征尺寸，第二字线突出部421的特征尺寸大于阵列区11中的第二字线42的特征尺寸。字线40的特征尺寸可以是指字线40的厚度和宽度。
同时结合图10所示，相邻的第一字线突出部411之间具有间隔尺寸a1，相邻的第一字线突出部421之间间隔尺寸同样可以为a1。该间隔尺寸a1大于图2中相关技术中的相邻的第一字线41和第二字线42之间的间隔尺寸a0。
结合图15所示，该字线40可以包括形成在沟槽30中的第二介质层45，形成在第二介质层45表面的字线金属层44，以及形成在字线金属层44表面的第一介质层43。结合图16所示，字线40的第二介质层45和基底10之间设置有层间介质层46，以避免字线40的成形过程对基底10有源区60结构产生影响。该字线金属层44可以为钨金属，第一介质层43可以为氮化硅层，第二介质层45可以为二氧化硅层。
该字线40结构包括第一字线41和第二字线42，第一字线突出部411的特征尺寸大于阵列区中的第一字线41的特征尺寸，第二字线突出部421的特征尺寸大于阵列区中的第二字线42的特征尺寸。第一字线41的第一字线突出部411可以分布在字线40的奇数行，第二字线42的第二字线突出部421可以分布在字线40的偶数行。因此，相比于相关技术的图1中的字线40结构，本实施例的字线40结构具有以下结构特征和优点：
1)、相邻的第一字线突出部411以及相邻的第二字线突出部421之间的间距更大。该间距可以是图10中a1示出的部分，相比于相关技术中图1示出的字线40之间的间距a0，本实施例的间距a1是去除间隔行(即奇数行或偶数行)的字线40后的间距，因此间距a1大于间距a0。这样设置可以保证外围区12中相邻的字线40之间具有更大的空间，以便于后期接触结构50的设置。
2)、位于外围区12的字线40的特征尺寸更大。该特征尺寸可以是指字线40的宽度和厚度，外围区12的字线40的宽度可以是图14中b示出的部分。这样的设置可以保证接触结构50与外围区12的字线40的接触面积更大，减小两者电性连接的难度，并且提高连接稳定性和信号传输的稳定性。
进一步地，参照图8所示，同时结合图16至图19所示，在步骤4中，即在在特征尺寸较大的字线上形成接触结构的步骤，包括：
S41：在第一区域的第一字线上形成第一接触结构。
S42：在第一区域的第二字线上形成第二接触结构。
其中，第一接触结构和第二接触结构分别位于第二区域的相对两侧。
上述步骤可以理解为，在外围区的字线上形成接触开口，接触开口暴露字线的字线金属层。在接触开口中填充接触金属层，接触金属层抵接字线金属层，接触金属层形成接触结构。具体的，第一接触结构可以形成在第一字线突出部411上，第二接触结构可以形成在第二字线突出部421上。
需要说明的是，接触结构50位于外围区12中的字线40上，基于目前外围区12的字线40的特征尺寸增大，在外围区12设置接触开口51的难度将减小，并且接触开口51会暴露出更多的字线金属层44，因此在沉积接触金属层52后，接触金属层52与字线金属层44的接触面积增加，从而提高两者电性连接的稳定性，实现两者之间的信号传输。需要指出的是，接触结构50是通过连接金属层80与字线驱动器连接，连接金属层80设置在基底10的外围区12中。
其中，第一字线突出部411和第二字线突出部421均有多个，每个第一字线突出部411和每个第二字线突出部421上均设置有接触结构50。参照图9所示，基于本实施例的外围区12中的相邻字线40之间间距相比于相关技术中有所增加，外围区12中的相邻字线40上的接触结构50之间间距则相应增加，为了进一步保证相邻接触结构50的间距增大，本实施例将第一字线突出部411上的接触结构50沿第一方向交错排布，第二字线突出部421上的接触结构50沿第一方向交错排布。
需要说明的是，交错排布是指相邻的两个接触结构50在沿第一方向上进行投影时，两者的投影并不完全重合，或者完全无重合部分，从而尽可能的减小相邻的接触结构50之间的信号干扰的程度。
实施例二
参照图9至图19所示，在上述实施例一的基础上，本发明实施例二提供一种半导体结构。
具体的，该半导体结构包括基底10和设置在基底10上的多条字线40，多条字线40沿第一方向间隔排布，基底10具有相邻设置的第一区域和第二区域。第一区域可以为外围区12，第二区域可以为阵列区11。上述的相邻设置可以理解为，外围区12可以围绕在阵列区11外周，两者也可以是并列或并排设置。
字线40包括第一字线41和第二字线42，第一字线41和第二字线42交替间隔排布。第一字线41相对第二字线42具有第一字线突出部411，第二字线42相对第一字线41具有第二字线突出部421，第一字线突出部411和第二字线突出部421分别位于第二区域的相对两侧，且均位于第一区域中。
其中，第一区域的字线40的特征尺寸大于第二区域的字线40的特征尺寸。即第一字线突出部411的特征尺寸大于阵列区中的第一字线41的特征尺寸，第二字线突出部421的特征尺寸大于阵列区中的第二字线42的特征尺寸。
进一步地，特征尺寸较大的字线40上设置有接触结构50，接触结构50包括位于第一区域内的第一字线41上的第一接触结构和位于第一区域内的第二字线42上的第二接触结构。即，第一接触结构位于第一字线突出部411，第二接触结构位于第二字线突出部421上。
需要说明的是，在本实施例中，参照图9所示，外围区12中的字线40的特征尺寸大于阵列区11中的字线40的特征尺寸，并且外围区12中的字线40上设置的接触结构50，这样可以减小外围区12的字线40上设置接触结构50的难度，同时增加了字线40与接触结构50的接触面积，提高两者连接稳定性，减小两者连接处的接触电阻，以保证接触结构50能够稳定连接字线40与字线驱动器，以提高两者之间信号传输的稳定性。外围区12中的相邻字线40间距增大，减小字线40和字线驱动器之间发生短路的情况，从而保证半导体结构的性能。
参照图10所示，第一字线41和第二字线42共同形成字线40，第一字线突出部411位于第一字线41的靠近外围区12的一侧端部，第二字线突出部421位于第二字线42的靠近外围区12的另一侧端部。其中第一字线突出部411和第二字线突出部421分别位于阵列区11的相对两侧。第一字线突出部411位于字线40的奇数行，即第1行、第3行和第5行等，并位于奇数行的第一字线41的一侧端部。第二字线突出部421可以位于字线40的偶数行，即第2行、第4行和第6行等，并位于偶数行的第二字线42的另一侧端部。
具体的，第一区域的字线40的特征尺寸小于第二区域的字线40的特征尺寸的1.5倍。这样的设置可以避免外围区12中的字线40的特征尺寸过大，避免减少外围区12中相邻两条字线40间的间距，防止外围区12中相邻字线40之间间距过小时发生短路的问题。
进一步地，参照图10所示，第一接触结构沿第一方向交错排布。第二接触结构沿第一方向交错排布。位于第一字线突出部411上的第一接触结构有多个，位于第二字线突出部421上的第二接触结构也有多个，多个第一接触结构和多个第二接触结构分别位于阵列区11的相对两侧，位于阵列区11同侧的多个第一接触结构沿第一方向交错排布，且位于阵列区11同侧的多个第二接触结构沿第一方向交错排布。这样的设置可以增大相邻的接触结构50之间的间距，减少信号干扰的问题。
其中，第一接触结构的宽度不小于第一区域的第一字线的宽度，第一接触结构的长度不大于第一区域的第一字线的长度。第二接触结构的宽度不小于第一区域的第二字线的宽度，第二接触结构的长度不大于第一区域的第二字线的长度。
需要说明的是，上述的限定可以理解为，接触结构50的宽度不小于外围区12的字线40的宽度，即第一接触结构的宽度不小于第一字线突出部411的宽度，第二接触结构的宽度不小于第二字线突出部421的宽度。接触结构50的宽度可以是图10中f示出的部分，接触结构50的宽度f的适当增大，可以减小接触结构50的设置难度，减小接触结构50与字线42连接处的接触电阻，保证两者连接的稳定性。这样的设置可以保证接触结构50与外围区12的字线40的连接稳定性，从而保证字线40信号传输的稳定性。作为一种可实现的实施方式，接触结构50的宽度范围为10-80nm。
作为一种可实现的实施方式，阵列区11的字线40的宽度范围为6-30nm，阵列区11的字线40的宽度可以是图14中c示出的部分。外围区12的字线40的宽度范围为10-60nm，外围区12的字线40的宽度可以是图14中b示出的部分。
作为一种可实现的实施方式，外围区12中的字线40的长度范围为90-350nm，外围区12中的字线40的长度可以是图10中d示出的部分。接触结构50的长度不大于外围区12中的字线40的长度，接触结构50的长度范围为90-350nm，接触结构50的长度可以是图10中e示出的部分。
进一步地，在本实施例中，字线40沿第一方向的两端分别设置有空白字线40a，该空白字线40a可以位于多个字线40的最边缘的位置，该空白字线40a并不用于存储数据的写入或读取过程，而是用来模仿半导体存储器中的字线40行结构，空白字线40a通常可以用于为半导体存储器的驱动电路提供参考和追踪信号。
上述的描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底具有相邻设置的第一区域和第二区域；
在所述基底的所述第一区域和所述第二区域中均形成多个沟槽，多个所述沟槽沿第一方向间隔排布；
在所述沟槽中形成字线；其中，所述第一区域的所述字线的特征尺寸不同于所述第二区域的所述字线的特征尺寸；
在特征尺寸较大的所述字线上形成接触结构。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述在所述基底的所述第一区域和所述第二区域中均形成多个沟槽，多个所述沟槽沿第一方向间隔排布的步骤，包括：
在所述基底的所述第一区域和所述第二区域上均形成沟槽掩膜层，所述沟槽掩膜层具有第一沟槽掩膜图案和第二沟槽掩膜图案，所述第一沟槽掩膜图案和所述第二沟槽掩膜图案沿第一方向交替间隔排布；
利用所述第一沟槽掩膜图案和所述第二沟槽掩膜图案刻蚀所述基底的所述第一区域和所述第二区域，以在所述第一区域和所述第二区域内均形成第一沟槽和第二沟槽；
其中，刻蚀所述基底的所述第一区域的刻蚀速率大于刻蚀所述基底的所述第二区域的刻蚀速率。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述第一沟槽掩膜图案相对于所述第二沟槽掩膜图案具有第一掩膜突出部；
所述第二沟槽掩膜图案相对于所述第一沟槽掩膜图案具有第二掩膜突出部；
所述第一掩膜突出部和所述第二掩膜突出部均位于所述第一区域，且位于所述第二区域的相对两侧。
4.根据权利要求3所述的半导体结构的制造方法，其特征在于，所述第一沟槽掩膜图案在所述基底的所述第一区域和所述第二区域中的特征尺寸一样；
所述第二沟槽掩膜图案在所述基底的所述第一区域和所述第二区域中的特征尺寸一样。
5.根据权利要求4所述的半导体结构的制造方法，其特征在于，所述刻蚀速率为所述基底在第一方向的刻蚀速率；
所述第一区域中的所述第一沟槽的特征尺寸大于所述第二区域中的所述第一沟槽的特征尺寸；
所述第一区域中的所述第二沟槽的特征尺寸大于所述第二区域中的所述第二沟槽的特征尺寸。
6.根据权利要求2-5中任一项所述的半导体结构的制造方法，其特征在于，所述在所述沟槽中形成字线的步骤，包括：
在所述第一沟槽中形成第一字线；
在所述第二沟槽中形成第二字线；
其中，所述第一字线和所述第二字线沿第一方向交替间隔排布。
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，在特征尺寸较大的所述字线上形成接触结构的步骤，包括：
在所述第一区域的所述第一字线上形成第一接触结构；
在所述第一区域的所述第二字线上形成第二接触结构；
其中，所述第一接触结构和所述第二接触结构分别位于所述第二区域的相对两侧。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，所述第一接触结构沿第一方向交错排布，和/或，所述第二接触结构沿第一方向交错排布。
9.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述刻蚀工艺中的刻蚀气体为氟化硫气体，氯气，二氟甲烷、氮气和氦气。
10.一种半导体结构，其特征在于，包括：
基底，所述基底具有相邻设置的第一区域和第二区域；
字线，所述字线位于所述第一区域和所述第二区域中；其中，所述第一区域的所述字线的特征尺寸不同于所述第二区域的所述字线的特征尺寸；
接触结构，所述接触结构位于特征尺寸较大的所述字线上。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一区域的所述字线的特征尺寸大于所述第二区域的所述字线的特征尺寸。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一区域的字线的特征尺寸小于所述第二区域的所述字线的特征尺寸的1.5倍。
13.根据权利要求10所述的半导体结构，其特征在于，所述字线包括第一字线和第二字线；
所述第一字线与所述第二字线沿第一方向交替间隔排布；
所述第一字线相对所述第二字线具有第一字线突出部，所述第二字线相对所述第一字线具有第二字线突出部，所述第一字线突出部和所述第二字线突出部分别位于所述第二区域的相对两侧。
14.根据权利要求13所述的半导体结构，其特征在于，所述接触结构包括位于所述第一区域内的所述第一字线突出部上的第一接触结构和位于所述第一区域内的所述第二字线突出部上的第二接触结构；
所述第一接触结构沿第一方向交错排布；
所述第二接触结构沿第一方向交错排布。
15.根据权利要求14所述的半导体结构，其特征在于，所述第一接触结构的宽度不小于所述第一区域的所述第一字线的宽度，所述第一接触结构的长度不大于所述第一区域的所述第一字线的长度；
和/或，所述第二接触结构的宽度不小于所述第一区域的所述第二字线的宽度，所述第二接触结构的长度不大于所述第一区域的所述第二字线的长度。
16.根据权利要求15所述的半导体结构，其特征在于，所述第二区域的所述第一字线和/或所述第二字线的特征尺寸范围为6-30nm，所述第一区域的所述第一字线和/或所述第二字线的特征尺寸范围为10-60nm，所述第一接触结构和/或所述第二接触结构的特征尺寸范围为10-80nm。
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* Cited by examiner, † Cited by third party
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KR100532458B1 (ko) * 2003-08-16 2005-12-01 삼성전자주식회사 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자
US9218881B2 (en) * 2012-10-23 2015-12-22 Sandisk Technologies Inc. Flash memory blocks with extended data retention
CN103871969B (zh) * 2014-03-06 2017-02-01 上海华虹宏力半导体制造有限公司 电可擦可编程只读存储器及其形成方法、擦除方法
CN106601743B (zh) * 2015-10-14 2019-05-07 旺宏电子股份有限公司 存储器元件
CN111755423B (zh) * 2019-03-28 2021-10-22 华邦电子股份有限公司 埋入式字线结构
CN111640754B (zh) * 2020-01-21 2022-03-25 福建省晋华集成电路有限公司 存储器及其形成方法
CN111640753B (zh) * 2020-01-21 2021-12-17 福建省晋华集成电路有限公司 存储器及其形成方法

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