KR20070021501A

KR20070021501A - 반도체 소자의 비트라인 형성방법

Info

Publication number: KR20070021501A
Application number: KR1020050075795A
Authority: KR
Inventors: 강명희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-08-18
Filing date: 2005-08-18
Publication date: 2007-02-23

Abstract

본 발명은 반도체 소자의 비트라인 형성방법을 개시한다. 개시된 본 발명의 방법은, 길이방향 및 폭방향으로 1F의 간격을 갖도록 활성영역들이 형성되고, 상기 활성영역을 포함한 기판 상에 1F의 간격을 갖도록 워드라인들이 형성되는 6F2의 단위 셀 구조를 갖는 반도체 소자를 제조함에 있어서, 반도체기판의 각 활성영역 상에 비트라인 콘택 플러그를 형성하는 단계와, 상기 기판 상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 활성영역의 폭방향으로 홀수번째 또는 짝수번째 비트라인 콘택 플러그들과 콘택되는 다수 개의 제1비트라인을 형성하는 단계와, 상기 제1비트라인들을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막 상에 활성영역의 폭방향으로 짝수번째 또는 홀수번째 비트라인 콘택 플러그들과 콘택되는 다수 개의 제2비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 6F2 단위 셀 구조를 갖는 반도체 소자를 제조함에 있어서, 활성영역의 폭방향으로 홀수번째 비트라인들과 짝수번째 비트라인들을 서로 다른 층에 구현한 복층 비트라인을 형성함으로써, 증폭소자(Sense Amplifier : S/A) 구동시 인접 비트라인으로부터 유발되는 노이즈(noise) 발생량을 감소시킬 수 있다.

Description

반도체 소자의 비트라인 형성방법{METHOD OF MANUFACTURING BIT LINE OF SEMICONDUCTOR DEVICE}

도 1a와 도 1b는 8F2 디램 셀을 도시한 평면도 및 그에 대응하는 단면도.

도 2a와 도 2b는 6F2 디램 셀을 도시한 평면도 및 그에 대응하는 단면도.

도 3은 8F2 디램 셀과 S/A와의 연결관계를 설명하기 위한 도면.

도 4는 6F2 디램 셀과 S/A와의 연결관계를 설명하기 위한 도면.

도 5a 내지 도 5c는 본 발명의 실시예에 따른 비트라인 형성방법을 설명하기 위한 공정별 사시도.

도 6a 내지 도 6c는 본 발명의 실시예에 따른 비트라인 형성방법을 설명하기 위한 공정별 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

51: 반도체기판 52: 소자분리막

53: 절연막 55a: 비트라인 콘택 플러그

55b: 스토리지 노드 콘택 플러그 56: 제1층간절연막

57: 제2층간절연막 A: 활성영역

WL: 워드라인 BL1: 제1비트라인

BL2: 제2비트라인

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 6F2의 단위 셀 구조를 갖는 반도체 소자의 비트라인 형성방법에 관한 것이다.

공지된 바와 같이, 반도체 소자는 그 설계도에 해당하는 레이아웃(layout)을 토대로 구현되는데, 이러한 레이아웃은 단위 셀이 차지하는 면적을 최소화시켜 반도체 소자의 집적도 및 생산성을 최대화시킬 수 있도록 설계됨이 바람직하다.

일반적으로, 디램(dynamic random access memory: DRAM) 소자는 8F2의 단위 셀 구조를 갖도록 형성되어 왔으나, 최근에는 상기 8F2의 단위 셀 구조에 비해 단위 셀 면적을 25% 정도 감소시킬수 있는 6F2 구조의 레이아웃이 제안되었다.

도 1a와 도 2a는 각각 8F2 디램 셀과 6F2 디램 셀을 도시한 평면도이고, 도 1b는 도 1a의 a-a'선에 따른 단면도이며, 도 2b는 도 2a의 b-b'선에 따른 단면도이다.

도 1a와 도 1b를 참조하면, 8F2 디램 셀은 길이방향으로 3F(F : Feature size : 최소 선폭)의 간격을 가지며 폭방향으로는 1F 및 3F의 간격을 갖도록 형성된 다수 개의 일자형의 활성영역(A)과, 상기 활성영역(A)과 수직되게 기판(11) 상에 1F의 간격을 갖도록 형성된 다수 개의 워드라인(WL)들 및 상기 워드라인(WL)과 수직되게 워드라인(WL)들 상측에 1F의 간격을 갖도록 형성된 다수 개의 비트라인(BL)들을 포함하는 구조이다. 이때, 상기 8F2 구조에서 단위 셀 면적(C)은 4F× 2F(=8F2)가 된다. 여기서, 미설명한 도면부호 12, 13, 15a, 15b 및 16은 각각 소자분리막(12), 절연막(13), 비트라인 콘택(15a), 스토리지 노드 콘택(15b) 및 층간절연막(16)을 나타낸다.

한편, 도 2a와 도 2b를 참조하면, 6F2 디램 셀은 길이방향 및 폭방향으로 1F의 간격을 갖도록 형성된 다수 개의 활성영역(A)과, 상기 활성영역(A)을 포함한 기판(21) 상에 1F의 간격을 갖도록 형성된 다수 개의 워드라인(WL)들 및 상기 워드라인(WL)들 상측에 1F의 간격을 갖도록 형성된 다수 개의 비트라인(BL)들을 포함하는 구조이며, 여기서, 상기 비트라인(BL)은, 도 2의 단면도에 도시된 바와 같이, 단층 구조를 갖는다. 이때, 상기 6F2 구조에서 단위 셀 면적(A)은 3F×2F(=6F2)가 된다. 여기서, 미설명한 도면부호 22, 25a, 25b 및 26은 각각 소자분리막(22), 비트라인 콘택(25a), 스토리지 노드 콘택(25b) 및 층간절연막(26)을 나타낸다.

이상에서와 같이, 상기 6F2 단위 셀 구조를 갖는 반도체 소자의 경우 8F2 단위 셀 구조에 비해 단위 셀의 면적이 25% 정도 감소하므로, 소자의 집적도 측면에서 유리하다는 장점이 있다.

그러나, 종래 기술에 따른 6F2 단위 셀 구조를 갖는 디램 소자는 저장된 정보를 읽는 읽기 동작시 감지된 신호를 증폭하는 증폭소자(Sense Amplifier : 이하, S/A)의 연결 방식이 8F2 단위 셀 구조를 갖는 디램 소자의 그것과 다른 것과 관련하여 리프레쉬 특성이 열화된다는 문제점이 있다.

이하에서는, 도 3과 도 4를 참조하여, 전술한 6F2 단위 셀 구조를 갖는 디램 소자의 문제점을 보다 자세하게 설명하도록 한다. 여기서, 도면부호 Tr은 트랜지스 터를 가리킨다.

도 3을 참조하면, 8F2 단위 셀 구조를 갖는 디램 소자는, 하나의 S/A에 인접한 두 개의 비트라인(BL)들이 동시에 연결된 형태(folded bit line 구조라 함)를 가지는데, 이 경우, S/A 구동시 노이즈(noise) 발생양이 적고, 리프레쉬 특성 확보에 유리하다.

한편, 종래 기술에 따른 6F2 단위 셀 구조를 갖는 디램 소자는, 도 4에 도시된 바와 같이, 비트라인(BL)과 S/A 간의 연결이 일자형(open bit line 구조라 함)으로 이루어지는데, 이에 따라, S/A 구동시 인접 비트라인으로부터 유발되는 노이즈(noise) 발생양이 8F2 단위 셀 구조에 비해 상대적으로 많아, 기생정전용량이 증가하여 소자의 리프레쉬 특성이 열화된다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 6F2 단위 셀 구조를 갖는 반도체 소자를 제조함에 있어서, S/A 구동시 인접 비트라인으로부터 유발되는 노이즈(noise) 및 기생정전용량을 억제할 수 있는 반도체 소자의 비트라인 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 비트라인 형성방법은, 길이방향 및 폭방향으로 1F의 간격을 갖도록 활성영역들이 형성되고, 상기 활성영역을 포함한 기판 상에 1F의 간격을 갖도록 워드라인들이 형성되는 6F2의 단위 셀 구조를 갖는 반도체 소자를 제조함에 있어서, 반도체기판의 각 활성영역 상 에 비트라인 콘택 플러그를 형성하는 단계; 상기 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 활성영역의 폭방향으로 홀수번째 또는 짝수번째 비트라인 콘택 플러그들과 콘택되는 다수 개의 제1비트라인을 형성하는 단계; 상기 제1비트라인들을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 및상기 제2층간절연막 상에 활성영역의 폭방향으로 짝수번째 또는 홀수번째 비트라인 콘택 플러그들과 콘택되는 다수 개의 제2비트라인을 형성하는 단계;를 포함하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 5a 내지 도 5c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도이며, 도 6a, 도 6b 및 도 6c는 도 5a, 도 5b 및 도 5c에 대응하는 반도체 소자의 평면도이다.

도 5a와 도 6a를 참조하면, 6F2 구조의 반도체 소자를 제조하기 위한 소정의 하지층을 구비한 반도체기판(51), 즉, 길이방향 및 폭방향으로 1F(F:선폭)의 간격을 갖는 활성영역(A)들이 정의되고, 상기 활성영역(A)을 포함한 기판 상에 1F의 간격을 갖는 워드라인(W)들이 형성되며, 상기 워드라인(W)들 사이에 절연막(53)이 매립됨과 아울러, 상기 활성영역 상에 스토리지 노드 콘택 플러그(55b) 및 비트라인 콘택 플러그(55a)가 형성된 반도체기판(51)을 제공한다. 여기서, 미설명된 도면부호 52는 소자분리막을 가리킨다.

도 5b와 도 6b를 참조하면, 상기 기판(51) 상에 제1층간절연막(56)을 형성하고, 상기 제1층간절연막(56) 상에 제1마스크패턴(미도시)을 형성한다. 여기서, 상기 제1마스크패턴은 활성영역(A)의 폭방향으로 홀수번째에 해당하는 비트라인 콘택 플러그(55a)들의 영역을 정의하는 마스크패턴이다. 그런다음, 상기 마스크패턴(미도시)을 식각장벽으로 이용해서 상기 제1층간절연막(56)을 식각하여 홀수번째 비트라인 콘택 플러그(55a)들을 노출시킨다.

그런 후, 상기 제1층간절연막(56) 상에 상기 노출된 홀수번째 비트라인 콘택 플러그(55a)들과 콘택되는 제1비트라인(BL1)을 형성한다.

도 5c와 도 6c를 참조하면, 상기 제1비트라인(BL1)을 덮도록 제1층간절연막(56) 상에 제2층간절연막(57)을 형성한다.

그런다음, 상기 제2층간절연막(57) 상에 제2마스크패턴(미도시)을 형성한다. 여기서, 상기 제2마스크패턴은 활성영역(A)의 폭방향으로 짝수번째에 해당하는 비트라인 콘택 플러그(55a)들의 영역을 정의하는 마스크패턴이다. 그런다음, 상기 마스크패턴(미도시)을 식각장벽으로 이용해서 상기 제2층간절연막(57)을 식각하여 짝수번째 비트라인 콘택 플러그(55a)들을 노출시킨다.

그런 후, 상기 제2층간절연막(57) 상에 상기 노출된 짝수번째 비트라인 콘택 플러그(55a)들과 콘택되는 제2비트라인(BL2)을 형성한다.

이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.

본 발명에서는, 상기한 바와 같이, 6F2 단위 셀 구조를 갖는 반도체 소자를 제조함에 있어서, 활성영역의 폭방향으로 홀수번째 비트라인들과 짝수번째 비트라인들을 서로 다른 층에 구현한 복층 비트라인을 형성한다. 이 경우, 종래 단층 비트라인을 형성하는 경우에 비해 인접 비트라인들간의 거리가 멀어짐에 따라, S/A 구동시 인접 비트라인으로부터 유발되는 노이즈(noise) 발생량이 감소하게 되고, 이에 따라, 소자의 리프레쉬 특성을 개선시킬 수 있다.

한편, 상기한 본 발명의 실시예에서는, 6F2 단위 셀 구조를 갖는 반도체 소자를 제조함에 있어서, 홀수번째 비트라인들을 하나의 층에 먼저 형성하고나서, 상기 홀수번째 비트라인 보다 높은 또 다른 하나의 층에 짝수번째 비트라인들을 형성하였지만, 본 발명은 상기와 같은 공정 순서에 한정된 것이 아니며, 상기한 공정 순서를 달리하여, 먼저 짝수번째 비트라인을 하나의 층에 형성하고나서, 상기 짝수번째 비트라인 보다 높은 또 다른 하나의 층에 홀수번째 비트라인들을 형성할 수도 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 6F2 단위 셀 구조를 갖는 반도체 소자를 제조함에 있어서, 활성영역의 폭방향으로 홀수번째 비트라인들과 짝수번째 비트라인들을 서로 다른 층에 구현한 복층 비트라인을 형성함으로써, 증폭소자(Sense Amplifier : S/A) 구동시 인접 비트라인으로부터 유발되는 노이즈(noise) 발생량을 감소시킬 수 있고, 이에 따라, 소자의 리프레쉬 특성을 개선시킬 수 있다.

Claims

길이방향 및 폭방향으로 1F의 간격을 갖도록 활성영역들이 형성되고, 상기 활성영역을 포함한 기판 상에 1F의 간격을 갖도록 워드라인들이 형성되는 6F2의 단위 셀 구조를 갖는 반도체 소자의 제조방법에 있어서,

반도체기판의 각 활성영역 상에 비트라인 콘택 플러그를 형성하는 단계;

상기 기판 상에 제1층간절연막을 형성하는 단계;

상기 제1층간절연막 상에 활성영역의 폭방향으로 홀수번째 또는 짝수번째 비트라인 콘택 플러그들과 콘택되는 다수 개의 제1비트라인을 형성하는 단계;

상기 제1비트라인들을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 및

상기 제2층간절연막 상에 활성영역의 폭방향으로 짝수번째 또는 홀수번째 비트라인 콘택 플러그들과 콘택되는 다수 개의 제2비트라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.