CN114497073A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。该半导体器件包括在栅极电极与半导体衬底之间具有铁电膜的铁电存储器。铁电膜和金属膜未形成在元件隔离区的正上方，元件隔离区形成在半导体衬底的上表面中的沟槽中，而是形成在由元件隔离区限定的有源区中的所述半导体衬底上，以防止其中有源区的铁电膜中的极化状态和元件隔离区上的铁电膜中的极化状态彼此不同的情况。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2020年11月12日提交的日本专利申请号2020-188455的公开内容(包括说明书、附图和摘要)，通过整体引用并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，并且更具体地涉及一种有效的技术，该技术适用于作为使用铁电膜的存储元件的半导体器件以及这种半导体器件的制造方法。
背景技术
近年来，已经开发了使用铁电材料的铁电存储器，将其作为可以在低电压下操作的半导体存储元件。铁电存储器是一种非易失性存储元件，它控制铁电材料的极化方向以改变信息的写入和擦除状态。
鳍型晶体管被认为是一种具有高操作速度、低漏电流和低功耗并且能够小型化的场效应晶体管。例如，鳍型晶体管(FINFET：鳍型场效应晶体管)具有从衬底突出的板状(壁状)半导体层图案作为沟道层，并且是一种具有被形成为在图案之上延伸的栅极电极的半导体元件。
下面列出了公开的技术。
[非专利文献1]Shinji Migita等人在第79届JSAP(日本应用物理学会)秋季会议(2018年秋季)的20p-141-11。
非专利文献1描述了一种具有MFMIS结构的铁电存储器，其中绝缘膜(I)、下部金属膜(M)、铁电膜(F)和上部金属膜(M)依次堆叠在硅衬底(S)上。这里，描述了将铁电膜与上部金属膜之间的界面的面积相对于绝缘膜与下部金属膜之间的界面的面积的比率减小，以增强施加到铁电膜的电场。
发明内容
在铁电存储器中，施加到元件隔离区上的铁电膜的电场较弱，因此难以反转元件隔离区上的铁电膜的极化。为此，可能存在元件隔离区上的极化与有源区上的极化相反的情况。在这种情况下，将难以在有源区上保持极化状态，从而可能发生保持特性(保持)的劣化。
根据本说明书和附图中的描述，其他问题和新颖特征将清楚。
以下是对本申请中公开的实施例中的代表性实施例的简要概述。
根据一个实施例的一种半导体器件具有形成在有源区上的铁电膜，而没有在半导体衬底的上表面上的元件隔离区正上方形成铁电膜。
根据本申请中公开的一个实施例，可以提高半导体器件的性能。
附图说明
图1是示出其上安装有根据本发明的第一实施例的半导体器件的半导体芯片的布局构造的示意图；
图2是示出根据本发明的第一实施例的半导体器件的透视图；
图3是示出根据本发明的第一实施例的半导体器件的平面图；
图4是沿图3的线A-A截取的截面图；
图5是沿图3的线B-B截取的截面图；
图6是根据本发明的第一实施例的半导体器件在制造工艺中的截面图；
图7是接续图6的制造工艺中的半导体器件的截面图；
图8是接续图7的制造工艺中的半导体器件的截面图；
图9是接续图8的制造工艺中的半导体器件的截面图；
图10是示出根据本发明的第一实施例的第一修改示例的半导体器件的透视图；
图11是根据本发明的第一实施例的第一修改示例的半导体器件在制造工艺中的截面图；
图12是接续图11的制造工艺中的半导体器件的截面图；
图13是接续图12的制造工艺中的半导体器件的截面图；
图14是接续图13的制造工艺中的半导体器件的截面图；
图15是接续图14的制造工艺中的半导体器件的截面图；
图16是接续图15的制造工艺中的半导体器件的截面图；
图17是示出根据本发明的第一实施例的第二修改示例的半导体器件的截面图；
图18是示出根据本发明的第一实施例的第二修改示例的半导体器件的截面图；
图19是根据本发明的第一实施例的第二修改示例的半导体器件在制造工艺中的截面图；
图20是接续图19的制造工艺中的半导体器件的截面图；
图21是根据本发明的第二实施例的半导体器件在制造工艺中的截面图；
图22是接续图21的制造工艺中的半导体器件的截面图；
图23是接续图22的制造工艺中的半导体器件的截面图；
图24是接续图23的制造工艺中的半导体器件的截面图；
图25是根据本发明的第三实施例的半导体器件在制造工艺中的截面图；
图26是接续图25的制造工艺中的半导体器件的截面图；
图27是接续图26的制造工艺中的半导体器件的截面图；
图28是接续图27的制造工艺中的半导体器件的截面图；
图29是根据本发明的第三实施例的修改示例的半导体器件在制造工艺中的截面图；
图30是接续图29的制造工艺中的半导体器件的截面图；
图31是接续图30的制造工艺中的半导体器件的截面图；
图32是接续图31的制造工艺中的半导体器件的截面图；
图33是示出比较示例的半导体器件的透视图；
图34是示出比较示例的半导体器件的俯视图；
图35是沿图34的线A-A截取的截面图；以及
图36是根据比较示例的半导体器件在制造工艺中的截面图。
具体实施方式
在以下描述的实施例中，为了方便起见，如果需要，将在多个部分或实施例中描述本发明。然而，除非另有明确说明，否则这些部分或实施例并非彼此不相关，并且一个部分或实施例部分或全部对应于另一部分或实施例，作为修改示例、详细或补充描述等。另外，在下述实施例中，当提及组件的数目(包括件数、数值、数量和范围)时，该数目不限于指定数目，并且可以小于或大于该数目，除非另有明确规定或者从上下文中可以明显看出该数目原则上仅限于指定数目。
此外，在以下描述的实施例中，除非另有明确说明或除非从上下文中很清楚该组件原则上是必不可少的，否则不用说，每个组件(包括元件步骤)都不是必不可少的。同样地，在下述实施例中，当提及组件的形状、位置关系等时，除非另有明确规定或除非从上下文中很清楚组件的形状、位置关系等原则上不同，否则包括大致近似的形状、相似的形状等。这同样适用于上述数值和范围。
以下，将参考附图详细描述本发明的实施例。注意，在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且适当地省略其重复描述。另外，在以下描述的实施例中，除非另有必要，否则相同或相似部分的描述一般不再重复。
(第一实施例)
<改进的空间>
在下文中，将参考图33至图35描述比较示例的铁电存储器所具有的改进空间。图33是示出比较示例的铁电存储器的透视图。图34是示出比较示例的铁电存储器的平面图。图35是沿图34的线A-A截取的截面图。
如图33至图35所示，比较示例的铁电存储器形成在半导体衬底SB的上部上。多个沟槽形成在半导体衬底SB的上表面中，并且由绝缘体构成的元件隔离区EI嵌入在每个沟槽中。在两个元件隔离区之间，作为有源区的半导体衬底SB的上表面从元件隔离区EI露出。有源区在X方向上延伸。控制栅极电极CG在Y方向上延伸以在两个元件隔离区EI之上和在有源区之上延伸。X方向和Y方向是彼此正交的方向，并且是沿半导体衬底SB的上表面的方向。
作为栅极绝缘膜的绝缘膜IF1形成在控制栅极电极CG正下方的有源区中的半导体衬底SB的上表面上。铁电膜FE和金属膜MF依次形成在以下之间的半导体衬底SB上：控制栅极电极CG与绝缘膜IF1之间以及控制栅极电极CG与元件隔离区EI之间。在平面图中，例如作为n型半导体区的源极区SR和漏极区DR形成在有源区中的半导体衬底SB的上表面中以将控制栅极电极CG夹在中间。
当电压被施加到控制栅极电极CG使得电场被施加到铁电膜FE时，在铁电膜FE中发生介电极化，并且即使电场被去除，极化也不会变为零。以这种方式，铁电膜FE的极化方向被控制以控制预定电流开始在源极区SR与漏极区DR之间流动时的电压(阈值电压)，使得铁电存储器可以用作存储元件。
图35示出了当大于0V的电压被施加到控制栅极电极CG时有源区上的铁电膜FE中的极化。如图35所示，在有源区上的铁电膜FE中，半导体衬底SB侧的部分带正电，控制栅极电极CG侧的部分带负电，并且极化以这种方式发生。然而，施加到元件隔离区EI上的铁电膜FE的电场比有源区上的弱。为此，将难以反转元件隔离区EI上的铁电膜FE中的极化。结果，可能存在元件隔离区EI上的极化与有源区上的极化相反的情况。在这种情况下，将难以在有源区上保持极化状态，从而可能发生保持特性(保持)的劣化。在这种情况下，还可能存在发生错误写入或读取(干扰)的问题。
图35示出了当正电压被施加到控制栅极电极CG时的极化。与图35相对，在有源区上的铁电膜FE中，当负电压被施加到控制栅极电极CG时，半导体衬底SB侧的部分带负电，控制栅极电极CG侧的部分带正电，并且极化以这种方式发生。然而，在这种情况下，也难以反转元件隔离区EI上的铁电膜FE中的极化。为此，元件隔离区EI上的极化容易与有源区上的极化相反。
因此，在其中铁电膜FE形成在元件隔离区EI之上的铁电存储器中，将难以控制元件隔离区EI上的极化状态，并且在由上述原因引起的铁电存储器的性能降低方面存在改进的空间。
<半导体芯片的布局构造示例>
在下文中，将参考图1至图5描述具有作为本实施例的非易失性存储器的铁电存储器的半导体器件。图1是示出其上安装有本实施例的半导体器件的半导体芯片的布局构造示例的示意图。图2是示出本实施例的半导体器件的透视图。图3是示出本实施例的半导体器件的平面图。图4是沿图3的线A-A截取的截面图。图5是沿图3的线B-B截取的截面图。换言之，图4是沿存储器单元的栅极宽度方向截取的截面图，图5是沿存储器单元的栅极长度方向截取的截面图。
首先，将描述其中形成有包括非易失性存储器的系统的半导体器件(半导体芯片)的布局构造。在图1中，半导体芯片CHP具有CPU(中央处理单元)电路C1、RAM(随机存取存储器)电路C2和模拟电路C3。此外，半导体芯片CHP具有EEPROM(电可擦除可编程只读存储器)电路C4、铁电存储器C5和I/O(输入/输出)电路C6。半导体芯片CHP构成半导体器件。
CPU电路C1也称为中央处理器件，从存储设备读取指令并且对指令进行解码，并且基于解码后的指令执行各种运算和控制。
RAM电路C2是能够随机地读取所存储的信息(即，能够随时读取所存储的信息)的存储器，是能够写入新存储的信息的存储器，并且也称为能够随时读写的存储器。使用静态电路的SRAM(静态RAM)用作RAM。
模拟电路C3是处理电压和电流信号(即，在一段时间内连续变化的模拟信号)的电路，并且例如由放大电路、转换电路、调制电路、振荡电路、电源电路等构成。
EEPROM电路C4和铁电存储器C5是一种非易失性存储器，其中所存储的信息可以在写入操作和擦除操作中被电改写，并且也称为电可擦除可编程只读存储器。EEPROM电路C4的存储器单元例如由用于存储(存储器)的MONOS(金属氧化物氮化物氧化物半导体)型晶体管等构成。频繁改写的各种数据存储在EEPROM电路C4中。EEPROM电路C4或铁电存储器C5具有其中以矩阵状方式布置有多个非易失性存储器单元的存储器单元阵列、以及其他组件，诸如地址缓冲器、行解码器、列解码器、校验读出放大器电路、读出放大器电路、写入电路等。
I/O电路C6是输入/输出电路，并且是用于将来自半导体芯片CHP的数据输出到连接在半导体芯片CHP外部的设备，用于将来自连接在半导体芯片CHP外部的设备的数据输入到半导体芯片等的电路。
本实施例的半导体器件具有存储器单元区和逻辑电路区。其中以矩阵式方式布置有多个非易失性存储器单元的存储器单元阵列形成在存储器单元区中。EEPROM电路C4或铁电存储器C5等的CPU电路C1、RAM电路C2、模拟电路C3、I/O电路C6、地址缓冲器、行解码器、列解码器、校验读出放大器电路、读出放大器电路或写入电路形成在逻辑电路区中。
<半导体器件的结构>
图2至图5示出了本实施例的铁电存储器的存储器单元。该存储器单元形成在图1的铁电存储器C5上。
在本实施例中，将描述以下情况，其中n沟道型MISFET(金属绝缘体半导体场效应晶体管，MIS型场效应晶体管)被形成为构成存储器单元区中的存储器单元的晶体管。注意，可以使导电类型相反以形成由p沟道型MISFET构成的铁电存储器。
本实施例的半导体器件具有例如由电阻率为约1至10Ωcm的p型单晶硅(Si)等构成的半导体衬底SB。半导体衬底SB具有上表面(主表面)和在上表面的相对侧的下表面(背表面)，并且存储器单元形成在半导体衬底SB的上表面侧。多个沟槽D1形成在半导体衬底SB的上表面中，并且由限定有源区的绝缘膜构成的元件隔离区EI形成在每个沟槽D1中。元件隔离区EI由诸如氧化硅等绝缘体构成，并且可以通过例如STI(浅沟槽隔离)法、LOCOS(硅的局部氧化)法等形成。这里，元件隔离区EI通过STI法形成。
铁电存储器的存储器单元具有层叠膜，该层叠膜由依次形成在半导体衬底SB上的有源区上的绝缘膜IF1、铁电膜FE和金属膜MF构成。另外，铁电存储器的存储器单元由铁电膜FE、金属膜MF、形成在层叠膜上的控制栅极电极CG、以及形成在控制栅极电极CG旁边的半导体衬底SB的有源区的上表面中的一对源极区SR和漏极区DR构成。铁电存储器的存储器单元是非易失性存储元件。在存储器单元下方的半导体衬底SB的上表面中形成有p型阱(未示出)，在该p型阱中，以相对较低的浓度引入有p型杂质(例如，B(硼))。控制栅极电极CG例如由多晶硅膜构成。
源极区SR和漏极区DR均是n型半导体区，其中以预定浓度引入有n型杂质(例如，As(砷)或P(磷)或这两者)。注意，尽管未示出，但是源极区SR和漏极区DR可以具有延伸区EX1，延伸区EX1是以低于上述预定浓度的浓度引入半导体衬底SB的上表面中的n-型半导体区。源极区SR和漏极区DR分别形成为具有从半导体衬底SB的上表面延伸到半导体衬底SB的中间深度的预定深度。p型阱的深度比源极区SR和漏极区DR中的每个的深度更深。
在半导体衬底SB的上表面上形成的半导体区的情况下，本申请中所称的深度是在与半导体衬底SB的上表面垂直的方向(高度方向、深度方向、垂直方向、竖直方向)上的距离。换言之，这里的深度是指从半导体衬底SB的上表面到位于半导体区的最下侧(半导体衬底SB的背表面侧)的下表面的距离。
在平面图中，控制栅极电极CG在Y方向上并且在多个元件隔离区EI之上以及在元件隔离区EI之间的有源区之上延伸。换言之，控制栅极电极CG被形成为在将有源区夹在中间的两个元件隔离区EI正上方和之间沿Y方向延伸。源极区SR和漏极区DR形成在有源区中以在X方向上将控制栅极电极CG夹在中间。在控制栅极电极CG正下方的半导体衬底SB的上表面中存在其中未形成源极区SR和漏极区DR两者的区域(沟道区)。X方向和Y方向是彼此正交的方向，并且是沿半导体衬底SB的上表面的方向。X方向是构成存储器单元的MISFET的沟道长度的方向，Y方向是MISFET的沟道宽度的方向。
这里，作为本实施例的铁电存储器的特征之一，铁电膜FE未形成在元件隔离区EI正上方。具体地，铁电膜FE仅形成在两个元件隔离区EI之间的沿Y方向对准的有源区中的半导体衬底SB正上方。为此，元件隔离区EI的上表面从铁电膜FE露出。即，在控制栅极电极CG正下方的元件隔离区EI的上表面从铁电膜FE露出。这里，控制栅极电极CG和元件隔离区EI的上表面彼此接触。此外，铁电膜FE的两端均与元件隔离区EI的侧表面接触。
虽然未示出，但在半导体衬底SB上形成有覆盖存储器单元的层间绝缘膜。插塞(接触插塞)经由硅化物层连接到控制栅极电极CG以及源极区SR和漏极区DR中的每个的上表面。插塞是穿透层间绝缘膜的用于连接(导电连接)的金属膜。插塞连接到层间绝缘膜上的布线。
铁电膜FE是由铁电材料构成的绝缘膜，铁电材料是在施加电场时发生介电极化并且即使在电场去除时极化也不为零的材料。即，与顺电材料不同，即使不施加电场，在铁电膜FE中的极化也保留。铁电材料是即使在没有外部电场的情况下电偶极子也对准并且偶极子的方向可以通过电场改变的材料。
已知当该高k膜的结晶层为矩形晶体时，铁电膜的特性出现。在铁电存储器中，构成铁电膜FE的晶体由矩形晶体形成，以增加铁电膜的残余极化，增强作为铁电材料的性能，并且降低铁电存储器的驱动功率。
铁电膜FE是由例如HfO2(二氧化铪)构成的膜。换言之，铁电膜FE是氧化铪(HfXOY)膜。
出于诸如存储器单元的低电压操作的目的，期望铁电膜FE具有较薄的膜厚度。铁电膜FE的膜厚优选地为例如10nm以下。
金属膜MF是例如由TiN(氮化钛)膜等构成的导电膜。
<半导体器件的操作>
接着，将描述非易失性存储器的操作示例。在本实施例中，“写入”被定义为其中铁电膜FE的极化向上并且构成存储器单元的晶体管的阈值电压相对较高的状态。“擦除”被定义为其中铁电膜FE的极化向下并且构成存储器单元的晶体管的阈值电压相对较低的状态。
在本实施例的存储器单元中，通过向控制栅极电极CG施加负电压并且将所选择的存储器单元的铁电膜FE向上极化来执行写入。结果，构成存储器单元的晶体管的阈值电压增加。即，存储器单元进入写入状态。
在本实施例的存储器单元中，通过向控制栅极电极CG施加正电压并且将所选择的存储器单元的铁电膜FE向下极化来执行擦除。结果，构成存储器单元的晶体管的阈值电压降低。即，存储器单元进入擦除状态。图5示出了擦除时铁电膜FE的极化。即，在铁电膜FE中，半导体衬底SB侧的部分带正电，控制栅极电极CG侧的部分带负电。
在读取时，施加到控制栅极电极CG的电压被设置为上述晶体管处于写入状态时的阈值电压、与上述晶体管处于擦除状态时的阈值电压之间的值，以区分写入状态和擦除状态。
<本实施例的效果>
接着，将描述本实施例的半导体器件的效果。如以上参考图33至图35所述，在铁电膜FE形成在元件隔离区EI之上的铁电存储器中，将难以控制元件隔离区EI上的极化状态，并且在由上述原因引起的铁电存储器的性能降低方面存在改进的空间。
在本实施例中，铁电膜FE未形成在元件隔离区EI正上方，并且铁电膜FE仅形成在有源区上。这可以防止发生元件隔离区EI上的铁电膜FE和有源区上的铁电膜FE之间的极化状态不同的情况。因此，可以防止存储器单元的保持特性的劣化以及错误写入和错误擦除的增加。结果，可以增强半导体器件的性能。
<半导体器件的制造工艺>
在下文中，将参考图6至图9以及图2至图5描述本实施例的半导体器件的制造方法。图6至图9是本实施例的半导体器件在形成工艺中的截面图。图6至图9是示出沿图3的线A-A截取的相同横截面的截面图，类似于图4。换言之，图6至图9是沿存储器单元的栅极宽度方向截取的截面图。
首先，如图6所示，制备半导体衬底SB。半导体衬底SB例如由电阻率为1至10Ωcm约的p型单晶硅等构成。随后，虽然未示出，但通过使用离子注入法将杂质引入半导体衬底SB的上表面中以形成p型阱，该p型阱是从半导体衬底SB的上表面延伸到半导体衬底SB的中间深度的p型半导体区。p型阱是通过注入p型杂质(如B(硼))形成的。随后，在半导体衬底SB上形成绝缘膜IF1、铁电膜FE、金属膜MF和绝缘膜IF2。绝缘膜IF1例如是氧化硅膜，并且例如可以通过热氧化法形成。铁电膜FE例如是HfO2(二氧化铪)膜，并且例如可以通过CVD(化学气相沉积)法、PVD(物理气相沉积)法等形成。此外，铁电膜FE可以通过ALD(原子层沉积)法形成。金属膜MF例如是TiN(氮化钛)膜，并且例如可以使用CVD法或溅射法形成。绝缘膜IF2例如由氮化硅膜构成，并且例如可以通过CVD法形成。
随后，通过使用光刻技术和干蚀刻法形成多个沟槽(隔离沟槽)D1，沟槽(隔离沟槽)D1从由绝缘膜IF1、铁电膜FE、金属膜MF和绝缘膜IF2构成的层叠膜的上表面延伸到半导体衬底SB的中间深度。在该蚀刻工艺中，通过使用光致抗蚀剂膜(未示出)作为掩模执行蚀刻，可以形成从层叠膜的上表面延伸到半导体衬底SB的中间深度的多个沟槽D1。另外，通过使用光致抗蚀剂膜(未示出)作为掩模对绝缘膜IF2进行图案化并且使用绝缘膜IF2作为硬掩模执行蚀刻，也可以形成到达半导体衬底SB的中间深度的多个沟槽D1。换言之，由绝缘膜IF1、铁电膜FE、金属膜MF和绝缘膜IF2构成的层叠膜被图案化，并且多个沟槽D1被形成在通过图案化而露出的半导体衬底SB的上表面中。
接着，如图7所示，通过使用例如CVD法形成嵌入多个沟槽D1的每个中的绝缘膜IF3(例如，氧化硅膜)。然后，去除在多个沟槽D1的每个外侧的绝缘膜IF3。换言之，通过使用例如CMP(化学机械抛光)法执行抛光工艺，从绝缘膜IF3露出绝缘膜IF2的上表面。
接着，如图8所示，通过执行回蚀去除绝缘膜IF2以露出金属膜MF的上表面并且使绝缘膜IF3的上表面回缩。结果，形成元件隔离区EI，其由保留在每个沟槽D1中的绝缘膜IF3构成。元件隔离区EI主要由诸如氧化硅等绝缘体构成，并且具有例如STI结构。
接着，如图9所示，在半导体衬底SB上(在元件隔离区EI上和在金属膜MF上)形成多晶硅膜SF。多晶硅膜SF被形成为覆盖元件隔离区EI和金属膜MF中的每个的上表面。以这种方式获取如图9所示的结构。
接着，通过对多晶硅膜SF进行图案化来形成控制栅极电极CG，并且在半导体衬底SB的上表面的有源区中形成源极区SR和漏极区DR，以形成如图2至图5所示的铁电存储器的存储器单元。
即，通过使用光刻技术和干蚀刻法处理多晶硅膜SF、金属膜MF、铁电膜FE和绝缘膜IF1，并且以这种方式露出半导体衬底SB的上表面和元件隔离区EI的上表面。通过该图案化工艺形成由多晶硅膜SF构成的控制栅极电极CG。即，形成层叠体，该层叠体由依次层叠在半导体衬底SB的上表面上的绝缘膜IF1、铁电膜FE、金属膜MF和控制栅极电极CG构成。随后，通过使用控制栅极电极CG作为掩模(离子注入阻挡掩模)在半导体衬底SB的上表面上执行离子注入。结果，在有源区中的半导体衬底SB的上表面中形成作为n型半导体区的一对源极区SR和漏极区DR。源极区SR和漏极区DR分别形成为距半导体衬底SB的上表面具有预定深度，并且该深度比元件隔离区EI和p型阱中的每个的深度浅。
结果，形成包括铁电膜FE、金属膜MF、控制栅极电极CG以及源极区SR和漏极区DR的由MISFET(MIS型场效应晶体管)构成的铁电存储器的存储器单元。然后，虽然未示出，但是形成覆盖铁电存储器的层间绝缘膜、穿透层间绝缘膜的插塞和插塞上的布线以基本完成本实施例的半导体器件。
<半导体器件的制造方法的效果>
接着，将描述本实施例的半导体器件的制造方法的效果。
在本实施例中，如参考图6至图8所述，形成铁电膜FE，然后形成多个沟槽D1和分隔铁电膜FE的元件隔离区EI。以这种方式，铁电膜FE未形成在元件隔离区EI上。
如以上关于本实施例的半导体器件的效果所述，铁电膜FE未形成在元件隔离区EI正上方，并且铁电膜FE仅形成在有源区上。这可以防止发生以下情况：元件隔离区EI上的铁电膜FE和有源区上的铁电膜FE之间的极化状态不同。因此，可以防止存储器单元的保持特性的劣化以及错误写入和错误擦除的增加。结果，可以增强半导体器件的性能。
另外，在本实施例中，在形成沟槽D1的同时部分地去除铁电膜FE和金属膜MF，因此与制造图33所示的比较示例的存储器单元的情况相比，无需制备附加的光刻掩模。因此，可以防止半导体器件的制造工艺变得复杂，并且可以防止制造成本的增加。
此外，元件隔离区EI与铁电膜FE之间的边界由自对准确定，因此无需考虑光刻中的曝光偏差。
这里，已经描述了形成金属膜MF并且然后形成元件隔离区EI。在这种情况下，金属膜MF未形成在元件隔离区EI上。然而，金属膜可以形成在元件隔离区EI上，如在下面描述的本实施例的第二修改示例中。在这种情况下，在参考图6描述的工艺中，绝缘膜IF2被形成为与铁电膜FE的上表面接触，并且在参考图8描述的回蚀工艺中铁电膜FE的上表面露出。接着，在参考图9描述的工艺中，在铁电膜FE和元件隔离区EI上依次形成金属膜MF和多晶硅膜SF。
<第一修改示例>
本实施例也适用于具有鳍型结构的铁电存储器。图10是作为本修改示例的半导体器件的铁电存储器的存储器单元的透视图。
如图10所示，存储器单元区具有多个鳍部FA，多个鳍部FA在X方向上延伸并且在Y方向上被布置为等间隔。注意，图10仅示出了一个鳍部FA。鳍部FA例如是从半导体衬底SB的上表面选择性地突出的矩形突出部(凸部)，并且具有板状形状。鳍部FA的下端部由覆盖半导体衬底SB的上表面的元件隔离区EI包围。换言之，鳍部FA比元件隔离区EI的上表面更向上突出。鳍部FA是半导体衬底SB的一部分，并且是半导体衬底SB的有源区。在平面图中，元件隔离区EI嵌入相邻鳍部FA之间，并且鳍部FA的周围被元件隔离区EI包围。
在Y方向上延伸的多个控制栅极电极CG布置在多个鳍部FA上。每个控制栅极电极CG形成为在多个鳍部FA之上延伸。在被控制栅极电极CG覆盖的区域中，在鳍部FA的上表面和侧表面上依次形成有绝缘膜IF4、铁电膜FE1和金属膜MF4。绝缘膜IF4和铁电膜FE1使元件隔离区EI的上表面露出，并且金属膜MF4覆盖元件隔离区EI的上表面。即，金属膜MF4形成在控制栅极电极CG下方，以在多个鳍部FA之上如同控制栅极电极CG一样延伸。因此，金属膜MF4插入在控制栅极电极CG与元件隔离区EI的上表面之间。
尽管未示出，但是作为n型半导体区的源极区和漏极区形成在鳍部FA中以在平面图中将控制栅极电极CG夹在中间。从鳍部FA的上表面和侧表面延伸到预定深度的源极区和漏极区均形成在鳍部FA中(在半导体衬底SB中)。此外，源极区和漏极区可以通过外延生长法形成在外延层(半导体层)中，该外延层形成在从控制栅极电极CG露出的鳍部FA的上表面和侧表面中的每个上。注意，虽然未示出，但是在鳍部FA中形成有p型阱。
在包括控制栅极电极CG以及源极区和漏极区的鳍型FET(FINFET)中，除了鳍部FA的上表面，沟道还形成在鳍部FA的侧表面中。因此，FINFET在平面图中的面积较小，但沟道宽度较大，这有利于半导体器件的小型化。
鳍部FA例如是在与上表面垂直的方向上(向上)从半导体衬底SB的上表面突出的矩形突出部。鳍部FA不一定是矩形，并且在短边方向上的截面图中，也可以是角部为圆角的矩形。此外，鳍部FA的侧表面可以垂直于半导体衬底SB的上表面，也可以具有接近垂直的倾角。换言之，鳍部FA的截面形状为矩形或梯形。
接着，将参考图11至图16和图10描述本修改示例的半导体器件的制造方法。图11至图16是本修改示例的半导体器件在形成工艺中的截面图。图11至图16是沿存储器单元的栅极宽度方向、即沿鳍部的短边方向(控制栅极电极的延伸方向)截取的截面图。
首先，如图6所示，在半导体衬底SB上依次形成绝缘膜IF1、铁电膜FE、金属膜MF和绝缘膜IF2，然后通过执行与以上参考图6描述的相同的工艺来形成多个沟槽D1。结果，在两个沟槽D1之间形成沿X方向延伸的鳍部FA。这里，多个鳍部FA被形成为在Y方向上对准。
接着，如图12所示，通过执行与以上参考图7描述的相同的工艺来形成嵌入每个沟槽D1中的绝缘膜IF3。随后，通过执行回蚀去除绝缘膜IF2，并且通过进一步执行回蚀来使绝缘膜IF3的上表面回缩到比鳍部FA的上表面低的位置。结果，形成由绝缘膜IF3构成的元件隔离区EI。即，此处形成的元件隔离区EI具有上表面，包括鳍部FA上端的部分在该上表面上露出。
接着，如图13所示，通过执行氧化工艺，在在元件隔离区EI上的裸露的鳍部FA的侧表面上形成作为氧化硅膜的绝缘膜IF4。这里，形成在鳍部FA的侧表面上的氧化硅膜和与鳍部FA的上表面接触的绝缘膜IF1一体化，由此氧化硅膜和绝缘膜IF1统称为绝缘膜IF4。
接着，如图14所示，铁电膜和金属膜MF3依次堆叠在半导体衬底SB上。铁电膜例如可以通过CVD法等形成，并且金属膜MF3例如可以通过溅射法形成。铁电膜与在鳍部FA正上方的铁电膜FE一体化，由此铁电膜和在鳍部FA正上方的铁电膜FE统称为铁电膜FE1。由铁电膜FE1和金属膜MF3构成的层叠膜没有完全嵌入相邻鳍部FA之间。铁电膜FE1和金属膜MF3中的每个例如由与铁电膜FE和金属膜MF相同的材料构成。
接着，如图15所示，对由铁电膜FE1和金属膜MF3构成的层叠膜进行回蚀，以露出相邻鳍部FA之间的元件隔离区EI的上表面。换言之，覆盖每个鳍部FA的表面的铁电膜FE1彼此分离。
接着，如图16所示，金属膜MF4和多晶硅膜SF依次堆叠。结果，相邻鳍部FA之间的部分嵌入有绝缘膜IF4、铁电膜FE1、金属膜MF4和多晶硅膜SF。换言之，多晶硅膜SF被形成为覆盖鳍部FA的上表面和侧表面。这里，可以在形成金属膜MF4之前去除金属膜MF和MF3。图10示出了金属膜MF和MF3保留并且与金属膜MF4一体化的情况。
接着，如图10所示，通过使用光刻技术和干蚀刻法对由多晶硅膜SF、金属膜MF4、铁电膜FE1和绝缘膜IF4构成的层叠膜进行图案化。以这种方式，形成沿Y方向延伸的层叠膜的图案，并且元件隔离区EI的上表面从该图案露出。结果，形成由多晶硅膜SF构成的控制栅极电极CG。
随后，尽管未示出，但是n型杂质被引入从图案露出并且在平面图中沿X方向将控制栅极电极CG夹在中间的鳍部FA中，以形成源极区和漏极区。结果，形成包括控制栅极电极CG、金属膜MF4、铁电膜FE1以及源极区和漏极区的铁电存储器的存储器单元。注意，源极区和漏极区可以通过外延生长法在从该图案中露出的鳍部FA的表面上形成外延层，也可以通过在外延层中引入n型杂质来形成源极区和漏极区。
如上所述，即使在作为FINFET的铁电存储器的存储器单元中，也可以通过不在元件隔离区EI上形成铁电膜FE1来获取本实施例的上述效果。
<第二修改示例>
本实施例也适用于具有MFMIS结构的铁电存储器，其中绝缘膜(I)、下部金属膜(M)、铁电膜(F)和上部金属膜(M)依次堆叠在硅衬底(S)上。图17和图18是作为本修改示例的半导体器件的铁电存储器的存储器单元的截面图。类似于图4，图17是沿存储器单元的栅极宽度方向截取的截面图。类似于图5，图18是沿存储器单元的栅极长度方向截取的截面图。
如图17和图18所示，多个沟槽形成在半导体衬底SB的上表面中，并且元件隔离区EI形成在每个沟槽中。绝缘膜IF1、金属膜MF1、铁电膜FE、金属膜MF2和控制栅极电极CG形成在相邻元件隔离区EI之间，即，在有源区中的半导体衬底SB的上表面上。这里，绝缘膜IF1、金属膜MF1和铁电膜FE仅形成在相邻元件隔离区EI之间，并且铁电膜FE上和元件隔离区EI上的金属膜MF2和控制栅极电极CG在X方向上延伸。源极区SR和漏极区DR的其他结构与参考图2至图5描述的存储器单元的结构相同。铁电存储器的存储器单元由金属膜MF1、铁电膜FE、金属膜MF2、控制栅极电极CG以及源极区SR和漏极区DR构成。
接着，将参考图19和图20描述本修改示例的半导体器件的制造方法。图19和图20是在与图17相对应的部分处截取的截面图，即，沿待被形成的存储器单元的栅极宽度方向截取的截面图。
首先，如图19所示，制备半导体衬底SB。随后，虽然未示出，但是通过使用离子注入法将杂质引入半导体衬底SB的上表面中以形成p型阱，p型阱是从半导体衬底SB的上表面延伸到半导体衬底SB的中间深度的p型半导体区。p型阱是通过注入p型杂质(如B(硼))而形成的。随后，在半导体衬底SB上形成绝缘膜IF1、金属膜MF1、铁电膜FE和绝缘膜IF2。金属膜MF1例如是TiN(氮化钛)膜，并且例如可以通过CVD法或溅射法形成。
随后，通过使用光刻技术和干蚀刻法形成多个沟槽(隔离沟槽)D1，沟槽(隔离沟槽)D1从由绝缘膜IF1、金属膜MF1、铁电膜FE和绝缘膜IF2构成的层叠膜的上表面延伸到半导体衬底SB的中间深度。
接着，如图20所示，形成嵌入多个沟槽D1的每个中的绝缘膜。然后，在多个沟槽D1中的每个沟槽外侧的绝缘膜去除。换言之，通过使用例如CMP法执行抛光工艺，使绝缘膜IF2的上表面从绝缘膜露出。随后，通过执行回蚀去除绝缘膜IF2以露出铁电膜FE的上表面并且使绝缘膜IF3的上表面回缩。结果，形成由保留在每个沟槽D1中的上述绝缘膜构成的元件隔离区EI。
接着，如图17和图18所示，金属膜MF2和多晶硅膜依次形成在半导体衬底SB上(在元件隔离区EI上和在金属膜MF上)。金属膜MF2例如是TiN(氮化钛)膜，并且例如可以通过CVD法或溅射法形成。多晶硅膜被形成为覆盖元件隔离区EI和金属膜MF2中的每个的上表面。
接着，通过对金属膜MF2和多晶硅膜进行图案化形成控制栅极电极CG，随后在有源区中的半导体衬底SB的上表面中形成源极区SR和漏极区DR以形成铁电存储器的存储器单元。通过该图案化，由金属膜MF2和控制栅极电极CG构成的层叠膜被形成为沿Y方向延伸的图案。层叠膜在沿Y方向对准的元件隔离区EI之上以及在这些元件隔离区EI之间的有源区中的半导体衬底SB之上延伸。
结果，形成包括铁电膜FE、金属膜MF1、控制栅极电极CG、金属膜MF2以及源极区SR和漏极区DR的、由MISFET(MIS型场效应晶体管)构成的铁电存储器的存储器单元。然后，虽然未示出，但是形成覆盖铁电存储器的层间绝缘膜、穿透层间绝缘膜的插塞和插塞上的布线以基本完成本修改示例的半导体器件。
如在本修改示例中，即使在具有MFMIS结构的铁电存储器的存储器单元中，也可以通过不在元件隔离区EI上形成铁电膜FE1来获取本实施例的上述效果。
另外，在具有MFMIS结构的铁电存储器中，通过在形成控制栅极电极CG时使上部金属膜MF2和铁电膜FE比下部金属膜MF1和绝缘膜IF1更薄，可以进一步提高电容耦合，如非专利文献1中所述。
另外，通过采用具有MFMIS结构而非MFIS结构的铁电存储器，可以使施加到绝缘膜IF1的电场均匀。
(第二实施例)
在下文中，将参考图21至图24描述在有源区和元件隔离区上形成铁电膜并且然后通过抛光工艺去除元件隔离区上的铁电膜的情况。图21至图24是本实施例的半导体器件在制造工艺中的截面图。图21至图24示出了沿待被形成的存储器单元的栅极宽度方向截取的截面。
在本实施例的半导体器件的制造工艺中，首先，如图21所示，制备半导体衬底SB，然后在半导体衬底SB的上表面中形成多个沟槽D1，并且在每个沟槽D1中形成元件隔离区EI。元件隔离区EI可以通过已知方法形成。
即，例如，在半导体衬底SB的上表面依次形成由氧化硅膜和氮化硅膜构成的层叠膜，然后通过使用光刻技术和干蚀刻法对层叠膜进行图案化。接着，通过干法蚀刻去除从层叠膜露出的半导体衬底SB的上表面以形成多个沟槽D1，然后在每个沟槽D1中埋入氧化硅膜。随后，通过CMP法等抛光氧化硅膜的上表面以露出氮化硅膜的上表面，然后通过湿蚀刻法使氧化硅膜的上表面选择性地向下回缩。这里，氧化硅膜的回缩后的上表面的高度高于氮化硅膜的下表面。结果，形成由氧化硅膜构成的元件隔离区EI。然后，去除氮化硅膜和在氮化硅膜下方的氧化硅膜以露出有源区中的半导体衬底SB的上表面。
如图21所示，元件隔离区EI的上表面的高度高于有源区中的半导体衬底SB的上表面的高度。这里，元件隔离区EI的上表面与有源区中的半导体衬底SB的上表面之间的高度差需要具有一定大小。具体地，高度差必须大于在下面参考图22描述的工艺中形成的铁电膜FE和金属膜MF的总膜厚。
接着，如图22所示，有源区中的半导体衬底SB的上表面被氧化以形成绝缘膜IF1。随后，铁电膜FE和金属膜MF依次沉积在半导体衬底SB上，即，在绝缘膜IF1上和在元件隔离区EI上。此时，有源区中的金属膜MF的上表面(即，在从元件隔离区EI露出的半导体衬底SB的上表面正上方的金属膜MF)的高度低于元件隔离区EI的最上表面的高度。
接着，如图23所示，通过使用例如CMP(化学机械抛光)法等执行抛光工艺，来去除铁电膜FE的一部分和金属膜MF的一部分，并且以这种方式露出元件隔离区的上表面EI。换言之，元件隔离区EI上的铁电膜FE和金属膜MF被去除。注意，在相邻元件隔离区EI之间的有源区中的半导体衬底SB上，由铁电膜FE和金属膜MF构成的层叠膜保留。
接着，如图24所示，多晶硅膜形成在半导体衬底SB上，即，在层叠膜上和在元件隔离区EI上。随后，图案化多晶硅膜以形成控制栅极电极CG。
然后，虽然未示出，但是源极区和漏极区形成在有源区中的半导体衬底SB的上表面中，以在平面图中将控制栅极电极CG夹在中间，从而形成存储器单元。
在本实施例中，通过抛光工艺去除元件隔离区EI上的铁电膜FE和金属膜MF，并且仅有源区中的铁电膜FE和金属膜MF保留。这可以防止发生以下的情况：元件隔离区EI上的铁电膜FE和有源区上的铁电膜FE之间的极化状态不同。因此，可以防止存储器单元的保持特性的劣化以及错误写入和错误擦除的增加。结果，可以增强半导体器件的性能。
另外，在本实施例中，形成元件隔离区EI，然后形成铁电膜FE。为此，可以防止铁电膜FE受到在形成元件隔离区EI时执行的热处理的影响。
此外，在本实施例中，铁电膜FE和金属膜MF均通过抛光工艺被部分去除，因此与制造如图33所示的比较示例的存储器单元的情况相比，无需制备附加的光刻掩模。因此，可以防止半导体器件的制造工艺变得复杂，并且可以防止制造成本的增加。
此外，元件隔离区EI与铁电膜FE之间的边界由自对准确定，因此无需考虑光刻中的曝光偏差。
(第三实施例)
在下文中，将参考图25至图28描述以下情况：在有源区和元件隔离区上形成铁电膜，并且然后对铁电膜进行图案化以去除元件隔离区上的铁电膜。图25至图28是本实施例的半导体器件在制造工艺中的截面图。图25至图28示出了沿待被形成的存储器单元的栅极宽度方向截取的截面。
在本实施例的半导体器件的制造方法中，首先，如图25所示，制备半导体衬底SB，然后在半导体衬底SB的上表面中形成多个沟槽D1，并且在每个沟槽D1中形成元件隔离区EI。元件隔离区EI可以通过已知方法形成。
接着，如图26所示，有源区中的半导体衬底SB的上表面被氧化以形成绝缘膜IF1。随后，铁电膜FE和金属膜MF依次沉积在半导体衬底SB上，即，在绝缘膜IF1上和在元件隔离区EI上。
随后，通过使用光刻技术在金属膜MF上形成抗蚀剂图案RP。抗蚀图案RP由光致抗蚀剂膜构成，覆盖有源区中的半导体衬底SB的上表面，并且露出元件隔离区EI的上表面，在平面图中与有源区相邻的元件隔离区EI的上表面除外。这里，抗蚀剂图案RP不仅覆盖有源区的稍后形成控制栅极电极CG的区域，而且覆盖稍后形成源极区和漏极区的区域。即，抗蚀剂图案RP连续覆盖在Y方向相邻的元件隔离区EI之间的部分之上的有源区中的半导体衬底SB的上表面，并且露出元件隔离区EI的上表面，在有源区附近的部分除外。
接着，如图27所示，通过使用抗蚀剂图案RP作为掩模(蚀刻防止掩模)执行干蚀刻来图案化金属膜MF和铁电膜FE，然后去除抗蚀剂图案RP。通过该图案化，元件隔离区EI的上表面从金属膜MF和铁电膜FE露出。
接着，如图28所示，多晶硅膜形成在半导体衬底SB上，即，在金属膜MF上和在元件隔离区EI上。随后，图案化多晶硅膜以形成控制栅极电极CG。在该图案化工艺中，多晶硅膜被图案化，然后金属膜MF和铁电膜FE被图案化，结果，在平面图中将控制栅极电极CG夹在中间的有源区中的半导体衬底SB的上表面被露出。
然后，虽然未示出，但是源极区和漏极区形成在有源区中的半导体衬底SB的上表面中，以在平面图中将控制栅极电极CG夹在中间，从而形成存储器单元。
在本实施例中，通过使用抗蚀剂图案RP进行蚀刻来去除元件隔离区EI上的铁电膜FE和金属膜MF，并且仅有源区中的铁电膜FE和金属膜MF保留。这可以防止发生元件隔离区EI上的铁电膜FE和有源区上的铁电膜FE之间的极化状态不同的情况。因此，可以防止存储器单元的保持特性的劣化以及错误写入和错误擦除的增加。结果，可以增强半导体器件的性能。
另外，在本实施例中，形成元件隔离区EI，然后形成铁电膜FE。为此，可以防止铁电膜FE受到在形成元件隔离区EI时执行的热处理的影响。
另外，在本实施例中，通过使用光刻技术和蚀刻方法去除元件隔离区EI上的铁电膜FE和金属膜MF，并且通过仅使用常用技术，可以获取期望形状的铁电膜FE和金属膜MF。因此，通过常用技术执行图案化，从而可以容易地形成在CPU电路等中形成的低耐压晶体管和在I/O电路等中形成的高耐压晶体管。
<修改示例>
在具有MFMIS结构的铁电存储器应用于本实施例的情况下，可以考虑以下工艺。换言之，如参考图25所述，形成元件隔离区EI，然后，如作为比较示例的图36所示，形成层叠膜，层叠膜由依次沉积在元件隔离区EI和半导体衬底SB上的金属膜MF1、铁电膜FE和金属膜MF2构成。随后，对层叠膜进行图案化，去除元件隔离区EI上的层叠膜，然后在层叠膜上和元件隔离区EI上形成控制栅极电极CG。在这种情况下，控制栅极电极CG的一部分在层叠膜的侧表面处与金属膜MF1接触，并且金属膜MF1和MF2彼此短路。结果，铁电存储器的存储器单元将无法获取期望的特性。因此，在具有MFMIS结构的铁电存储器中，需要设计一种方法来防止金属膜MF1和MF2彼此短路。
因此，在本修改示例中，将描述其中结合了参考图21至图24描述的制造方法和参考图25至图28描述的制造方法、用以防止上述短路的情况，并且将描述通过不在元件隔离区EI上形成铁电膜FE来提高半导体器件的性能的效果。
在下文中，将参考图29至图32描述当铁电存储器具有MFMIS结构时去除元件隔离区上的铁电膜的情况。图29至图32是本修改示例的半导体器件在制造工艺中的截面图。图29至图32示出了沿待被形成的存储器单元的栅极宽度方向截取的截面。
在本修改示例的半导体器件的制造工艺中，首先，通过执行与以上参考图21描述的相同的工艺来形成上表面位于比有源区中的半导体衬底SB的上表面高的位置的元件隔离区EI。元件隔离区EI的上表面与有源区中的半导体衬底SB的上表面之间的高度差必须大于在下面参考图29描述的工艺中形成的金属膜MF1的膜厚。
接着，如图29所示，有源区中的半导体衬底SB的上表面被氧化以形成绝缘膜IF1。随后，金属膜MF1沉积在半导体衬底SB上，即，在绝缘膜IF1上和在元件隔离区EI上。此时，有源区中的金属膜MF1的上表面的高度低于元件隔离区EI的最上表面的高度。
接着，如图30所示，通过使用例如CMP法等执行抛光工艺来去除金属膜MF1的一部分，并且以这种方式使元件隔离区EI的上表面露出。换言之，元件隔离区EI上的金属膜MF1被去除。注意，在相邻元件隔离区EI之间的有源区中的半导体衬底SB上，金属膜MF1保留。
接着，如图31所示，铁电膜FE和金属膜MF2依次形成在半导体衬底SB上，即，在金属膜MF1和在元件隔离区EI上。
随后，通过使用光刻技术在金属膜MF2上形成抗蚀剂图案RP。抗蚀图案RP由光致抗蚀剂膜构成，覆盖有源区中的半导体衬底SB的上表面，并且露出元件隔离区EI的上表面，在平面图中与有源区相邻的元件隔离区EI的上表面除外。这里，抗蚀剂图案RP不仅覆盖有源区的稍后形成控制栅极电极CG的区域，而且覆盖稍后形成源极区和漏极区的区域。即，抗蚀剂图案RP连续覆盖Y方向上的相邻元件隔离区EI之间的部分和金属膜MF1的上表面之上的有源区中的半导体衬底SB的上表面，并且露出元件隔离区EI的上表面，有源区附近的部分除外。Y方向上的抗蚀剂图案RP的两端终止于Y方向上的金属膜MF1的相应端部的外侧。
接着，如图32所示，通过使用抗蚀剂图案RP作为掩模(蚀刻防止掩模)执行干蚀刻，来图案化金属膜MF2和铁电膜FE，然后去除抗蚀剂图案RP。通过该图案化，元件隔离区EI的上表面从金属膜MF2和铁电膜FE露出。此时，Y方向上的金属膜MF2和铁电体膜FE的两端，在Y方向上终止于金属膜MF1的相应端部的外侧。换言之，铁电膜FE在Y方向上从金属膜MF1的一端到另一端覆盖金属膜MF1。因此，如下所述，金属膜MF1相对于控制栅极电极CG绝缘。
随后，多晶硅膜形成在半导体衬底SB上，即，在金属膜MF2和在元件隔离区EI上。随后，图案化多晶硅膜以形成控制栅极电极CG。在该图案化工艺中，多晶硅膜被图案化，然后金属膜MF2、铁电膜FE和金属膜MF1被图案化，结果，在平面图中将控制栅极电极CG夹在中间的有源区中的半导体衬底SB的上表面被露出。
然后，虽然未示出，但是源极区和漏极区形成在有源区中的半导体衬底SB的上表面中，以在平面图中将控制栅极电极CG夹在中间，从而形成存储器单元。
在本修改示例中，通过抛光工艺去除元件隔离区EI上的金属膜MF1，并且通过使用抗蚀剂图案RP进行蚀刻来去除元件隔离区EI上的铁电膜FE和金属膜MF2。这里，通过抛光工艺去除元件隔离区EI上的金属膜MF1，由此由铁电膜FE和随后形成的金属膜MF2构成的层叠图案不会从金属膜MF1露出。因此，可以防止金属膜MF1和金属膜MF2之间经由控制栅极电极CG而短路。以这种方式，可以使仅有源区中的铁电膜FE和金属膜MF保留。这可以防止发生元件隔离区EI上的铁电膜FE和有源区上的铁电膜FE之间的极化状态不同的情况。因此，可以防止存储器单元的保持特性的劣化以及错误写入和错误擦除的增加。结果，可以增强半导体器件的性能。
另外，在具有MFMIS结构的铁电存储器中，在形成控制栅极电极CG时，通过使上部金属膜MF2和铁电膜FE比下部金属膜MF1和绝缘膜IF1更薄，可以进一步提高电容耦合，如非专利文献1中所述。
另外，通过采用具有MFMIS结构而非MFIS结构的铁电存储器，可以使施加到绝缘膜IF1的电场均匀。
另外，在本实施例中，形成元件隔离区EI，然后形成铁电膜FE。为此，可以防止铁电膜FE受到在形成元件隔离区EI时执行的热处理的影响。
以上，已经基于实施例具体描述了本发明的发明人做出的发明。然而，不用说，本发明不限于上述实施例，在本发明的范围内可以进行各种修改和变更。
例如，在第一至第三实施例中，已经描述了由n型晶体管构成的存储器单元。然而，晶体管可以形成为p型晶体管。在这种情况下，反转构成晶体管的阱和源极区/漏极区等的导电类型就足够了。

Claims (13)

1.一种半导体器件，包括：
半导体衬底；
元件隔离区，嵌入在形成在所述半导体衬底的上表面中的多个沟槽中的每个沟槽中；
绝缘膜，形成在所述半导体衬底的从所述元件隔离区露出的所述上表面上；
铁电膜，形成在所述绝缘膜上；
第一金属膜，形成在所述铁电膜上；
栅极电极，形成在所述元件隔离区和所述第一金属膜上；以及
源极区和漏极区，形成在所述半导体衬底的所述上表面中，用以在平面图中将所述栅极电极夹在中间，
其中所述元件隔离区的上表面从在所述栅极电极正下方的所述铁电膜露出。
2.根据权利要求1的半导体器件，
其中所述铁电膜形成在彼此相邻的所述元件隔离区之间。
3.根据权利要求1的半导体器件，
其中所述铁电膜的端部与所述元件隔离区的侧表面接触。
4.根据权利要求1的半导体器件，
其中第二金属膜形成在所述绝缘膜与所述铁电膜之间。
5.根据权利要求1的半导体器件，
其中所述半导体衬底具有在相邻元件隔离区之间从所述元件隔离区的所述上表面突出的突出部，并且
所述绝缘膜、所述铁电膜、所述第一金属膜和所述栅极电极覆盖所述突出部的侧表面和上表面。
6.根据权利要求1的半导体器件，
其中在从所述元件隔离区露出的所述半导体衬底的所述上表面正上方的所述铁电膜的上表面的高度，低于所述元件隔离区的最上表面的高度。
7.一种半导体器件的制造方法，包括以下步骤：
(a)制备半导体衬底；
(b)在所述半导体衬底上依次形成第一绝缘膜和第一铁电膜；
(c)在所述第一铁电膜上形成第一金属膜；
(d)图案化所述第一绝缘膜和所述第一铁电膜，并且在以此方式露出的所述半导体衬底的上表面中形成多个沟槽；
(e)在所述多个沟槽中的每个沟槽内嵌入元件隔离区；
(f)在所述步骤(c)和所述步骤(e)之后，在所述第一金属膜上形成栅极电极；以及
(g)在所述半导体衬底的所述上表面中形成用以在平面图中将所述栅极电极夹在中间的源极区和漏极区。
8.根据权利要求7所述的半导体器件的制造方法，
其中在所述步骤(b)中，所述第一绝缘膜、第二金属膜和所述第一铁电膜依次形成在所述半导体衬底上，
在所述步骤(d)中，所述第一绝缘膜、所述第二金属膜和所述第一铁电膜被图案化，并且所述多个沟槽形成在以此方式露出的所述半导体衬底的所述上表面中。
9.根据权利要求7所述的半导体器件的制造方法，还包括以下步骤：
(h)在所述步骤(e)之后，形成第二绝缘膜，所述第二绝缘膜覆盖突出部的侧表面，所述突出部是与所述多个沟槽之间的所述元件隔离区相比，所述半导体衬底向上突出更多的部分；
(i)在所述步骤(h)之后，在所述半导体衬底上依次形成第二铁电膜和第三金属膜；
(j)在所述步骤(i)之后，回蚀所述第二铁电膜和所述第三金属膜以露出所述元件隔离区的上表面；以及
(k)在所述步骤(j)之后且在所述步骤(f)之前，在所述半导体衬底上形成第四金属膜，
其中所述步骤(c)在所述步骤(b)之后且在所述步骤(d)之前执行，
在所述步骤(d)中，所述突出部被形成为在所述多个沟槽之间向上突出，
在所述步骤(e)中，所述元件隔离区被形成为使得包括所述突出部的上端的部分在所述上表面上露出，以及
在所述步骤(f)中，所述栅极电极形成在所述第一金属膜和所述第四金属膜上，使得所述突出部的上表面和所述侧表面被所述栅极电极覆盖。
10.一种半导体器件的制造方法，包括以下步骤：
(a)制备半导体衬底；
(b)在所述半导体衬底的上表面中形成多个沟槽，并且在所述多个沟槽中的每个沟槽中形成元件隔离区；
(c)在所述半导体衬底上依次形成绝缘膜、铁电膜和第一金属膜；
(d)去除在所述元件隔离区正上方的所述铁电膜和所述第一金属膜；
(e)在所述步骤(d)之后，在所述第一金属膜上形成栅极电极；以及
(f)在所述半导体衬底的所述上表面中形成用以在平面图中将所述栅极电极夹在中间的源极区和漏极区。
11.根据权利要求10所述的半导体器件的制造方法，
其中在所述步骤(b)中，所述元件隔离区被形成为使得所述元件隔离区的最上表面的高度高于从所述元件隔离区露出的所述半导体衬底的所述上表面，并且
在所述步骤(d)中，在所述元件隔离区正上方的所述铁电膜和所述第一金属膜通过抛光工艺被去除。
12.根据权利要求10所述的半导体器件的制造方法，
其中在所述步骤(d)中，在所述元件隔离区正上方的所述铁电膜和所述第一金属膜，通过使用抗蚀剂图案作为掩模执行蚀刻来被去除。
13.根据权利要求10所述的半导体器件的制造方法，
其中所述步骤(c)包括以下步骤：
(c1)在所述半导体衬底上依次形成所述绝缘膜和第二金属膜；
(c2)通过抛光工艺去除在所述元件隔离区正上方的所述第二金属膜；以及
(c3)在所述步骤(c2)之后，在所述半导体衬底上依次形成所述铁电膜和所述第一金属膜，
在所述步骤(b)中，所述元件隔离区被形成为使得所述元件隔离区的最上表面的高度，高于从所述元件隔离区露出的所述半导体衬底的所述上表面，
在所述步骤(d)中，在所述元件隔离区正上方的所述铁电膜和所述第一金属膜，通过使用抗蚀剂图案作为掩模执行蚀刻来被去除，
所述栅极电极沿所述半导体衬底的所述上表面在第一方向上延伸，并且
所述铁电膜在所述第一方向上的两端终止于所述第二金属膜的相应端部的外侧。
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