TW202219952A - 半導體裝置及其製造方法 - Google Patents

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Abstract

半導體裝置包括鐵電記憶體，其中該鐵電記憶體具有介於閘電極與半導體基板之間的鐵電膜。鐵電膜及金屬膜不形成在半導體基板的上表面中所形成的元件隔離區域的正上方，但形成在由元件隔離區域所界定的主動區域中的半導體基板上，以避免在主動區域的鐵電膜中的極化狀態與元件隔離區域上的鐵電膜中的極化狀態係彼此不同的情況。

Description

半導體裝置及其製造方法
本揭露係關於半導體裝置及其製造方法，且更具體而言係關於當應用在使用作為使用鐵電膜的儲存元件時具有效益的技術，以及此半導體裝置的製造方法。 [相關申請案的交互參照]
在2020年11月12日提出的日本專利申請案第2020-188455號的揭露內容，包括說明書、圖式及摘要係以其整體內容作為參考文獻而引入本文。
近年來，使用鐵電材料的鐵電記憶體已被開發作為可在低電壓進行操作的半導體儲存元件。鐵電記憶體係控制鐵電材料的極化方向而改變資訊的編寫及抹除狀態的非揮發性儲存元件。
鰭狀電晶體係以具有高操作速度、低洩漏電流及低功率消耗，且能夠被微型化的場效電晶體而著稱。舉例而言，鰭狀電晶體(鰭狀場效電晶體FINFET)具有從基板凸出的板狀(壁狀)半導體層圖案以作為通道層，且鰭狀電晶體係具有在該圖案上方延伸所形成的閘電極的半導體元件。 [所揭露技術之列表]
[非專利文件1] 日本應用物理學會(JSAP)第79屆秋季會議(2018年秋季), 20p-141-11, Shinji Migita等人。
非專利文件1描述具有MFMIS結構的鐵電記憶體，其中絕緣膜(I)、下金屬膜(M)、鐵電膜(F)及上金屬膜(M)係以此順序堆疊在矽基板(S)上。此處，所描述的是將鐵電膜與上金屬膜之間的介面面積相對於絕緣膜與下金屬膜之間的介面面積的比率降低，使施予鐵電膜的電場增強。
在鐵電記憶體中，對元件隔離區域上的鐵電膜所施予的電場係弱的，因此將難以使元件隔離區域上的鐵電膜中的極化反轉。由於此原因，可能存在元件隔離區域上的極化與主動區域上的極化係反向的情況。在此情況中，將難以維持主動區域上的極化狀態，而可能因此發生保存特性(保持性)的劣化。
其他問題及新穎特性將從本說明書及隨附圖式而顯而易見。
以下係本申請案中所揭露的實施例中的代表性實施例的簡要概述。
根據一實施例的半導體裝置具有形成在主動區域上的鐵電膜，而無形成半導體基板的上表面上的元件隔離區域的正上方的鐵電膜。
根據本申請案中所揭露的一實施例，可增強半導體裝置的性能。
在以下描述的實施例中，若需要方便起見，則將在複數部分或實施例中描述本發明。然而，除非另有明確說明，否則這些部分或實施例並非彼此無相關，並且一個部分或實施例部分或全部對應於另一部分或實施例作為修改示例、細節或補充描述等。另外，在下述實施例中，當提及構件的數量(包括件數、數值、數量及範圍)時，該數量不限於特定數量，並且可小於或大於該數量，除非另有明確規定或者從上下文中可以明顯看出數量原則上僅限於指定數量。
此外，在下述實施例中，除非另有明確說明或除非從上下文中顯而易見該構件原則上是必不可少的，否則不用說各構件(包括基元步驟)並非必不可少的。同樣地，在下述實施例中，當提及構件的形狀、位置關係等時，除非另有明確規定或除非從上下文中顯而易見構件的形狀、位置關係等在原則上係不同的，否則包括大致近似的形狀、相似的形狀等。 這同樣適用於上述數值和範圍。
以下，將參照附圖詳細描述本發明的實施例。應注意到，在用於描述實施例的所有圖式中，具有相同功能的部件由相同的元件符號所表示，並且適當地省略其重複的描述。另外，在下述實施例中，除非另有必要，否則相同或相似部分的描述一般不再重複。 第一實施例
＜改善空間＞
於此之後，將參照圖33至35描述比較例的鐵電記憶體的改善空間。圖33顯示比較例的鐵電記憶體的立體圖。圖34顯示比較例的鐵電記憶體的平面圖。圖35係沿著圖34的線A-A的橫截面圖。
如圖33至35所顯示，比較例的鐵電記憶體係形成在半導體基板SB的上部上。複數溝槽係形成在半導體基板SB的上表面中，而由絕緣體所構成的元件隔離區域EI係嵌置在所述溝槽的各者中。在二元件隔離區域之間，半導體基板SB的上表面(其為主動區域)係從元件隔離區域EI暴露。主動區域在X方向中延伸。控制閘電極CG在Y方向中延伸，以延伸於二元件隔離區域EI上方及主動區域上方。X方向及Y方向係彼此正交的方向，並且係沿著半導體基板SB的上表面的方向。
絕緣膜IF1(其為閘極絕緣膜)係形成在控制閘電極CG正下方的主動區域中的半導體基板SB的上表面上。鐵電膜FE及金屬膜MF係以此順序形成在控制閘電極CG與 絕緣膜IF1之間、及控制閘電極CG與元件隔離區域EI之間的半導體基板SB上。源極區域SR及汲極區域DR(其例如係n型半導體區域)係形成在主動區域中的半導體基板SB的上表面中，以在平面圖中將控制閘電極CG夾於其間。
當將電壓施加至控制閘電極CG以對鐵電膜FE施加電性場(電場)時，在鐵電膜FE中會產生介電質極化，且即使將該電性場(電場)移除，該極化仍不會變成0。在此方法中，鐵電膜FE的極化方向係受控制的以控制一電壓(閾值電壓)，在該電壓(閾值電壓)下預定電流開始在源極區域SR與汲極區域DR之間流動，而可將鐵電記憶體使用作為儲存元件。
圖35顯示當將大於0V的電壓施加至控制閘電極CG時，位於主動區域上的鐵電膜FE中的極化。如圖35所顯示，在主動區域上的鐵電膜FE中，位於半導體基板SB側上的部分係帶正電，位於控制閘電極CG側上的部分係帶負電，而極化係在此方式下形成。然而，對元件隔離區域EI上的鐵電膜FE所施加的電場係較弱於主動區域上的電場。由於此原因，將難以使元件隔離區域EI上的鐵電膜FE中的極化倒轉。因此，可能存在元件隔離區域EI上的極化係與主動區域上的極化相反的情況。在此種情況下，將難以保留主動區域上的極化狀態，因此可能使保存特性(保持性)劣化。在此種情況下，還可能存在錯誤讀寫(干擾)的問題。
圖35顯示對控制閘電極CG施加正性電壓時的極化。相對於圖35，在主動區域上的鐵電膜FE中，當對控制閘電極CG施加負性電壓時，位於半導體基板SB側上的部分係帶負電，位於控制閘電極CG側上的部分係帶正電，而極化係在此方式下形成。然而，就算在此情況下，仍將難以使元件隔離區域EI上的鐵電膜FE中的極化倒轉。由於此原因，元件隔離區域EI上的極化係容易與主動區域上的極化相反。
因此，在鐵電記憶體(其中鐵電膜FE係形成在元件隔離區域EI上方)中，將難以控制元件隔離區域EI的極化狀態，並存在著與上述原因使鐵電記憶體的性能降低相關的改善空間。
＜半導體晶片的布局配置示例＞
於此之後，將參照圖1至5對具有鐵電記憶體(其為本實施例的非揮發性記憶體)的半導體裝置進行描述。圖1係顯示半導體晶片的布局配置示例的示意圖，其中在該半導體晶片上係安裝著本實施例的半導體裝置。圖2係顯示本實施例的半導體裝置的立體圖。圖3係顯示本實施例的半導體裝置的平面圖。圖4係沿著圖3的線A-A的橫截面圖。圖5係沿著圖3的線B-B的橫截面圖。換言之，圖4係沿著記憶胞的閘極寬度方向的橫截面圖，而圖5係沿著記憶胞的閘極長度方向的橫截面圖。
首先，將描述半導體裝置(半導體晶片)的布局配置，其中在該半導體裝置(半導體晶片)中形成包括非揮發性記憶體的系統。在圖1中，半導體晶片CHP具有中央處理單元(CPU)電路C1、隨機存取記憶體(RAM)電路C2及類比電路C3。此外，該半導體晶片CHP具有電子抹除式可複寫唯讀記憶體(EEPROM)電路C4、鐵電記憶體C5及輸入/輸出(I/O)電路C6。該半導體晶片CHP構成半導體裝置。
CPU電路C1亦被稱作中央處理裝置，對來自儲存裝置的指令進行讀取及解碼、基於經解碼指令而執行各種計算及控制。
RAM電路C2係能夠隨機讀取儲存資訊(亦即，能夠在任何時間讀取儲存資訊)的記憶體、能夠編寫新的儲存資訊的記憶體、並且亦被稱作能夠在任何時間進行讀取及編寫的記憶體。使用靜態電路的靜態RAM(SRAM)係被使用RAM。
類比電路C3係掌管電壓及電流信號(亦即，在一段時間內連續變化的類比信號)的電路，且係由例如放大電路、轉換電路、調變電路、振盪電路、電源電路等所構成。
EEPROM電路C4及鐵電記憶體C5係非揮發性記憶體的一種類型，其中在編寫操作及抹除操作中可將儲存資訊電性地重新編寫，且亦被稱作電性可抹除及可編程唯獨記憶體。EEPROM電路C4的記憶胞係由例如儲存(記憶)用的金屬氧化物氮化物氧化物半導體(MONOS)類型電晶體等所構成。頻繁被重新編寫的各種數據係儲存在EEPROM電路C4中。EEPROM電路C4或鐵電記憶體C5具有記憶胞陣列(其中複數非揮發性記憶胞係以類矩陣方式進行配置)及其他構件，例如位址緩衝器、列解碼器、行解碼器、驗證感測放大電路、感測放大電路、編寫電路等。
I/O電路C6係輸入/輸出電路，並且係從半導體晶片CHP將數據輸出至該半導體晶片CHP外側所連接的設備、從該半導體晶片CHP外側所連接的設備將數據輸入該半導體晶片等的電路。
本實施例的半導體裝置具有記憶胞區域及邏輯電路區域。該記憶胞陣列(其中該複數非揮發性記憶胞係以類矩陣方式進行配置)係形成在記憶胞區域中。EEPROM電路C4或鐵電記憶體C5等的CPU電路C1、RAM電路C2、類比電路C3、I/O電路C6、位址緩衝器、列解碼器、行解碼器、驗證感測放大電路、感測放大電路或編寫電路係形成在邏輯電路區域中。
＜半導體裝置的結構＞
圖2至5顯示本實施例的鐵電記憶體的記憶胞。此記憶胞係形成在圖1的鐵電記憶體C5上。
在本實施例中，將描述將n-通道類型MISFET(金屬絕緣體半導體場效電晶體，MIS類型場效電晶體)形成作為電晶體的情況，其中該電晶體係構成記憶胞區域中的記憶胞。應注意到，可將導電性類型相反以形成由p-通道類型MISFET所構成的鐵電記憶體。
本實施例的半導體裝置具有半導體基板SB，及該半導體基板SB係由例如具有約1至10 Ωcm的電阻係數p類型單晶矽(Si)等所構成。半導體基板SB具有上表面(主表面)、以及位於該上表面的相反側上的下表面(背表面)，記憶胞係形成在半導體基板SB的上表面側上。複數溝槽D1係形成在半導體基板SB的上表面中，而由界定主動區域的絕緣膜所構成的元件隔離區域EI係形成在該等溝槽D1的各者中。該元件隔離區域EI係由例如矽氧化物的絕緣體所構成，並可透過例如淺溝槽隔離(STI)方法、矽局部氧化(LOCOS)方法等而形成。此處，該元件隔離區域EI係透過STI方法所形成。
鐵電記憶體的記憶胞具有堆疊膜，其中該堆疊膜係在半導體基板SB上的主動區域上以下列順序形成的絕緣膜IF1、鐵電膜FE及金屬膜MF所構成。此外，鐵電記憶體的記憶胞係由鐵電膜FE、金屬膜MF、形成在該堆疊膜上的控制閘電極CG、以及一對源極區域SR與汲極區域DR所構成，其中該一對源極區域SR與汲極區域DR係形成於控制閘電極CG旁的半導體基板SB的主動區域的上表面中。鐵電記憶體的記憶胞係非揮發性儲存元件。p型井(未顯示)係形成在記憶胞下方的半導體基板SB的上表面中，其中在該p型井中係引進相對低濃度的p型雜質(例如B(硼))。控制閘電極CG係由例如多晶矽膜所構成。
源極區域SR與汲極區域DR各自為n型半導體區域，其中係引進預定濃度的n型雜質(例如，As(砷)或P(磷)或二者)。應注意到，雖然未顯示，但源極區域SR與汲極區域DR可具有延伸區域EX1，其中該延伸區域EX1係以比上述預定濃度更低的濃度而被引進半導體基板SB的上表面中的n -類型半導體區域。源極區域SR與汲極區域DR各自係形成以具有從半導體基板SB的上表面延伸至半導體基板SB的中間深度的預定深度。p型井的深度係較深於源極區域SR與汲極區域DR各者的深度。
在半導體基板SB的上表面上所形成的半導體區域的情況下，本申請案中所稱之深度係在垂直於半導體基板SB的上表面的方向(高度方向、深度方向、直交方向、垂直方向)中的距離。換言之，此處的深度指的是從半導體基板SB的上表面至位於半導體區域的最下側(半導體基板SB的背表面側)上的下表面的距離。
在平面圖中，控制閘電極CG在Y方向中、以及在該複數元件隔離區域EI上方、以及在該等元件隔離區域EI之間的主動區域上方延伸。換言之，該控制閘電極CG係形成以在二元件隔離區域EI的正上方及其之間延伸，其中該二元件隔離區域EI係在Y方向中將主動區域夾於其間。源極區域SR與汲極區域DR係形成在主動區域中，以在X方向中將控制閘電極CG夾於其間。內部未形成源極區域SR與汲極區域DR二者的區域(通道區域)係存在於控制閘電極CG正下方的半導體基板SB的上表面中。X方向及Y方向係彼此正交的方向，並且係沿著半導體基板SB的上表面的方向。X方向係構成記憶胞的MISFET的通道長度方向，而Y方向係MISFET的通道寬度方向。
此處，作為本實施例的鐵電記憶體的其中一特徵，鐵電膜FE並未形成在元件隔離區域EI的正上方。具體而言，鐵電膜FE僅形成在Y方向中對準的二元件隔離區域EI之間的主動區域中的半導體基板SB的正上方。由於此原因，元件隔離區域EI的上表面係暴露於鐵電膜FE。換言之，控制閘電極CG正下方的元件隔離區域EI的上表面係暴露於鐵電膜FE。此處，該控制閘電極CG及元件隔離區域EI的上表面係彼此接觸。此外，鐵電膜FE的二端部各自與元件隔離區域EI的側表面接觸。
雖然未顯示，但將記憶胞覆蓋的層間絕緣膜係形成在半導體基板SB上。插塞(接觸插塞)係經由矽化物層而與控制閘電極CG及源極區域SR與汲極區域DR各者的上表面連接。插塞係穿過層間絕緣膜的連接(導電連接)用金屬膜。插塞係與層間絕緣膜上的佈線連接。
鐵電膜FE係由鐵電材料所構成的絕緣膜，其中該鐵電材料係當施加電性場(電場)時會發生介電質極化，且即使將電性場(電場)移除時極化仍不會變為0的材料。換言之，與順電性材料不同的是，即使在未施加電場時鐵電膜FE中仍維持著極化。該鐵電材料係即使無外部電場時仍將電偶極對準、以及可藉由該電場改變偶極方向的材料。
能夠得知的是，當此高k膜的結晶層為矩形晶體時會顯現鐵電膜的性質。在鐵電記憶體中，構成鐵電膜FE的晶體係與矩形晶體一起形成，以提高鐵電膜的剩餘極化、增強作為鐵電材料的性能、以及減低鐵電記憶體的驅動功率。
鐵電膜FE係由例如HfO 2(氧化鉿)所構成的膜。換言之，該鐵電膜FE係鉿氧化物(Hf XO Y)膜。
期望的是，鐵電膜FE係為了例如記憶胞的低電壓操作的目的而具有薄的膜厚度。期望的是，鐵電膜FE的膜厚度係例如小於或等於10 nm。
金屬膜MF係由例如TiN(鈦氮化物)膜等所構成的導電膜。
＜半導體裝置的操作＞
接著，將描述非揮發性記憶體的操作示例。在本實施例中，「編寫」係被定義為鐵電膜FE的極化係朝上且構成記憶胞的電晶體的閾值電壓係相對高的狀態。「抹除」係被定義為鐵電膜FE的極化係朝下且構成記憶胞的電晶體的閾值電壓係相對低的狀態。
在本實施例的記憶胞中，藉由對控制閘電極CG施予負性電壓以及將選定記憶胞的鐵電膜FE朝上極化而執行編寫。因此，構成記憶胞的電晶體的閾值電壓增加。換言之，該記憶胞進到編寫狀態。
在本實施例的記憶胞中，藉由對控制閘電極CG施予正性電壓以及將選定記憶胞的鐵電膜FE朝下極化而執行編寫。因此，構成記憶胞的電晶體的閾值電壓減少。換言之，該記憶胞進到抹除狀態。圖5顯示在抹除時的鐵電膜FE的極化。換言之，在該鐵電膜FE中，半導體基板SB側上的部分係帶正電，而控制閘電極CG側上的部分係帶負電。
進行讀取時，係將施予控制閘電極CG的電壓設定在介於上述電晶體在編寫狀態中的閾值電壓與上述電晶體在抹除狀態中的閾值電壓之間的數值，以與編寫狀態及抹除狀態產生區別。
＜本實施例的效果＞
接著，將描述本實施例的半導體裝置的效果。如上參照圖33至35所述，在鐵電膜FE係形成在元件隔離區域EI上方的鐵電記憶體中，將難以控制元件隔離區域EI上的極化狀態，並存在著與上述原因使鐵電記憶體的性能降低相關的改善空間。
在本實施例中，鐵電膜FE並未形成在元件隔離區域EI的正上方，且該鐵電膜FE僅形成在主動區域上。這避免發生在元件隔離區域EI上的鐵電膜FE與主動區域上的鐵電膜FE之間的極化狀態係不同的情況。因此，這能夠避免記憶胞的保存特性的劣化、以及錯誤編寫及錯誤抹除的增加。因此，可增強半導體裝置的性能。
＜半導體裝置的製造處理＞
於此之後，將參照圖6至9及圖2至5描述本實施例的半導體裝置的製造方法。圖6至9係在形成處理中的本實施例的半導體裝置的橫截面圖。圖6至9係顯示沿著圖3的線A-A的同一橫截面的橫截面圖，類似圖4。換言之，圖6至9係沿著記憶胞的閘極寬度方向的橫截面圖。
首先，如圖6所示，準備半導體基板SB。該半導體基板SB係由例如電阻係數約為1至10 Ωcm的p型單晶矽等所構成。隨後，雖然未顯示，透過使用離子植入方法將雜質引進半導體基板SB的上表面以形成p型井，其中該p型井係從半導體基板SB的上表面延伸至半導體基板SB的中間深度的p型半導體區域。p型井係藉由植入p型雜質(例如B(硼))而形成。隨後，在半導體基板SB上形成絕緣膜IF1、鐵電膜FE、金屬膜MF及絕緣膜IF2。絕緣膜IF1例如為矽氧化物膜，並可藉由例如熱氧化方法而形成。鐵電膜FE例如為HfO 2(氧化鉿)膜，並可藉由例如CVD(化學氣相沉積)方法、PVD(物理氣相沉積)方法等而形成。此外，鐵電膜FE可藉由ALD(原子層沉積)方法而形成。金屬膜MF例如為TiN(鈦氮化物)膜，並可藉由例如CVD方法或濺鍍方法而形成。絕緣膜IF2係由例如矽氮化物膜所構成，並可藉由例如CVD方法而形成。
隨後，藉由使用光微影技術及乾式蝕刻方法而形成從堆疊膜的上表面延伸至半導體基板SB的中間深度的複數溝槽(隔離溝槽)D1，其中該堆疊膜係由絕緣膜IF1、鐵電膜FE、金屬膜MF及絕緣膜IF2所構成。在此蝕刻處理中，從堆疊膜的上表面延伸至半導體基板SB的中間深度的該複數溝槽D1可藉由執行將光阻膜(未顯示)使用作為遮罩的蝕刻而形成。此外，到達半導體基板SB的中間深度的該複數溝槽D1可藉由將光阻膜(未顯示)使用作為遮罩以對絕緣膜IF2進行圖案化，並且執行將絕緣膜IF2使用作為硬遮罩的蝕刻而形成。換言之，對由絕緣膜IF1、鐵電膜FE、金屬膜MF及絕緣膜IF2所構成的堆疊膜進行圖案化，而該複數溝槽D1係形成在藉由該圖案化而暴露的半導體基板SB的上表面中。
接著，如圖7所示，藉由使用例如CVD方法而形成被嵌置複數溝槽D1各者中的絕緣膜IF3(例如，矽氧化物膜)。接著，將位於複數溝槽D1各者外側的絕緣膜IF3移除。換言之，藉由使用例如CMP(化學機械研磨)方法而執行研磨處理以將絕緣膜IF2的上表面暴露於絕緣膜IF3。
接著，如圖8所示，藉由執行回蝕將絕緣膜IF2移除以暴露金屬膜MF的上表面，並使絕緣膜IF3的上表面退縮。因此，形成由該等溝槽D1各者中剩餘的絕緣膜IF3所構成的元件隔離區域EI。元件隔離區域EI主要係由例如矽氧化物的絕緣體所構成，並具有例如STI結構。
接著，如圖9所示，在半導體基板SB上(元件隔離區域EI上及金屬膜MF上)形成多晶矽膜SF。多晶矽膜SF係形成以覆蓋元件隔離區域EI及金屬膜MF各者的上表面。圖9中顯示的結構係以此方式而得。
接著，控制閘電極CG係藉由對多晶矽膜SF進行圖案化而形成，而源極區域SR及汲極區域DR係形成在主動區域中的半導體基板SB的上表面中，以形成圖2至5中顯示的鐵電記憶體的記憶胞。
換言之，藉由使用光微影技術及乾式蝕刻方法對多晶矽膜SF、金屬膜MF、鐵電膜FE及絕緣膜IF1進行處理，而半導體基板SB的上表面及元件隔離區域EI的上表面係以此方法而暴露。由多晶矽膜SF所構成的控制閘電極CG係藉由此圖案化處理而形成。換言之，在半導體基板SB的上表面上形成由下列順序進行堆疊的絕緣膜IF1、鐵電膜FE、金屬膜MF及控制閘電極CG所構成的堆疊本體。隨後，藉由將控制閘電極CG使用作為遮罩(離子植入阻擋遮罩)而在半導體基板SB的上表面上執行離子植入。因此，該一對源極區域SR及汲極區域DR(其為n型半導體區域)係形成在主動區域中的半導體基板SB的上表面中。源極區域SR及汲極區域DR各自係形成以具有從半導體基板SB的上表面起算的預定深度，且此深度係較淺於元件隔離區域EI及p型井各者的深度。
因此，形成由MISFET(MIS類型場效電晶體)所構成的鐵電記憶體的記憶胞，其中該MISFET包括鐵電膜FE、金屬膜MF、控制閘電極CG及源極區域SR與汲極區域DR。接著，雖然未顯示，但形成覆蓋該鐵電記憶體的層間絕緣膜、穿過該層間絕緣膜的插塞、以及位於該插塞上的佈線以實質完成本實施例的半導體裝置。
＜半導體裝置的製造方法的效果＞
接著，將描述本實施例的半導體裝置的製造方法的效果。
在本實施例中，如參照圖6至8所述，形成鐵電膜FE，接著形成將鐵電膜FE分隔的該複數溝槽D1及元件隔離區域EI。在此方式中，該鐵電膜FE並未形成在元件隔離區域EI上。
如上關於本實施例的半導體裝置的效果所描述，鐵電膜FE並未形成在元件隔離區域EI的正上方，而該鐵電膜FE僅形成在主動區域上。這避免發生在元件隔離區域EI上的鐵電膜FE與主動區域上的鐵電膜FE之間的極化狀態係不同的情況。因此，這能夠避免記憶胞的保存特性的劣化、以及錯誤編寫及錯誤抹除的增加。因此，可增強半導體裝置的性能。
此外，在本實施例中，在溝槽D1形成的同時將鐵電膜FE及金屬膜MF各自部分移除，因此與圖33所顯示的比較例的記憶胞製造情況相比無需準備額外的光微影遮罩。因此，能夠避免半導體裝置的製造處理變得複雜，以及避免製造成本的增加。
此外，在元件隔離區域EI與鐵電膜FE之間的邊界係藉由自對準而加以判定，因此無需考慮光微影的曝光偏差。
此時，已對形成金屬膜MF以及接著形成元件隔離區域EI進行描述。在此情況下，金屬膜MF並未形成在元件隔離區域EI上。然而，如下方本實施例的第二修改例所述，金屬膜可形成在元件隔離區域EI上。在此情況下，絕緣膜IF2係在參照圖6所描述的處理中形成而與鐵電膜FE的上表面接觸，而在參照圖8所描述的回蝕處理中係使鐵電膜FE的上表面暴露。接著，在參照圖9所描述的處理中，金屬膜MF及多晶矽膜SF係以此順序形成在鐵電膜FE及元件隔離區域EI上。
＜第一修改例＞
本實施例還適用於具有鰭狀結構的鐵電記憶體。圖10為鐵電記憶體的記憶胞的立體圖，其中該鐵電記憶體係本修改例的半導體裝置。
如圖10所顯示，記憶胞區域具有複數鰭部FA，其中該複數鰭部FA係在X方向中延伸並配置以在Y方向中等距分隔。應注意到，圖10僅顯示一鰭部FA。鰭部FA例如係從半導體基板SB的上表面選擇性凸出的矩形凸出部分(凸面部分)，並且具有板狀形狀。鰭部FA的下端部分係被元件隔離區域EI所環繞，而該元件隔離區域EI覆蓋著半導體基板SB的上表面。換言之，鰭部FA比元件隔離區域EI的上表面更朝上凸出。鰭部FA係半導體基板SB的一部分，並且係半導體基板SB的主動區域。在平面圖中，元件隔離區域EI係嵌置於相鄰的複數鰭部FA之間，且該等鰭部FA的周圍係被元件隔離區域EI所圍繞。
在Y方向中延伸的複數控制閘電極CG係配置在該複數鰭部FA上。控制閘電極CG各者係形成以在該複數鰭部FA上方延伸。在被控制閘電極CG覆蓋的區域中，絕緣膜IF4、鐵電膜FE1及金屬膜MF4係以此順序形成在鰭部FA的上表面及側表面上。絕緣膜IF4及鐵電膜FE1暴露元件隔離區域EI的上表面，而金屬膜MF4覆蓋元件隔離區域EI的上表面。換言之，金屬膜MF4係形成在控制閘電極CG下方以在該複數鰭部FA上方延伸，類似於控制閘電極CG。因此，金屬膜MF4係中介於控制閘電極CG與元件隔離區域EI的上表面之間。
雖然未顯示，源極區域及汲極區域(其為n型半導體區域)係形成在鰭部FA中以在平面圖中將控制閘電極CG夾於其間。從鰭部FA的上表面及側表面延伸至預定深度的源極區域及汲極區域係各自形成在(半導體基板SB中的)鰭部FA中。此外，可將源極區域及汲極區域形成在磊晶層(半導體層)中，其中該磊晶層係藉由磊晶生長方法而形成在從控制閘電極CG暴露的鰭部FA的上表面及側表面各者上。應注意到，雖然未顯示，但p型井係形成在鰭部FA中。
在包括控制閘電極CG及源極區域與汲極區域的鰭狀FET(FINFET)中，除了鰭部FA的上表面之外，通道還形成在鰭部FA的側表面中。由於此理由，該FINFET在平面圖中具有小面積但具有大通道寬度，這對於半導體裝置的微型化係有利的。
鰭部FA係例如在垂直於上表面的方向(朝上)中從半導體基板SB的上表面凸出的矩形凸出部分。鰭部FA不必是矩形的，而是可為矩形形狀，其具有在短側方向中的橫截面圖中的圓弧轉角。此外，鰭部FA的側表面可垂直於半導體基板SB的上表面，但亦可具有接近垂直的傾斜角度。換言之，鰭部FA的橫截面形狀係矩形或梯形。
接著，將參照圖11至16及圖10描述本修改例的半導體裝置的製造方法。圖11至16係在形成處理中的本修改例的半導體裝置的橫截面圖。圖11至16係沿著記憶胞的閘極寬度方向(即係沿著鰭部的短邊方向(控制閘電極的延伸方向))的橫截面圖。
首先，如圖11所示，絕緣膜IF1、鐵電膜FE、金屬膜MF及絕緣膜IF2係以此順序形成在半導體基板SB上，接著藉由執行上述參照圖6的相同處理而形成該複數溝槽D1。因此，在二溝槽D1之間係形成於X方向中延伸的鰭部FA。此時，該複數鰭部FA係形成而在Y方向中對準。
接著，如圖12所示，藉由執行上述參照圖7的相同處理而形成被嵌置在該等溝槽D1各者中的絕緣膜IF3。隨後，透過執行回蝕而移除絕緣膜IF2，並藉由進一步執行回蝕使絕緣膜IF3的上表面退縮至低於鰭部FA的上表面的位置。因此，形成由絕緣膜IF3所構成的元件隔離區域EI。換言之，此時形成的元件隔離區域EI形成具有上表面，其中包括鰭部FA的上端的一部分在該上表面上係暴露的。
接著，如圖13所示，藉由執行氧化處理以在元件隔離區域EI上暴露的鰭部FA的側表面上形成絕緣膜IF4(其為矽氧化物膜)。此時，形成在鰭部FA的側表面上的矽氧化物膜係與鰭部FA的上表面所接觸的絕緣膜IF1整合，而將該矽氧化物膜及該絕緣膜IF1統稱為絕緣膜IF4。
接著，如圖14所示，鐵電膜及金屬膜MF3係以此順序堆疊在半導體基板SB上。鐵電膜可藉由例如CVD方法等而形成，而金屬膜MF3可藉由例如濺鍍方法而形成。該鐵電膜係與鰭部FA正上方的鐵電膜FE整合，因此將該鐵電膜及鰭部FA正上方的該鐵電膜FE統稱為鐵電膜FE1。由鐵電膜FE1及金屬膜MF3所構成的堆疊膜並不完全嵌置在相鄰的鰭部FA之間。鐵電膜FE1及金屬膜MF3各者係由例如與鐵電膜FE及金屬膜MF相同的材料所構成。
接著，如圖15所示，將由鐵電膜FE1及金屬膜MF3所構成的堆疊膜進行回蝕，使該相鄰鰭部FA之間的元件隔離區域EI的上表面暴露。換言之，覆蓋著鰭部FA各者的表面的鐵電膜FE1係彼此分隔。
接著，如圖16所示，金屬膜MF4及多晶矽膜SF係以此順序進行堆疊。因此，介於相鄰鰭部FA之間的部分係被絕緣膜IF4、鐵電膜FE1、金屬膜MF4及多晶矽膜SF所嵌置。換言之，該多晶矽膜SF係形成以覆蓋鰭部FA的上表面及側表面。此處，在金屬膜MF4形成之前可將金屬膜MF及MF3移除。圖10顯示金屬膜MF及MF3繼續存在並與金屬膜MF4整合的情況。
接著，如圖10所示，使用光微影技術及乾式蝕刻方法對多晶矽膜SF、金屬膜MF4、鐵電膜FE1及絕緣膜IF4所構成的堆疊膜進行圖案化。在此方法中，形成在Y方向中延伸的堆疊膜的圖案，而元件隔離區域EI的上表面係從該圖案暴露。因此，形成由多晶矽膜SF所構成的控制閘電極CG。
隨後，雖然未顯示，但將n型雜質引進鰭部FA中以形成源極與汲極區域，其中該鰭部FA從該圖案暴露並在平面圖中的X方向中將控制閘電極CG夾於其間。因此，形成包括控制閘電極CG、金屬膜MF4、鐵電膜FE1及源極與汲極區域的鐵電記憶體的記憶胞。應注意到，可藉由磊晶生長方法使源極與汲極區域在從該圖案暴露的鰭部FA的表面上形成磊晶層，且可藉由將n型雜質引進磊晶層而形成該源極與汲極區域。
如上所述，即使在鐵電記憶體(其為FINFET)的記憶胞中，仍可藉由不在元件隔離區域EI上形成鐵電膜FE1而得到本實施例的上述效果。
＜第二修改例＞
本實施例還適用於具有MFMIS結構的鐵電記憶體，其中絕緣膜(I)、下金屬膜(M)、鐵電膜(F)及上金屬膜(M)係以此順序堆疊在矽基板(S)上。圖17及18為鐵電記憶體的記憶胞的橫截面圖，其中該鐵電記憶體係本修改例的半導體裝置。類似於圖4，圖17係沿著記憶胞的閘極寬度方向的橫截面圖。類似於圖5，圖18係沿著記憶胞的閘極長度方向的橫截面圖。
如圖17及18所顯示，該複數溝槽係形成在半導體基板SB的上表面中，而元件隔離區域EI係形成在該等溝槽的各者中。絕緣膜IF1、金屬膜MF1、鐵電膜FE、金屬膜MF2及控制閘電極CG係形成在相鄰的元件隔離區域EI之間，亦即係位於主動區域中的半導體基板SB的上表面上。此時，絕緣膜IF1、金屬膜MF1及鐵電膜FE僅形成在該相鄰元件隔離區域EI之間，而位於鐵電膜FE及元件隔離區域EI上的金屬膜MF2及控制閘電極CG係在X方向中延伸。源極區域SR與汲極區域DR的其他結構係與參照圖2至5所描述的記憶胞的結構相同。鐵電記憶體的記憶胞係由金屬膜MF1、鐵電膜FE、金屬膜MF2、控制閘電極CG及源極區域SR與汲極區域DR所構成。
接著，將參照圖19及20描述本修改例的半導體裝置的製造方法。圖19及20在相應於圖17的部分處所取得的橫截面圖，即係沿著待形成記憶胞的閘極寬度方向的橫截面圖。
首先，如圖19所示，準備半導體基板SB。隨後，雖然未顯示，但使用離子植入方法將雜質引進半導體基板SB的上表面以形成p型井，其中該p型井係從半導體基板SB的上表面延伸半導體基板SB的中間深度的p型半導體區域。p型井係藉由植入p型雜質(例如B(硼))而形成。隨後，在半導體基板SB上形成絕緣膜IF1、金屬膜MF1、鐵電膜FE及絕緣膜IF2。金屬膜MF1例如係TiN(鈦氮化物)膜，並可藉由使用例如CVD方法或濺鍍方法而形成。
隨後，藉由使用光微影技術及乾式蝕刻及方法而形成複數溝槽(隔離溝槽)D1，其中該複數溝槽(隔離溝槽)D1從堆疊膜的上表面延伸至半導體基板SB的中間深度，該堆疊膜係由絕緣膜IF1、金屬膜MF1、鐵電膜FE及絕緣膜IF2所構成。
接著，如圖20所示，形成被嵌置於該複數溝槽D1各者中的絕緣膜。接著，將該複數溝槽D1外側的絕緣膜移除。換言之，藉由執行使用例如CMP方法的研磨處理使絕緣膜IF2的上表面從絕緣膜暴露。隨後，藉由執行回蝕將絕緣膜IF2移除以暴露鐵電膜FE的上表面，並使絕緣膜IF3的上表面退縮。因此，形成由該等溝槽D1各者中所剩餘的上述絕緣膜而構成的元件隔離區域EI。
接著，如圖17及18所示，將金屬膜MF2及多晶矽膜以此順序形成在半導體基板SB上(元件隔離區域EI上及金屬膜MF上)。金屬膜MF2例如係TiN(鈦氮化物)膜，並可藉由使用例如CVD方法或濺鍍方法而形成。多晶矽膜係形成以覆蓋元件隔離區域EI及金屬膜MF2各者的上表面。
接著，對金屬膜MF2及多晶矽膜進行圖案化而形成控制閘電極CG，隨後在主動區域中的半導體基板SB的上表面中形成源極區域SR與汲極區域DR而形成鐵電記憶體的記憶胞。藉由此圖案化將金屬膜MF2及控制閘電極CG所構成的堆疊膜形成作為在Y方向中延伸的圖案。該堆疊膜係延伸於複數元件隔離區域EI(其對準於Y方向中)上方、以及在這些元件隔離區域EI之間的主動區域中的半導體基板SB上方。
因此，形成由MISFET(MIS類型場效電晶體)所構成的鐵電記憶體的記憶胞，其中該MISFET包括鐵電膜FE、金屬膜MF1、控制閘電極CG、金屬膜MF2及源極區域SR與汲極區域DR。接著，雖然未顯示，但形成覆蓋鐵電記憶體的層間絕緣膜、穿過該層間絕緣膜的插塞、以及位於該插塞上的佈線，以實質完成本修改例的半導體裝置。
由於在本修改例，即使在具有MFMIS結構的鐵電記憶體的記憶胞中，仍可藉由不在元件隔離區域EI上形成鐵電膜FE1而得到本實施例的上述效果。
此外，在具有MFMIS結構的鐵電記憶體中，可藉由在形成控制閘電極CG時使上金屬膜MF2及鐵電膜FE較薄於下金屬膜MF1及絕緣膜IF1而進一步改善電容耦接，如非專利文件1中所述。
此外，透過採用具有MFMIS結構而非MFIS結構的鐵電記憶體可使施予絕緣膜IF1的電場均勻。 第二實施例
於此之後，將參照圖21至24描述將鐵電膜形成在主動區域上及元件隔離區域上，接著藉由研磨處理將元件隔離區域上的鐵電膜移除的情況。圖21至24係製造處理中的本實施例的半導體裝置的橫截面圖。圖21至24顯示沿著待形成的記憶胞的閘極寬度方向的橫截面。
在本實施例的半導體裝置的製造處理中，首先，如圖21所示，準備半導體基板SB，接著在半導體基板SB的上表面中形成複數溝槽D1，並且在該等溝槽D1各者中形成元件隔離區域EI。元件隔離區域EI可藉由習知方法而形成。
換言之，例如形成以下列順序而形成在半導體基板SB的上表面上的矽氧化物膜及矽氮化物膜所構成的堆疊膜，接著藉由使用光微影技術及乾式蝕刻方法對該堆疊膜進行圖案化。接著，透過乾式蝕刻將從該堆疊膜暴露的半導體基板SB的上表面往下挖掘而形成複數溝槽D1，接著在該等溝槽D1各者中嵌置矽氧化物膜。隨後，透過CMP方法等對矽氧化物膜的上表面進行研磨使矽氮化物膜的上表面暴露，接著藉由濕式蝕刻方法使矽氧化物膜的上表面選擇性向下退縮。此時，矽氧化物膜的經退縮上表面的高度係較高於矽氮化物膜的下表面。因此，形成由矽氧化物膜所構成的元件隔離區域EI。接著，將矽氮化物膜及該矽氮化物膜下方的矽氧化物膜移除以暴露主動區域中的半導體基板SB的上表面。
如圖21所顯示，元件隔離區域EI的上表面的高度係較高於主動區域中的半導體基板SB的上表面的高度。此處，在元件隔離區域EI的上表面與主動區域中的半導體基板SB的上表面之間必須存在一定規模的高度差。具體而言，該高度差必須大於在參照圖22而描述於下的處理中所形成的鐵電膜FE及金屬膜MF的總膜厚度。
接著，如圖22所示，將主動區域中的半導體基板SB的上表面氧化以形成絕緣膜IF1。隨後，將鐵電膜FE及金屬膜MF以此順序沉積在半導體基板SB上(即，絕緣膜IF1上及元件隔離區域EI上)。此時，主動區域中的金屬膜MF的上表面的高度(即，從元件隔離區域EI暴露的半導體基板SB的上表面正上方的金屬膜MF)係較低於元件隔離區域EI的最上方表面的高度。
接著，如圖23所示，藉由使用例如CMP(化學機械研磨)方法等而執行研磨處理以將鐵電膜FE的一部分及金屬膜MF的一部分移除，而元件隔離區域EI的上表面係在此方式中暴露。換言之，將元件隔離區域EI上的鐵電膜FE及金屬膜MF移除。應注意到，由鐵電膜FE及金屬膜MF所構成的堆疊膜係餘留在介於相鄰元件隔離區域EI之間的主動區域中的半導體基板SB上。
接著，如圖24所示，將多晶矽膜形成於半導體基板SB上(即，堆疊膜上及元件隔離區域EI上)。隨後，將多晶矽膜圖案化以形成控制閘電極CG。
接著，雖然未顯示，在主動區域中的半導體基板SB的上表面中形成源極區域與汲極區域以在平面圖中將控制閘電極CG夾於其間而形成記憶胞。
在本實施例中，元件隔離區域EI上的鐵電膜FE及金屬膜MF係藉由研磨處理而移除，而鐵電膜FE及金屬膜MF僅餘留在主動區域中。這避免發生在元件隔離區域EI上的鐵電膜FE與主動區域上的鐵電膜FE之間的極化狀態係不同的情況。因此，這能夠避免記憶胞的保存特性的劣化、以及錯誤編寫及錯誤抹除的增加。因此，可增強半導體裝置的性能。
此外，在本實施例中係形成元件隔離區域EI，接著形成鐵電膜FE。由於此原因，能夠避免鐵電膜FE被形成元件隔離區域EI時所執行的熱處理影響。
此外，在本實施例中，藉由研磨處理將鐵電膜FE及金屬膜MF各自進行部分移除，因此與圖33所顯示的比較例的記憶胞的製造情況相比不需準備額外光微影遮罩。因此，能夠避免半導體裝置的製造處理變得複雜，以及避免製造成本的增加。
此外，在元件隔離區域EI與鐵電膜FE之間的邊界係藉由自對準而加以判定，因此無需考慮光微影的曝光偏差。 第三實施例
於此之後，將參照圖25至28描述在主動區域上及元件隔離區域上形成鐵電膜，接著將該鐵電膜圖案化而移除該元件隔離區域上的該鐵電膜的情況。圖25至28係製造處理中的本實施例的半導體裝置的橫截面圖。圖25至28顯示沿著待形成的記憶胞的閘極寬度方向的橫截面。
在本實施例的半導體裝置的製造方法中，首先，如圖25所示，準備半導體基板SB，接著在半導體基板SB的上表面中形成複數溝槽D1，並且在該等溝槽D1各者中形成元件隔離區域EI。元件隔離區域EI可藉由習知方法而形成。
接著，如圖26所示，將主動區域中的半導體基板SB的上表面氧化以形成絕緣膜IF1。隨後，將鐵電膜FE及金屬膜MF以此順序沉積在半導體基板SB上(即，絕緣膜IF1上及元件隔離區域EI上)。
隨後，藉由使用光微影技術以在金屬膜MF上形成光阻圖案RP。光阻圖案RP係一圖案，其由光阻膜所構成、覆蓋主動區域中的半導體基板SB的上表面、以及暴露元件隔離區域EI的上表面，除了與平面圖中的主動區域相鄰的元件隔離區域EI的上表面之外。此時，該光阻圖案RP不僅覆蓋主動區域中後續形成控制閘電極CG的區域，還覆蓋後續形成源極區域與汲極區域的區域。換言之，該光阻圖案RP連續地覆蓋在Y方向中相鄰的元件隔離區域EI之間的部分上方的主動區域中的半導體基板SB的上表面，以及暴露元件隔離區域EI的上表面，除主動區域的鄰近區域中的部分之外。
接著，如圖27所示，藉由將光阻圖案RP使用作為遮罩(防止蝕刻遮罩)而執行乾式蝕刻以對金屬膜MF及鐵電膜FE進行圖案化，接著將光阻圖案RP移除。藉由此圖案化，元件隔離區域EI的上表面係從金屬膜MF及鐵電膜FE暴露。
接著，如圖28所示，將多晶矽膜形成於半導體基板SB上(即，金屬膜MF上及元件隔離區域EI上)。隨後，將該多晶矽膜圖案化以形成控制閘電極CG。在此圖案化處理中係對該多晶矽膜進行圖案化，接著對金屬膜MF及鐵電膜FE進行圖案化，因此使在平面圖中將控制閘電極CG夾於其間的主動區域中的半導體基板SB的上表面暴露。
接著，雖然未顯示，但在主動區域中的半導體基板SB的上表面中形成源極區域與汲極區域以在平面圖中將控制閘電極CG夾於其間而形成記憶胞。
在本實施例中，藉由使用光阻圖案RP而進行蝕刻以將元件隔離區域EI上的鐵電膜FE及金屬膜MF移除，而該鐵電膜FE及該金屬膜MF僅餘留在主動區域中。這避免發生在元件隔離區域EI上的鐵電膜FE與主動區域上的鐵電膜FE之間的極化狀態係不同的情況。因此，這能夠避免記憶胞的保存特性的劣化、以及錯誤編寫及錯誤抹除的增加。因此，可增強半導體裝置的性能。
此外，在本實施例中係形成元件隔離區域EI，接著形成鐵電膜FE。由於此原因，能夠避免鐵電膜FE被形成元件隔離區域EI時所執行的熱處理影響。
此外，在本實施例中，元件隔離區域EI上的鐵電膜FE及金屬膜MF係藉由使用光微影技術及蝕刻方法而移除，並可僅使用常用技術而得到該鐵電膜FE及該金屬膜MF的所欲形狀。因此，圖案化係以通常技術而執行，故可輕易形成在CPU電路等中所形成的低耐受電壓電晶體以及在I/O電路等中所形成的高耐受電壓電晶體。
＜修改例＞
在將具有MFMIS結構的鐵電記憶體應用於本實施例的情況下，可考慮下列處理。換言之，如參照圖25所述，形成元件隔離區域EI，接著如圖36的比較例中所示，形成由金屬膜MF1、鐵電膜FE及金屬膜MF2所構成的堆疊膜，其中該金屬膜MF1、鐵電膜FE及金屬膜MF2係以此順序沉積在元件隔離區域EI上及半導體基板SB上。隨後，將該堆疊膜圖案化，移除元件隔離區域EI上的堆疊膜，接著該堆疊膜上及該元件隔離區域EI上形成控制閘電極CG。在此情況下，控制閘電極CG的一部分係在堆疊膜的側表面處與金屬膜MF1接觸，而金屬膜MF1及MF2彼此短路。因此，鐵電記憶體的記憶胞將無法得到所欲特性。因此，在具有MFMIS結構的鐵電記憶體中，需要策畫一方法防止金屬膜MF1及MF2彼此短路。
因此，在本修改例中，將會描述將參照圖21至24所述的製造方法與參照圖25至28所述的製造方法結合以防止上述短路的情況，以及藉由不在元件隔離區域EI上形成鐵電膜FE而改善半導體裝置的性能的效果。
於此之後，將參照圖29至32描述當鐵電記憶體具有MFMIS結構時將元件隔離區域上的鐵電膜移除的情況。圖29至32係製造處理中的本修改例的半導體裝置的橫截面圖。圖29至32顯示沿著待形成的記憶胞的閘極寬度方向的橫截面。
在本修改例的半導體裝置的製造處理中，首先，藉由執行上方參照圖21所述的相同處理而形成元件隔離區域EI，其中該元件隔離區域EI具有一上表面且該上表面位於主動區域中的半導體基板SB的上表面還高的位置處。介於元件隔離區域EI的上表面與主動區域中的半導體基板SB的上表面之間的高度差必須大於在下方參照圖29所述的處理中形成的金屬膜MF1的膜厚度。
接著，如圖29所示，將主動區域的半導體基板SB的上表面氧化以形成絕緣膜IF1。隨後，將金屬膜MF1沉積於半導體基板SB上(即，絕緣膜IF1上及元件隔離區域EI上)。此時，主動區域中的金屬膜MF1的上表面的高度係較低於元件隔離區域EI的最上方表面的高度。
接著，如圖30所示，藉由使用例如CMP方法等而執行研磨處理以將金屬膜MF1的一部分移除，而元件隔離區域EI的上表面係在此方式中暴露。換言之，將元件隔離區域EI上的金屬膜MF1移除。應注意到，金屬膜MF1係餘留在介於相鄰元件隔離區域EI之間的主動區域中的半導體基板SB上。
接著，如圖31所示，將鐵電膜FE及金屬膜MF2以此順序形成在半導體基板SB上(即，金屬膜MF1上及元件隔離區域EI上)。
隨後，藉由使用光微影技術以在金屬膜MF2上形成光阻圖案RP。光阻圖案RP係一圖案，其由光阻膜所構成、覆蓋主動區域中的半導體基板SB的上表面、以及暴露元件隔離區域EI的上表面，除了與平面圖中的主動區域相鄰的元件隔離區域EI的上表面之外。此時，該光阻圖案RP不僅覆蓋主動區域中後續形成控制閘電極CG的區域，還覆蓋後續形成源極區域與汲極區域的區域。換言之，該光阻圖案RP連續地覆蓋在Y方向中相鄰的元件隔離區域EI之間的部分上方的主動區域中的半導體基板SB的上表面、及金屬膜MF1的上表面，並且暴露元件隔離區域EI的上表面，除主動區域的鄰近區域中的部分之外。光阻圖案RP在Y方向中的二端係終止於金屬膜MF1在Y方向中的相應端外側。
接著，如圖32所示，藉由將光阻圖案RP使用作為遮罩(防止蝕刻遮罩)而執行乾式蝕刻以對金屬膜MF2及鐵電膜FE進行圖案化，接著將光阻圖案RP移除。藉由此圖案化，元件隔離區域EI的上表面係從金屬膜MF2及鐵電膜FE暴露。此時，金屬膜MF2及鐵電膜FE在Y方向中的二端係終止於金屬膜MF1在Y方向中的相應端外側。換言之，鐵電膜FE從金屬膜MF1在Y方向中的一端部至另一端部覆蓋該金屬膜MF1。由於此原因，金屬膜MF1係與下述控制閘電極CG絕緣。
隨後，將多晶矽膜形成於半導體基板SB上(即，金屬膜MF2上及元件隔離區域EI上)。隨後，將該多晶矽膜圖案化以形成控制閘電極CG。在此圖案化處理中係對該多晶矽膜進行圖案化，接著對金屬膜MF2、鐵電膜FE及金屬膜MF1進行圖案化，因此使在平面圖中將控制閘電極CG夾於其間的主動區域中的半導體基板SB的上表面暴露。
接著，雖然未顯示，但在主動區域中的半導體基板SB的上表面中形成源極區域與汲極區域以在平面圖中將控制閘電極CG夾於其間而形成記憶胞。
在本修改例中，元件隔離區域EI上的金屬膜MF1藉由研磨處理而移除，元件隔離區域EI上的鐵電膜FE及金屬膜MF2係藉由使用光阻圖案RP進行蝕刻而移除。此時，元件隔離區域EI上的金屬膜MF1係藉由研磨處理而移除，因此後續形成由鐵電膜FE及金屬膜MF2所構成的堆疊圖案不會從金屬膜MF1暴露。因此，能夠避免金屬膜MF1與金屬膜MF2之間經由控制閘電極CG的短路。在此方式中，能夠使鐵電膜FE及金屬膜MF僅餘留在主動區域中。這避免發生在元件隔離區域EI上的鐵電膜FE與主動區域上的鐵電膜FE之間的極化狀態係不同的情況。因此，這能夠避免記憶胞的保存特性的劣化、以及錯誤編寫及錯誤抹除的增加。因此，可增強半導體裝置的性能。
此外，在具有MFMIS結構的鐵電記憶體中，可藉由在形成控制閘電極CG時使上金屬膜MF2及鐵電膜FE較薄於下金屬膜MF1及絕緣膜IF1而進一步改善電容耦接，如非專利文件1中所述。
此外，透過採用具有MFMIS結構而非MFIS結構的鐵電記憶體可使施予絕緣膜IF1的電場均勻。
此外，在本實施例中係形成元件隔離區域EI，接著形成鐵電膜FE。由於此原因，能夠避免鐵電膜FE被形成元件隔離區域EI時所執行的熱處理影響。
在上方敘述中，已基於實施例對本發明的發明人所完成之發明進行具體描述。然而，本發明當然不受限於前述實施例，而是可在本發明的範圍內進行各種修改及變更。
舉例而言，在第一至第三實施例中已描述由n型電晶體所構成的記憶胞。然而，可將電晶體形成為p型電晶體。在此情況下，這足以反轉構成該電晶體的井及源極區域/汲極區域等的導電性類型。
CHP:半導體晶片 C1:中央處理單元(CPU)電路 C2:隨機存取記憶體(RAM)電路 C3:類比電路 C4:電子抹除式可複寫唯讀記憶體(EEPROM)電路 C5:鐵電記憶體 C6:輸入/輸出(I/O)電路 SB:半導體基板 D1:溝槽 EI:元件隔離區域 IF1,IF2,IF3,IF4:絕緣膜 FE,FE1:鐵電膜 MF,MF1,MF2,MF3,MF4:金屬膜 CG:控制閘電極 SR:源極區域 DR:汲極區域 EX1:延伸區域 SF:多晶矽膜 FA:鰭部 RP:光阻圖案
圖1係顯示半導體晶片的佈局配置的示意圖，其中在半導體晶片上係安裝著根據本發明的第一實施例的半導體裝置。
圖2係顯示根據本發明的第一實施例的半導體裝置的立體圖。
圖3係顯示根據本發明的第一實施例的半導體裝置的平面圖。
圖4係沿著圖3的線A-A的橫截面圖。
圖5係沿著圖3的線B-B的橫截面圖。
圖6係在製造處理中的根據本發明的第一實施例的半導體裝置的橫截面圖。
圖7係從圖6續行的製造處理中的半導體裝置的橫截面圖。
圖8係從圖7續行的製造處理中的半導體裝置的橫截面圖。
圖9係從圖8續行的製造處理中的半導體裝置的橫截面圖。
圖10係顯示根據本發明的第一實施例的第一修改例的半導體裝置的立體圖。
圖11係在製造處理中的根據本發明的第一實施例的第一修改例的半導體裝置的橫截面圖。
圖12係從圖11續行的製造處理中的半導體裝置的橫截面圖。
圖13係從圖12續行的製造處理中的半導體裝置的橫截面圖。
圖14係從圖13續行的製造處理中的半導體裝置的橫截面圖。
圖15係從圖14續行的製造處理中的半導體裝置的橫截面圖。
圖16係從圖15續行的製造處理中的半導體裝置的橫截面圖。
圖17係顯示根據本發明的第一實施例的第二修改例的半導體裝置的橫截面圖。
圖18係顯示根據本發明的第一實施例的第二修改例的半導體裝置的橫截面圖。
圖19係在製造處理中的根據本發明的第一實施例的第二修改例的半導體裝置的橫截面圖。
圖20係從圖19續行的製造處理中的半導體裝置的橫截面圖。
圖21係在製造處理中的根據本發明的第二實施例的半導體裝置的橫截面圖。
圖22係從圖21續行的製造處理中的半導體裝置的橫截面圖。
圖23係從圖22續行的製造處理中的半導體裝置的橫截面圖。
圖24係從圖23續行的製造處理中的半導體裝置的橫截面圖。
圖25係在製造處理中的根據本發明的第三實施例的半導體裝置的橫截面圖。
圖26係從圖25續行的製造處理中的半導體裝置的橫截面圖。
圖27係從圖26續行的製造處理中的半導體裝置的橫截面圖。
圖28係從圖27續行的製造處理中的半導體裝置的橫截面圖。
圖29係在製造處理中的根據本發明的第三實施例的修改例的半導體裝置的橫截面圖。
圖30係從圖29續行的製造處理中的半導體裝置的橫截面圖。
圖31係從圖30續行的製造處理中的半導體裝置的橫截面圖。
圖32係從圖31續行的製造處理中的半導體裝置的橫截面圖。
圖33係顯示比較例的半導體裝置的立體圖。
圖34係顯示比較例的半導體裝置的平面圖。
圖35係沿著圖34的線A-A的橫截面圖。
圖36係在製造處理中的根據比較例的半導體裝置的橫截面圖。
CHP:半導體晶片
C1:中央處理單元(CPU)電路
C2:隨機存取記憶體(RAM)電路
C3:類比電路
C4:電子抹除式可複寫唯讀記憶體(EEPROM)電路
C5:鐵電記憶體
C6:輸入/輸出(I/O)電路

Claims (13)

  1. 一種半導體裝置，包括： 半導體基板； 元件隔離區域，嵌置於該半導體基板的上表面中所形成的複數溝槽各者中； 絕緣膜，形成在從該元件隔離區域暴露的該半導體基板的該上表面上； 鐵電膜，形成在該絕緣膜上； 第一金屬膜，形成在該鐵電膜上； 閘電極，形成在該元件隔離區域上及該第一金屬膜上；以及 源極區域及汲極區域，形成在該半導體基板的該上表面中以在平面圖中將該閘電極夾於其間， 其中元件隔離區域的上表面係從該閘電極正下方的該鐵電膜暴露。
  2. 如請求項1之半導體裝置，其中該鐵電膜係形成在彼此相鄰的該等元件隔離區域之間。
  3. 如請求項1之半導體裝置，其中該鐵電膜的端部係與該元件隔離區域的側表面接觸。
  4. 如請求項1之半導體裝置，其中第二金屬膜係形成在該絕緣膜與該鐵電膜之間。
  5. 如請求項1之半導體裝置， 其中該半導體基板具有從該等相鄰元件隔離區域之間的該元件隔離區域的該上表面凸出的凸出部分，以及 該絕緣膜、該鐵電膜、該第一金屬膜及該閘電極覆蓋該凸出部分的側表面及上表面。
  6. 如請求項1之半導體裝置，其中位於從該元件隔離區域暴露的該半導體基板的該上表面正上方的該鐵電膜的上表面的高度係較低於該元件隔離區域的最上方表面的高度。
  7. 一種半導體裝置的製造方法，包括下列步驟： (a)           準備半導體基板； (b)          將第一絕緣膜及第一鐵電膜以此順序形成在該半導體基板上； (c)           在該第一鐵電膜上形成第一金屬膜； (d)          將該第一絕緣膜及該第一鐵電膜進行圖案化，並且在此方法中所暴露的該半導體基板的上表面中形成複數溝槽； (e)           在該複數溝槽各者內側嵌置元件隔離區域； (f)           在該步驟(c)及該步驟(e)過後，在該第一金屬膜上形成閘電極；以及 (g)          在該半導體基板的該上表面中形成源極區域及汲極區域，以在平面圖中將該閘電極夾於其間。
  8. 如請求項7之半導體裝置的製造方法， 其中，在該步驟(b)中，該第一絕緣膜、第二金屬膜及該第一鐵電膜係以此順序形成在該半導體基板上， 在該步驟(d)中，對該第一絕緣膜、該第二金屬膜及該第一鐵電膜進行圖案化，並在此方法中所暴露的該半導體基板的該上表面中形成該複數溝槽。
  9. 如請求項7之半導體裝置的製造方法，更包括下列步驟： (h)          在該步驟(e)後，形成將凸出部分的側表面覆蓋的第二絕緣膜，該凸出部分係比起該複數溝槽之間的該元件隔離區域更朝上凸出的該半導體基板的一部分； (i)            在該步驟(h)後，將第二鐵電膜及第三金屬膜以此順序形成在該半導體基板上； (j)            在該步驟(i)後，對該第二鐵電膜及該第三金屬膜進行回蝕以暴露該元件隔離區域的上表面；以及 (k)          在該步驟(j)後且在該步驟(f)前，在該半導體基板上形成第四金屬膜， 其中該步驟(c)係在該步驟(b)後且在該步驟(d)前執行， 在該步驟(d)中，將該凸出部分形成以在該複數溝槽之間朝上凸出， 在該步驟(e)中，形成該元件隔離區域，使包括該凸出部分的上端的一部分係暴露於該上表面上，以及 在該步驟(f)中，將該閘電極形成在該第一金屬膜上及該第四金屬膜上，使該凸出部分的上表面及該側表面係被該閘電極覆蓋。
  10. 一種半導體裝置的製造方法，包括下列步驟： (a)           準備半導體基板； (b)          在該半導體基板的上表面中形成複數溝槽，並在該複數溝槽各者內形成元件隔離區域； (c)           將絕緣膜、鐵電膜及第一金屬膜以此順序形成在該半導體基板上； (d)          將該元件隔離區域正上方的該鐵電膜及該第一金屬膜移除； (e)           在該步驟(d)後，在該第一金屬膜上形成閘電極；以及 (f)           在該半導體基板的該上表面中形成源極區域及汲極區域，以在平面圖中將該閘電極夾於其間。
  11. 如請求項10之半導體裝置的製造方法， 其中，在該步驟(b)中，形成該元件隔離區域，使得該元件隔離區域的最上方表面的高度係較高於從該元件隔離區域暴露的該半導體基板的該上表面，以及 在該步驟(d)中，藉由研磨處理將該元件隔離區域正上方的該鐵電膜及該第一金屬膜移除。
  12. 如請求項10之半導體裝置的製造方法，其中，在該步驟(d)中，藉由將光阻圖案使用作為遮罩以執行蝕刻，而將該元件隔離區域正上方的該鐵電膜及該第一金屬膜移除。
  13. 如請求項10之半導體裝置的製造方法， 其中該步驟(c)包括下列步驟： (c1) 將該絕緣膜及第二金屬膜以此順序形成在該半導體基板上； (c2) 藉由研磨處理將該元件隔離區域正上方的該第二金屬膜移除；以及 (c3) 在該步驟(c2)後，將該鐵電膜及該第一金屬膜以此順序形成在該半導體基板上， 在該步驟(b)中，形成該元件隔離區域，使得該元件隔離區域的最上方表面的高度係較高於從該元件隔離區域暴露的該半導體基板的該上表面， 在該步驟(d)中，藉由將光阻圖案使用作為遮罩以執行蝕刻，而將該元件隔離區域正上方的該鐵電膜及該第一金屬膜移除， 該閘電極沿著該半導體基板的該上表面在第一方向中延伸，以及 該鐵電膜在該第一方向中的二端係終止於該第二金屬膜的相應端外側。
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