KR20220064909A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20220064909A
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다까히로 마루야마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

게이트 전극과 반도체 기판의 사이에 강유전체막을 갖는 강유전체 메모리를 구비한 반도체 장치의 성능을 향상시킨다. 반도체 기판 SB의 상면의 홈 D1 내에 형성된 소자 분리 영역 EI의 바로 위에 강유전체막 FE 및 금속막 MF를 형성하지 않고, 소자 분리 영역 EI에 의해 규정된 활성 영역의 반도체 기판 SB 위에 강유전체막 FE 및 금속막 MF를 형성함으로써, 활성 영역의 강유전체막 FE 내의 분극 상태와, 소자 분리 영역 EI 위의 강유전체막 FE 내의 분극 상태가 다른 상태로 되는 것을 방지한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 강유전체막을 사용한 기억 소자로서 사용되는 반도체 장치 및 그 제조 방법에 적용하기에 유효한 기술에 관한 것이다.
근년, 저전압에서 동작하는 반도체 기억 소자로서, 강유전체를 사용한 강유전체 메모리가 개발되고 있다. 강유전체 메모리는, 강유전체의 분극의 방향을 제어함으로써, 정보의 기입 상태 및 소거 상태를 변화시키는 불휘발성 기억 소자이다.
또한, 동작 속도가 빠르고, 누설 전류 및 소비 전력의 저감 및 미세화가 가능한 전계 효과 트랜지스터로서, 핀형의 트랜지스터가 알려져 있다. 핀형의 트랜지스터(FINFET: Fin Field Effect Transistor)는, 예를 들어 기판 위에 돌출되는 판형(벽형)의 반도체층의 패턴을 채널층으로서 갖고, 당해 패턴 위를 걸치도록 형성된 게이트 전극을 갖는 반도체 소자이다.
비특허문헌 1에는, 실리콘 기판(S) 위에 절연막(I), 하부 금속막(M), 강유전체막(F) 및 상부 금속막(M)을 순서대로 적층한 MFMIS 구조의 강유전체 메모리가 기재되어 있다. 여기에서는, 절연막과 하부 금속막의 계면의 면적에 대한 강유전체막과 상부 금속막의 계면의 면적의 비율을 작게 함으로써, 강유전체막에 걸리는 전계를 강하게 하는 것이 기재되어 있다.
제79회 응용 물리학회 추계 학술 강연회(2018년 추계) 20p-141-11, 미기타 신지 외
강유전체 메모리에서는, 소자 분리 영역 위의 강유전체막에 걸리는 전계가 약하기 때문에, 소자 분리 영역 위의 강유전체막에서는 분극이 반전되기 어렵다. 그 때문에, 소자 분리 영역 위의 분극이, 활성 영역 위의 분극과 반전되어 있는 경우가 있다. 이와 같은 경우, 활성 영역 위의 분극 상태를 유지하기 어렵기 때문에, 유지 특성(리텐션)의 악화가 일어날 수 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
일 실시 형태인 반도체 장치는, 반도체 기판의 상면 위의 소자 분리 영역의 바로 위에 강유전체막을 형성하지 않고, 활성 영역에 강유전체막을 형성하는 것이다.
본원에 있어서 개시되는 일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 형태 1인 반도체 장치가 탑재된 반도체 칩의 레이아웃 구성을 나타내는 개략도이다.
도 2는 본 발명의 실시 형태 1인 반도체 장치를 나타내는 사시도이다.
도 3은 본 발명의 실시 형태 1인 반도체 장치를 나타내는 평면도이다.
도 4는 도 3의 A-A선에 있어서의 단면도이다.
도 5는 도 3의 B-B선에 있어서의 단면도이다.
도 6은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 7은 도 6에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 8은 도 7에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 10은 본 발명의 실시 형태 1의 변형예 1인 반도체 장치를 나타내는 사시도이다.
도 11은 본 발명의 실시 형태 1의 변형예 1인 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 17은 본 발명의 실시 형태 1의 변형예 2인 반도체 장치를 나타내는 단면도이다.
도 18은 본 발명의 실시 형태 1의 변형예 2인 반도체 장치를 나타내는 단면도이다.
도 19는 본 발명의 실시 형태 1의 변형예 2인 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 21은 본 발명의 실시 형태 2인 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 25는 본 발명의 실시 형태 3인 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 27은 도 26에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 29는 본 발명의 실시 형태 3의 변형예인 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 30은 도 29에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 31은 도 30에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 32는 도 31에 계속되는 반도체 장치의 제조 공정을 설명하는 단면도이다.
도 33은 비교예의 반도체 장치를 나타내는 사시도이다.
도 34는 비교예의 반도체 장치를 나타내는 평면도이다.
도 35는 도 34의 A-A선에 있어서의 단면도이다.
도 36은 비교예인 반도체 장치의 제조 공정을 설명하는 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 언급한 수에 한정되는 것이 아니라, 언급한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하기로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
(실시 형태 1)
<개선의 여지>
이하에, 도 33 내지 도 35를 이용하여, 비교예의 강유전체 메모리가 갖는 개선의 여지에 대하여 설명한다. 도 33은, 비교예의 강유전체 메모리를 나타내는 사시도이다. 도 34는, 비교예의 강유전체 메모리를 나타내는 평면도이다. 도 35는, 도 34의 A-A선에 있어서의 단면도이다.
도 33 내지 도 35에 도시한 바와 같이, 비교예의 강유전체 메모리는, 반도체 기판 SB의 상부에 형성되어 있다. 반도체 기판 SB의 상면에는, 복수의 홈이 형성되어 있으며, 그것들의 홈 내에는, 절연체로 이루어지는 소자 분리 영역 EI가 매립되어 있다. 2개의 소자 분리 영역끼리의 사이에는, 활성 영역인 반도체 기판 SB의 상면이 소자 분리 영역 EI로부터 노출되어 있다. 활성 영역은 X 방향으로 연장되어 있다. 2개의 소자 분리 영역 EI 위와, 활성 영역 위를 걸치도록, Y 방향으로 제어 게이트 전극 CG가 연장되어 있다. X 방향 및 Y 방향은, 서로 직교하는 방향이며, 모두 반도체 기판 SB의 상면을 따르는 방향이다.
제어 게이트 전극 CG의 바로 아래의 활성 영역의 반도체 기판 SB 상면 위에는, 게이트 절연막인 절연막 IF1이 형성되어 있다. 제어 게이트 전극 CG와, 절연막 IF1 및 소자 분리 영역 EI 사이의 반도체 기판 SB 위에는, 강유전체막 FE 및 금속막 MF가 순서대로 형성되어 있다. 평면에서 볼 때, 활성 영역의 반도체 기판 SB의 상면에는, 제어 게이트 전극 CG를 사이에 두도록, 예를 들어 n형의 반도체 영역인 소스 영역 SR 및 드레인 영역 DR이 형성되어 있다.
제어 게이트 전극 CG에 전압을 인가시킴으로써 강유전체막 FE에 전기장(전계)을 인가하면, 강유전체막 FE에 유전 분극이 발생하고, 전기장(전계)을 제거해도 그 분극은 0이 되지 않는다. 이와 같이 하여, 강유전체막 FE의 분극의 방향을 제어함으로써, 소스 영역 SR과 드레인 영역 DR의 사이에서 소정의 전류가 흐르기 시작하는 전압(임계값 전압)을 제어함으로써, 강유전체 메모리는 기억 소자로서 사용할 수 있다.
도 35에서는, 제어 게이트 전극 CG에 0V보다 큰 전압을 인가했을 때의, 활성 영역 위의 강유전체막 FE 내에 있어서의 분극의 모습을 나타내고 있다. 도 35에 도시한 바와 같이, 활성 영역 위의 강유전체막 FE 내에서는, 반도체 기판 SB측의 부분이 정(正)의 전기를 띠고, 제어 게이트 전극 CG측의 부분이 부(負)의 전기를 띠고, 이와 같이 하여 분극이 일어난다. 그러나, 소자 분리 영역 EI 위의 강유전체막 FE에 걸리는 전계는 활성 영역 위에 비교해서 약하다. 이 때문에, 소자 분리 영역 EI 위의 강유전체막 FE에서는 분극이 반전되기 어렵다. 그 결과, 소자 분리 영역 EI 위의 분극이, 활성 영역 위의 분극에 대하여 반전되어 있는 경우가 있다. 이와 같은 경우, 활성 영역 위의 분극 상태를 유지하기 어렵기 때문에, 유지 특성(리텐션)의 악화가 일어날 수 있다. 또한, 이와 같은 경우, 오기입 및 오소거(디스터브)가 일어나기 쉬운 문제가 있다.
도 35에서는, 제어 게이트 전극 CG에 정전압을 인가했을 때의 분극의 모습을 나타내었다. 이에 반하여, 제어 게이트 전극 CG에 부전압을 인가할 때에는, 도 35와는 반대로, 활성 영역 위의 강유전체막 FE 내에 있어서, 반도체 기판 SB측의 부분이 부의 전기를 띠고, 제어 게이트 전극 CG측의 부분이 정의 전기를 띠고, 이와 같이 하여 분극이 일어난다. 그러나, 이 경우도, 소자 분리 영역 EI 위의 강유전체막 FE에서는 분극이 반전되기 어렵다. 그 때문에, 소자 분리 영역 EI 위의 분극은, 활성 영역 위의 분극에 대하여 반전되기 쉽다.
이와 같이, 강유전체막 FE가 소자 분리 영역 EI 위에 걸쳐서 형성되어 있는 강유전체 메모리에서는, 소자 분리 영역 EI 위의 분극 상태를 제어하는 것이 곤란하며, 그것에 기인하여 강유전체 메모리의 성능이 저하되는 개선의 여지가 존재한다.
<반도체 칩의 레이아웃 구성예>
본 실시 형태에 있어서의 불휘발성 메모리인 강유전체 메모리를 갖는 반도체 장치에 대하여 도 1 내지 도 5를 참조하면서 설명한다. 도 1은, 본 실시 형태의 반도체 장치가 탑재된 반도체 칩의 레이아웃 구성예를 나타내는 개략도이다. 도 2는, 본 실시 형태의 반도체 장치를 나타내는 사시도이다. 도 3은, 본 실시 형태의 반도체 장치를 나타내는 평면도이다. 도 4는, 도 3의 A-A선에 있어서의 단면도이다. 도 5는, 도 3의 B-B선에 있어서의 단면도이다. 즉, 도 4는, 메모리 셀의 게이트 폭 방향을 따르는 단면도이며, 도 5는, 메모리 셀의 게이트 길이 방향을 따르는 단면도이다.
우선, 불휘발성 메모리를 포함하는 시스템이 형성된 반도체 장치(반도체 칩)의 레이아웃 구성에 대하여 설명한다. 도 1에 있어서, 반도체 칩 CHP는, CPU(Central Processing Unit) 회로 C1, RAM(Random Access Memory) 회로 C2, 아날로그 회로 C3을 갖고 있다. 또한, 반도체 칩 CHP는, EEPROM(Electrically Erasable Programmable Read Only Memory) 회로 C4, 강유전체 메모리 C5 및 I/O(Input/Output) 회로 C6을 갖고 있다. 반도체 칩 CHP는, 반도체 장치를 구성하고 있다.
CPU 회로 C1은, 중앙 연산 처리 장치라고도 불리고, 기억 장치로부터 명령을 판독해서 해독하고, 그에 기초하여 다종다양한 연산 및 제어 등을 행하는 것이다.
RAM 회로 C2는, 기억 정보를 랜덤으로, 즉 수시 기억되어 있는 기억 정보를 판독하는 것, 및 기억 정보를 새롭게 기입할 수 있는 메모리이며, 수시 기입 판독을 할 수 있는 메모리라고도 불린다. RAM으로서는, 스태틱 회로를 사용한 SRAM(Static RAM)을 사용한다.
아날로그 회로 C3은, 시간적으로 연속해서 변화하는 전압 및 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들어 증폭 회로, 변환 회로, 변조 회로, 발진 회로, 전원 회로 등으로 구성되어 있다.
EEPROM 회로 C4 및 강유전체 메모리 C5는, 기입 동작 및 소거 동작에 있어서, 기억 정보를 전기적으로 재기입 가능한 불휘발성 메모리의 일종이며, 전기적 소거 가능한 프로그래머블 판독 전용 메모리라고도 불린다. 이 EEPROM 회로 C4의 메모리 셀은, 기억(메모리)용의 예를 들어 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터 등으로 구성된다. EEPROM 회로 C4에는, 재기입 빈도가 높은 각종 데이터가 기억되어 있다. EEPROM 회로 C4 또는 강유전체 메모리 C5는, 복수의 불휘발성 메모리 셀이 행렬형으로 배치된 메모리 셀 어레이와, 그 이외의, 어드레스 버퍼, 행 디코더, 열 디코더, 베리파이 감지 증폭기 회로, 감지 증폭기 회로 및 기입 회로 등을 갖고 있다.
I/O 회로 C6은, 입출력 회로이며, 반도체 칩 CHP 내로부터 반도체 칩 CHP의 외부에 접속된 기기에 대한 데이터의 출력, 또는 반도체 칩 CHP의 외부에 접속된 기기로부터 반도체 칩 내로의 데이터의 입력 등을 행하기 위한 회로이다.
본 실시 형태의 반도체 장치는, 메모리 셀 영역과 로직 회로 영역을 갖고 있다. 메모리 셀 영역에는, 복수의 불휘발성 메모리 셀이 행렬형으로 배치된 메모리 셀 어레이가 형성되어 있다. 로직 회로 영역에는, CPU 회로 C1, RAM 회로 C2, 아날로그 회로 C3, I/O 회로 C6, 및 EEPROM 회로 C4 또는 강유전체 메모리 C5의 어드레스 버퍼, 행 디코더, 열 디코더, 베리파이 감지 증폭기 회로, 감지 증폭기 회로 또는 기입 회로 등이 형성되어 있다.
<반도체 장치의 구조>
도 2 내지 도 5에는, 본 실시 형태의 강유전체 메모리의 메모리 셀을 나타내고 있다. 이 메모리 셀은, 도 1의 강유전체 메모리 C5에 형성되어 있다.
본 실시 형태에 있어서는, 메모리 셀 영역의 메모리 셀을 구성하는 트랜지스터로서, ｎ채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor, MIS형 전계 효과 트랜지스터)를 형성하는 경우에 대하여 설명한다. 단, 도전형을 반대로 하여 p채널형의 MISFET로 이루어지는 강유전체 메모리를 형성할 수도 있다.
본 실시 형태의 반도체 장치는, 예를 들어 1 내지 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘(Si) 등으로 이루어지는 반도체 기판 SB를 갖는다. 반도체 기판 SB는, 상면(주면)과, 당해 상면의 반대측 하면(이면)을 구비하고 있으며, 메모리 셀은, 반도체 기판 SB의 상면측에 형성되어 있다. 반도체 기판 SB의 상면에는 복수의 홈 D1이 형성되고, 그것들의 홈 D1 내에는, 활성 영역을 규정하는 절연막으로 이루어지는 소자 분리 영역 EI가 형성되어 있다. 소자 분리 영역 EI는, 산화실리콘 등의 절연체로 이루어지며, 예를 들어 STI(Shallow Trench Isolation)법 또는 LOCOS(Local Oxidization of Silicon)법 등에 의해 형성할 수 있다. 여기에서는, 소자 분리 영역 EI는 STI법에 의해 형성되어 있다.
강유전체 메모리의 메모리 셀은, 반도체 기판 SB 위의 활성 영역 위에 순서대로 형성된 절연막 IF1, 강유전체막 FE 및 금속막 MF로 이루어지는 적층막을 갖고 있다. 또한, 강유전체 메모리의 메모리 셀은, 강유전체막 FE 및 금속막 MF와, 당해 적층막 위에 형성된 제어 게이트 전극 CG와, 제어 게이트 전극 CG의 가로의 반도체 기판 SB의 활성 영역의 상면에 형성된 한 쌍의 소스 영역 SR 및 드레인 영역 DR에 의해 구성되어 있다. 강유전체 메모리의 메모리 셀은, 불휘발성 기억 소자이다. 메모리 셀 아래의 반도체 기판 SB의 상면에는, p형의 불순물(예를 들어 B(붕소))이 비교적 낮은 농도로 도입된 p형 웰(도시생략)이 형성되어 있다. 제어 게이트 전극 CG는, 예를 들어 폴리실리콘막으로 이루어진다.
소스 영역 SR 및 드레인 영역 DR의 각각은, n형의 불순물(예를 들어 As(비소) 혹은 P(인) 또는 그것들의 양쪽)이 소정의 농도로 도입된 n형 반도체 영역이다. 또한, 여기에서는 도시는 하지 않았지만, 소스 영역 SR 및 드레인 영역 DR은, 상기 소정의 농도보다도 낮은 농도로 반도체 기판 SB의 상면에 도입된 n-형 반도체 영역인 익스텐션 영역 EX1을 갖고 있어도 된다. 소스 영역 SR 및 드레인 영역 DR의 각각은, 반도체 기판 SB의 상면으로부터, 반도체 기판 SB 내의 도중 깊이에 걸쳐서 소정의 깊이로 형성되어 있다. p형 웰의 깊이는, 소스 영역 SR 및 드레인 영역 DR의 각각의 깊이보다도 깊다.
본원에서 말하는 깊이란, 반도체 기판 SB의 상면에 형성된 반도체 영역의 경우, 반도체 기판 SB의 상면에 대하여 수직인 방향(높이 방향, 깊이 방향, 수직 방향, 세로 방향)에 있어서의 거리이다. 즉, 여기에서 말하는 깊이란, 반도체 기판 SB의 상면으로부터, 당해 반도체 영역의 가장 하측(반도체 기판 SB의 이면측)에 위치하는 하면까지의 거리를 가리킨다.
평면에서 볼 때, 제어 게이트 전극 CG는 Y 방향으로 연장되어 있으며, 복수의 소자 분리 영역 EI 위와, 그것들의 소자 분리 영역 EI끼리 사이의 활성 영역 위에 걸쳐 있다. 즉, 제어 게이트 전극 CG는, Y 방향에서 활성 영역을 사이에 두는 2개의 소자 분리 영역 EI의 각각의 바로 위끼리의 사이에 걸쳐서 형성되어 있다. 소스 영역 SR 및 드레인 영역 DR은, X 방향에서 제어 게이트 전극 CG를 사이에 두도록 활성 영역에 형성되어 있다. 제어 게이트 전극 CG의 바로 아래의 반도체 기판 SB의 상면에는, 소스 영역 SR 및 드레인 영역 DR 모두 형성되어 있지 않은 영역(채널 영역)이 존재한다. X 방향 및 Y 방향은, 서로 직교하는 방향이며, 모두 반도체 기판 SB의 상면을 따르는 방향이다. X 방향은, 메모리 셀을 구성하는 MISFET의 채널 길이 방향이며, Y 방향은, 당해 MISFET의 채널 폭 방향이다.
여기서, 본 실시 형태의 강유전체 메모리의 특징의 하나로서, 강유전체막 FE는, 소자 분리 영역 EI의 바로 위에 형성되어 있지 않다. 구체적으로는, 강유전체막 FE는, Y 방향으로 배열되는 2개의 소자 분리 영역 EI끼리의 사이에 있어서, 활성 영역의 반도체 기판 SB의 바로 위에만 형성되어 있다. 이 때문에, 소자 분리 영역 EI의 상면은, 강유전체막 FE로부터 노출되어 있다. 즉, 제어 게이트 전극 CG의 바로 아래에 있어서, 소자 분리 영역 EI의 상면은, 강유전체막 FE로부터 노출되어 있다. 여기에서는, 제어 게이트 전극 CG와 소자 분리 영역 EI의 상면이 서로 접하고 있다. 또한, 강유전체막 FE의 양단의 각각은, 소자 분리 영역 EI의 측면에 접하고 있다.
도시는 하지 않았지만, 반도체 기판 SB 위에는, 메모리 셀을 덮는 층간 절연막이 형성되어 있다. 제어 게이트 전극 CG, 소스 영역 SR 및 드레인 영역 DR의 각각의 상면 위에는, 실리사이드층을 통해 플러그(콘택트 플러그)가 접속되어 있다. 플러그는, 층간 절연막을 관통하는 접속용 금속막(도전성 접속부)이다. 플러그는, 층간 절연막 위에서 배선에 접속되어 있다.
강유전체막 FE는, 전기장(전계)을 인가하면 유전 분극이 발생하고, 전기장(전계)을 제거해도 분극이 0이 되지 않는 물질, 즉 강유전체에 의해 구성되어 있는 절연막이다. 즉, 상유전체와 달리, 전계가 인가되지 않은 상태에서도, 강유전체막 FE에 분극이 남는다. 강유전체는, 외부에 전기장이 없어도 전기 쌍극자가 정렬되어 있으며, 또한 쌍극자의 방향이 전기장에 따라 변화할 수 있는 물질이다.
당해 high-k막의 결정층이 직방정일 때에 강유전체막의 성질이 나타나는 것이 알려져 있다. 강유전체 메모리에서는, 강유전체막의 잔류 분극의 증대, 강유전체로서의 성능의 향상, 및 강유전체 메모리의 구동 전력의 저감을 실현하기 위해서, 강유전체막 FE를 구성하는 결정을 직방정으로 형성하고 있다.
강유전체막 FE는, 예를 들어 HfO2(하프니아)로 이루어지는 막이다. 즉, 강유전체막 FE는, 산화하프늄(HfXOY)막이다.
강유전체막 FE는, 메모리 셀의 저전압 동작 등을 목적으로 하여 막 두께가 얇은 것이 바람직하다. 강유전체막 FE의 막 두께는, 예를 들어 10㎚ 이하인 것이 바람직하다.
금속막 MF는, 예를 들어 TiN(질화티타늄)막 등으로 이루어지는 도전막이다.
<반도체 장치의 동작>
다음으로, 불휘발성 메모리의 동작예에 대하여 설명한다. 본 실시 형태에서는, 강유전체막 FE의 분극이 상향으로 되고, 메모리 셀을 구성하는 트랜지스터의 임계값 전압을 비교적 높은 상태로 하는 것을 「기입」이라고 정의한다. 강유전체막 FE의 분극이 하향으로 되고, 메모리 셀을 구성하는 트랜지스터의 임계값 전압을 비교적 낮은 상태로 하는 것을 「소거」라고 정의한다.
본 실시 형태의 메모리 셀에 있어서, 기입은 제어 게이트 전극 CG에 부의 전압을 인가하고, 선택한 메모리 셀의 강유전체막 FE를 상향으로 분극함으로써 행한다. 그 결과, 메모리 셀을 구성하는 트랜지스터의 임계값 전압이 상승한다. 즉, 메모리 셀은 기입 상태로 된다.
본 실시 형태의 메모리 셀에 있어서, 소거는 제어 게이트 전극 CG에 정의 전압을 인가하고, 선택한 메모리 셀의 강유전체막 FE를 하향으로 분극함으로써 소거를 행한다. 그 결과, 메모리 셀을 구성하는 트랜지스터의 임계값 전압을 하강시킨다. 즉, 메모리 셀은 소거 상태로 된다. 도 5에서는, 소거 시의 강유전체막 FE의 분극의 모습을 나타내고 있다. 즉, 강유전체막 FE 내에서는, 반도체 기판 SB측의 부분이 정의 전기를 띠고, 제어 게이트 전극 CG측의 부분이 부의 전기를 띠고 있다.
판독 시에는, 제어 게이트 전극 CG에 인가하는 전압을, 기입 상태에 있어서의 상기 트랜지스터의 임계값 전압과 소거 상태에 있어서의 상기 트랜지스터의 임계값 전압 사이의 값으로 함으로써, 기입 상태와 소거 상태를 판별할 수 있다.
<본 실시 형태의 효과>
다음으로, 본 실시 형태의 반도체 장치의 효과에 대하여 설명한다. 도 33 내지 도 35를 이용하여 상술한 바와 같이, 강유전체막 FE가 소자 분리 영역 EI 위에 걸쳐서 형성되어 있는 강유전체 메모리에서는, 소자 분리 영역 EI 위의 분극 상태를 제어하는 것이 곤란하며, 그에 기인하여 강유전체 메모리의 성능이 저하된다고 하는 개선의 여지가 존재한다.
그래서, 본 실시 형태에서는, 소자 분리 영역 EI의 바로 위에 강유전체막 FE를 형성하지 않고, 강유전체막 FE를 활성 영역 위에만 형성하고 있다. 이에 의해, 소자 분리 영역 EI 위의 강유전체막 FE와 활성 영역 위의 강유전체막 FE에서 분극 상태가 다른 상황이 발생하는 것을 방지할 수 있다. 따라서, 메모리 셀의 유지 특성의 저하, 그리고, 오기입 및 오소거의 증대를 방지할 수 있다. 그 결과, 반도체 장치의 성능을 향상시킬 수 있다.
<반도체 장치의 제조 공정>
이하에, 도 6 내지 도 9 및 도 2 내지 도 5를 이용하여, 본 실시 형태의 반도체 장치의 제조 방법에 대하여 설명한다. 도 6 내지 도 9는, 본 실시 형태의 반도체 장치의 형성 공정 중의 단면도이다. 도 6 내지 도 9는, 도 4와 마찬가지로, 도 3의 A-A선에 있어서의 단면과 동일한 개소를 나타내는 단면도이다. 즉, 도 6 내지 도 9는, 메모리 셀의 게이트 폭 방향을 따르는 단면도이다.
여기에서는 우선, 도 6에 도시한 바와 같이, 반도체 기판 SB를 준비한다. 반도체 기판 SB는, 예를 들어 1 내지 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘 등으로 이루어진다. 계속해서, 도시는 하지 않았지만, 이온 주입법을 이용하여 반도체 기판 SB의 상면에 불순물을 도입함으로써, 반도체 기판 SB의 상면으로부터 반도체 기판 SB의 도중 깊이에 걸쳐서 p형 반도체 영역인 p형 웰을 형성한다. p형 웰은, p형의 불순물(예를 들어 B(붕소))을 주입함으로써 형성한다. 계속해서, 반도체 기판 SB 위에 절연막 IF1, 강유전체막 FE, 금속막 MF 및 절연막 IF2를 형성한다. 절연막 IF1은, 예를 들어 산화실리콘막이며, 예를 들어 열산화법에 의해 형성할 수 있다. 강유전체막 FE는, 예를 들어 HfO2(하프니아)막이며, 예를 들어 CVD(Chemical Vapor Deposition)법, PVD(Physical Vapor Deposition)법 등에 의해 형성할 수 있다. 또한, 강유전체막 FE는, ALD(Atomic Layer Deposition)법에 의해 형성할 수도 있다. 금속막 MF는, 예를 들어 TiN(질화티타늄)막이며, 예를 들어 CVD법 또는 스퍼터링법을 이용하여 형성할 수 있다. 절연막 IF2는, 예를 들어 질화실리콘막으로 이루어지고, 예를 들어 CVD법에 의해 형성할 수 있다.
계속해서, 포토리소그래피 기술 및 건식 에칭법을 이용하여, 절연막 IF1, 강유전체막 FE, 금속막 MF 및 절연막 IF2로 이루어지는 적층막의 상면으로부터, 반도체 기판 SB의 도중 깊이에 걸쳐서 복수의 홈(분리 홈) D1을 형성한다. 이 에칭 공정에서는, 포토레지스트막(도시생략)을 마스크로서 사용하여 당해 적층막의 상면으로부터 반도체 기판 SB의 도중 깊이에 걸쳐서 에칭을 행하여 복수의 홈 D1을 형성할 수 있다. 또한, 포토레지스트막(도시생략)을 마스크로서 사용하여 절연막 IF2를 패터닝하고, 절연막 IF2를 하드 마스크로서 사용하여 에칭을 행하여 반도체 기판 SB의 도중 깊이에 이르는 복수의 홈 D1을 형성해도 된다. 즉, 여기에서는, 절연막 IF1, 강유전체막 FE, 금속막 MF 및 절연막 IF2로 이루어지는 적층막을 패터닝하고, 이것에 의해 노출된 반도체 기판 SB의 상면에 복수의 홈 D1을 형성한다.
다음으로, 도 7에 도시한 바와 같이, 복수의 홈 D1의 각각을 매립하는 절연막 IF3(예를 들어 산화실리콘막)을, 예를 들어 CVD법을 이용하여 형성한다. 그 후, 복수의 홈 D1의 각각의 외부의 절연막 IF3을 제거한다. 즉, 예를 들어 CMP(Chemical Mechanical Polishing)법에 의한 연마 처리를 행함으로써, 절연막 IF3으로부터 절연막 IF2의 상면을 노출시킨다.
다음으로, 도 8에 도시한 바와 같이, 에치 백을 행함으로써, 절연막 IF2를 제거해서 금속막 MF의 상면을 노출시키고, 또한, 절연막 IF3의 상면을 후퇴시킨다. 이에 의해, 각 홈 D1 내에 남겨진 절연막 IF3으로 이루어지는 소자 분리 영역 EI를 형성한다. 소자 분리 영역 EI는, 주로 산화실리콘 등의 절연체로 이루어지며, 예를 들어 STI 구조를 갖고 있다.
다음으로, 도 9에 도시한 바와 같이, 반도체 기판 SB 위(소자 분리 영역 EI 위 및 금속막 MF 위)에, 폴리실리콘막 SF를 형성한다. 폴리실리콘막 SF는, 소자 분리 영역 EI 및 금속막 MF의 각각의 상면을 덮어 형성된다. 이에 의해, 도 9에 도시한 구조를 얻는다.
다음으로, 폴리실리콘막 SF를 패터닝하여 제어 게이트 전극 CG를 형성하고, 활성 영역의 반도체 기판 SB의 상면에 소스 영역 SR 및 드레인 영역 DR을 형성함으로써, 도 2 내지 도 5에 도시한 강유전체 메모리의 메모리 셀을 형성한다.
즉, 포토리소그래피 기술 및 건식 에칭법을 이용하여, 폴리실리콘막 SF, 금속막 MF, 강유전체막 FE 및 절연막 IF1을 가공하고, 이에 의해 반도체 기판 SB의 상면 및 소자 분리 영역 EI의 상면을 노출시킨다. 이 패터닝 공정에 의해, 폴리실리콘막 SF로 이루어지는 제어 게이트 전극 CG를 형성한다. 즉, 반도체 기판 SB의 상면 위에 순서대로 적층된 절연막 IF1, 강유전체막 FE, 금속막 MF 및 제어 게이트 전극 CG로 이루어지는 적층체가 형성된다. 계속해서, 제어 게이트 전극 CG를 마스크(이온 주입 저지 마스크)로서 사용하여, 반도체 기판 SB의 상면에 대하여 이온 주입을 행한다. 이에 의해, 활성 영역의 반도체 기판 SB의 상면에, n형의 반도체 영역인 한 쌍의 소스 영역 SR 및 드레인 영역 DR을 형성한다. 소스 영역 SR 및 드레인 영역 DR의 각각은, 반도체 기판 SB의 상면으로부터 소정의 깊이로 형성되고, 그 깊이는 소자 분리 영역 EI 및 p형 웰의 각각의 깊이보다도 얕다.
이에 의해, 강유전체막 FE, 금속막 MF, 제어 게이트 전극 CG, 소스 영역 SR 및 드레인 영역 DR을 포함하는 MISFET(MIS형 전계 효과 트랜지스터)로 이루어지는 강유전체 메모리의 메모리 셀이 형성된다. 그 후, 도시는 하지 않았지만, 강유전체 메모리를 덮는 층간 절연막과, 층간 절연막을 관통하는 플러그와, 플러그 위의 배선을 형성함으로써, 본 실시 형태의 반도체 장치가 대략 완성된다.
<반도체 장치의 제조 방법의 효과>
다음으로, 본 실시 형태의 반도체 장치의 제조 방법의 효과에 대하여 설명한다.
본 실시 형태에서는, 도 6 내지 도 8을 이용하여 설명한 바와 같이, 강유전체막 FE를 형성한 후에, 강유전체막 FE를 분리하는 복수의 홈 D1 및 소자 분리 영역 EI를 형성하고 있다. 이에 의해, 소자 분리 영역 EI 위에는 강유전체막 FE가 형성되지 않는다.
본 실시 형태의 반도체 장치의 효과에 대하여 상술한 바와 같이, 본 실시 형태에서는, 소자 분리 영역 EI의 바로 위에 강유전체막 FE를 형성하지 않고, 강유전체막 FE를 활성 영역 위에만 형성하고 있다. 이에 의해, 소자 분리 영역 EI 위의 강유전체막 FE와 활성 영역 위의 강유전체막 FE에서 분극 상태가 다른 상황이 발생하는 것을 방지할 수 있다. 따라서, 메모리 셀의 유지 특성의 저하, 그리고, 오기입 및 오소거의 증대를 방지할 수 있다. 그 결과, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 홈 D1의 형성과 동시에, 강유전체막 FE 및 금속막 MF의 각각을 부분적으로 제거하고 있기 때문에, 도 33에 도시한 비교예의 메모리 셀을 제조하는 경우에 비하여, 포토리소그래피용 마스크를 추가로 준비할 필요가 없다. 따라서, 반도체 장치의 제조 공정의 번잡화 및 제조 비용의 증대를 방지할 수 있다.
또한, 소자 분리 영역 EI와 강유전체막 FE의 경계는 셀프 얼라인으로 정해지기 때문에, 포토리소그래피에 있어서의 노광의 어긋남 등을 고려할 필요가 없다.
여기에서는, 금속막 MF를 형성한 후에 소자 분리 영역 EI를 형성하는 것에 대하여 설명하였다. 이 경우, 금속막 MF는 소자 분리 영역 EI 위에 형성되지 않지만, 후술하는 본 실시 형태의 변형예 2와 같이, 소자 분리 영역 EI 위에 금속막을 형성해도 된다. 그 경우, 도 6을 이용하여 설명한 공정에서는, 강유전체막 FE의 상면에 접하는 절연막 IF2를 형성하고, 도 8을 이용하여 설명한 에치 백 공정에서는, 강유전체막 FE의 상면을 노출시킨다. 다음으로, 도 9를 이용하여 설명한 공정에서, 강유전체막 FE 및 소자 분리 영역 EI의 위에 금속막 MF 및 폴리실리콘막 SF를 순서대로 형성한다.
<변형예 1>
본 실시 형태는, 핀 구조를 갖는 강유전체 메모리에도 적용 가능하다. 도 10은, 본 변형예의 반도체 장치인 강유전체 메모리의 메모리 셀의 사시도이다.
도 10에 도시한 바와 같이, 메모리 셀 영역에는, X 방향으로 연장되는 복수의 핀 FA가, Y 방향으로 등간격으로 배치되어 있다. 단, 도 10에서는 핀 FA를 1개만 나타내고 있다. 핀 FA는, 예를 들어 반도체 기판 SB의 상면으로부터 선택적으로 돌출된 직육면체의 돌출부(볼록부)이며, 판형의 형상을 갖고 있다. 핀 FA의 하단 부분은, 반도체 기판 SB의 상면을 덮는 소자 분리 영역 EI로 둘러싸여 있다. 즉, 핀 FA는 소자 분리 영역 EI의 상면보다 위로 돌출되어 있다. 핀 FA는, 반도체 기판 SB의 일부이며, 반도체 기판 SB의 활성 영역이다. 평면에서 볼 때, 인접하는 핀 FA 끼리의 사이는, 소자 분리 영역 EI에 묻혀 있으며, 핀 FA의 주위는, 소자 분리 영역 EI로 둘러싸여 있다.
복수의 핀 FA 위에는, Y 방향으로 연장되는 복수의 제어 게이트 전극 CG가 배치되어 있다. 제어 게이트 전극 CG는, 복수의 핀 FA를 걸치도록 형성되어 있다. 제어 게이트 전극 CG로 덮인 영역에 있어서, 핀 FA의 상면 및 측면에는, 절연막 IF4, 강유전체막 FE1 및 금속막 MF4가 순서대로 형성되어 있다. 절연막 IF4 및 강유전체막 FE1은 소자 분리 영역 EI의 상면을 노출하고 있지만, 금속막 MF4는 소자 분리 영역 EI의 상면을 덮고 있다. 즉, 금속막 MF4는 제어 게이트 전극 CG의 아래에 있어서, 제어 게이트 전극 CG와 마찬가지로 복수의 핀 FA를 걸치도록 형성되어 있다. 따라서, 제어 게이트 전극 CG와 소자 분리 영역 EI의 상면의 사이에는 금속막 MF4가 개재되어 있다.
핀 FA 내에는, 제어 게이트 전극 CG를 평면에서 볼 때 사이에 두도록, n형의 반도체 영역인 소스 영역 및 드레인 영역이 형성되어 있지만, 여기서는 그것들의 도시를 생략하였다. 소스 영역 및 드레인 영역의 각각은, 핀 FA의 상면 및 측면으로부터 소정의 깊이에 걸쳐서 핀 FA 내(반도체 기판 SB 내)에 형성되어 있다. 또한, 소스 영역 및 드레인 영역은, 제어 게이트 전극 CG로부터 노출되는 핀 FA의 상면 및 측면의 각각의 위에 에피택셜 성장법에 의해 형성된 에피택셜층(반도체층) 내에 형성되어 있어도 된다. 또한, 도시는 하지 않았지만, 핀 FA 내에는, p형 웰이 형성되어 있다.
제어 게이트 전극 CG, 소스 영역 및 드레인 영역을 포함하는 핀형의 FET(FINFET)는, 핀 FA의 상면에 더하여 핀 FA의 측면에도 채널이 형성된다. 이 때문에, FINFET는, 평면에서 보면 면적이 작아도, 큰 채널 폭을 갖고, 반도체 장치의 미세화에 유리하다.
핀 FA는, 반도체 기판 SB의 상면으로부터, 상면에 대하여 수직인 방향(상방)으로 돌출되는, 예를 들어 직육면체의 돌출부이다. 핀 FA는, 반드시 직육면체일 필요는 없고, 짧은 변 방향에 있어서의 단면에서 볼 때, 직사각형의 모퉁이부가 둥그스름해도 된다. 또한, 핀 FA의 측면은 반도체 기판 SB의 상면에 대하여 수직이어도 되지만, 수직에 가까운 경사 각도를 갖고 있어도 된다. 즉, 핀 FA의 단면 형상은, 직육면체이거나 또는 사다리꼴이다.
다음으로, 도 11 내지 도 16 및 도 10을 이용하여, 본 변형예의 반도체 장치의 제조 방법에 대하여 설명한다. 도 11 내지 도 16은, 본 변형예의 반도체 장치의 형성 공정 중의 단면도이다. 도 11 내지 도 16은, 메모리 셀의 게이트 폭 방향, 즉, 핀의 짧은 방향(제어 게이트 전극의 연장 방향)을 따르는 단면도이다.
우선, 도 11에 도시한 바와 같이, 도 6을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 반도체 기판 SB 위에 절연막 IF1, 강유전체막 FE, 금속막 MF 및 절연막 IF2를 순서대로 형성한 후, 복수의 홈 D1을 형성한다. 이에 의해, 2개의 홈 D1끼리의 사이에 있어서 X 방향으로 연장되는 핀 FA를 형성한다. 여기에서는, 핀 FA를 Y 방향으로 배열하여 복수 형성한다.
다음으로, 도 12에 도시한 바와 같이, 도 7을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 각 홈 D1 내에 매립된 절연막 IF3을 형성한다. 계속해서, 에치 백을 행함으로써, 절연막 IF2를 제거하고, 에치 백을 더 행함으로써, 절연막 IF3의 상면을 핀 FA의 상면보다 낮은 위치까지 후퇴시킨다. 이에 의해, 절연막 IF3으로 이루어지는 소자 분리 영역 EI를 형성한다. 즉, 여기에서 형성하는 소자 분리 영역 EI는, 그 상면 위에 핀 FA의 상단을 포함하는 일부가 노출되어 있다.
다음으로, 도 13에 도시한 바와 같이, 산화 처리를 행함으로써, 소자 분리 영역 EI 위에 있어서 노출되는 핀 FA의 측면에 산화실리콘막인 절연막 IF4를 형성한다. 여기에서는, 핀 FA의 측면에 형성된 당해 산화실리콘막은, 핀 FA의 상면에 접하는 절연막 IF1과 일체화되기 때문에, 당해 산화실리콘막과 절연막 IF1을 총칭해서 절연막 IF4라고 칭한다.
다음으로, 도 14에 도시한 바와 같이, 반도체 기판 SB 위에 강유전체막 및 금속막 MF3을 순서대로 적층한다. 당해 강유전체막은, 예를 들어 CVD법 등에 의해 형성할 수 있고, 금속막 MF3은, 예를 들어 스퍼터링법에 의해 형성할 수 있다. 당해 강유전체막은, 핀 FA의 바로 위의 강유전체막 FE와 일체화되기 때문에, 당해 강유전체막과 핀 FA의 바로 위의 강유전체막 FE를 총칭해서 강유전체막 FE1이라고 칭한다. 강유전체막 FE1 및 금속막 MF3으로 이루어지는 적층막은, 인접하는 핀 FA끼리의 사이를 완전하게는 매립하고 있지 않다. 강유전체막 FE1 및 금속막 MF3의 각각은, 예를 들어 강유전체막 FE 및 금속막 MF와 동일한 재료로 이루어진다.
다음으로, 도 15에 도시한 바와 같이, 강유전체막 FE1 및 금속막 MF3으로 이루어지는 적층막을 에치 백함으로써, 인접하는 핀 FA끼리 사이의 소자 분리 영역 EI의 상면을 노출시킨다. 즉, 각핀 FA의 표면을 덮는 강유전체막 FE1끼리를 분리시킨다.
다음으로, 도 16에 도시한 바와 같이, 금속막 MF4 및 폴리실리콘막 SF를 순서대로 적층한다. 이에 의해, 인접하는 핀 FA끼리의 사이는, 절연막 IF4, 강유전체막 FE1, 금속막 MF4 및 폴리실리콘막 SF에 의해 매립된다. 즉, 폴리실리콘막 SF는 핀 FA의 상면 및 측면을 덮도록 형성된다. 여기에서는, 금속막 MF4를 형성하기 전에, 금속막 MF, MF3을 제거해도 된다. 도 10에서는, 금속막 MF, MF3을 남긴 경우이며, 그것들의 금속막이, 금속막 MF4와 일체화되어 있는 모습을 나타내고 있다.
다음으로, 도 10에 도시한 바와 같이, 포토리소그래피 기술 및 건식 에칭법을 이용하여, 폴리실리콘막 SF, 금속막 MF4, 강유전체막 FE1 및 절연막 IF4로 이루어지는 적층막을 패터닝한다. 이에 의해, Y 방향으로 연장되는 당해 적층막의 패턴을 형성하고, 당해 패턴으로부터 소자 분리 영역 EI의 상면을 노출시킨다. 이에 의해, 폴리실리콘막 SF로 이루어지는 제어 게이트 전극 CG를 형성한다.
계속해서, 도시는 생략하였지만, 당해 패턴으로부터 노출되고, 평면에서 볼 때 제어 게이트 전극 CG를 X 방향에 있어서 사이에 끼우는 핀 FA에 n형 불순물을 도입함으로써, 소스 영역 및 드레인 영역을 형성한다. 이에 의해, 제어 게이트 전극 CG, 금속막 MF4, 강유전체막 FE1, 소스 영역 및 드레인 영역을 구비한 강유전체 메모리의 메모리 셀을 형성한다. 또한, 소스 영역 및 드레인 영역은, 당해 패턴으로부터 노출되는 핀 FA의 표면 위에, 에피택셜 성장법에 의해 에피택셜층을 형성하고, 당해 에피택셜층 내에 n형 불순물을 도입함으로써 형성해도 된다.
상기한 바와 같이 FINFET인 강유전체 메모리의 메모리 셀에 있어서도, 소자 분리 영역 EI 위에 강유전체막 FE1을 형성하지 않음으로써, 상술한 본 실시 형태의 효과가 얻어진다.
<변형예 2>
본 실시 형태는, 실리콘 기판(S) 위에 절연막(I), 하부 금속막(M), 강유전체막(F) 및 상부 금속막(M)을 순서대로 적층한 MFMIS 구조의 강유전체 메모리에도 적용 가능하다. 도 17 및 도 18은, 본 변형예의 반도체 장치인 강유전체 메모리의 메모리 셀 단면도이다. 도 17은, 도 4와 마찬가지로 메모리 셀의 게이트 폭 방향을 따르는 단면도이다. 도 18은, 도 5와 마찬가지로 메모리 셀의 게이트 길이 방향을 따르는 단면도이다.
도 17, 및 도 18에 도시한 바와 같이, 반도체 기판 SB의 상면에는 복수의 홈이 형성되어 있으며, 그것들의 홈 내에는, 소자 분리 영역 EI가 형성되어 있다. 인접하는 소자 분리 영역 EI끼리의 사이, 즉 활성 영역의 반도체 기판 SB의 상면 위에는, 절연막 IF1, 금속막 MF1, 강유전체막 FE, 금속막 MF2 및 제어 게이트 전극 CG가 형성되어 있다. 여기서, 절연막 IF1, 금속막 MF1 및 강유전체막 FE는, 인접하는 소자 분리 영역 EI끼리의 사이에만 형성되어 있고, 금속막 MF2 및 제어 게이트 전극 CG는, 강유전체막 FE 위 및 소자 분리 영역 EI 위에 있어서 X 방향으로 연장되어 있다. 그 밖에, 소스 영역 SR 및 드레인 영역 DR의 구조는, 도 2 내지 도 5를 이용하여 설명한 메모리 셀과 마찬가지이다. 강유전체 메모리의 메모리 셀은, 금속막 MF1, 강유전체막 FE, 금속막 MF2, 제어 게이트 전극 CG, 소스 영역 SR 및 드레인 영역 DR에 의해 구성되어 있다.
다음으로, 본 변형예의 반도체 장치의 제조 방법에 대하여 도 19 및 도 20을 이용하여 설명한다. 도 19 및 도 20은, 도 17에 대응하는 개소에 있어서의 단면도, 즉, 형성하는 메모리 셀의 게이트 폭 방향을 따르는 단면도이다.
우선, 도 19에 도시한 바와 같이, 반도체 기판 SB를 준비한다. 계속해서, 도시는 하지 않았지만, 이온 주입법을 이용하여 반도체 기판 SB의 상면에 불순물을 도입함으로써, 반도체 기판 SB의 상면으로부터 반도체 기판 SB의 도중 깊이에 걸쳐서 p형 반도체 영역인 p형 웰을 형성한다. p형 웰은, p형의 불순물(예를 들어 B(붕소))을 주입함으로써 형성한다. 계속해서, 반도체 기판 SB 위에 절연막 IF1, 금속막 MF1, 강유전체막 FE 및 절연막 IF2를 형성한다. 금속막 MF1은, 예를 들어 TiN(질화티타늄)막이며, 예를 들어 CVD법 또는 스퍼터링법을 이용하여 형성할 수 있다.
계속해서, 포토리소그래피 기술 및 건식 에칭법을 이용하여, 절연막 IF1, 금속막 MF1, 강유전체막 FE 및 절연막 IF2로 이루어지는 적층막의 상면으로부터, 반도체 기판 SB의 도중 깊이에 걸쳐서 복수의 홈(분리 홈) D1을 형성한다.
다음으로, 도 20에 도시한 바와 같이, 복수의 홈 D1의 각각을 매립하는 절연막을 형성한다. 그 후, 복수의 홈 D1의 각각의 외부의 당해 절연막을 제거한다. 즉, 예를 들어 CMP법에 의한 연마 처리를 행함으로써, 당해 절연막으로부터 절연막 IF2의 상면을 노출시킨다. 계속해서, 에치 백을 행함으로써, 절연막 IF2를 제거해서 강유전체막 FE의 상면을 노출시키고, 또한, 절연막 IF3의 상면을 후퇴시킨다. 이에 의해, 각 홈 D1 내에 남겨진 상기 절연막으로 이루어지는 소자 분리 영역 EI를 형성한다.
다음으로, 도 17 및 도 18에 도시한 바와 같이, 반도체 기판 SB 위(소자 분리 영역 EI 위 및 금속막 MF 위)에, 금속막 MF2 및 폴리실리콘막을 순서대로 형성한다. 금속막 MF2는, 예를 들어 TiN(질화티타늄)막이며, 예를 들어 CVD법 또는 스퍼터링법을 이용하여 형성할 수 있다. 폴리실리콘막은, 소자 분리 영역 EI 및 금속막 MF2의 각각의 상면을 덮어서 형성된다.
다음으로, 금속막 MF2 및 폴리실리콘막을 패터닝하여 제어 게이트 전극 CG를 형성하고, 계속해서, 활성 영역의 반도체 기판 SB의 상면에 소스 영역 SR 및 드레인 영역 DR을 형성함으로써, 강유전체 메모리의 메모리 셀을 형성한다. 당해 패터닝에 의해, 금속막 MF2 및 제어 게이트 전극 CG로 이루어지는 적층막은 Y 방향으로 연장되는 패턴으로서 형성된다. 당해 적층막은, Y 방향에 있어서 배열되는 소자 분리 영역 EI와, 그것들의 소자 분리 영역 EI의 사이의 활성 영역의 반도체 기판 SB의 각각의 위에 걸쳐서 연장되어 있다.
이에 의해, 강유전체막 FE, 금속막 MF1, 제어 게이트 전극 CG, 금속막 MF2, 소스 영역 SR 및 드레인 영역 DR을 포함하는 MISFET(MIS형 전계 효과 트랜지스터)로 이루어지는 강유전체 메모리의 메모리 셀이 형성된다. 그 후, 도시는 하지 않았지만, 강유전체 메모리를 덮는 층간 절연막과, 층간 절연막을 관통하는 플러그와, 플러그 위의 배선을 형성함으로써, 본 변형예의 반도체 장치가 대략 완성된다.
본 변형예와 같이, MFMIS 구조의 강유전체 메모리의 메모리 셀에 있어서도, 소자 분리 영역 EI 위에 강유전체막 FE1을 형성하지 않음으로써, 상술한 본 실시 형태의 효과가 얻어진다.
또한, MFMIS 구조의 강유전체 메모리에서는, 제어 게이트 전극 CG를 작성할 때, 비특허문헌 1에서 설명되어 있는 바와 같이, 상부의 금속막 MF2 및 강유전체막 FE를, 하부의 금속막 MF1 및 절연막 IF1과 비교해서 더 얇게 작성함으로써, 용량 커플링을 더 개선할 수 있다.
또한, MFIS 구조가 아니라 MFMIS 구조의 강유전체 메모리를 채용함으로써, 절연막 IF1에 걸리는 전계를 균일화할 수 있다.
(실시 형태 2)
이하에서는, 도 21 내지 도 24를 이용하여, 활성 영역상 및 소자 분리 영역 위에 강유전체막을 형성한 후, 연마법에 의해 소자 분리 영역 위의 강유전체막을 제거하는 경우에 대하여 설명한다. 도 21 내지 도 24는, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다. 도 21 내지 도 24는, 형성하는 메모리 셀의 게이트 폭 방향을 따르는 단면이다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 우선, 도 21에 도시한 바와 같이, 반도체 기판 SB를 준비한 후, 반도체 기판 SB의 상면에 복수의 홈 D1을 형성하고, 그것들의 홈 D1 내에 소자 분리 영역 EI를 형성한다. 소자 분리 영역 EI는, 주지의 방법에 의해 형성할 수 있다.
즉, 예를 들어 반도체 기판 SB 상면 위에 순서대로 성막한 산화실리콘막 및 질화실리콘막으로 이루어지는 적층막을 형성한 후, 당해 적층막을 포토리소그래피 기술 및 건식 에칭법을 이용하여 패터닝한다. 다음으로, 당해 적층막으로부터 노출되는 반도체 기판 SB의 상면을 건식 에칭에 의해 파내려 감으로써, 복수의 홈 D1을 형성한 후, 홈 D1 내에 산화실리콘막을 매립한다. 계속해서, 당해 산화실리콘막의 상면을 CMP법 등에 의해 연마해서 당해 질화실리콘막의 상면을 노출시킨 후, 습식 에칭법에 의해 당해 산화실리콘막의 상면을 선택적으로 아래쪽으로 후퇴시킨다. 여기서, 후퇴시킨 당해 산화실리콘막의 상면의 높이는, 당해 질화실리콘막의 하면보다도 높게 한다. 이에 의해, 당해 산화실리콘막으로 이루어지는 소자 분리 영역 EI를 형성한다. 그 후, 당해 질화실리콘막과, 그 아래의 산화실리콘막을 제거함으로써, 활성 영역의 반도체 기판 SB의 상면을 노출시킨다.
도 21에 도시한 바와 같이, 소자 분리 영역 EI의 상면의 높이는, 활성 영역의 반도체 기판 SB의 상면의 높이보다도 높다. 여기에서는, 소자 분리 영역 EI의 상면과, 활성 영역의 반도체 기판 SB의 상면과의 높이의 차가 일정 이상의 크기를 갖고 있을 필요가 있다. 구체적으로는, 당해 높이의 차는, 도 22를 이용하여 후술하는 공정에서 형성하는 강유전체막 FE와 금속막 MF의 합계의 막 두께보다 클 필요가 있다.
다음으로, 도 22에 도시한 바와 같이, 활성 영역의 반도체 기판 SB의 상면을 산화함으로써 절연막 IF1을 형성한다. 계속해서, 반도체 기판 SB 위, 즉 절연막 IF1 및 소자 분리 영역 EI의 각각의 위에 순서대로 강유전체막 FE와 금속막 MF를 성막한다. 이때, 활성 영역의 금속막 MF, 즉, 소자 분리 영역 EI로부터 노출되는 반도체 기판 SB의 상면의 바로 위의 금속막 MF의 상면의 높이는, 소자 분리 영역 EI의 최상면의 높이보다도 낮다.
다음으로, 도 23에 도시한 바와 같이, 예를 들어 CMP법 등에 의해 연마를 행함으로써, 강유전체막 FE와 금속막 MF의 각각의 일부를 제거하고, 이에 의해 소자 분리 영역 EI의 상면을 노출시킨다. 즉, 소자 분리 영역 EI 위의 강유전체막 FE 및 금속막 MF를 제거한다. 단, 인접하는 소자 분리 영역 EI끼리 사이의 활성 영역의 반도체 기판 SB 위에는, 강유전체막 FE 및 금속막 MF로 이루어지는 적층막이 남는다.
다음으로, 도 24에 도시한 바와 같이, 반도체 기판 SB 위, 즉 당해 적층막 및 소자 분리 영역 EI의 각각의 위에 폴리실리콘막을 형성한다. 계속해서, 당해 폴리실리콘막을 패터닝함으로써 제어 게이트 전극 CG를 형성한다.
그 후, 도시는 생략하였지만, 평면에서 볼 때 제어 게이트 전극 CG를 사이에 두도록, 활성 영역의 반도체 기판 SB의 상면에 소스 영역 및 드레인 영역을 형성함으로써, 메모리 셀을 형성할 수 있다.
본 실시 형태에서는, 소자 분리 영역 EI 위의 강유전체막 FE 및 금속막 MF를 연마법에 의해 제거하고, 활성 영역에만 강유전체막 FE 및 금속막 MF를 남기고 있다. 이에 의해, 소자 분리 영역 EI 위의 강유전체막 FE와 활성 영역 위의 강유전체막 FE에서 분극 상태가 다른 상황이 발생하는 것을 방지할 수 있다. 따라서, 메모리 셀의 유지 특성의 저하, 그리고, 오기입 및 오소거의 증대를 방지할 수 있다. 그 결과, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 소자 분리 영역 EI를 형성한 후에 강유전체막 FE를 형성하고 있다. 이 때문에, 강유전체막 FE가 소자 분리 영역 EI를 형성할 때에 행하는 열처리의 영향을 받는 것을 방지할 수 있다.
또한, 본 실시 형태에서는, 연마 공정에 의해 강유전체막 FE 및 금속막 MF의각각을 부분적으로 제거하고 있기 때문에, 도 33에 도시한 비교예의 메모리 셀을 제조하는 경우에 비하여, 포토리소그래피용 마스크를 추가로 준비할 필요가 없다. 따라서, 반도체 장치의 제조 공정의 번잡화 및 제조 비용의 증대를 방지할 수 있다.
또한, 소자 분리 영역 EI와 강유전체막 FE의 경계는 셀프 얼라인으로 정해지기 때문에, 포토리소그래피에 있어서의 노광의 어긋남 등을 고려할 필요가 없다.
(실시 형태 3)
이하에서는, 도 25 내지 도 28을 이용하여, 활성 영역 위 및 소자 분리 영역 위에 강유전체막을 형성한 후, 강유전체막을 패터닝함으로써 소자 분리 영역 위의 강유전체막을 제거하는 경우에 대하여 설명한다. 도 25 내지 도 28은, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다. 도 25 내지 도 28은, 형성하는 메모리 셀의 게이트 폭 방향을 따르는 단면이다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 우선, 도 25에 도시한 바와 같이, 반도체 기판 SB를 준비한 후, 반도체 기판 SB의 상면에 복수의 홈 D1을 형성하고, 그것들의 홈 D1 내에 소자 분리 영역 EI를 형성한다. 소자 분리 영역 EI는, 주지의 방법에 의해 형성할 수 있다.
다음으로, 도 26에 도시한 바와 같이, 활성 영역의 반도체 기판 SB의 상면을 산화함으로써 절연막 IF1을 형성한다. 계속해서, 반도체 기판 SB 위, 즉 절연막 IF1 및 소자 분리 영역 EI의 각각의 위에 순서대로 강유전체막 FE와 금속막 MF를 성막한다.
계속해서, 포토리소그래피 기술을 이용하여, 금속막 MF 위에 레지스트 패턴 RP를 형성한다. 레지스트 패턴 RP는, 포토레지스트막으로 이루어지고, 활성 영역의 반도체 기판 SB의 상면을 덮고, 평면에서 볼 때 활성 영역에 인접하는 소자 분리 영역 EI의 상면을 제외하고, 소자 분리 영역 EI의 상면을 노출하는 패턴이다. 여기에서는, 레지스트 패턴 RP는, 활성 영역 중, 후에 제어 게이트 전극 CG를 형성하는 영역뿐만 아니라, 후에 소스 영역 및 드레인 영역을 형성하는 영역도 덮고 있다. 즉, 레지스트 패턴 RP는, Y 방향에서 인접하는 소자 분리 영역 EI끼리의 사이에 걸쳐서 활성 영역의 반도체 기판 SB의 상면을 연속적으로 덮고 있으며, 활성 영역 근방 이외의 소자 분리 영역 EI의 상면을 노출하고 있다.
다음으로, 도 27에 도시한 바와 같이, 레지스트 패턴 RP를 마스크(에칭 방지 마스크)로서 사용하여 건식 에칭을 행함으로써, 금속막 MF 및 강유전체막 FE를 패터닝하고, 그 후 레지스트 패턴 RP를 제거한다. 이 패터닝에 의해, 소자 분리 영역 EI의 상면은 금속막 MF 및 강유전체막 FE로부터 노출된다.
다음으로, 도 28에 도시한 바와 같이, 반도체 기판 SB 위, 즉 금속막 MF 및 소자 분리 영역 EI의 각각의 위에 폴리실리콘막을 형성한다. 계속해서, 당해 폴리실리콘막을 패터닝함으로써 제어 게이트 전극 CG를 형성한다. 이 패터닝 공정에서는, 당해 폴리실리콘막을 패터닝한 후, 금속막 MF 및 강유전체막 FE를 패터닝하고, 이에 의해, 평면에서 볼 때 제어 게이트 전극 CG를 사이에 두는 활성 영역의 반도체 기판 SB의 상면을 노출시킨다.
그 후, 도시는 생략하였지만, 평면에서 볼 때 제어 게이트 전극 CG를 사이에 두도록, 활성 영역의 반도체 기판 SB의 상면에 소스 영역 및 드레인 영역을 형성함으로써, 메모리 셀을 형성할 수 있다.
본 실시 형태에서는, 소자 분리 영역 EI 위의 강유전체막 FE 및 금속막 MF를 레지스트 패턴 RP를 사용한 에칭에 의해 제거하고, 활성 영역에만 강유전체막 FE 및 금속막 MF를 남기고 있다. 이에 의해, 소자 분리 영역 EI 위의 강유전체막 FE와 활성 영역 위의 강유전체막 FE에서 분극 상태가 다른 상황이 발생하는 것을 방지할 수 있다. 따라서, 메모리 셀의 유지 특성의 저하, 그리고, 오기입 및 오소거의 증대를 방지할 수 있다. 그 결과, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 소자 분리 영역 EI를 형성한 후에 강유전체막 FE를 형성하고 있다. 이 때문에, 강유전체막 FE가 소자 분리 영역 EI를 형성할 때에 행하는 열처리의 영향을 받는 것을 방지할 수 있다.
또한, 본 실시 형태에서는, 포토리소그래피 기술 및 에칭법을 이용하여 소자 분리 영역 EI 위의 강유전체막 FE 및 금속막 MF를 제거하고 있으며, 일반적으로 이용되고 있는 기술만으로 원하는 형상의 강유전체막 FE 및 금속막 MF를 얻을 수 있다. 이와 같이, 일반적인 기술에 의해 패터닝을 행하기 때문에, CPU 회로 등에 형성되는 저내압 트랜지스터, 및 I/O 회로에 형성되는 고내압 트랜지스터 등의 형성이 용이하다.
<변형예>
본 실시 형태를 MFMIS 구조의 강유전체 메모리에 적용하고자 하는 경우에는, 다음과 같은 공정을 행하는 것이 생각된다. 즉, 도 25를 이용하여 설명한 바와 같이 소자 분리 영역 EI를 형성한 후, 비교예로서 도 36에 도시한 바와 같이, 소자 분리 영역 EI 및 반도체 기판 SB 위에 순서대로 성막한 금속막 MF1, 강유전체막 FE 및 금속막 MF2로 이루어지는 적층막을 형성한다. 계속해서, 당해 적층막을 패터닝하여 소자 분리 영역 EI 위의 당해 적층막을 제거한 후, 당해 적층막 위 및 소자 분리 영역 EI 위에 제어 게이트 전극 CG를 형성한다. 이와 같은 경우, 제어 게이트 전극 CG의 일부가, 당해 적층막의 측면에 있어서 금속막 MF1에 접촉하고, 금속막 MF1, MF2가 서로 단락한다. 그 결과, 강유전체 메모리의 메모리 셀은, 원하는 특성을 얻지 못하게 된다. 따라서, MFMIS 구조의 강유전체 메모리에 있어서는, 금속막 MF1, MF2가 서로 단락하지 않도록 고안할 필요가 있다.
그래서, 본 변형예에서는, 도 21 내지 도 24를 이용하여 설명한 제조 방법과, 도 25 내지 도 28을 이용하여 설명한 제조 방법을 조합함으로써, 상기 단락을 방지하며, 또한, 소자 분리 영역 EI위에 강유전체막 FE를 형성하지 않음에 따른 반도체 장치의 성능 향상 효과를 얻는 것에 대하여 설명한다.
이하에서는, 도 29 내지 도 32를 이용하여, MFMIS 구조의 강유전체 메모리를 형성할 때, 소자 분리 영역 위의 강유전체막을 제거하는 경우에 대하여 설명한다. 도 29 내지 도 32는, 본 변형예의 반도체 장치의 제조 공정 중의 단면도이다. 도 29 내지 도 32는, 형성하는 메모리 셀의 게이트 폭 방향을 따르는 단면이다.
본 변형예의 반도체 장치의 제조 공정에서는, 우선, 도 21을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 활성 영역의 반도체 기판 SB의 상면보다도 높은 위치에 상면이 위치하는 소자 분리 영역 EI를 형성한다. 소자 분리 영역 EI의 상면과, 활성 영역의 반도체 기판 SB의 상면의 높이의 차는, 도 29를 사용해서 후술하는 공정에서 형성하는 금속막 MF1의 막 두께보다 클 필요가 있다.
다음으로, 도 29에 도시한 바와 같이, 활성 영역의 반도체 기판 SB의 상면을 산화함으로써 절연막 IF1을 형성한다. 계속해서, 반도체 기판 SB 위, 즉 절연막 IF1 및 소자 분리 영역 EI의 각각의 위에 금속막 MF1을 성막한다. 이때, 활성 영역의 금속막 MF1의 상면의 높이는, 소자 분리 영역 EI의 최상면의 높이보다도 낮다.
다음으로, 도 30에 도시한 바와 같이, 예를 들어 CMP법 등에 의해 연마를 행함으로써, 금속막 MF1의 일부를 제거하고, 이에 의해 소자 분리 영역 EI의 상면을 노출시킨다. 즉, 소자 분리 영역 EI 위의 금속막 MF1을 제거한다. 단, 인접하는 소자 분리 영역 EI끼리 사이의 활성 영역의 반도체 기판 SB 위에는 금속막 MF1이 남는다.
다음으로, 도 31에 도시한 바와 같이, 반도체 기판 SB 위, 즉 금속막 MF1 및 소자 분리 영역 EI의 각각의 위에 강유전체막 FE 및 금속막 MF2를 순서대로 형성한다.
계속해서, 포토리소그래피 기술을 이용하여, 금속막 MF2 위에 레지스트 패턴 RP를 형성한다. 레지스트 패턴 RP는, 포토레지스트막으로 이루어지고, 활성 영역의 반도체 기판 SB의 상면을 덮고, 평면에서 볼 때 활성 영역에 인접하는 소자 분리 영역 EI의 상면을 제외하고, 소자 분리 영역 EI의 상면을 노출하는 패턴이다. 여기에서는, 레지스트 패턴 RP는, 활성 영역 중, 후에 제어 게이트 전극 CG를 형성하는 영역뿐만 아니라, 후에 소스 영역 및 드레인 영역을 형성하는 영역도 덮고 있다. 즉, 레지스트 패턴 RP는, Y 방향에서 인접하는 소자 분리 영역 EI끼리의 사이에 걸쳐서 활성 영역의 반도체 기판 SB의 상면 및 금속막 MF1의 상면을 연속적으로 덮고 있으며, 활성 영역 근방 이외의 소자 분리 영역 EI의 상면을 노출하고 있다. 레지스트 패턴 RP의 Y 방향에 있어서의 양단의 각각은, 금속막 MF1의 Y 방향에 있어서의 양단의 각각으로부터 외측에서 종단하고 있다.
다음으로, 도 32에 도시한 바와 같이, 레지스트 패턴 RP를 마스크(에칭 방지 마스크)로서 사용하여 건식 에칭을 행함으로써, 금속막 MF2 및 강유전체막 FE를 패터닝하고, 그 후 레지스트 패턴 RP를 제거한다. 이 패터닝에 의해, 소자 분리 영역 EI의 상면은 금속막 MF2 및 강유전체막 FE로부터 노출된다. 이때, 금속막 MF2 및 강유전체막 FE의 각각의 Y 방향에 있어서의 양단의 각각은, 금속막 MF1의 Y 방향에 있어서의 양단의 각각으로부터 외측에서 종단하고 있다. 즉, 강유전체막 FE는, 금속막 MF1의 Y 방향에 있어서의 한쪽의 단부로부터 다른 쪽의 단부에 걸쳐서, 금속막 MF1을 덮고 있다. 이 때문에, 금속막 MF1은, 후술하는 제어 게이트 전극 CG에 대하여 절연된다.
계속해서, 반도체 기판 SB 위, 즉 금속막 MF2 및 소자 분리 영역 EI의 각각의 위에 폴리실리콘막을 형성한다. 계속해서, 당해 폴리실리콘막을 패터닝함으로써 제어 게이트 전극 CG를 형성한다. 이 패터닝 공정에서는, 당해 폴리실리콘막을 패터닝한 후, 금속막 MF2, 강유전체막 FE 및 금속막 MF1을 패터닝하고, 이에 의해, 평면에서 볼 때 제어 게이트 전극 CG를 사이에 두는 활성 영역의 반도체 기판 SB의 상면을 노출시킨다.
그 후, 도시는 생략하였지만, 평면에서 볼 때 제어 게이트 전극 CG를 사이에 두도록, 활성 영역의 반도체 기판 SB의 상면에 소스 영역 및 드레인 영역을 형성함으로써, 메모리 셀을 형성할 수 있다.
본 변형예에서는, 소자 분리 영역 EI 위의 금속막 MF1을 연마법으로 제거하고, 소자 분리 영역 EI 위의 강유전체막 FE 및 금속막 MF2를 레지스트 패턴 RP를 사용한 에칭에 의해 제거하고 있다. 여기에서는, 소자 분리 영역 EI 위의 금속막 MF1을 연마법으로 제거하고 있기 때문에, 그 후 형성하는 강유전체막 FE 및 금속막 MF2로 이루어지는 적층 패턴으로부터 금속막 MF1은 노출되어 있지 않다. 따라서, 제어 게이트 전극 CG를 통한 금속막 MF1과 금속막 MF2의 단락을 방지할 수 있다. 이상에 의해, 활성 영역에만 강유전체막 FE 및 금속막 MF를 남길 수 있다. 이에 의해, 소자 분리 영역 EI 위의 강유전체막 FE와 활성 영역 위의 강유전체막 FE에서 분극 상태가 다른 상황이 발생하는 것을 방지할 수 있다. 따라서, 메모리 셀의 유지 특성의 저하, 그리고, 오기입 및 오소거의 증대를 방지할 수 있다. 그 결과, 반도체 장치의 성능을 향상시킬 수 있다.
또한, MFMIS 구조의 강유전체 메모리에서는, 제어 게이트 전극 CG를 작성할 때, 비특허문헌 1에서 설명되어 있는 바와 같이, 상부의 금속막 MF2 및 강유전체막 FE를, 하부의 금속막 MF1 및 절연막 IF1과 비교해서 더 얇게 작성함으로써, 용량 커플링을 더 개선할 수 있다.
또한, MFIS 구조가 아니라 MFMIS 구조의 강유전체 메모리를 채용함으로써, 절연막 IF1에 걸리는 전계를 균일화할 수 있다.
또한, 본 실시 형태에서는, 소자 분리 영역 EI를 형성한 후에 강유전체막 FE를 형성하고 있다. 이 때문에, 강유전체막 FE가 소자 분리 영역 EI를 형성할 때에 행하는 열처리의 영향을 받는 것을 방지할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 실시 형태 1 내지 3에서는, n형 트랜지스터로 이루어지는 메모리 셀에 대하여 설명하였지만, 당해 트랜지스터를 p형 트랜지스터로서 형성해도 된다. 그 경우에 트랜지스터를 구성하는 웰 및 소스·드레인 영역 등의 도전형을 반대로 하면 된다.
CG: 제어 게이트 전극
D1: 홈
EI: 소자 분리 영역
FE, FE1: 강유전체막
IF1 내지 IF4: 절연막
MF, MF1 내지 MF4: 금속막
RP: 레지스트 패턴
SB: 반도체 기판

Claims (13)

  1. 반도체 기판과,
    상기 반도체 기판의 상면에 형성된 복수의 홈 내에 매립된 소자 분리 영역과,
    상기 소자 분리 영역으로부터 노출되는 상기 반도체 기판의 상기 상면 위에 형성된 절연막과,
    상기 절연막 위에 형성된 강유전체막과,
    상기 강유전체막 위에 형성된 제1 금속막과,
    상기 소자 분리 영역 위 및 상기 제1 금속막 위에 형성된 게이트 전극과,
    평면에서 볼 때 상기 게이트 전극을 사이에 두도록 상기 반도체 기판의 상기 상면에 형성된 소스 영역 및 드레인 영역
    을 갖고,
    상기 게이트 전극의 바로 아래에 있어서, 상기 소자 분리 영역의 상면은, 상기 강유전체막으로부터 노출되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 강유전체막은, 서로 인접하는 소자 분리 영역끼리의 사이에 형성되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 강유전체막의 단부는, 상기 소자 분리 영역의 측면에 접하고 있는, 반도체 장치.
  4. 제1항에 있어서,
    상기 절연막과 상기 강유전체막의 사이에는, 제2 금속막이 형성되어 있는, 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 기판은, 인접하는 상기 소자 분리 영역끼리의 사이에 있어서 상기 소자 분리 영역의 상기 상면 위에 돌출되는 돌출부를 갖고,
    상기 절연막, 상기 강유전체막, 상기 제1 금속막 및 상기 게이트 전극은, 상기 돌출부의 측면 및 상면을 덮고 있는, 반도체 장치.
  6. 제1항에 있어서,
    상기 소자 분리 영역으로부터 노출되는 상기 반도체 기판의 상기 상면의 바로 위의 상기 강유전체막의 상면의 높이는, 상기 소자 분리 영역의 최상면의 높이보다도 낮은, 반도체 장치.
  7. (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판 위에, 제1 절연막 및 제1 강유전체막을 순서대로 형성하는 공정,
    (c) 상기 제1 강유전체막 위에 제1 금속막을 형성하는 공정,
    (d) 상기 제1 절연막 및 상기 제1 강유전체막을 패터닝하고, 이것에 의해 노출된 상기 반도체 기판의 상면에 복수의 홈을 형성하는 공정,
    (e) 상기 복수의 홈의 각각의 내측에, 소자 분리 영역을 매립하는 공정,
    (f) 상기 (c) 공정 및 상기 (e) 공정의 후, 상기 제1 금속막 위에 게이트 전극을 형성하는 공정,
    (g) 평면에서 볼 때 상기 게이트 전극을 사이에 두도록, 상기 반도체 기판의 상기 상면에 소스 영역 및 드레인 영역을 형성하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 (b) 공정에서는, 상기 반도체 기판 위에, 상기 제1 절연막, 제2 금속막 및 상기 제1 강유전체막을 순서대로 형성하고,
    상기 (d) 공정에서는, 상기 제1 절연막, 상기 제2 금속막 및 상기 제1 강유전체막을 패터닝하고,
    이것에 의해 노출된 상기 반도체 기판의 상기 상면에 상기 복수의 홈을 형성하는, 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    (h) 상기 (e) 공정의 후, 상기 복수의 홈끼리의 사이에 있어서 상기 소자 분리 영역보다도 상방으로 돌출되는 상기 반도체 기판의 일부인 돌출부의 측면을 덮는 제2 절연막을 형성하는 공정,
    (i) 상기 (h) 공정의 후, 상기 반도체 기판 위에, 제2 강유전체막 및 제3 금속막을 순서대로 형성하는 공정,
    (j) 상기 (i) 공정의 후, 상기 제2 강유전체막 및 상기 제3 금속막을 에치 백함으로써, 상기 소자 분리 영역의 상면을 노출시키는 공정,
    (k) 상기 (j) 공정의 후, 상기 (f) 공정의 전에, 상기 반도체 기판 위에 제4 금속막을 형성하는 공정
    을 더 갖고,
    상기 (b) 공정의 후, 상기 (d) 공정의 전에 상기 (c) 공정을 행하고,
    상기 (d) 공정에서는, 상기 복수의 홈끼리의 사이에 있어서 상방으로 돌출되는 상기 돌출부를 형성하고,
    상기 (e) 공정에서는, 상기 돌출부의 상단을 포함하는 일부를 상기 상면 위에 노출되는 상기 소자 분리 영역을 형성하고,
    상기 (f) 공정에서는, 상기 제1 금속막 위 및 상기 제4 금속막 위에 상기 게이트 전극을 형성함으로써, 상기 돌출부의 상면 및 측면을 상기 게이트 전극에 의해 덮는, 반도체 장치의 제조 방법.
  10. (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판의 상면에 복수의 홈을 형성하고, 상기 복수의 홈 내에 소자 분리 영역을 형성하는 공정,
    (c) 상기 반도체 기판 위에, 절연막, 강유전체막 및 제1 금속막을 순서대로 형성하는 공정,
    (d) 상기 소자 분리 영역의 바로 위의 상기 강유전체막 및 상기 제1 금속막을 제거하는 공정,
    (e) 상기 (d) 공정의 후, 상기 제1 금속막 위에 게이트 전극을 형성하는 공정,
    (f) 평면에서 볼 때 상기 게이트 전극을 사이에 두도록, 상기 반도체 기판의 상기 상면에 소스 영역 및 드레인 영역을 형성하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 (b) 공정에서는, 상기 소자 분리 영역으로부터 노출되는 상기 반도체 기판의 상기 상면보다도 최상면의 높이가 높은 상기 소자 분리 영역을 형성하고,
    상기 (d) 공정에서는, 연마법에 의해, 상기 소자 분리 영역의 바로 위의 상기 강유전체막 및 상기 제1 금속막을 제거하는, 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 (d) 공정에서는, 레지스트 패턴을 마스크로 하여 에칭을 행함으로써, 상기 소자 분리 영역의 바로 위의 상기 강유전체막 및 상기 제1 금속막을 제거하는, 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 (c) 공정은,
    (c1) 상기 반도체 기판 위에, 상기 절연막 및 제2 금속막을 순서대로 형성하는 공정,
    (c2) 연마법에 의해, 상기 소자 분리 영역의 바로 위의 상기 제2 금속막을 제거하는 공정,
    (c3) 상기 (c2) 공정의 후, 상기 반도체 기판 위에 상기 강유전체막 및 상기 제1 금속막을 순서대로 형성하는 공정
    을 갖고,
    상기 (b) 공정에서는, 상기 소자 분리 영역으로부터 노출되는 상기 반도체 기판의 상기 상면보다도 최상면의 높이가 높은 상기 소자 분리 영역을 형성하고,
    상기 (d) 공정에서는, 레지스트 패턴을 마스크로 하여 에칭을 행함으로써, 상기 소자 분리 영역의 바로 위의 상기 강유전체막 및 상기 제1 금속막을 제거하고,
    상기 게이트 전극은, 상기 반도체 기판의 상기 상면을 따르는 제1 방향에 있어서 연장되고,
    상기 제1 방향에 있어서, 상기 강유전체막의 양단의 각각은, 상기 제2 금속막의 양단의 각각보다도 외측에서 종단하고 있는, 반도체 장치의 제조 방법.
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