KR100861833B1 - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 소자 분리 영역과 활성 영역의 분리를 위한 활성 영역 마스크 패턴을 직선 형태에서 격자 형태로 바꿔서 공통 소스 라인 영역을 모두 활성 영역으로 분리하여 공통 소스 라인의 프로파일을 단차가 없는 직선형으로 개선함으로써, 소스 저항을 낮춰서 셀의 전류 특성을 향상시켜 고 수율이 확보되고, 공통 소스 라인을 형성할 때에 소자 분리막을 제거할 필요가 없어서 전체 공정이 단순화되며, 종래 기술에서 소자 분리막을 제거할 때에 잔류물이 남을 경우에 공통 소스 라인이 제대로 형성되지 않아서 소스 저항이 더욱 증가하거나 공통 소스 라인의 역할을 수행하지 못할 수 있는 우려를 완전히 배제하고, 콘트롤 게이트의 프로파일이 개선되어 실리사이드막이 균형 있게 형성되므로 콘트롤 게이트의 저항 특성이 개선되는 이점이 있다.
공통 소스 라인, 자기정렬 소스, 소자 분리막

Description

반도체 메모리 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}
도 1a는 종래 기술에 따른 반도체 메모리 셀 어레이의 레이아웃도,
도 1b는 종래 기술에 따른 반도체 메모리 셀 어레이의 활성 영역 패턴도,
도 2a 내지 도 2d는 도 1a에 도시된 레이아웃을 X-X' 방향으로 절취한 상태에서 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도,
도 3a 내지 도 3d는 도 1a에 도시된 레이아웃을 Y-Y' 방향으로 절취한 상태에서 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도,
도 4a는 본 발명에 따른 반도체 메모리 셀 어레이의 레이아웃도,
도 4b는 본 발명에 따른 반도체 메모리 셀 어레이의 활성 영역 패턴도,
도 5a 내지 도 5d는 도 4a에 도시된 레이아웃을 X-X' 방향으로 절취한 상태에서 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도,
도 6a 내지 도 6d는 도 4a에 도시된 레이아웃을 Y-Y' 방향으로 절취한 상태에서 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면 도.
<도면의 주요부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 터널 산화막
104 : 제 1 폴리실리콘막 105 : 유전체막
106 : 제 2 폴리실리콘막 107 : 텅스텐 실리사이드막
108 : 산화막 109 : 감광막
110 : 공통 소스 라인 111 : 드레인 영역
112 : 절연막 120 : 스택 게이트
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자의 고집적화를 실현하기 위한 자기정렬 소스(self-aligned source) 공정에 의해 높아진 소스 저항을 낮춰서 셀 전류 특성을 향상시키는 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자의 소스 라인을 만드는 기술은 여러 가지가 있지만 일반적으로 자기정렬 소스 공정을 이용하고 있다. 자기정렬 소스 공정은 스택 게이트(stack gate) 구조가 형성된 후 셀 영역 부분에서 공통 소스 부분을 제외한 모든 영역을 감광막으로 덮은 후 소스 라인 부분의 소자 분리막을 식각하여 모두 제거한 뒤 이온 주입을 실시하여 공통 소스 라인을 형성한다.
도 1a는 종래 기술에 따른 반도체 메모리 셀 어레이의 레이아웃도이며, 도 1b는 종래 기술에 따른 반도체 메모리 셀 어레이의 활성 영역 패턴도이고, 도 2a 내지 도 2d는 도 1a에 도시된 레이아웃을 X-X' 방향으로 절취한 상태에서 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이며, 도 3a 내지 도 3d는 도 1a에 도시된 레이아웃을 Y-Y' 방향으로 절취한 상태에서 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이다.
도 1a와 도 1b, 도 2a 및 도 3a를 참조하면, 반도체 기판(11)상의 소자 분리 영역에 소자 분리막(12)을 형성한다. 여기서, 소자 분리 영역과 활성 영역의 분리를 위한 활성 영역 마스크 패턴은 도 1b와 같이 활성 영역과 소자 분리 영역이 모두 직선 형태인 패턴이 이용된다.
전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)을 순차적으로 형성한다. 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝하여 플로팅 게이트를 형성한다.
전체 구조 상부에 유전체막(15), 제 2 폴리실리콘막(16), 텅스텐 실리사이드막(17) 및 산화막(18)을 순차적으로 형성한다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 산화막(18), 텅스텐 실리사이드막(17), 제 2 폴리실리콘막(16) 및 유전체막(15)을 패터닝하여 콘트롤 게이트를 형성한다. 이로 인해 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조(20)가 형성된다.
전체 구조 상부에 감광막(19)을 형성한 후 자기 정렬 소스 마스크를 이용한 노광 공정 및 현상 공정을 실시하여 소스 부분이 개방되도록 패터닝한다.
도 1a와 도 2b 및 도 3b를 참조하면, 자기정렬 소스 식각(SAS etch) 공정을 진행하여 소스 라인 지역에 노출된 소자 분리막(12)을 제거하여 소스 라인 지역의 반도체 기판(11)이 모두 노출되게 하고, 자기정렬 소스 식각을 완료한 후에 경화 공정을 진행한다.
패터닝된 감광막(19)을 이온 주입 마스크로 이용한 셀 소스 이온 주입(cell source ion implantation) 공정을 진행하여 소스 라인 지역의 반도체 기판(11)에 불순물 이온이 주입된 공통 소스 라인(21, 23)을 형성한다.
여기서, 소자 분리막(12)을 제거할 때에 잔류물(Residue)이 남을 경우에는 후속 공정에서 이온 주입을 하더라고 공통 소스 라인(21, 23)이 제대로 형성되지 않을 수 있다. 아울러, 공통 소스 라인(21, 23)의 프로파일은 도 3b에 나타낸 바와 같이 활성 영역과 소자 분리 영역 사이에 단차를 가지므로 굴곡형으로 형성된다.
도 1a와 도 2c 및 도 3c를 참조하면, 셀 어레이 전체를 개방하여 불순물 이온 주입 공정을 실시하여 드레인 영역(22)을 형성한다.
도 1a와 도 2d 및 도 3d를 참조하면, 전체 구조 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 스택 게이트 구조(20)의 측벽에 스페이서(23)를 형성한다.
그런데 전술한 바와 같은 종래 기술에 의하면 여러 개의 셀이 하나의 소스 라인에 연결되는 공통 소스 라인을 사용함에 따라 소스 저항이 크며, 이는 셀의 전류 특성이 떨어지게 하는 요인이 되는 문제점이 있었다.
특히, 소자 분리 영역과 활성 영역의 분리를 위한 활성 영역 마스크 패턴은 도 1b와 같이 활성 영역과 소자 분리 영역이 모두 직선 형태인 패턴을 이용하므로 공통 소스 라인에 소자 분리막이 형성되는데, 공통 소스 라인의 형성하고자 소자 분리막을 제거할 때에 잔류물이 남을 경우에는 공통 소스 라인이 제대로 형성되지 않아서 소스 저항이 더욱 증가될 뿐만 아니라 심지어 공통 소스 라인의 역할을 수행하지 못할 수도 있는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 소자 분리 영역과 활성 영역의 분리를 위한 활성 영역 마스크 패턴을 직선 형태에서 격자 형태로 바꿔서 공통 소스 라인 영역을 모두 활성 영역으로 분리하여 공통 소스 라인의 프로파일을 단차가 없는 직선형으로 개선함으로써, 소스 저항을 낮춰서 셀의 전류 특성을 향상시키는 데 그 목적이 있다.
본 발명의 다른 목적은 공통 소스 라인을 형성할 때에 소자 분리막을 제거할 필요가 없도록 공정을 단순화하며, 종래 기술에서 소자 분리막을 제거할 때에 잔류물이 남을 경우에 공통 소스 라인이 제대로 형성되지 않아서 소스 저항이 더욱 증가하거나 공통 소스 라인의 역할을 수행하지 못할 수 있는 우려를 배제하는 데 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 소스 라인 영역을 활성 영역으로 분리하는 격자 형태의 마스크 패턴을 이용해서 반도체 기판에 소자 분리막을 형성하여 소자 분리 영역과 활성 영역을 분리하는 단계와, 소자 분리 영역과 활성 영역을 분리한 반도체 기판 상에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하는 단계와, 소스 라인 영역의 반도체 기판에 불순물 이온이 주입된 공통 소스 라인을 형성하는 단계와, 공통 소스 라인을 형성한 반도체 기판에 대해 불순물 이온 주입 공정을 실시하여 드레인 영역을 형성하는 단계를 포함한다.
바람직하기로, 소자 분리막을 형성할 때에는 격자 형태의 활성 영역 마스크 패턴을 이용하여 소자 분리막과 활성 영역을 분리한다.
바람직하기로, 공통 소스 라인을 형성하는 단계는 스택 게이트 구조를 형성한 전체 구조 상부에 감광막을 형성한 후 자기 정렬 소스 마스크를 이용한 노광 공정 및 현상 공정을 실시하여 소스 라인 영역이 개방되도록 패터닝하는 단계와, 개방된 소스 라인 영역 전체에 공통 소스 라인을 형성하는 단계를 포함한다.
바람직하기로, 패터닝한 감광막을 이온 주입 마스크로 이용하는 불순불 이온 주입을 통해 공통 소스 라인을 형성하며, 공통 소스 라인을 직선형의 프로파일을 갖도록 형성한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명 한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 4a는 본 발명에 따른 반도체 메모리 셀 어레이의 레이아웃도이며, 도 4b는 본 발명에 따른 반도체 메모리 셀 어레이의 활성 영역 패턴도이고, 도 5a 내지 도 5d는 도 4a에 도시된 레이아웃을 X-X' 방향으로 절취한 상태에서 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이며, 도 6a 내지 도 6d는 도 4a에 도시된 레이아웃을 Y-Y' 방향으로 절취한 상태에서 본 발명에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이다.
도 4a와 도 4b, 도 5a 및 도 6a를 참조하면, 반도체 기판(101)상의 소자 분리 영역에 소자 분리막(102)을 형성한다. 여기서, 소자 분리 영역과 활성 영역의 분리를 위한 활성 영역 마스크 패턴은 도 4b와 같이 격자 형태의 패턴을 이용하는데, 이러한 본 발명의 격자 형태 패턴은 공통 소스 라인 영역을 모두 활성 영역으로 분리한다.
전체 구조 상부에 터널 산화막(103) 및 제 1 폴리실리콘막(104)을 순차적으로 형성한다. 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(104) 및 터널 산화막(103)을 패터닝하여 플로팅 게이트를 형성한다.
전체 구조 상부에 유전체막(105), 제 2 폴리실리콘막(106), 텅스텐 실리사이드막(107) 및 산화막(108)을 순차적으로 형성한다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 산화막(108), 텅스텐 실리사이드막(107), 제 2 폴리실리콘막(106) 및 유전체막(105)을 패터닝하여 콘트롤 게이트를 형성한다. 이로 인해 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조(120)가 형성된다.
전체 구조 상부에 감광막(109)을 형성한 후 자기 정렬 소스 마스크를 이용한 노광 공정 및 현상 공정을 실시하여 소스 부분이 개방되도록 패터닝한다.
여기서, 종래 기술에서는 그 설명을 생략하였으나 공통 소스 라인 영역에 소자 분리막이 형성된 경우에는 소자 분리막의 갭필 특성으로 인하여 콘트롤 게이트의 프로파일은 도면과 달리 공통 소스 라인 영역쪽이 드레인 영역쪽보다 낮게 기울어진 형태를 갖는다. 이에 반하여, 본 발명에서는 공통 소스 라인 영역에 소자 분리막이 형성되어 있지 않으므로 콘트롤 게이트의 프로파일은 도면과 같이 공통 소스 라인 영역쪽과 드레인 영역쪽의 높이가 동일한 형태를 갖는다. 이와 같이 콘트롤 게이트의 프로파일이 개선되면 텅스텐 실리사이드막(107)이 균형 있게 형성되므로 콘트롤 게이트의 저항 특성이 개선된다.
도 4a와 도 5b 및 도 6b를 참조하면, 자기정렬 소스 공정을 진행, 즉 패터닝된 감광막(109)을 이온 주입 마스크로 이용하여 소스 라인 지역의 반도체 기판(101)에 불순물 이온이 주입된 공통 소스 라인(110)을 형성한다.
여기서, 종래 기술에 의하면 이온 주입 이전에 소스 라인 지역의 소자 분리 막(102)을 제거하여야 하였으나 본 발명에서는 소스 라인 지역이 모두 활성 영역으로 분리되었으므로 소자 분리막 제거 공정의 제거로 인해 공정이 단순화된다. 아울러 소자 분리막 제거 공정이 존재할 경우에는 공정 후에도 잔류물이 남을 수 있으며, 이 경우에는 이온 주입을 하더라고 공통 소스 라인(110)이 제대로 형성되지 않을 수도 있어서 소스 저항이 더욱 증가하거나 공통 소스 라인의 역할을 수행하지 못할 수 있는 우려가 있으나, 본 발명에서는 소자 분리막 제거 공정을 수행할 필요가 없으므로 이러한 우려가 완전히 배제된다.
또한, 종래 기술에 의하면 소스 라인 영역 중에서 활성 영역과 소자 분리 영역 사이에 큰 단차가 존재하여 이온 주입 후에 형성된 공통 소스 라인이 굴곡형으로 형성되었으나, 본 발명에 의하면 소스 라인 영역 전체에 단차가 거의 존재하지 않으므로 공통 소스 라인(110)의 프로파일은 도 6b에 나타낸 바와 같이 단차가 없는 직선형으로 형성된다.
도 4a와 도 5c 및 도 6c를 참조하면, 셀 어레이 전체를 개방하여 불순물 이온 주입 공정을 실시하여 드레인 영역(111)을 형성한다.
도 4a와 도 5d 및 도 6d를 참조하면, 전체 구조 상부에 절연막을 형성한 후 공통 소스 라인(110)과 트레인 영역(111)이 노출되도록 전면 식각 공정을 실시하여 스택 게이트 구조(120)의 측벽에 스페이서(112)를 형성한다.
지금까지 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예 들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같이 본 발명은 소자 분리 영역과 활성 영역의 분리를 위한 활성 영역 마스크 패턴을 직선 형태에서 격자 형태로 바꿔서 공통 소스 라인 영역을 모두 활성 영역으로 분리하여 공통 소스 라인의 프로파일을 단차가 없는 직선형으로 개선함으로써, 소스 저항을 낮춰서 셀의 전류 특성을 향상시켜 고 수율이 확보된다.
아울러, 공통 소스 라인을 형성할 때에 소자 분리막을 제거할 필요가 없어서 전체 공정이 단순화되며, 종래 기술에서 소자 분리막을 제거할 때에 잔류물이 남을 경우에 공통 소스 라인이 제대로 형성되지 않아서 소스 저항이 더욱 증가하거나 공통 소스 라인의 역할을 수행하지 못할 수 있는 우려를 완전히 배제한다.
또한, 콘트롤 게이트의 프로파일이 개선되어 실리사이드막이 균형 있게 형성되므로 콘트롤 게이트의 저항 특성이 개선되는 효과가 있다.

Claims (5)

  1. 소스 라인 영역을 활성 영역으로 분리하는 격자 형태의 마스크 패턴을 이용해서 반도체 기판에 소자 분리막을 형성하여 소자 분리 영역과 상기 활성 영역을 분리하는 단계와,
    상기 소자 분리 영역과 활성 영역을 분리한 상기 반도체 기판 상에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하는 단계와,
    상기 소스 라인 영역의 상기 반도체 기판에 불순물 이온이 주입된 공통 소스 라인을 형성하는 단계와,
    상기 공통 소스 라인을 형성한 상기 반도체 기판에 대해 불순물 이온 주입 공정을 실시하여 드레인 영역을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 공통 소스 라인을 형성하는 단계는, 상기 스택 게이트 구조를 형성한 전체 구조 상부에 감광막을 형성한 후 자기 정렬 소스 마스크를 이용한 노광 공정 및 현상 공정을 실시하여 상기 소스 라인 영역이 개방되도록 패터닝하는 단계와,
    개방된 상기 소스 라인 영역 전체에 상기 공통 소스 라인을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 공통 소스 라인을 직선형의 프로파일을 갖도록 형성하는
    반도체 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 소스 라인 영역 전체에 공통 소스 라인을 형성하는 단계는, 패터닝한 상기 감광막을 이온 주입 마스크로 이용하는 불순불 이온 주입을 통해 상기 공통 소스 라인을 형성하는
    반도체 메모리 소자의 제조 방법.
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