CN105336782B

CN105336782B - 半导体器件的制造方法

Info

Publication number: CN105336782B
Application number: CN201410392234.5A
Authority: CN
Inventors: 李迪
Original assignee: TANG ZONG
Current assignee: TANG ZONG
Priority date: 2014-08-11
Filing date: 2014-08-11
Publication date: 2020-09-29
Anticipated expiration: 2034-08-11
Also published as: CN105336782A

Abstract

本发明公开了一种半导体器件的制造方法。所述半导体器件包括：半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。该半导体器件利用栅极侧墙将栅极导体与第一和第二导电通道的第一部分隔开，从而减少了栅极与源极和漏极之间短接的发生。此外，第一和第二导电通道的第一部分和第二部分可以采用不同的导电材料，从而可以减小互连电阻和/或改善导热能力。

Description

半导体器件的制造方法

技术领域

本发明属于半导体技术，具体地涉及半导体器件的制造方法。

背景技术

随着半导体工艺的发展，半导体器件的特征尺寸越来越小。在芯片上器件集成密度增加，使得芯片的性能提高以及功能性增强。然而，高密度集成也产生了新的问题，例如，可靠性问题。在芯片中，由于半导体器件不同部分的导电通道之间的距离减小，越来越容易发生短接，甚至导致半导体器件失效。此外，由于导电通道的截面积减小，使得互连电阻和寄生电容也会随之增加，从而导致半导体器件的电性能劣化。

因此，期望进一步改进半导体器件的设计及其制造工艺，以满足半导体器件尺寸减小(scaling-down)的需求。

发明内容

本发明的目的在于提供一种半导体器件的制造方法。

根据本发明的第一方面，提供一种半导体器件，包括：半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中，所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。

优选地，在所述半导体器件中，所述第一和第二导电通道中的每个导电通道的第一部分与第二部分是对准的。

优选地，所述半导体器件还包括：与栅极侧墙相邻的第一绝缘层；以及位于栅极侧墙上方的第二绝缘层，其中，所述第一和第二导电通道中的每个导电通道的第一部分位于第一绝缘层中，第二部分位于第二绝缘层中。

优选地，所述半导体器件还包括位于栅极导体顶部的阻挡绝缘层，所述第三导电通道穿过阻挡绝缘层接触栅极导体。

优选地，所述阻挡绝缘层的顶部与所述栅极侧墙的顶部齐平。

根据本发明的第二方面，提供一种半导体器件的制造方法，所述方法包括：提供一半导体衬底，所述半导体衬底中包括栅极、源区和漏区；在所述半导体衬底上方形成栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；在所述栅叠层的侧面上形成栅极侧墙；在栅极侧墙两侧分别形成与源区和漏区电连接的第一导电通道和第二导电通道的各自的第一部分；在栅极侧墙上方分别形成与源区和漏区电连接的第一导电通道和第二导电通道的各自的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触；在栅极导体上方形成与栅极导体电连接的第三导电通道。

优选地，在所述方法中，所述第一和第二导电通道中的每个导电通道的第一部分与第二部分是对准的。

优选地，在所述方法中，在形成第一导电通道和第二导电通道的各自的第一部分的步骤之前，还包括在半导体衬底上形成第一绝缘层；以及在形成第一导电通道和第二导电通道的各自的第一部分和第二部分的步骤之间，还包括在第一绝缘层上形成第二绝缘层。

优选地，所述方法还包括：在栅极导体上方形成阻挡绝缘层。

优选地，在所述方法中，所述阻挡绝缘层的顶部与所述栅极侧墙的顶部齐平。

该半导体器件利用栅极侧墙将栅极导体与第一的第一部分和第二导电通道的第一部分隔开，从而减少栅极与源极和漏极之间的短接。

进一步地，在优选的实施例中，第二绝缘层将栅极导体与第一导电通道的第二部分隔开，并且将栅极导体与第二导电通道的第二部分隔开。因此，该半导体器件可以进一步减少甚至避免栅极与源极和漏极之间短接的发生。

此外，第一和第二导电通道的第一部分和第二部分可以采用不同的导电材料。例如，至少第二部分可以采用电阻率更小和导热性更好的导电材料，例如铜。因而，本发明的半导体器件可以减小互连电阻和/或改善导热能力。

附图说明

图1至8是形成根据本发明第一实施例的半导体器件的过程中各个阶段的示意性截面图；

图9至13是形成根据本发明第二实施例的半导体器件的过程中一部分阶段的示意性截面图；

图14是根据现有技术的半导体器件的示意性截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

下面将参考图1至8来描述形成根据本发明第一实施例的半导体器件的过程。

图1示出了初始的半导体结构的截面图。在该半导体结构中已经形成了半导体器件的主要部分。该半导体器件例如为金属氧化物半导体场效应晶体管(MOSFET)，包括半导体衬底1、栅极导体2、位于栅极导体和半导体衬底之间的栅极电介质3、围绕在栅极导体周围的栅极侧墙4、以及位于半导体衬底上并且对称地分布在栅极导体两侧的源区5和漏区6。栅极导体2和栅极电介质3构成该半导体器件的栅叠层。

半导体衬底1可以为任何公知的半导体材料，例如包括Si、Ge。栅极导体2可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层或者是其他导电材料。栅极电介质3可以由SiO₂或介电常数大于SiO₂的材料构成，例如包括氧化物、氮化物、氧氮化物等。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。栅极侧墙4可以由氧化硅、氮化硅或其他公知的绝缘材料组成。

然后，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体结构的表面上形成第一绝缘层7。进一步进行机械平面化(例如化学机械抛光)，以获得平整的表面。该平面化处理去除了第一绝缘层7位于栅极导体2的顶部的部分，如图2所示。第一绝缘层7例如可以由氧化硅、氮化硅或其他公知的绝缘材料组成。

然后，例如，在使用掩模的情形下，通过选择性的蚀刻工艺，相对于第一绝缘层7和栅极侧墙4选择性地去除栅极导体2的一部分。该蚀刻可以是使用蚀刻剂溶液的选择性的湿法蚀刻。通过上述已知的沉积工艺，在半导体结构的表面上形成阻挡绝缘层10。进一步进行机械平面化(例如化学机械抛光)，以获得平整的表面。该平面化处理去除了阻挡绝缘层10位于第一绝缘层7上方的部分，如图3所示。阻挡绝缘层10例如可以由氧化硅、氮化硅或其他公知的绝缘材料组成。

然后，例如，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行蚀刻，在第一绝缘层7中形成分别到达源区5的第一接触孔和到达漏区6的第二接触孔。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻穿过第一绝缘层7，直到半导体衬底1表面停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

通过上述已知的沉积工艺形成导体层，该导体层的厚度至少填充接触孔。以第一绝缘层7作为停止层，进行机械平面化(例如化学机械抛光)，去除导体层位于接触孔外部的部分。结果，导体层的剩余部分填充第一接触孔和第二接触孔，分别形成第一导电通道的第一部分8和第二导电通道的第一部分9，如图4所示。第一导电通道的第一部分8的底部接触源区5，以及第二导电通道的第一部分9的底部接触漏区6。第一导电通道的第一部分8和第二导电通道的第一部分9例如可以均由钨组成。

在上述形成第一导电通道的第一部分8和第二导电通道的第一部分9的步骤中，栅极导体2的上方覆盖阻挡绝缘层10。即使在形成接触孔的过程中出现错配，栅极侧墙4和阻挡绝缘层10一起，可以避免接触孔到达栅极导体2，从而可以避免栅极导体2与源区5或漏区6之间短接的发生。

然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层12，如图5所示。第二绝缘层12例如可以由氧化硅、氮化硅或其他公知的绝缘材料组成。

然后，例如，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行蚀刻，形成贯穿第二绝缘层12的第三和第四接触孔，分别到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部，如图6所示。该蚀刻可以采用上述的蚀刻工艺，从光致抗蚀剂掩模中的开口向下蚀刻穿过第二绝缘层12，直到相应的下层部分顶部停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

然后，例如，在半导体结构的表面上再次形成光致抗蚀剂掩模，遮挡第三和第四接触孔。然后进行蚀刻，形成贯穿第二绝缘层12的第五接触孔，将第五接触孔延伸贯穿阻挡绝缘层10到达栅极导体2，如图7所示。该蚀刻可以采用上述的蚀刻工艺，从光致抗蚀剂掩模中的开口向下蚀刻穿过阻挡绝缘层10，直到栅极导体2的表面停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

然后，通过上述已知的沉积工艺形成导体层，该导体层的厚度至少填充第三至第五接触孔。以第二绝缘层12作为停止层，进行机械平面化(例如化学机械抛光)，去除导体层位于第三至第五接触孔外部的部分。

结果，导体层的剩余部分填充第三至第五接触孔，分别形成第一导电通道的第二部分14、第二导电通道的第二部分15和第三导电通道11，如图8所示。第一导电通道的第一部分8的顶部接触第一导电通道的第二部分14的底部，以及第二导电通道的第一部分9的顶部接触第二导电通道的第二部分15的底部。第三导电通道11、第一导电通道的第二部分14和第二导电通道的第二部分15例如可以由钨或铜组成。

在一个替代的实施例中，代替图6至8所示的步骤，可以依次执行以下步骤：形成贯穿第二绝缘层12分别到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部的第三接触孔和第四接触孔；采用导电材料同时填充第三接触孔和第四接触孔；形成贯穿第二绝缘层12和阻挡绝缘层10到达栅极导体2的第五接触孔；采用导电材料填充第五接触孔。

在另一个替代的实施例中，代替图6至8所示的步骤，可以依次执行以下步骤：形成贯穿第二绝缘层12和阻挡绝缘层10到达栅极导体2的第五接触孔；采用导电材料填充第五接触孔；形成贯穿第二绝缘层12分别到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部的第三接触孔和第四接触孔；采用导电材料同时填充第三接触孔和第四接触孔。

在另一个替代的实施例中，代替图6至8所示的步骤，可以依次执行以下步骤：形成贯穿第二绝缘层12和阻挡绝缘层10到达栅极导体2的第五接触孔；形成贯穿第二绝缘层12分别到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部的第三接触孔和第四接触孔；采用导电材料同时填充第三接触孔、第四接触孔和第五接触孔。

图9至13是形成根据本发明第二实施例的半导体器件的过程中一部分阶段的示意性截面图。

在执行图1至4所示的步骤之后，半导体结构如图9所示。该半导体结构具有平整的表面。

半导体结构包括半导体衬底1、栅极导体2、位于栅极导体和半导体衬底之间的栅极电介质3、围绕在栅极导体周围的栅极侧墙4、以及位于半导体衬底上并且对称地分布在栅极导体两侧的源区5和漏区6。栅极导体2和栅极电介质3构成该半导体器件的栅叠层。第一绝缘层7覆盖半导体结构的栅叠层以外的区域。阻挡绝缘层10覆盖栅极导体2上方的区域。

第一导电通道的第一部分8和第二导电通道的第一部分9穿过第一绝缘层7，分别与源区5和漏区6电连接。在形成第一导电通道的第一部分8和第二导电通道的第一部分9的步骤中，栅极导体2的上方覆盖阻挡绝缘层10。即使在形成接触孔的过程中出现错配，栅极侧墙4和阻挡绝缘层10一起，可以避免接触孔到达栅极导体2，从而可以避免栅极导体2与源区5或漏区6之间短接的发生。

由于阻挡绝缘层10的作用是在工艺过程中防止短接，在图1至4所示的步骤之后，将沿着图9中虚线所示的截面去除阻挡绝缘层10。

在去除阻挡绝缘层10的步骤中，执行机械平面化(例如化学机械抛光)。该平面化处理例如停止在栅极导体2的表面，从而完全去除了阻挡绝缘层10。此外，该平面化处理还去除了第一绝缘层7、栅极侧墙4、第一导电通道的第一部分8和第二导电通道的第一部分9的相应部分，从而获得平整的表面，如图10所示。

然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层12，如图11所示。第二绝缘层12例如可以由氧化硅、氮化硅或其他公知的绝缘材料组成。

然后，例如，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行蚀刻，同时形成到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部的第三接触孔和第四接触孔，以及到达栅极导体2的第五接触孔，如图12所示。该蚀刻可以采用上述的蚀刻工艺，从光致抗蚀剂掩模中的开口向下蚀刻穿过第二绝缘层12，直到栅极导体2的顶部、第一导电通道的第一部分8和第二导电通道的第一部分9的顶部停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

通过上述已知的沉积工艺形成导体层，该导体层的厚度至少填充第三至第五接触孔。以第二绝缘层12作为停止层，进行机械平面化(例如化学机械抛光)，去除导体层位于第三至第五接触孔外部的部分。

结果，导体层的剩余部分填充第三至第五接触孔，分别形成第一导电通道的第二部分14、第二导电通道的第二部分15和第三导电通道11，如图13所示。第一导电通道的第一部分8的顶部接触第一导电通道的第二部分14的底部，以及第二导电通道的第一部分9的顶部接触第二导电通道的第二部分15的底部。第三导电通道11、第一导电通道的第二部分14和第二导电通道的第二部分15例如可以由钨或铜组成。

在一个替代的实施例中，代替图12至13所示的步骤，可以依次执行以下步骤：形成贯穿第二绝缘层12分别到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部的第三接触孔和第四接触孔；采用导电材料同时填充第三接触孔和第四接触孔；形成贯穿第二绝缘层12到达栅极导体2的第五接触孔；采用导电材料填充第五接触孔。

在另一个替代的实施例中，代替图12至13所示的步骤，可以依次执行以下步骤：形成贯穿第二绝缘层12到达栅极导体2的第五接触孔；采用导电材料填充第五接触孔；形成贯穿第二绝缘层12分别到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部的第三接触孔和第四接触孔；采用导电材料同时填充第三接触孔和第四接触孔。

在另一个替代的实施例中，代替图12至13所示的步骤，可以依次执行以下步骤：形成贯穿第二绝缘层12到达栅极导体2的第五接触孔；形成贯穿第二绝缘层12分别到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部的第三接触孔和第四接触孔；采用导电材料同时填充第三接触孔、第四接触孔和第五接触孔。

在另一个替代的实施例中，代替图12至13所示的步骤，可以依次执行以下步骤：形成贯穿第二绝缘层12分别到达第一导电通道的第一部分8和第二导电通道的第一部分9的顶部的第三接触孔和第四接触孔；形成贯穿第二绝缘层12到达栅极导体2的第五接触孔；采用导电材料同时填充第三接触孔、第四接触孔和第五接触孔。

图14是根据现有技术的半导体器件的示意性截面图。在现有技术的半导体器件中，栅叠层包括位于半导体衬底1上方的栅极导体2以及夹在栅极导体2和半导体衬底之1间的栅极电介质3。栅极侧墙4位于栅叠层的侧面。第一导电通道8、第二导电通道9和第三导电通道11分别与源区5、漏区6和栅极导体2电连接。

根据本发明的第一和第二实施例形成的半导体器件分别如图8和13所示。与图14所示的现有技术的半导体器件相比，本发明的半导体器件的不同之处在于，第一导电通道包括与栅极侧墙相邻的第一部分8和位于栅极侧墙上方的第二部分14，所述第一部分8的顶部与所述第二部分14的底部接触，以及第二导电通道包括与栅极侧墙相邻的第一部分9和位于栅极侧墙上方的第二部分15，所述第一部分8的顶部与所述第二部分14的底部接触。

在本发明的半导体器件中，栅极侧墙4将栅极导体2与第一导电通道的第一部分8隔开，并且将栅极导体2与第二导电通道的第一部分9隔开。进一步地，第二绝缘层12将栅极导体2与第一导电通道的第二部分14隔开，并且将栅极导体2与第二导电通道的第二部分15隔开。本发明的半导体器件可以减少甚至避免栅极与源极和漏极之间短接的发生。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims

1.一种半导体器件的制造方法，所述方法包括以下顺序执行的步骤：

提供半导体衬底，所述半导体衬底中包括源区和漏区；

在所述半导体衬底上方形成栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；

在所述栅叠层的侧面上形成栅极侧墙；

在所述栅极导体上方形成阻挡绝缘层；

在栅极侧墙两侧分别形成与源区和漏区电连接的第一导电通道和第二导电通道的各自的第一部分；

采用化学机械平面化去除所述阻挡绝缘层以及去除栅极侧墙的一部分，使得所述栅极导体暴露且与所述栅极侧墙齐平；

在栅极侧墙上方分别形成与源区和漏区电连接的第一导电通道和第二导电通道的各自的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触，以及在栅极导体上方形成与栅极导体电连接的第三导电通道。

2.根据权利要求1所述的制造方法，其中所述第一和第二导电通道中的每个导电通道的第一部分与第二部分是对准的。

3.根据权利要求1所述的制造方法，其中所述阻挡绝缘层的顶部与所述栅极侧墙的顶部齐平。