TW535284B - Semiconductor memory - Google Patents
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535284 A7 B7 五、發明説明(1 ) 相關申請案交互參考 本申請案乃根據先前之2001年3月29日所辨理之日本專利 申請案第2001-096679號並主張其利益優先權,其完整内容 均可作為以下内容之參照。 發明背景 發明領域 本發明係有關於一種半導體記憶裝置,特別是有關於使 用穿隨磁阻(TMR : Tunneling Magneto ResistivS)元神·作為 記憶元件之磁性記憶裝置(MRAM ·· Magnetic Random Access Memory) 0 相關技藝描述 近年來,業界提出了利用磁阻效果之MRAM(磁性存機存 取記憶體)記憶單元,來作為資料記憶元件。此MR AM並被 看好今後將發展成為非揮發性、高積體性、高可靠性及高 速動作兼具之記憶體裝置。 磁阻式元件中最普遍者,主要有GMR(巨磁阻,Giant Mageto Resistive)元件與 TMR(穿隧磁阻,Tunneling Magneto Resistive)元件兩種。GMR元件包含兩個強力磁性 層以及夾在此等強力磁性層之間的導體,此導體之電阻具 有根據上下強力磁性層的自旋方向不同而改變之效果。但 是因GMR元件的MR(磁阻)比低於10%,故難以確保讀取邊 限。至於TMR元件則包含兩個強力磁性層以及夾在此等強 力磁性層之間的絕緣體,而此絕緣體之穿隧電阻具有根據 上下強力磁性層的自旋方向不同而改變之效果。此TMR元 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 535284 A7 ____B7 五、發明説明(2 ) 件目前已發展到足以確保50%以上的MR比。 圖24至圖26係為利用以往技術製造之具有TMR元件的半 導體記憶裝置,其係顯示此半導體記憶裝置的記憶單元部 之單元構造。 圖2 4 A係為利用弟一以往技術製造之半導體記憶裝置之 平面圖。圖24B係為圖24A的XXIVB-XXIVB沿線之半導 體記憶裝置之剖面圖。利用此第一以往技術製造之半導體 1己憶^置’其構造係於連接TMR元件的開關元件上使用 MOS(金屬氧化物半導體)電晶體。 如圖24A及圖24B所示,位元線13與寫入字元線14係呈 正交的矩陣狀之複數配置,TMR元件1 1則呈各電晶體陣列 (Cross Point)型配置。此TMR元件11係介由上部電極(未予 圖示)連接於位元線13,並介由下部電極70及接點層38而連 接於M0S電晶體35。此MOS電晶體35的閘電極33即為讀取 字元線。TMR元件11在此,係以於下部電極7〇的強磁性層 之磁化接著層41、介由上部電極而連接於位元線13的強磁 性層之磁性記錄層43,以及夾在此等磁化接著層41與磁性 記錄層43之間的非磁性層之穿隧接合層42等所構成。 上述之半導體記憶裝置,係以下述方式進行資料之寫入/ 讀取動作·· 磁化接著層41的磁化反轉臨限值係高於磁性記錄層43 , 故於一般的寫入動作中,磁化接著層41的磁化方向並不會 反轉’而僅有磁性記錄層43的磁化方向進行反轉,因此, 將貝料寫入任意的選擇單元時,係藉由磁性記錄層Μ的磁 -5 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535284 A7 _____B7 五、發明説明(3 ) 化方向反轉,令TMR元件丨丨將厂丨」、「〇」資料之任一狀 態寫入選擇單元内。此時,將資料寫入任意的選擇單元 時,最少須使用兩條寫入線(位元線13、寫入字元線Μ), 且必須令該兩條寫入線的電晶體陣列部的磁性記綠層〇之 磁化方向呈反轉。 另一方面,當磁性記錄層43的磁化方向與磁化接著層Μ 的磁化方向相同時,穿隧接合層42的電阻最低,相反=當 兩者的磁化方向顛倒時,穿隧接合層42的電阻最高。= 此,令電流經由從外側包夾TMR元件i i的上部電極和下部 電極70,而從配置於上下的兩條配線流向貫穿TMR元件u 的方向,藉此讀取穿隧接合層42的電阻之變化,如此即可 判斷「1」、「〇」的資科記憶狀態而進行資料讀取。 圖25 A係為利用第1以往技術製造之半導體記憶裝置之 平面圖。圖25B係為圖25A的χχνΒ-χχνΒ沿線之半導體 記憶裝置之剖面圖。利用此第二以往技術製造之半導體記 憶裝置,係於連接於TMR元件u的開關元件上使用整流元 件(·例如Pn接合二極體)12之構造,且為可能實現電晶體陣 列型的單it之簡單構造。在此構造中,用來將資料寫入磁 性記錄層43的寫入配線與用來讀取資料的讀出配線共通, 故僅以字元線14和位元線13等兩條配線,進行資料的寫入/ 讀取動作。此時,為了利用二極體12的整流性來針對選擇 單兀來進行資料寫入/讀取,必須分別控制對字元線M與位 元線13施加的偏壓。 圖2 6 A為利用第三以往技術製造之半導體記憶裝置之平 -6 - 本纸張尺度適财S S家標準(CNS) A4規格(21Qx297公爱) 535284 A7 B7 五、發明説明(4 ) 面圖。圖26B為圖26A的XXVIB-XXVIB沿線之半導體記 憶裝置之剖面圖。利用此第三以往技術製造之半導㈣+己憶 裝置,與第二以往技術下製造的半導體記憶裝置同為電晶 體陣列型之構造’但未使用整流元件。此構造因省去了整 流元件,其製程與構造也更為簡單,然而,如此一來於讀 出時’選擇單元以外的單元也會有電流流通,因此必須在 讀取動作上下工夫,亦即,在此單元中使用讀取字元線l4b 與寫入字元線14a等兩條配線,將資料寫入選擇單元·,再以 位元線1 3和讀取字元線14b等兩條配線,讀取選擇單元之資 料。因此,讀取線與寫入線中僅有一條可共用,總共以三 條配線對記憶單元進行存取。 利用上边的以往技術〜所製造之半導體記憶裝置中,係如 圖2 7所示,包含圮憶單元部丨〇以及控制此記憶單元部〗〇之 周邊電路部20。由於此周邊電路部2〇的電路係配置於記憶 單元部10的外側區域,因此記憶單元部1〇之中,僅配置有 TMR元件11及開關元件。 因此,如圖24B所示,以第一以往技術製造的半導體記 憶裝置,其記憶單元部10中具有閒置空間45。此外,如圖 25B、圖26B所示,利用第=、第三以往技術製造之半導 體圮憶裝置中,存在於記憶單元部丨〇的下部領域之半導體 基板30表面不僅只有元件隔離區域32,亦具有未被活用的 閒置空間45。由此可知,這些閒置空間45 ,即成為進一步 縮小MRAM搭載之晶片面積時的阻礙。 發明概述
邊項觀點所提出之具有記憶單元部與周 _:邯(半導體記憶裝置,其中記憶單元部係具有··第 m件,以及與此第_磁阻式元件成對配置於各個 :二’:將資:寫入第一磁阻式元件或者從第-磁阻式元 .:又:料《第一電路;而周邊電路部係具有:控制第- _疋第一 %路,且此第二電路至少有一部分配置於記愫 早兀郅之下部區域(申請專利範圍第〗項)。 一 區域(申請專利範圍第12項) :糁本發明的第二項觀點所提出之具有記憶單元部、周 ^電路部以及邏輯電㈣之半導體記憶裝置,己憶單 、系/、有第磁阻式元件,以及與此第一磁阻式元件 成對配置於各個單元’而將資料寫人第-磁阻式元件或者 從第一=阻式元件.讀取資料之第一電路;周邊電路部係具 有拴制第私路之第二電路;而邏輯電路部係具有第三電 路,且此第三電路至少有一部分配置於記憶單元部之下部 圖式之簡要說明 圖1為有關本發明的第一實施形態之半導體記憶裝置的記 憶早元部之平面圖。 圖2為有關本發明的第一實施形態之半導體記憶裝置的周 邊電路部之平面圖。 圖3為圖1、圖2的ΙΠ- in沿線之半導體記憶裝置之剖面 圖0 圖4A為有關本發明的各實施形態之一重穿隧接合構造之 丁 M R元件剖面圖。 -8 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 535284 A7 B7 五、發明説明(6 ) 圖4B為有關本發明的各實施形態之一重穿隧接合構造之 其他TMR元件剖面圖。 圖5 A為有關本發明的各實施形態之二重穿隧接合構造之 TMR元件剖面圖。 圖5B為有關本發明的各實施形態之二重穿隧接合構造之 其他TMR元件剖面圖。 圖6A為利用以往技術製造的MRAM晶片之平面圖。 圖6B為利用本發明的第一實施形態製造之MRAN1晶片之 平面圖。 圖7A為圖6A的VIIA-VIIA沿線之以往MRAM晶片之剖面 圖。 圖7B為圖6A的VIIB〜-VIIB沿線之有關第一實施形態的 MR AM晶片之剖面圖。 圖8為有關本發明的第二實施形態之半導體記憶裝置的記 憶單元部之平面圖。 圖9為有關本發明的第二實施形態之半導體記憶裝置的周 邊電路部之平面圖。 圖10為圖8、圖9的X- X沿線之半導體記憶裝置之剖面 圖。 圖11A為有關本發明的第三實施形態之半導體記憶裝置之 平面圖。 圖11B為圖11A的XIB-XIB沿線之半導體記憶裝置之剖面 圖。 圖12為利用以往技術製造的MRAM晶片之平面圖。 -9 · 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 535284 A7 ___ B7 五、發明説明(7 ) 圖13人為圖12的幻11八^111人沿線之以往1^1^^1晶片之剖 面圖。 圖13B為有關本發明的第三實施形態之MRAM晶片之平面 圖。 圖1 4為利用以往技術製造的記憶體混載型Ε s z晶片布局 之概略平面圖。 圖15 A、1 5 B為有關本發明的第三實施形態之記憶體混 載型LS I晶片布局之概略平面圖。 ' 圖1 ό為圖1 5 A中靠近邏輯部附近之概略剖面圖。 圖1 7為有關本發明的第四實施形態之半導體記憶裝置之 剖面圖。 圖1 8為有關本發明的第五實施形態之半導體記憶裝置之 平面圖。 圖19為圖18的xix-xix沿線之半導體記憶裝置之剖面 圖。 圖20為圖1 8的XX-Χχ沿線之半導體記憶裝置之剖面 圖。· 圖2 1為顯示有關本發明的第六實施形態之半導體記憶裝 置中,沿著位元線方向之剖面圖。 圖2 2為顯示有關本發明的第六實施形態之半導體記憶裝 置中’沿著字元線方向之剖面圖。 圖2 3為有關本發明的第七實施形態之半導體記憶裝置之 剖面圖。 圖2 4 Α為利用第_以往技術製造之半導體記憶裝置之平 -10 - 本紙張尺度適财g S家料格(21() χ ϋΊ 535284 A7 B7 五、發明説明(8 )
面圖。 圖24B為圖24 A的XXIVB-XXI VB沿線之半導體記憶裝 置之剖面圖。 ~ 圖2 5 A為利用第二以往技術製造之半導體記憶裝置之平 面圖。 圖25B為圖25A的XXVB-XXVB沿線之半導體記憶裝置 之剖面圖。 圖2 ό A為利用第三以往技術製造之半導體記憶裝置之平 面圖·,圖26B為圖26A的XXVIB-XXVIB沿線之半導體記 憶裝置之剖面圖。 圖2 7為利用以往技術製造的半導體記憶裝置之平面圖。 _發明詳述 本發明係有關於使用穿隧磁阻式(TMR : Tunneling Magneto Resistive)元件作為記憶元件之磁性記憶裝置 (MRAM : Magnetic Random Access Memory)者。此 MRAM 係為記憶單元陣列構造,其係將具有TMR元件的數個記憶 單元王矩陣狀配置,並於此記憶單元陣列的周邊設置解碼 器及感測電路等周邊電路部,而對任意單元進行隨機存 取,以藉此執行資料的寫入/讀取動作。 以下參照圖式說明本發明之實施形態。在說明中遇到所 有圖式之共通部分時,將註明共通之參照符號。 [第一貫施形態] 有關於第一實施形態之半導體記憶裝置,係結合TMR元 件與pn接合二極體之1TMR元件+ 1二極體式的單元構造。 ___ - 11 -
裝 訂
線 本紙張尺度適準(CNS) M規格_ X 297公釐) 535284 A7 _______B7 五、發明説明(9~) " 圖1為有關本發明的第一實施形態之半導體記憶裝置的記 憶單元部之平面圖。圖2為有關本發明的第一實施形態之半 導體1己憶裝置的周邊電路部之平面圖。圖3為圖1、圖2的 III-III沿線之半導體記憶裝置之概略剖面圖。 如圖1和圖3所示,有關第一實施形態的半導體記憶裝置 之έ己憶單元部1 〇 ’係包含TMR元件11、pn接合二極體12、 位元線13 ’以及字元線14。於此記憶單元部10中,位元線 1 3與字元線14相互正交而呈矩陣狀的周期配置 <,且於此等 位元線13及字元線14的各個交點配置有TMR元件11。每一 單元上具有與此TMR元件11成對配置的pn接合二極體12, 此pn接合二極體12係連接於TMR元件11與字元線14。 如圖2和圖3所示.,第〜一實施形態相關的半導體記憶裝置 之周邊電路部20的其中一部分,係配置於記憶單元部丨〇的 下部區域。 例如,如圖2所示,周邊電路部2〇的行系電路之一部分係 配置於記憶單元部1 〇的下部區域,而周邊電路部2〇的列系 電路係配置於記憶單元部1 〇的外部區域。亦即,行系電路 的位元線驅動電晶體2 1、電源配線及接地配線22、行位址 線23以及行解碼器24,均配置於記憶單元部1 〇的下部區 域。而行系電路的感測放大電路25、列系電路的字元線驅 動電晶體26、列解碼器27以及列位址配線28,均配置於記 憶單元部10的外部區域。 具體而言,如圖3所示,於半導體基板30上形成有元件區 域3 1與元件隔離區域3 2,閘電極3 3形成於此元件區域3 1的 — —__-12 - 本紙張尺度適财@ S家標準(CNS) A4規格(210 X 297公釐) 535284 A7 厂 _ B7 五、發明説明(1〇 ) 半導體基板30上,源極/汲極擴散層34則形成於夾著此閘電
極33的元件區域3 1内。如此即形成m〇S電晶體35,此MOS 電晶體35例如可作為位元線驅動電晶體21。此外,半導體 基板30上的層間絕緣膜36内形成有配線層37,此配線層37 例如可作為電源配線及接地配線22。而此配線層3 7與源極/ 沒極擴散層34係以第一接點層38連接,配線層37與字元線 14則以第二接點層39連接。如此,電源配線及接地配線22 即對位元線驅動電晶體2 1施加電位,令此位元、線驅·動電晶 體21產生寫入電流。此外,記憶單元部丨〇向外側延伸的字 元線14,則連接著「i〇」判定用的感測放大電路 25 ° 此外,#分周邊.電路_部20雖可配置於記憶單元部1〇與周 邊電路部20的交介附近之記憶單元部1〇的下部區域,但為 了進一步提高縮小晶片面積的效果,最妤如圖3所示,配置 於记憶單tc部1〇與周邊電路部2〇的交界附近更偏向記憶單 兀部10的内側之下部區域為佳。例如,部分周邊電路部2〇 可配置於記憶單元部10與周邊電路部2〇的交界附近起,相 距圮憶單兀邵1 〇的一單元以上内側之記憶單元部丨〇的下部 區域。也就是說,部分周邊電路部20可配置於記憶單元部 10與周邊電路部2〇的交界附近起跨越數個單元之記憶單元 部10的下部區域。 — 接著針對TMR元件11的構造進行說明。此tmr元件丨i係 包含磁化接著層(磁性層)、穿隧接合層(非磁性層)與磁性 5己錄層(磁性層)等至少三層構造。TMR元件11具有如下所 — ________-13· 本紙張尺度適用中國國家標準(CNS) A4規格(21Qχ297公着) —- 535284 A7 _______B7 五、發明説明(11 ) 述的一重穿隧接合構造或二重穿隧接合構造,採用任一種 構造皆可。 圖4A及圖4B係顯示一重穿隧構造的TMR元件之剖面圖, 以下針對一重穿隧接合構造的TMR元件11進行說明。 圖4A所示的TMR元件11,係包含:依序堆疊模板層1(H、 初期強磁性層1 02、反強磁性層1 〇3與標準強磁性層1 〇4而成 之磁化接著層41 ;形成於此磁化接著層41上的穿隧接合層 42 ;以及於此穿隧接合層42上依序堆疊自由強磁性層1〇5與 接點層1 0 6而成之磁性記錄層4 3。 同樣的,圖4B所示的TMR元件11,包含:依序堆疊模板 層101、初期強磁性層1 〇2、反強磁性層1 〇3、標準強磁性層 104’、非磁性層1〇7及強磁性層104”而成之磁化接著層41 ; 形成於此磁化接著層41上的穿隧接合層42 ;以及於此穿隨 接合層42上依序堆疊強磁性層〗05,、非磁性層丨〇7、強磁性 層10 5與接點層1 〇 6而成之磁性ί己錄層4 3。 於此圖4B所示的TMR元件11中,藉由導入包含磁化接著 層41内的強磁性層1〇4’、非磁性層1〇7與強磁性層1〇4,,之三 層構造,以及磁性記錄層43内的強磁性層105,、非磁性層 107與強磁性層105"之三層構造,將更勝於圖4A所示的 TMR元件11,能夠控制強磁性内部的磁極產生,而可提供 更適合微小化的單元構造。 ~ 圖5 A及圖5 B係顯示二重穿隧構造的TMR元件之剖面圖, 以下針對二重穿隧接合構造的TMR元件11進行說明。 圖5A所示的TMR元件11,係包含:依序堆疊模板層1〇ι、 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535284 A7 ______ B7 五、發明説明(~~) ' ' 一 初期強磁性層102、反強磁性層103與標準強磁性層ι〇4而成 之第一磁化接著層41a ;形成於此第一磁化接著層4U上之 第一穿隧接合層42a ;形成於此第一穿隧接合層42a上的磁 性έ己錄層4 3,形成於此磁性記錄層4 3上的第二穿隧接合層 42b,以及於此第二穿隧接备層42b上依序堆疊標準強磁性 層104、反強磁性層103、初期強磁性層1〇2與接點層1〇6等 之第二磁化接著層41 b。 圖5B所示的TMR元件11,係包含:依序堆疊模板層1〇1、 初期強磁性層102、反強磁性層1 〇3及標準強磁性層1 〇4而成 之第一磁化接著層41 a ;形成於此第一磁化接著層4丨a上之 第一穿隧接合層42a ;於此第一穿隧接合層42a上依序堆叠 強磁性層43’、非磁.性層J〇7、強磁性層43,,等三層構造之磁 性記錄層43 ;形成於此磁性記錄層43上之第二穿隨接合層 42b ;以及於此第二穿隧接合層42b上依序堆疊強磁性層 104’、非磁性層1 07、強磁性層1 〇4,’、反強磁性層1 〇3、初 期強磁性層102與接點層1 〇6而成之第二磁化接著層41 b。 又於此圖5B所示的TMR元件11中,藉由導入構成磁性記 錄層43的強磁性層431、非磁性層1 〇7與強磁性層43"之三層 構造’以及第二磁化接著層41 b内的強磁性層1 〇4,、非磁性 層107與強磁性層104”之三層構造,將更勝於圖5A所示的 TMR元件1 1,能夠控制強磁性内部的磁極產生,而可提供 更適合微小化之單元構造。 藉由使用此種二重穿隧接合構造的TMR元件1 1,與使用 一重穿隧接合構造的TMR元件11之情形相比,施加相同的 -15 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535284 A7 __— B7 五、發明説明(13) 〜—"' 外部偏壓時的MR(磁阻,Magnet〇比(「}」狀 態y〇」狀態的tHE變化率)之惡化情形較少發生,可在 更向的偏壓下執行動作,此對於將單元内的資料讀出到外 部時有利。 此種一重穿隧接合構造或二重穿隧接合構造之丁“尺元件 11,係使用以下材料而形成。 磁化接著層41、41a、41b及磁性記錄層43的材料中,可 舉例如Fe、Co、Ni或者其合金、自旋極化率大的磁鐵礦、 二氧化鉻Ci:02及RXMn03-y(R為稀土金屬;χ為鈣Ca、鋇 Ba、鳃Sr)等氧化物,其餘以使用NiMnSb及ptMnSb等霍伊 斯勒(Heusler)合金等為佳。此外,只要不失其強磁性,這 些磁性體中亦可包含紙Ag、銅Cu、金au、铭A!、鎂、 石夕Si、麵Bi、起Ta、硼B、碳C、氧〇、、鈀pd、銘pt、 錘Zr、銥Ir、鎢W、鉬Mo及鈮Nl)等非磁性元素。 構成部分磁化接著層41、41a、41b之反強磁性層1〇3的材 料中,以使用 Fe-Mn、Pt-Μη、Pt-Cr-Mn、Ni-Mn、Ir-
Mn、Ni〇及Fe203等為佳。 穿隨接合層42、42a、42b的材料中,以使用a1203、 Si02、MgO、AIN、Bi203、MgF2、CaF2、SrTi02 及 AlLa03 等各種介氣體為佳。此♦介電體中若有氧、氮、氟欠缺的 情形亦無妨。 圖6A為利用以往技術製造的MRAM晶片之平面圖。圖6B 為利用本發明的第一實施形態製造之MRAM晶片之平面 圖。圖7八為圖6八的¥11八-\^11八沿線之以往1^11八1^晶片之剖 -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 535284 A7 B7 五、發明説明(14 ) 面圖。圖7B為圖6A的VIIB-VIIB沿線之有關第一實施形態 的MRAM晶片之剖面圖。 根據上述第一實施形態,於記憶單元部10的下部區域設 置周邊電路20的部分電路,如此,省下配置於記憶單元部 1 0的下部區域之周邊電路20的電路空間,便可縮小周邊電 路部20的表面積,進而能夠縮小MRAM晶片的面積。 亦即如圖6A所示,MRAM晶片可大體分類為記憶單元部 10與周邊電路部20。如圖7A所示,以往的記憶單元部10之 下部區域,具有完全未被使用到的閒置空間45,於是,根 據第一實施形態,如圖7B所示,於以往具有閒置空間45的 記憶單元部10之下部區域,配置一部分的周邊電路20,藉 此,一方面有效活用記」隐單元部1 0的下部區域,而如圖6B 所示,可縮小MRAM晶片的面積。 此外,配置於記憶單元部1 0下部區域内的周邊電路部20 之電路,可利用形成周邊電路之用的層來形成,因此配置 區域雖不同卻無需變更層,故無需增加製造工序,而無成 本增加之虞。 再者,配置於記憶單元部10下部區域内的周邊電路部20 之電路,不限於圖2所示的電路,亦可將配置於記憶單元部 10的外部區域之感測放大電路25或字元線驅動電晶體26等 寫入配線用驅動器,配置於記憶單元部1 〇之下部區域。 [第二實施形態] 有關第二實施形態之半導體記憶裝置,係單純使用TMR 元件與寫入/讀取配線之1TMR元件式之單元構造。 -17 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535284 A7 -—___B7 五、發明説明(15 ) 圖8為有關本發明的第二實施形態之半導體記憶裝置的記 憶單元部之平面圖。圖9為有關本發明的第二實施形能之半 導體記.隐裝置的周邊電路部之平面圖。圖ι〇為圖8、圖9的 X-X沿線之半導體記憶裝置之概略剖面圖。 、如圖8,圖10所示,㈣第二實施形態的半導體記憶裝置 之記憶單元部1〇,係包含TMR元件n、位元線。、寫入字 元、.泉14a ,以及碩取字元線丨4b。於此記憶單元丨〇中,位元 線13與寫入竽元線14a相互正交而呈矩陣狀的周期配·置,且 於此等位元線13及寫入字元線丨4a的各個交點配置有丁元 件11。此外,讀取字元線14b與位元線13分離配置,而與寫 入字元線14a正交。 如圖9和圖1〇所示,策二實施形態相關的半導體記憶裝置 之周邊電路部20的其中一部分,係配置於記憶單元部1〇的 下部區域。 例如’如圖9所示,周邊電路部2〇的行系電路之一部分係 配置於έ己憶單元部1 〇的下部區域,而周邊電路部2 Q的列系 電路係配置於記憶單元部丨0的外部區域。亦即,行系電路 的位元線驅動電晶體2 1、電源配線及接地配線22、行位址 線23以及行解碼器24,均配置於記憶單元部10的下部區 域。而行系電路的感測放大電路25、列系電路的字元線驅 動電晶體26、列解碼器27以及列位址配線28,均配置於記 憶早7G部1 〇的外部區域。 具體而言,如圖10所示,於半導體基板30上形成有元件 區域3 1與元件隔離區域32,閘電極33形成於此元件區域3 1 _ - 18 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 535284
AT _______B7 五、發明説明(16 ) 的半導體基板30上,源極/汲極擴散層34則形成於夹著此閘 電極33的元件區域3 1内。如此即形成M〇s電晶體35,此 MOS電晶體35例如可作為位元線驅動電晶體21。此外,半 導體基板30上的層間絕緣膜36内形成有配線層”,此配線 層37例如可作為電源配線及接地配線22。而此配線層”與 源極/汲極擴散層34係以第一接點層38連接;配線層37與讀 取字元線14b則以第二接點層39連接。如此,電源配線及接 地配線22即對位元線驅動電晶體21施加電位,令此位元線 驅動電晶體21產生寫入電流。此外,記憶單元部1〇向外側 延伸的位元線13,則連接著「丨」、「〇」判定用的感測放 大電路25。 至於周邊電路部20中〜的一部分與第一實施形態相同,係 配置於記憶單元部1 〇與周邊電路部2〇的交界附近起跨越數 個單元之記憶單元部丨〇的下部區域。 根據上述第二實施形態,可得到與第一實施形態相同之 效果。 不僅如此,在第二實施形態中,由於各個TMR元件^中 未設有讀取用的開關元件,故記憶單元部1〇的下部區域更 大於第一實施形態者,因此,相較於第一實施形態之情 形,可將更多的周邊電路部2〇之電路,配置於記憶單元部 10的下部區域,從而能夠進一步縮小周邊電路部20的表面 積,且進一步縮小MRAM晶片的面積。 再者’相同於第一實施形態’配置於記憶單元部丨〇下部 區域内的周邊電路部20之電路,不限於圖9所示的電路,亦 ____—_____ - 19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 535284 A7 B7 五、發明説明(17 ) 可將配置於圮憶單元部1 〇的外部區域之感測放大電路25或 字元線驅動電晶體26等窝入配線用驅動器,配置於記憶單 元部10之下部區域。 [第三實施形態] 第三實施形態係於MRAM混載邏輯電路中使用本發明之 範例,其特徵在於將一部分的邏輯電路配置於記憶單元部 的下部區域。 圖11A為有關本發明的第三實施形態之半導體記憶裝置的 平面圖。圖11B為圖11A的XIB-XIB沿線之半導體記憶裝置 之剖面圖。 如圖11A和11B所示,MRAM混載晶片係包含記憶單元部 10、周邊電路部20,以〜及邏輯電路部50。其中邏輯電路部 50的第一邏輯電路部50a係配置於記憶單元部1〇的外部區 域,而邏輯電路部50的第二邏輯電路部501)係配置於記憶單 元部10的下部區域。 至於邏輯電路部50的第二邏輯電路部50b則與第一實施形 態的周邊電路部20相同,係配置於記憶單元部丨〇與邏輯電 路部50的交界附近起跨越數個單元之記憶單元部丨〇的下部 區域。 圖12為利用以往技術製造的MRAM晶片之平面圖。圖Ua 為圖12的ΧΙΙΙΑ-ΧΙΠΑ沿線的以往MRAM晶片之剖面圖。圖 13B為有關本發明的第一實施形態之MRam晶片之剖面圖。 根據上述第三實施形態,將邏輯電路部5〇的一部分電路 (第二邏輯電路部5 Ob)配置於記憶單元部1 〇的下部區域,如 -20 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) "" ------- 535284 A7 B7 五、發明説明(18 ) 此,省下配置於記憶單.元部10的下部區域之第二邏輯電路 部50b的空間,便可縮小邏輯電路部50的表面積,進而能夠 縮小MRAM晶片的面積。 亦即如圖12所示,MRAM晶片可大體分類為記憶單元部 1〇與邏輯電路部50。如圖13A所示,以往的記憶單元部10之 下部區域,具有完全未被使用到的閒置空間45,於是,根 據第三實施形態,如圖13B所示,於以往具有閒置空間45的 記憶單元部10之下部區域,配置邏輯電路50的二部分電路 (第二邏輯電路部50b),藉此,一方面有效活用記憶單元部 10的下部區域,又可縮小MRAM晶片的面積,且能進一步 等效增加邏輯電路部50的電路。 此外,在第三實施形!中,記憶單元部10的下部區域雖 僅配置有一部分的邏輯電路50,但亦可一併配置一部分的 周邊電路20。 以下舉例以具體說明有關第三實施形態之晶片布局。圖 14為利用以往技術製造的記憶體混載型LSI晶片布局之概略 平面圖。圖15A、15B為有關本發明的第三實施形態之記憶 體混載型LSI晶片布局之概略平面圖。圖16為圖15A中靠近 邏輯部附近之概略剖面圖。 如圖14所示,記憶體混載型LSI晶片,係包含MPU部、 SRAM部、類比部、邏輯部,以及DRAM部。而如圖15A所 示,有關第三實施形態的MRAM混載型LSI晶片,係將圖14 的DRAM部替換成MRAM部,而於此MRAM部的下部區域 等處配置有MPU部及邏輯部。亦即如圖16所示,使用多層 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535284 A7 B7 五、發明説明(19 ) 配線技術而形成CMOS及多層配線後,形成所謂匯流排配線 之配線,藉此可於MRAM部的下部區域,形成邏輯部及 MPU部等隨機邏輯電路,進而得以形成大幅縮小之晶片面 積。 再者,如圖15B所示,藉由將SRAM部置換成MRAM部, 並使用有關第三實施形態之技術,亦可將MRAM部整合到 邏輯部中,如此將可進一步縮小晶片面積。 [第四實施形態] ' ’ 第四實施形態係與第二實施形態具有相同的單元構造, 且於周邊電路部中亦形成記憶單元部的TMR元件,而將此 周邊電路部的TMR元件當作接點層使用。 圖17為有關本發明的澤四實施形態之半導體記憶裝置之 剖面圖,此圖17係顯示記憶單元部10與周邊電路部20的交 介附近之部分。 如圖17所示,相同於第二實施形態,其記憶單元部10係 包含TMR元件11、位元線13、寫入字元線14a,以及讀取字 元線14b。 周邊電路部20的一部分係配置於記憶單元部1 〇的下部區 域,而周邊電路部20的其他部分則在記憶單元部1 0的相同 階層上形成配線。亦即,於半導體基板30上形成有MOS電 晶體35,而此MOS電晶體35的源極/汲極擴散層34連接著第 一接點層61,此第一接點層6 1又連接著第一配線層62a,而 與此第一配線層62a分離設置之第一配線層62b中,有一部 分係配置於Ί買取字元線14b下。也就是說,第一配線層62b -22 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
k 535284 A7 B7 五、發明説明(20 係從記憶單元部10的下部區域,引出至記憶單元部1〇的外 側區域。此引出部分的第一配線層62b係介由第二接點層63 而連接於第二配線層64 ;此第二配線層64係介由第三接點 層65而連接於第三配線層66 ;此第三配線層66則介由第四 接點層6 7而連接於第四配線層6 8。 此處的周邊電路部20之各配線層64、66、68,係包含記 憶單元部10的各配線層14b、13、14a中之一部分,此外, 第四接點層67係包含記憶單元部丨〇的tmr元件11中乏一部 分’因此’周邊電路部20的第二配線層64、第三配線層 66、第四接點層67及第四配線層68,係分別與記憶單元部 10的讀取字元線Mb、位元線13、TMR元件11及寫入字元線 14a形成於同一階層上。、 TMR元件11的電阻,一般雖在1ΚΩ · #m2左右,但亦可 低至例如100Ω · Am2或ι〇Ω · #m2左右,因此,例如當表 面積為1/zm2左右的TMR元件1〇〇個並列時,表面積總和即 等於 100Ω· //πι2Χ1〇〇=1Ω ; 1〇Ω· βιτ^ΧΙΟί^Ο.ΙΩ ,故 可降低TMR元件11的電阻,因此得以將tmR元件11當作接 點層而充分利用。 根據上述第四實施形態,可得到與第二實施形態相同之 效果。 又於周邊電路部20中,進一 f將TMR元件11作為接點層 的一部分(第四接點層67)使用,如此即無需增加製造工 序,而能夠將位在記憶單元部10的頂層之寫入字元線14a、 TMR元件1 1、位元線13及字元線14b等當作周邊電路的一部 -23 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 535284 A7 _______B7 1、發明説明(~2〇 ~~ 分來使用,故可大幅提升周邊電路布局之自由度。 此外,第四實施形態的記憶單元部1〇不限於第二實施形 態的構造,亦可使用如第一實施形態中結合TMR元件與卯 接合二極體之1TMR元件+ 1二極體式單元構造。 [第五實施形態] 有關於第五實施形態之半導體記憶裝置,係結合TMR元 件與MOS電晶體之1TMR元件+ 1電晶體式的單元構造。 圖1 8為有關本發明的第五實施形態之半導體1己憶裝置的 平面圖。圖19為圖18的XIX-XIX沿線之半導體記憶裝置 之剖面圖。圖20為圖18的XX-XX沿線之半導體記憶裝置 之剖面圖。 如圖1 8所示’有關策五實施形態之MRAM晶片布局,係 於晶片上配置數個記憶單元部! 〇,而於此等記憶單元部i 〇 的外部’配置有周邊電路邵2〇的行解碼器24與列解碼器 27。而連接於行解碼器24的數條行位址線23係朝列方向配 置,連接於列解碼器27的數條列位址線28則朝行方向配 置·,此等行位址線23及列位址線28係跨越數個記憶單元部 1 〇 ’而分別連接於該等記憶單元部1 〇的數條(例如四條或八 條)位元線或字元線(未予圖示)。 如圖1 9所示,有關第五實施形態的半導體記憶裝置之記 憶單元部10,係包含TMR元件1 1、位元線13、字元線14 , 以及MOS電晶體35。於此記憶單元10中,位元線13與字元 線14相互正交而呈矩陣狀的周期配置,且於此等位元線j 3 及字元線14的各個交點配置有TMR元件11。與此丁MR元件 ——_ - 24 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) "" 535284 A7 B7 五、發明説明(22 ) 11成對的各個單元内配置有MOS電晶體35,此MOS電晶體 35係介由第一和第二接點層38和39、配線層37以及下部電 極70而連接於TMR元件11。 如圖1 9和圖2 0所示,第五實施形態相關的半導體記憶裝 置之周邊電路部20的其中一部分(例如列位址線28、行位址 線23),係配置於記憶單元部1 〇的空隙之間。亦即,列位址 線2 8係與記憶單元部10的諸如字元線14同時形成,而配置 於位元線13下的空隙間。此外,行位址線23係與記檍單元 部10的諸如配線層37同時形成,而配置於字元線14下的空 隙間。至於連接於TMR元件11的位元線丨3,則配置在構成 LSI的配線層之頂層。 上述有關第五實施形〜態之半導體記憶裝置,係以下述方 式進行資料之寫入/讀取動作: 首先,對任意單元寫入資料時,係利用列位址線28來選 擇字元線14,並利用行位址線23來選擇位元線13。藉由此 選擇下的字元線14及位元線13,選擇寫入資料之單元,而 將0」或1」的:貝料寫入此選擇單元之TMR元件11。此 寫入的資料種類(「0」或「1」)係根據通過字元線14的電 泥極性來決定。 至於讀取任意單元的資料時,則將連接於選擇單元的單 元選擇電晶體35之閘電極33切至ON,如此一來,讀取電流 即順序流過位元線13—TMR元件下部電極7〇—第二接 點層39—配線層37—第一接點層38〜單元選擇電晶體35 — 共通接地線71 ,而經由感測放大電路(未予圖示)讀出資 ___ _-25 - 本紙張尺度適用中g國家標準(CNS) 44規格(21QX297公爱)" -- 535284 A7 B7 五、發明説明(23 ) 料。 根據上述第五實施形態,將周邊電路部20的列位址線28 及行位址線2 3配置於記憶單元部1 〇的位元線13及字元線14 下的空隙,因此,不但能有效活用記憶單元部1 〇内的空 隙,又可縮小MRAM晶片的面積。 再者,藉由將列位址線28與例如字元線14同時形成,並 將行位址線23與例如配線37同時形成,可減少周邊電路部 20的電路之製造工序。 < 此外,以往的列位址線28及行位址線23,係配置於記憶 單元部10的上部區域,因此,當形成列位址線28及行位址 線23時,恐將因熱處理而對耐熱性在300°C + α左右的TMR 元件Π產生不良影響\但若根據第五實施形態,將列位址 線28及行位址線23配置在TMR元件11的下方,故可先形成 列位址線28及行位址線23之後,再形成TMR元件11,因此 可抑止上述熱處理對TMR元件11產生不良影響。 又因TMR元件1 1於製造工序中的清潔室等場所中,有可 能會污染製造設備,因此,藉由將TMR元件11配置在盡可 能接近頂層的位置,可減少對製造設備的污染。 [第六實施形態] 第κ貫施形態’係將第五實施形態之單元構造,變更為 結合TMR元件與ρη接合二極體之1TMr元件+ 1二極體式的 單元構造。 圖2 1為有關第六實施形態之半導體記憶裝置中,沿著位 元線方向之剖面圖。圖22為有關第六實施形態之半導體記 -26 · 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公------
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535284 A7 B7 五、發明説明(24 ) 憶裝置中’沿著字元線方向之剖面圖。又圖2 1為圖1 8的 XIX - XIX沿線之半導體記憶裝置之剖面;圖2 2為圖1 8的 X X - X X沿線的半導體記憶裝置之剖面。 如圖2 1和圖2 2所示,行位址線2 3朝位元線1 3的方向配置 於記憶單元部10之下部區域,列位址線2 8則朝字元線14的 方向配置於此行位址線23之下部區域。 上述有關第六實施形態之半導體記憶裝置,係以下述方 式進行資料之寫入/讀取動作: 、 首先,對任意單元寫入資料時,係利用列位址線28來選 擇字元線14 ’並利用行位址線23來選擇位元線丨3。藉由此 選擇下的字元線14及位元線13,選擇寫入資料之單元,而 將「0」或「1」的資料〜寫入此選擇單元之丁Mr元件丨丨。此 寫入的資料種類(「0」或「1」)係根據通過位元線13或字 元線14的電流中之任一極性來決定。 至於讀取任意單元的資料時,連接於選擇單元之位元線 13與字元線14中,會對TMR元件11與串聯連接的二極體12 施予順方向的電壓,此時,連接於非選擇單元之位元線i 3 與丰元線14中’會分別對二極體丨2施予逆方向的電壓。例 如,當此二極體12係從位元線13向著字元線14的順方向之 pn接合二極體時,將對位元線丨3及字元線14分別施予滿足 以下公式(1)、(2)關係的偏壓電壓v位元線和v字,而使讀 取電流僅通過選擇單元,並經由感測放大電路(未予圖示) 讀取資料。 選擇單元:V位元線Μ、 L_ - 27 - 本紙張尺度適财g g家鮮(CNS) A4規格(21。X 297公爱) 535284 A7 B7 五、發明説明(25 ) 非選擇單元:V位元線〈V字元線 "·(2) 根據上述第ττ實施形態,可得到與第五實施形態相同之 效果。 不僅如此’第六實施形態較之於第五實施形態,其記憶 單元邵10的下部區域中具有更多空隙,因此可於空隙間配 置比第五實施形態更多的列位址線28及行位址線23,故可 進一步縮小MRAM晶片的面積。 在第六實施形態中,行位址線2 3雖配置於列位址線2 8之 上層’但無此限’例如,列位址線2 8配置於行位址線2 3的 上層亦可’或如圖1 9所示,將列位址線2 8形成於和字元線 1 4同一階層亦可,或者,只要頂層的位元線丨3下方有空 隙,則行位址線23及列〜位址線2 8皆可在隨意的位置形成。 [第七實施形態] 有關第七貫施形態之半導體記憶裝置,係為數個TMR元 件互呈並聯連接之梯型單元構造。 圖23為有關本發明的第七實施形態之半導體記憶裝置之 剖面圖。 有關第七實施形態的半導體記憶裝置之記憶單元部丨〇, 係包含TMR元件11、寫入位元線13a、讀取位元線13b,以 及寫入字元線14。於此記憶單元部1 〇中,有數個tmr元件 11並列配置於同一階層,而各TMR元件11的一端部係以寫 入位元線13a相互連接,各TMR元件11的另一端部則以讀取 位元線1 3b相互連接。此外,與讀取位元線13b分隔開的 TMR元件11之下方,分別配置有寫入字元線Μ。至於寫入 -28 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 535284 A7 _____ B7 五、發明説明(~ΊΓ] " " ~ 位元線13a係連接至寫入用的電晶體(未予圖示),讀取位元 線13b則連接至讀取用的電晶體(未予圖示)。 第七實施形態相關的半導體記憶裝置之周邊電路部2〇的 其中一部分,係配置於記憶單元部丨〇的下部區域。此周邊 電路部20中的一部分與第一實施形態相同,係配置於記憶 單元部10與周邊電路部2〇的交界附近起跨越數個單元之記 憶單元邵10的下部區域。因周邊電路部2〇的構造與上述各 貫施形態相同,故在此省略周邊電路部2〇之詳細'說明-。 至於有關第七實施形態的梯型構造之情形,資料會寫入 並聯連接的數個TMR元件1丨中之任意TMR元件u,而讀取 此寫入資料時,係以下述方法進行。 首先於第一循環中,將連接於讀取字元線13b的讀取用電 晶體切換成ON,使第一讀取電流通過並聯連接的數個tmr 兀件11,而令此第一讀取電流記憶於感測電路(未予圖 不),之後將讀取用電晶體切換成〇FF,以切斷讀取電流。 接著於第二循環中,使寫入期待值「丨」或「〇」的資料 之寫入電流,通過寫入字元線13a及寫入位元線14 ,而對任 意的TMR元件U再度進行資料寫入,之後切斷此寫入電 流。 接著於第三循環中,將讀取用電晶體切換成〇1^後,使第 二讀取電流通過並聯連接的數個TMR元件丨丨,而令此第二 讀取電流記憶於感測電路,之後比較第一循環中記憶於感 測:路=第一讀取電流,以及第三循環中記憶於感測電路 的第二讀取電流。在此,寫入時如為進行期待值「丨」的資 -29 -
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料足寫入動作,在第一及第二讀取電流不變的情況下,即 將「1」資料寫入任意的TMR元件u ;若第一及第二讀取電 流有所變化,則將「〇」資料寫入任意的丁MR元件u。而= 寫入時如為進行期待值「0」的資料之寫入動作,在第—及 第二謂取電流不變的情況下,即將「0」資料窝入任意的 TMR元件11 ,若第一及第二讀取電流有所變化,則將「〇」 資料寫入任意的TMR元件11。依據上述方式,即可讀出任 意的TMR元件11内所寫入之資料。 二 最後,於第四循環中,使電流通過寫入字元線na及寫入 位元線14 ’令相同於初期(initiai)狀態的資料再度窝入任意 的TMR元件11後,讀取動作即結束。 根據上述第七實施形!,可得到與第一實施形態相同之 效果。 不僅如此,在第七實施形態中,非於每個TMR元件11中 設置讀取用的開關元件,而於數個並聯連接的TMR元件中 分別設有讀取用的開關元件,如此一來,記憶單元部丨〇的 下部區域將大於第一實施形態者,因此可於記憶單元部10 的下部區域,配置比第一實施形態中更多的周邊電路部2〇 之電路,從而能夠進一步縮小周邊電路部20的表面積,且 進一步縮小MRAM晶片的面積。 此外’上述各實施形態中,雖使用TMR元件作為記憶元 件,但亦可使用包含兩層磁性層與該等磁性層所夾的導體 層之GMR(巨磁阻,Giant Magneto Resistive)元件,來代替 TMR元件。 -30 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 535284 A7 B7 五 發明説明(28 ) 附加效用及修訂將附隨於已成熟之技藝產生,故本發明 中之廣義特徵,不得受限於本申請書中所揭示及記述之詳 細内容及具體圖式。因此,在不達背追加申請及其同質文 件中所定義的一般發明概念之精神與領域下,得於未來提 出不同的修訂内容。 -31 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
Claims (1)
- • ~種半導體記憶裝置,其具有記憶單元部及周邊電路 部; 前述記憶單元部,係包含: 弟一磁阻式元件,及 與前述第一磁阻式元件成對配置於各個單元,而將資 料寫入則逑第一磁阻式元件或者從前述第一磁阻式元件 讀取前述資料之第一電路; 前述周邊電路部,係包含: - 控制前述第一電路之第二電路,且此第二電路至少有 —部分配置於前述記憶單元部之下部區域。 2·如申請專利範圍第i項之半導體記憶裝置,其中 削述第一電路,係具有: 配線(S),及 連接m述配線(s)間,作為接點使用之第二磁阻式元 件。 3·如申請專利範圍第2項之半導體記憶裝置,其中 則述第二磁阻式元件,係與前述第一磁阻式元件配置 於同一階層。 4·如申請專利範圍第丨項之半導體記憶裝置,其中 別述第一電路中至少有一部分,係從前述記憶單元部 的七述下部區域引出至前述記憶單元部的外部區域之前 述周邊電路部。 5 ·如申請專利範圍第1項之半導體記憶裝置,其中 前述第一電路,係具有: ___- 32 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 連接於前述第一磁阻式元件且配置於構成LSI的配線頂 層之第一配線; 前述第二電路,係具有·· 配置於前述第一配線下的前述記憶單元部中之第二配 線。 . 如申請專利範圍第5項之半導體記憶裝置,其中 前述第二配線係為位址配線。 如申請專利範圍第1項之半導體記憶裝置,其中 別述記憶單元部,係具有: 與两述第一磁阻式元件配置於相同階層之第三磁阻式 元件,而則述第一及第三磁阻式元件係分別具有一端部 及他端部; 相互連接於前述第一及第三磁阻式元件的前述一端部 之第四配線; 相互連接於前述第一及第三磁阻式元件的前述他端部 之第五配線;及 與W述第四配線或前述第五配線離間配置之第六配 線。 如申請專利範圍第i項之半導體記憶裝置,其中 前述第二電路之至少一部分, 係配置於前述記憶單元部的主下方區域。 如申請專利範圍第8項之半導體記憶裝置,其中 糾述1己憶單元部的正下方之前述區域, 係指從前述記憶單元部與前述周邊電路部的交界附近料憶單_1單元以上内侧之前述記憶單 邵述下部區域。 .如申請專利範圍第8項之半導體記憶 前述記憶單元部的正下方之前述區域/、中 係指從前述記憶單S部與前述料電路部之交界附近 二=數個單元之前述記憶單元部之前述下部區域。 申Μ專利範圍第1項之半導體記憶裝置,其中 前述第一電路至少包含整流元件或者電晶體。 • ϋ申請專利範圍第1項之半導體記憶裝置,其中 述第二電路包含位址解碼器、位址配線、感測放大 為包路、電線配線及接地配線中任一者以上。 種半導记憶裝置」其具有記憶單元部、周邊電路 與邏輯電路部; ° 前述記憶單元部,係具有: 第一磁阻式元件,及 與W述第一磁阻式元件成對配置於各個單元,而將資 料寫入七述第一磁阻式元件或者從前述第一磁阻式元件 讀取資料之第一電路; 前述周邊電路部,係具有: 控制如述第一電路之第二電路; 前述邏輯電路部,係具有:~ 第三電路,且此第三電路至少有一部分係配置於前逑 記憶單元部之下部區域。 14.如申請專利範圍第i 3項之半導體記憶裝置,其中 -34 -本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)可述第二電路,係具有: 配線(S),及 、接⑴述配線(s)間’作為接點使用之第二磁阻式元 件。 15·如申凊專利範圍第14項之丰導體記憶裝置,其中 、削述第二磁阻式元件,係與前述第一磁阻式元件配置 於同一階層。 16·如申〜凊專利範圍第13項之半導體記憶裝置,其中-前述記憶單元部,係具有: 與岫述第一磁阻式元件配置於相同階層之第三磁阻式 元件’而前述第一及第三磁阻式元件係分別具有一端部 及他端部; 相互連接於前述第一及第三磁阻式元件的前述一端部 之第四配線; 相互連接於前述第一及第三磁阻式元件的前述他端部 之第五配線;及 與前述第四配線或前述第五配線離間配置之第六配 線。 17·如申請專利範圍第1 3項之半導體記憶裝置,其中 前述第三電路之至少一部分, 係配置於前述記憶單元部的ΐ下方區域。 18·如申請專利範圍第丨7項之半導體記憶裝置,其中 前述記憶單元部的正下方之前述區域, 係指從前述記憶單元部與前述邏輯電路部的交界附近 -35 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)535284 A B c D 六、申請專利範圍 起,至前述記憶單元部的一單元以上内側之前述記憶單 元部之前述下部區域。 19.如申請專利範圍第17項之半導體記憶裝置,其中 前述記憶單元部的正下方之前述區域, 係指從前述記憶單元部與前述邏輯電路部之交界附近 起,橫跨數個單元之前述記憶單元部之前述下部區域。 20·如申請專利範圍第13項之半導體記憶裝置,其中 前述第一電路至少包含整流元件或者電晶體。 -21.如申請專利範圍第13項之半導體記憶裝置,其中 前述第二電路之至少一部分,係配置於前述記憶單元 部的前述下部區域。 22·如申請專利範圍第13滇之半導體記憶裝置,其中 前述第三電路係為隨機邏輯電路。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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