KR20030009070A

KR20030009070A - 반도체 장치

Info

Publication number: KR20030009070A
Application number: KR1020020010415A
Authority: KR
Inventors: 사까따다께시; 한자와사또루; 마쯔오까히데유끼; 와따나베가쯔로; 이또겐찌
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2001-06-12
Filing date: 2002-02-27
Publication date: 2003-01-29
Also published as: JP3869682B2; JP2002367365A; US20030173628A1; US20040223368A1; US6903966B2; US20020195630A1; US6771535B2; US6573586B2

Abstract

본 발명의 목적은, 마그네틱 터널 정션(MTJ) 소자의 자기 저항의 변화를 이용하여 정보를 기억하는 메모리 셀을 이용한 자기 저항식 랜덤 액세스 메모리(MRAM)에서의 판독 동작을 높은 S/N비로 행하는 것이다.

이 목적은 메모리 셀을, MTJ 소자와 바이폴라 트랜지스터를 포함하여 구성함으로써 달성된다. 판독 동작은 워드선을 선택함으로써 MTJ 소자에 흐르는 전류를 바이폴라 트랜지스터로 전류 증폭하여 판독 데이터선에 출력함으로써 행한다.

이에 따라, 높은 S/N비의 판독 동작이 가능하게 되어, 고속, 고집적, 고신뢰의 MRAM 및 MRAM을 갖는 반도체 장치를 실현한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 자기 저항의 변화를 이용하여 정보를 기억하는 메모리 셀을 이용한 고속, 고집적, 고신뢰의 메모리를 포함하는 반도체 장치에 관한 것이다.

불휘발성 메모리이며, 기입 판독 횟수에 제한이 없는 메모리로서, 자기 저항식 랜덤 액세스 메모리(MRAM)가 개발되어 있다.

MRAM은, 메모리 셀에서의 강자성체 자화의 방향으로 소자의 저항이 서로 다른 자기 저항 효과를 이용하여 정보를 기억한다. 최근, 자기 저항(MR)이라고 하는 자기 저항 변화율이 종래의 소자보다도 큰 마그네틱 터널 정션(MTJ) 소자의 개발과, 이 MTJ 소자의 MRAM에의 응용이 진행됨으로써, 정적 랜덤 액세스 메모리(SRAM) 정도의 고속 기입 및 판독 동작이 가능하고, 동적 랜덤 액세스 메모리(DRAM) 정도의 고집적도를 갖는 메모리를 실현할 수 있는 가능성을 보였다.

그러한 메모리는 예를 들면, IEEE, 인터내셔널 솔리드-스테이트 서킷츠 컨퍼런스, 다이제스트 오브 테크니컬 페이퍼즈, 제128페이지 ∼ 제129페이지(2000년)(IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp.128-129, 2000.)나, 동일 다이제스트 오브 테크니컬 페이퍼즈의 제130페이지 ∼ 제131페이지(IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp.130-131, 2000.)에 기재되어 있다.

도 2는 상기 논문의 메모리에서 이용되고 있는 메모리 셀의 기본 구성을 나타내고 있다. 도시한 바와 같이, 각 메모리 셀은 1개의 MTJ 소자 MTJ와 1개의 트랜지스터 MMC로 이루어지고, 기입 워드선 WW, 판독 워드선 WR 및, 데이터선 DL에 접속된다.

MTJ 소자 MTJ는 통상의 동작에 있어서 자화의 방향이 고정된 강자성체의 고정층과, 기입 동작에 따라 자화의 방향이 반전 가능한 강자성체의 자유층 사이에,터널 절연막이 샌드위치된 구조이다. 이 MTJ 소자의 2 단자간의 저항은 2개의 강자성체층에서의 자화의 방향에 따라 변화하고, 이들 자화의 방향이 동일할 때에는 저저항 상태로 되고, 상호 반대 방향일 때에는 고저항 상태로 된다.

판독 동작은 도 3에 도시한 바와 같이 행한다. 즉, 판독 워드선 WR을 선택함으로써, 트랜지스터 MMC를 도통시켜, MTJ 소자 MTJ의 단자간에 전압을 인가하고, MTJ 소자 MTJ의 자기 저항에 부합하여 데이터선 DL을 통해 흐르는 전류 I_DL을 검출함으로써 기억 정보를 판독한다.

한편, 기입 동작은 도 4에 도시한 바와 같이 행한다. 즉, 선택된 기입 워드선 WW의 전류 I_WW를 기입 워드선 전류 I_WS로 하고, 데이터선 DL에 기입 데이터 '1' 혹은 '0'에 부합한 기입 전류 I_D1혹은 I_D0을 흘림으로써 기입을 행한다.

이 때, MTJ 소자의 저저항 상태에 대한 고저항 상태의 저항 증가분의 비율인 자화 저항 변화 MR은, 도 5에 도시한 바와 같은 히스테리시스 특성을 나타낸다. 기입 워드선 전류 I_WS로 생기는 하드 축(hard axis) 자계에 의해, MTJ 소자의 자화 반전이 쉽게 발생하게 되어, 이지 축(easy axis) 자계를 야기시키는 데이터선 전류 I_DL에 대하여 좁은 히스테리시스 특성을 나타낸다. 이에 따라, 기입 워드선 WW에 의해 선택된 메모리 셀만 자화 반전시켜서 기억 정보를 기입할 수 있다.

도 2에 도시한 바와 같은 메모리 셀을 이용한 MRAM의 실용화를 위해서는, 높은 S/N비화가 중요하다. 도 3에 도시한 바와 같이, 메모리 셀의 판독 신호는 MTJ소자의 자기 저항에 부합한 데이터선 전류 I_DL이지만, 상기 문헌에도 기재되어 있듯이, MTJ 소자의 저항 변화율 MR은 겨우 수십% 정도이다. 또한, 도 6에 도시한 바와 같이, 저항 변화율 MR은 인가 전압에 대한 의존성이 크다. 예를 들면, 0V의 인가 전압이 근방에서의 저항 변화율 MR₀이 40%인 것에 대하여, 저항 변화율 MR이 그의 절반인 20%로 되는 인가 전압 V_H는 0.3V정도이다. 이 때문에, '0'과 '1'에서의 신호 전류의 차는 인가 전압에 대하여 극대치를 갖게 되어, 인가 전압을 크게 하여도 신호 전류를 증가시킬 수는 없다.

본 발명의 목적은, 상기에서 설명한 바와 같은 종래의 문제를 해결한 반도체 장치를 실현하는 데 있다. 즉, 신호 전류가 크고, S/N비가 높은 MRAM 혹은 그와 같은 MRAM을 포함하는 반도체 장치를 제공하는 데 있다.

상기 목적을 달성하기 위해서 본 발명에 따른 반도체 장치는, 복수의 메모리 셀과, 상기 복수의 메모리 셀을 선택하는 복수의 워드선과, 상기 복수의 워드선과 직교하도록 배치되며, 상기 복수의 메모리 셀로부터 신호가 판독되는 복수의 데이터선을 구비하고, 상기 복수의 메모리 셀 각각은, 자기 저항 소자와 바이폴라 트랜지스터를 포함하는 것을 특징으로 한다. 즉, 본 발명에 따른 반도체 장치는, 메모리 셀을 자기 저항 소자와 바이폴라 트랜지스터를 포함하여 구성하고, 상기 자기 저항 소자의 자화의 상태에 따라 정보를 기억하고, 자기 저항 소자를 흐르는 전류를 바이폴라 트랜지스터에 의해 증폭하여 판독 전류로 하는 것이다.

상기 반도체 장치에 있어서, 상기 복수의 메모리 셀 각각은 바람직하게는 1개의 자기 저항 소자와 1개의 바이폴라 트랜지스터로 구성한다.

또한, 상기 반도체 장치에 있어서, 상기 복수의 메모리 셀 각각은 2개의 자기 저항 소자와 2개의 바이폴라 트랜지스터로 구성해도 된다.

본 발명의 상술한 목적 및 다른 목적은, 첨부 도면을 참조하여, 이하의 상세한 설명과 첨부한 청구항에 의해 명확해질 것이다. 또한, 첨부 도면에 있어서, 동일한 참조 부호는 동일 또는 유사 부분을 나타내는 것이다.

도 1은 본 발명에 따른 메모리 셀 구성을 나타내는 도면.

도 2는 종래의 메모리 셀 구성을 나타내는 도면.

도 3은 종래의 메모리 셀의 판독 동작을 나타내는 도면.

도 4는 종래의 메모리 셀의 기입 동작을 나타내는 도면.

도 5는 MTJ 소자의 기입 시 히스테리시스 특성을 나타내는 도면.

도 6은 MTJ 소자의 MR비의 전압 의존성을 나타내는 도면.

도 7은 도 1의 메모리 셀의 판독 동작을 나타내는 도면.

도 8은 도 1의 메모리 셀의 기입 동작을 나타내는 도면.

도 9는 도 1의 메모리 셀의 레이아웃을 나타내는 도면.

도 10은 도 9에 도시한 메모리 셀의 레이아웃의 A-A'선을 따라 취한 부분의 단면 구조도.

도 11은 도 9에 도시한 메모리 셀의 레이아웃의 B-B'선을 따라 취한 부분의 단면 구조도.

도 12는 도 1의 메모리 셀의 다른 레이아웃을 나타내는 도면.

도 13은 도 12에 도시한 메모리 셀의 레이아웃의 A-A'선을 따라 취한 부분의 단면 구조도.

도 14는 도 1의 메모리 셀의 또 다른 레이아웃을 나타내는 도면.

도 15는 도 14에 도시한 메모리 셀 레이아웃의 A-A'선을 따라 취한 부분의 단면 구조도.

도 16은 도 14에 도시한 메모리 셀 레이아웃의 B-B'선을 따라 취한 부분의 단면 구조도.

도 17은 동기식 메모리의 구성예를 나타내는 주요부 블록도.

도 18은 동기식 메모리의 리드 동작의 일례를 나타내는 타이밍도.

도 19는 메모리 어레이부의 구성예를 나타내는 블록도.

도 20은 워드 드라이버의 구성예를 나타내는 회로도.

도 21은 감지 증폭기의 구성예를 나타내는 회로도.

도 22는 감지 증폭기의 다른 구성예를 나타내는 회로도.

도 23은 메모리 어레이부의 다른 구성예를 나타내는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

AB : 어드레스 버퍼

ADR : 어드레스

CB : 커맨드 버퍼

CD : 커맨드 디코더

CLK : 외부 클럭

CLKB : 클럭 버퍼

CSWF, CSWN, CSWTF, CSWTN : 컬럼 제어 회로

DC1 : 더미 셀

DCA : 더미 셀 어레이

DDR : 더미 판독 데이터선

DDW : 더미 기입 데이터선

DIB : 입력 버퍼

DL : 데이터선

DOB : 출력 버퍼

DQ : 입출력 데이터

DR, DR0, DR1 : 판독 데이터선

DR0t와 DR0b, DR1t와 DR1b : 판독 데이터선 쌍

DW, DW0, DW1 : 기입 데이터선

DW0t와 DW0b, DW1t와 DW1b : 판독 데이터선 쌍

MAR : 메모리 어레이

MC1, MC2 : 메모리 셀

MCA, MCA2 : 메모리 셀 어레이

MMC, MNSA0, MNSA1, MNSA2, MNSA3, MNSA4, MNSA5, MNW0, MNW1 : NMOS 트랜지스터

MPLt, MPLb, MPSA1, MPSA2, MPSA4, MPSA5, MPW : PMOS 트랜지스터

MTJ : MTJ 소자

QMC, QSAt, QSAb : npn 바이폴라 트랜지스터

RSWF, RSWN : 로우 제어 회로

SA : 감지 증폭기

SCT1, SCT2 : 섹터

VDD : 전원 전압

VSS : 접지 전압

WB, WBT : 기입 버퍼

WD : 워드 드라이버

WL, WL0, WL1 : 워드선

WR : 판독 워드선

WW : 기입 워드선

XPD : 로우 프리디코더

YCT : 컬럼 카운터

YPD : 컬럼 프리디코더

이하, 본 발명에 따른 반도체 장치의 바람직한 실시 형태에 대하여 설명한다.

본 발명에 따른 메모리 셀 구성의 예를 도 1에 도시한다. 메모리 셀은 npn 바이폴라 트랜지스터 QMC와 MTJ 소자 MTJ로 구성되어 있고, MTJ 소자 MTJ에서의 자화 상태에 따라 정보를 기억한다. MTJ 소자 MTJ의 일단은 워드선 WL에 접속되고, 타단은 바이폴라 트랜지스터 QMC의 베이스에 접속되어 있다. 또한, 기입 데이터선 DW가 MTJ 소자 MTJ를 제어하도록 배치되어 있다. 바이폴라 트랜지스터 QMC의 이미터는 접지 전압 VSS에 접속되고, 콜렉터는 판독 데이터선 DR에 접속되어 있다. 또, 여기서의 기입과 판독은 메모리 셀과 데이터선 사이에서의 신호의 주고 받음을 의미하는 것으로 메모리 전체에서의 기입 동작이나 판독 동작과는 다르다.

이 메모리 셀은, 도 2에 도시한 종래의 MOS 트랜지스터를 이용한 메모리 셀과 동일하고, 트랜지스터 1개와 MTJ 소자 1개로 실현되어 있다. 또한, 배선수도워드선과 데이터선을 합하여 3개로 동일한 수이다. 그 때문에, 종래의 메모리 셀과 동일하게 고집적화에 적합하다.

판독 동작은 도 7에 도시한 바와 같이 행한다. 즉, 워드선 WL을 선택하여 하이 레벨로 함으로써, MTJ 소자의 단자간에 전압을 인가함과 함께, 바이폴라 트랜지스터 QMC를 도통시킨다. 이 때, 바이폴라 트랜지스터 QMC가 능동 영역에서 동작하도록 판독 데이터선 DR의 전압을 설정함으로써, MTJ 소자 MTJ의 자기 저항에 부합하여 흐르는 전류 I_WL을 바이폴라 트랜지스터 QMC에서 전류 증폭하여, 판독 데이터선 DR에 출력한다. 이 판독 데이터선 전류 I_DR을 검출함으로써, 기억 정보를 판독한다. 이 때, 기입 데이터선 DW에는 전류는 흘리지 않는다.

이와 같이, 바이폴라 트랜지스터를 이용하여 전류 증폭 작용을 갖춘 메모리 셀 구성에 의해, 신호 전류 I_DR이 커지게 된다. 신호 전류를 크게 하기 위해서, MTJ 소자의 인가 전압을 크게 하지 않아도 되기 때문에, MTJ 소자의 저항 변화율 MR이 도 6에 도시한 바와 같은 전압 의존성을 가지고 있어도, 저항 변화율 MR이 큰 영역에서 동작시킬 수 있다. 저항 변화율 MR이 0V 근방에서의 저항 변화율 MRO에 대하여, 절반이 되는 인가 전압 V_H보다도 낮은 인가 전압으로 충분한 신호 전류가 얻어진다. 예를 들면, V_H가 0.3V 정도인 경우에, 인가 전압을 0.2V 정도로 하여 동작시키는 것이 가능하다. 이에 따라, '1'과 '0'의 신호 전류의 평균적인 크기 및 '1'과 '0'과의 차를 크게 할 수 있어, 높은 S/N비로 동작하는 MRAM을 실현할 수 있다. 더구나, 전류 증폭을 행하는 바이폴라 트랜지스터 QMC에서 워드선에 의한 선택 기능을 실현하고 있다.

한편, 기입 동작은 도 8에 도시한 바와 같이 행한다. 즉, 선택된 워드선 WL의 전류 I_WL을, 기입 워드선 전류 I_WS로 하고, 기입 데이터선 DW에 기입 데이터 '1' 혹은 '0'에 부합한 기입 전류 I_D1혹은 I_D0을 흘림으로써 기입 동작을 행한다. 이 때, MTJ 소자의 저저항 상태에 대한 고저항 상태의 저항 증가분의 비율인 자화 저항 변화 MR은, 도 5에 도시한 바와 같은 히스테리시스 특성을 나타낸다. 워드선 전류 I_WS로 생기는 하드 축 자계에 의해, MTJ 소자의 자화 반전이 쉽게 발생하게 되어, 이지 축 자계를 야기시키는 기입 데이터선 전류 I_DW에 대하여 좁은 히스테리시스 특성으로 된다. 이에 따라, 워드선 WL에 의해 선택된 메모리 셀만 자화 반전시켜서 기억 정보를 기입할 수 있다. 이 때, 워드선 WL의 전압을 충분히 낮은 전압으로 억제함으로써, 바이폴라 트랜지스터 QMC가 차단 영역에 머무르게 되어 소비적인 전류를 방지할 수 있다.

다음에, 도 1에 도시한 메모리 셀의 구조의 예를 설명한다.

도 9에 레이아웃을 나타낸다. 점선으로 표시된 장방형 MC는 1개의 메모리 셀의 영역이다. 이 도면에서, NWEL은 n형 웰 패턴이고, FL은 활성 영역 패턴이며, IIC, IIB, IIE는 각각 바이폴라 트랜지스터의 콜렉터, 베이스, 이미터의 이온 주입용 패턴이다. 또한, PL은 MTJ 소자의 하부 전극 패턴, MJ는 MTJ 소자 패턴, MCNT는 메모리 컨택트 패턴이다. 또한, M1, M2는 제1 배선층, 제2 배선층 패턴이고,CNT는 컨택트 패턴이다. 이러한 패턴의 패터닝에는 잘 알려진 광 리소그래피법을 이용할 수 있다.

도 10은 도 9에 도시한 레이아웃 패턴 중 A-A'선을 따라 취한 부분에서의 메모리 셀의 단면도이고, 도 11은 마찬가지로 B-B'선을 따라 취한 부분에서의 메모리 셀의 단면도이다. 이들 도 9 및 도 10에서, 참조 부호(100)는 p형 반도체 기판을 나타내고, 참조 부호(101n)는 바이폴라 트랜지스터의 콜렉터가 되는 n형 웰로서, 패턴 NWEL에 이온 주입을 행함으로써 형성된다. 또한, 참조 부호(101p)는 n형 웰(101n)을 분리하는 p형 웰로서, 패턴 NWEL을 반전시킨 패턴에 이온 주입을 행함으로써 형성된다.

참조 부호(102)는 소자간 분리 산화막으로서, 패턴 FL로 둘러싸여 있지 않은 영역에 대하여, 예를 들면 기판을 에칭하고 산화막을 매립함으로써 형성된다. 참조 부호(103)는 바이폴라 트랜지스터의 베이스가 되는 p형 영역으로서, 메모리 셀 어레이부에서 패턴 IIC로 둘러싸여 있지 않은 영역에 이온 주입을 행하고, 소자간 분리 산화막(102)이 없는 활성 영역에 형성된다.

참조 부호(104, 105, 106)는 각각 바이폴라 트랜지스터의 이미터가 되는 n형 확산층, 베이스의 인출부가 되는 p형 확산층, 콜렉터의 인출부가 되는 n형 확산층이다. 이들은 각각, 패턴 IIE, IIB, IIC에 맞게 이온 주입을 행함으로써 형성된다.

참조 부호(107)는 대응 확산층과 제1 배선층(108)과의 컨택트의 플러그로서, 컨택트 패턴 CNT 및 MCNT에 맞게 형성된다. 참조 부호(108)는 패턴 M1에 맞게 형성되는 제1 배선층으로서, MTJ 소자의 바로 아래를 통과하는 배선이 도 1에서의 기입 데이터선 DW이다. 또한 제1 배선층(108)에서 MTJ 소자가 없는 영역을 통과하는 배선이 판독 데이터선 DR이고, 또한 접지 전압 VSS의 급전, 바이폴라 트랜지스터와 MTJ 소자와의 연결에도 이용된다.

참조 부호(109)는 제1 배선층과 MTJ 소자의 하부 전극(110)을 접속하는 메모리 컨택트로서, 메모리 컨택트 패턴 MCNT에 맞게 형성된다. 참조 부호(110)는 MTJ 소자의 하부 전극으로서, 하부 전극 패턴 PL에 따라 가공된다. 이 층(110)에는 강자성체의 형성에 적합한 귀금속 등의 재료를 이용하는 것이 바람직하다.

참조 부호(111, 112, 113)는 각각 MTJ 소자를 구성하는 강자성체 고정층, 터널 절연막, 강자성체 자유층으로서, 적층 후에 MTJ 소자 패턴 MJ로 에칭되어 형성된다.

참조 부호(115)는 패턴 M2에 맞게 형성되는 제2 배선층으로서, MTJ 소자의 자유층(113)에 접하고, 도 1에서의 워드선 WL로서 이용된다. 메모리 셀 어레이 중에는 형성되지 않았지만, 주변 회로 영역에서는 제1 배선층(108)과 제2 배선층(115)을 접속하는 관통 홀이 형성된다.

이와 같이, 바이폴라 트랜지스터의 콜렉터를 데이터선 방향에서 공통으로 함으로써, 분리 영역이 작아지게 되어 메모리 셀의 면적을 작게 할 수 있다. 또한, 이미터와 베이스를 워드선 방향으로 배치함으로써, 메모리 셀 영역이 워드선 방향으로 길어지게 되어, MTJ 소자의 형상을 데이터선 방향과 비교하여 워드선 방향을 길게 할 수 있다. 이러한 형상으로 함으로써, 강자성체 자유층(113)의 이방성이높아지고, 데이터선 전류에 의한 자계를 이지 축, 워드선 전류에 의한 자계를 하드 축으로 하여, 안정적인 동작이 가능해진다. 또한, MTJ 소자 패턴 MJ를 장방형의 코너를 잘라낸 6각형으로 함으로써, 안정적인 자극의 반전을 할 수 있도록 되어 있다.

다음에, 다른 메모리 셀 구조를 설명한다. 도 9 내지 도 11에 도시한 메모리 셀 구조에서 이용하고 있는 통상의 바이폴라 트랜지스터 구조와는 반대로, 이미터를 기판측으로 한 것이 특징이다.

도 12는 레이아웃을 나타내고 있고, 점선으로 표시된 장방형 MCR이 1개의 메모리 셀의 영역이다. n형 웰 패턴 NWEL을 메모리 셀 어레이의 전면으로 하고 있다. 도 9와 마찬가지로, FL은 활성 영역 패턴, PL은 MTJ 소자의 하부 전극 패턴, MJ는 MTJ 소자 패턴, MCNT는 메모리 컨택트 패턴, CNT는 컨택트 패턴, M1은 제1 배선층 패턴, M2는 제2 배선층 패턴이다. IICR, IIBR은 각각 바이폴라 트랜지스터의 콜렉터, 베이스의 이온 주입용 패턴이다.

도 13은 도 12에 도시한 레이아웃 패턴에서 A-A'선을 따라 취한 부분의 메모리 셀의 단면도이다. 도 13에서, 참조 부호(200)는 p형 반도체 기판을 나타내고, 참조 부호(201)는 패턴 NWEL에 의한 n형 웰로서, 바이폴라 트랜지스터의 이미터가 된다. 참조 부호(202)는 소자간 분리 산화막으로서, 패턴 FL로 둘러싸여 있지 않은 영역에 형성된다. 참조 부호(203)는 바이폴라 트랜지스터의 베이스가 되는 p형 영역으로서, 메모리 셀 어레이의 전면에 이온 주입을 행하고, 소자간 분리 산화막(202)이 없는 활성 영역에 형성된다.

참조 부호(204, 205)는 각각, 바이폴라 트랜지스터의 콜렉터가 되는 n형 확산층, 베이스의 인출부가 되는 p형 확산층으로서, 패턴 IICR, IIBR에 맞게 이온 주입을 행함으로써 형성된다. 참조 부호(207)는 대응 확산층과 제1 배선층(208)과의 컨택트의 플러그로서, 컨택트 패턴 CNT 및 MCNT에 맞게 형성된다.

참조 부호(208)는 패턴 M1에 맞게 형성되는 제1 배선층으로서, 도 1에서의 데이터선 DW, DR, 바이폴라 트랜지스터와 MTJ 소자와의 연결에 이용된다. 참조 부호(209)는 메모리 컨택트 패턴 MCNT에 맞게 형성되는 메모리 컨택트이다. 참조 부호(210)는 하부 전극 패턴 PL에 따라 가공되는 MTJ 소자의 하부 전극이다.

참조 부호(211, 212, 213)는 MTJ 소자 패턴 MJ에 따라 가공되고, 각각 MTJ 소자를 구성하는 강자성체 고정층, 터널 절연막, 강자성체 자유층이다. 참조 부호(215)는 패턴 M2에 맞게 형성되는 제2 배선층으로서, 도 1에서의 워드선 WL로서 이용된다.

이와 같이, n형 웰을 이미터로 하여 이용함으로써, 메모리 셀 어레이 중에서 n형 웰의 분리 영역이 불필요해진다. 더구나, 웰을 메모리 셀 어레이의 전면에 형성함으로써, 실효적인 저항이 작아져, 접지 전압 VSS의 공급부가 불필요하게 된다. 그 결과, 메모리 셀의 면적을, 도 9 내지 도 11에 도시한 메모리 셀 구조보다도 더 작게 할 수 있다.

또, n형 웰의 저항이 문제가 되는 경우에는, 적당한 간격, 예를 들면 데이터선 16개마다 접지 전압 VSS의 공급부를 형성하면 된다. 이러한 구조에서는 바이폴라 트랜지스터의 전류 증폭율을 크게 하는 것이 곤란하지만, 도 1에 도시한 메모리셀에서는 MTJ 소자의 특성대로, 바이폴라 트랜지스터의 전류 증폭율이, 예를 들면 10 내지 20 정도로 그 만큼 크지 않아도 상관없기 때문에, 이러한 구조가 가능하게 된다.

다음에, 또 다른 메모리 셀 구조를 설명한다. 도 1에서의 워드선 WL을 MTJ 소자의 하부에 배치하고 있는 것이 특징이다.

도 14는 레이아웃을 나타내고 있고, 점선으로 표시된 장방형 MCV가 1개의 메모리 셀의 영역이다. 도 9와 마찬가지로, NWEL은 n형 웰 패턴, FL은 활성 영역 패턴, IIC, IIB, IIE는 각각 바이폴라 트랜지스터의 콜렉터, 베이스, 이미터의 이온 주입용 패턴, MJ는 MTJ 소자 패턴, MCNT는 메모리 컨택트 패턴, CNT는 컨택트 패턴, M1은 제1 배선층 패턴, M2는 제2 배선층 패턴이다. PU는 MTJ 소자의 상부 전극 패턴이고, TH는 제1 배선층과 제2 배선층을 접속하는 관통 홀 패턴이다.

도 15는 도 14에 도시한 레이아웃 패턴에서 A-A'선을 따라 취한 부분의 메모리 셀의 단면도이고, 도 16은 마찬가지로 B-B'선을 따라 취한 부분의 메모리 셀의 단면도이다. 이들의 도면에서, 참조 부호(300)는 p형 반도체 기판이다. 참조 부호(301n)는 패턴 NWEL에 의한 n형 웰로서, 바이폴라 트랜지스터의 콜렉터가 된다.

또한, 참조 부호(301p)는 n형 웰(301n)을 분리하는 p형 웰이다. 참조 부호(302)는 소자간 분리 산화막으로서, 패턴 FL로 둘러싸여 있지 않은 영역에 형성된다. 참조 부호(303)는 바이폴라 트랜지스터의 베이스가 되는 p형 영역으로서, 소자간 분리 산화막(302)이 없는 활성 영역에 형성된다.

참조 부호(304, 305, 306)는 각각, 바이폴라 트랜지스터의 이미터가 되는 n형 확산층, 베이스의 인출부가 되는 p형 확산층, 콜렉터의 인출부가 되는 n형 확산층으로서, 패턴 IIE, IIB, IIC에 맞게 이온 주입을 행함으로써 형성된다.

참조 부호(307)는 대응 확산층과 제1 배선층(308)과의 컨택트의 플러그로서, 컨택트 패턴 CNT 및 MCNT에 맞게 형성된다. 참조 부호(308)는 패턴 M1에 맞게 형성되는 제1 배선층으로서, MTJ 소자의 하부 전극이 되는 도 1에서의 워드선 WL, 바이폴라 트랜지스터와 MTJ 소자와의 연결 등에 이용된다.

참조 부호(309, 310, 311)는 MTJ 소자 패턴 MJ에 따라 가공되며, 각각 MTJ 소자를 구성하는 강자성체 고정층, 터널 절연막, 강자성체 자유층이다. 참조 부호(312)는 메모리 컨택트 패턴 MCNT에 맞게 형성되는 메모리 컨택트로서, 제1 배선층과 MTJ 소자의 상부 전극(313)을 접속한다. 참조 부호(313)는 상부 전극 패턴 PU에 따라 가공되는 MTJ 소자의 상부 전극이다.

참조 부호(315)는 패턴 M2에 맞게 형성되는 제2 배선층으로서, MTJ 소자의 바로 위를 통과하는 배선이 도 1에서의 기입 데이터선 DW이다. 또한 제2 배선층(315)에서 MTJ 소자가 없는 영역을 통과하는 배선이 판독 데이터선 DR이다. A-A' 단면 혹은 B-B' 단면에는 없지만, 판독 데이터선 DR의 제2 배선층(315)은 패턴 TH에 의한 관통 홀과 제1 배선층(308) 및 컨택트(307)에 의해 콜렉터 인출부(306)에 접속된다.

MTJ 소자는, 일반적으로 강자성체 고정층이 아래에서 강자성체 자유층을 위로 형성하는 쪽이 양호한 특성을 얻기 쉽다. 그 때문에, 이 메모리 셀 구조와 같이, 도 1에서의 워드선 WL을 MTJ 소자 하부에, 기입 데이터선 DW를 상방에 배치함으로써, 도 9 내지 도 11에 도시한 메모리 셀 구조와 비교하여, 자유층과 기입 데이터선과의 거리를 작게 할 수 있다. 그 결과, 도 8에 도시한 기입 전류 I_D1혹은 I_D0이 작아지게 되어, 저소비 전력 동작이 가능하게 된다.

다음에, 이 메모리 셀 구성을 이용한 메모리의 전체 구성을 설명한다.

도 17은 동기식 메모리 구성예의 주요부 블록도이다. 이 동기식 메모리는 클럭 버퍼 CLKB, 커맨드 버퍼 CB, 커맨드 디코더 CD, 어드레스 버퍼 AB, 컬럼 어드레스 카운터 YCT, 입력 버퍼 DIB, 출력 버퍼 DOB를 구비하고, 또한 메모리 어레이 MAR을 포함한 섹터 SCT1, SCT2, …가 형성되어 있다. 섹터는 뱅크에 대응하고 있지만, 뱅크당 복수개의 섹터로 해도 된다. 또한, 섹터는 로우 프리디코더 XPD, 컬럼 프리디코더 YPD, 기입 버퍼 WB, 메인 증폭기 MA 등을 갖는다.

각 회로 블록은 이하와 같은 역할을 행한다.

클럭 버퍼 CLKB는 외부 클럭 CLK를 내부 클럭 CLKI로 하여, 커맨드 디코더 CD 등으로 분배한다. 커맨드 디코더 CD는 외부로부터의 제어 신호 CMD에 따라, 어드레스 버퍼 AB, 컬럼 어드레스 카운터 YCT, 입력 버퍼 DIB, 출력 버퍼 DOB 등을 제어하는 제어 신호를 발생한다.

어드레스 버퍼 AB는 외부 클럭 CLK에 부합한 원하는 타이밍에서, 외부로부터의 어드레스 ADR을 수신하고, 로우 어드레스 BX를 로우 어드레스 프리디코더 XPD로 보낸다. 로우 어드레스 프리디코더 XPD는 로우 어드레스 BX를 프리디코드하고, 로우 프리디코드 어드레스 CX를 메모리 어레이 MAR로 출력한다. 또한, 어드레스 버퍼 AB는 컬럼 어드레스를 컬럼 어드레스 카운터 YCT로 보낸다. 컬럼 어드레스 카운터 YCT는 그 어드레스를 초기값으로 하여, 버스트 동작을 행하는 컬럼 어드레스 BY를 발생하고, 컬럼 어드레스 프리디코더 YPD에 의해 프리디코드하여, 컬럼 프리디코드 어드레스 CY를 메모리 어레이 MAR로 출력한다.

입력 버퍼 DIB는 외부와의 입출력 데이터 DQ의 데이터를 원하는 타이밍에서 수신하여, 기입 데이터 GI를 기입 버퍼 WB로 출력한다. 기입 버퍼 WB는 기입 데이터 GI를 메인 입출력선 MIO로 출력한다. 한편, 메인 증폭기 MA는 메인 입출력선 MIO의 신호를 증폭하고, 리드 데이터 GO를 출력 버퍼 DOB로 출력한다. 출력 버퍼 DOB는 입출력 데이터 DQ에 원하는 타이밍에서, 리드 데이터 GO를 출력한다.

이와 같이, 본 발명에 따른 메모리 셀 구성을 이용하여 동기식 메모리를 실현할 수 있다. 외부 클럭 CLK와 동기하여 커맨드나 어드레스의 수신 및 데이터의 입출력을 행하는 동기식 메모리로 함으로써, 높은 주파수에서의 동작이 가능하며, 높은 데이터 레이트를 실현할 수 있다. 본 발명에 따른 MRAM는 SRAM이나 DRAM에 대하여 개발되어 있는 각종 고속 메모리 방식을 응용할 수 있다.

도 18은 도 17에 도시한 구성 예에 대하여, 리드 동작의 타이밍의 예를 나타내고 있다. 이 타이밍차트를 참조하여 도 17의 동기식 메모리의 동작을 설명한다.

외부 클럭 CLK가 상승할 때마다, 커맨드 디코더 CD는 제어 신호 CMD를 판단하고, 리드 커맨드 R을 수신하게 되면, 어드레스 ADR로부터 로우 어드레스 및 컬럼 어드레스를 추출하여 이를 어드레스 버퍼 AB에 전송한다. 어드레스 버퍼 AB는 로우 어드레스 BX를 출력한다. 이 로우 어드레스 BX를 수신하여, 섹터 SCT1 혹은SCT2 내에서 로우 어드레스 프리디코더 XPD는 로우 프리디코드 어드레스 CX를 출력하고, 메모리 어레이 MAR 내에서 도 1에 도시한 워드선 WL이 선택된다.

또한, 어드레스 버퍼 AB에 입력된 컬럼 어드레스를 초기값으로 하여, 컬럼 어드레스 카운터 YCT는 클럭 사이클마다 동작하고, 컬럼 어드레스 프리디코더 YPD는 버스트 동작에 대응한 컬럼 어드레스 BY를 출력한다. 이 컬럼 어드레스 BY를 수신하여, 섹터 SCT1 혹은 SCT2 내에서 컬럼 어드레스 프리디코더 YPD는 컬럼 프리디코드 어드레스 CY를 출력하고, 도 1에 도시한 판독 데이터선 DR이 메모리 어레이 MAR 내에서 선택된다.

이에 따라, 메인 입출력선 MIO 상에서 신호가 판독되어, 메인 증폭기 MA는 리드 데이터 GO를 출력하고, 또한 출력 버퍼 DOB는 외부 클럭 CLK에 대응한 타이밍에서 데이터를 입출력 데이터 DQ로 출력한다.

여기서는, 리드 커맨드 R에 응답하여 로우 어드레스와 컬럼 어드레스를 동시에 수신하고 있다. 이에 따라, DRAM에서는 일반적으로 필요로 하고 있는 로우 어드레스 수신으로부터 컬럼 어드레스 수신까지의 지연 시간없이, 선택된 데이터선의 정보만을 검출할 수 있다. DRAM과는 달리, MRAM은 비파괴 판독이 가능하며, 워드선 상의 모든 메모리 셀의 데이터를 검출할 필요는 없기 때문에, 이러한 동작이 가능하다. 선택된 데이터선의 정보만을 검출함으로써 소비 전력을 저감할 수 있다.

도 19는 메모리 어레이의 구성예를 나타내고 있다. 이러한 구성을, 도 17에서의 메모리 어레이 MAR로서 이용한다. 단, 메모리 용량에 따라서는 이러한 구성을 복수개 반복하여 형성하여, 도 17에서의 메모리 어레이 MAR로 할 수도 있다.

도 17에 도시한 바와 같이, 메모리 셀 어레이 MCA 중에서, 워드선 WL0, WL1, …과, 판독 데이터선 DR0, DR1, … 및 기입 데이터선 DW0, DW1, …과의 교점에, 도 1에 도시한 구성의 메모리 셀 MC1이 매트릭스 형상으로 배치된다. 또한, 더미 셀 어레이 DCA 중에서 워드선 WL0, WL1, …과, 더미 판독 데이터선 DDR 및 더미 기입 데이터선 DDW와의 교점에, 메모리 셀 MC1과 마찬가지의 구성인 더미 셀 DC1이 배치된다.

워드선 WL0, WL1, …은 로우 제어 회로 RSWN, RSWF에 접속된다. 로우 제어 회로 RSWN은 워드선을 선택적으로 구동하는 워드 드라이버 WD를 포함한다. 로우 제어 회로 RSWF는 기입 동작과 판독 동작의 전환 등을 행한다. 판독 데이터선 DR0, DR1, … 및 기입 데이터선 DW0, DW1, …과 더미 판독 데이터선 DDR 및 더미 기입 데이터선 DDW는 컬럼 제어 회로 CSWN에 접속된다. 컬럼 제어 회로 CSWN은 판독 동작 시에, 원하는 판독 데이터선의 판독 신호와 더미 데이터선의 참조 신호를, 감지 증폭기 SA의 입력 LOt, LOb로 보낸다. 또한, 기입 동작 시에 기입 버퍼 WB의 출력 LI를 원하는 기입 데이터선으로 보낸다.

컬럼 제어 회로 CSWN에 대하여 메모리 셀 어레이 MCA를 샌드위치하여 반대측에 컬럼 제어 회로 CSWF가 설치되며, 기입 데이터선 DW0, DW1, …과 더미 기입 데이터선 DDW가 접속되어 기입 동작의 제어를 행한다.

상술한 바와 같이, MRAM은 워드선 및 데이터선으로 선택된 메모리 셀만 액세스하는 동작이 적합하기 때문에, 감지 증폭기 SA 및 기입 버퍼 WB를 메모리 셀 어레이 MCA에 대하여 1개씩으로 하고 있어, 메모리 어레이에 차지하는 이들의 면적이작다.

여기서는, 메모리 셀 MC1의 신호 전류를 검출할 때의 참조 신호 발생을 위해서, 더미 셀 DC1을 형성하고 있다. 본 발명에 따른 메모리 셀 MC1은 바이폴라 트랜지스터의 전류 증폭에 의해 신호 전류가 크지만, 이들 '1'과 '0'의 신호 전류는 겨우 수십% 정도의 차이밖에 나지 않기 때문에, 메모리 셀 MC1과 마찬가지의 구성인 더미 셀 DC1을 이용하여 참조 신호를 발생시키고, 이것을 이용함으로써 프로세스의 변동이나 전압 및 온도 등의 동작 조건의 변화에 따른 소자 특성의 변화를 보상하고, 높은 S/N비인 판독 동작이 가능하게 되어, 고속, 고집적, 고신뢰의 MRAM을 실현할 수 있다. 또, 여기서는 더미 셀 어레이 DCA를, 메모리 셀 어레이 MCA와 로우 제어 회로 RSWF 사이에 배치하고 있지만, 이에 한정되는 것은 아니고, 예를 들면 메모리 셀 어레이를 둘로 나누어서 그 사이에 더미 셀 어레이를 배치하는 것도 가능하다. 그와 같이 배치함으로써, 메모리 셀과 더미 셀과의 최대 거리가 작아져서, 칩 상의 위치에 의한 소자 특성 변화의 영향이 작아진다.

도 20은 워드 드라이버 WD의 구성예를 나타내고 있다.

워드 드라이버 WD는 npn 바이폴라 트랜지스터 QWD와, PM0S 트랜지스터 MPW와, NMOS 트랜지스터 MNW0, MNW1로 구성되어 있고, 로우 디코드 신호 DX에 따라 워드선 WL을 구동한다. 여기서, 제어 신호 RWC는 판독과 기입을 전환하는 신호로서, 판독 동작에서는 전원 전압 VDD로 하고, 기입 동작에서는 전원 전압 VDD와 접지 전압 VSS와의 중간 전압으로 한다. 이에 따라, 도 7 및 도 8에 도시한 바와 같은 워드선 WL의 제어가 가능하다. 또, 전원 전압 VDD는 외부 전원 전압이 적당한 값이면 그대로 이용해도 되며, 부적당한 경우에는 내부에서 발생해도 된다.

도 1에 도시한 메모리 셀에서는, 판독 시에는 원하는 전압을 MTJ 소자 MTJ에 인가하고, 또한 기입 시에는 바이폴라 트랜지스터 QMC를 도통시키지 않고 워드선 WL에 전류 I_WS를 흘리기 때문에, 워드선의 전압 제어가 중요하다. 이 워드 드라이버 WD에서는 npn 바이폴라 트랜지스터 QWD의 이미터 폴로워에 의해, 작은 출력 임피던스로 워드선 WL을 구동할 수 있어 유효하다. 또, 제어 신호 RWC의 전압을 직접 워드선 WL의 구동에 이용하지 않기 때문에, 기입 시의 중간 전압을 발생하는 전원계의 부담이 작아진다.

여기서, npn 바이폴라 트랜지스터 QWD는 메모리 셀에서의 바이폴라 트랜지스터와 동시에 형성할 수 있으므로, 제조 공정이 증가하지는 않는다.

도 21은 감지 증폭기 SA의 구성예를 나타내고 있다.

PMOS 트랜지스터 MPLt, MPLb는 입력 단자 LOt, LOb에 흐르는 신호 전류에 대하여 부하가 된다. NMOS 트랜지스터 MNSA0, MNSA1, MNSA2와 PMOS 트랜지스터 MPSA1, MPSA2로 전류 미러형 차동 증폭기를 구성하고 있다. 또한, NMOS 트랜지스터 MNSA3, MNSA4, MNSA5와 PMOS 트랜지스터 MPSA4, MPSA5도, 전류 미러형 차동 증폭기를 구성하고 있다. 이들 2개의 차동 증폭기가, 인에이블 신호 SAEt에 의해 활성화되면, 입력 단자 LOt, LOb의 전압을 증폭하여 출력 단자 MOb, MOt로 출력한다.

이 감지 증폭기는 SRAM에서 일반적으로 이용되고 있는 감지 증폭기와 마찬가지의 구성으로, 고속으로 신호 전류를 검출할 수 있다. 도 1에 도시한 메모리 셀에서는 판독 데이터선 DR이 MTJ 소자 MTJ를 흐르는 전류의 경로에 포함되어 있지 않고, 판독 데이터선 DR의 전압이 MTJ 소자 MTJ를 흐르는 전류에 영향을 주지 않기 때문에, 이러한 감지 증폭기를 이용해도 문제는 없고, 특수하고 복잡한 감지 증폭기를 이용하지 않아도 된다.

도 22는 감지 증폭기의 다른 구성예를 나타내고 있다. 도 21에 도시한 감지 증폭기에 부가하여 npn 바이폴라 트랜지스터 QSAt, QSAb가 설치되어 있다. 입력 단자 LOt, LOb에 흐르는 신호 전류는, 베이스에 바이어스 전압 VBIAS가 공급된 바이폴라 트랜지스터 QSAt, QSAb의 이미터에 입력되어, 부하가 되는 PMOS 트랜지스터 MPLt, MPLb로 보내진다. 그 전압을 NMOS 트랜지스터 MNSA0, MNSA1, MNSA2와 PMOS 트랜지스터 MPSA1, MPSA2로 이루어지는 전류 미러형 차동 증폭기 및 NMOS 트랜지스터 MNSA3, MNSA4, MNSA5와 PMOS 트랜지스터 MPSA4, MPSA5로 이루어지는 전류 미러형 차동 증폭기에 의해 증폭하고, 출력 단자 MOb, MOt에 출력한다.

이 감지 증폭기는 입력 신호가 바이폴라 트랜지스터의 이미터에 입력되기 때문에, 입력 단자 LOt, LOb의 전압 진폭이 작아서 고속 동작이 가능하다. 이 회로도, 도 20에 도시한 워드 드라이버 WD와 마찬가지로, 메모리 셀의 형성에 npn 바이폴라 트랜지스터의 프로세스가 포함되는 것을 유효하게 이용할 수 있다.

도 23은 메모리 어레이의 다른 구성예를 나타내고 있다. 이 구조는 2개의 메모리 셀을 상보적으로 이용하는, 소위 트윈 셀 구성으로 하고 있는 것이 특징이다. 도 19와 마찬가지로, 이러한 구성 혹은 복수회 반복한 구성을, 도 17에서의 메모리 어레이 MAR로서 이용한다.

메모리 셀 어레이 MCA2 중에서 워드선 WL0, WL1, …과, 판독 데이터선 쌍 DR0t와 DR0b, DR1t와 DR1b, … 및 기입 데이터선 쌍 DW0t와 DW0b, DW1t와 DW1b, …와의 교점에, 메모리 셀 MC2가 매트릭스 형상으로 배치된다. 여기서, 메모리 셀 MC2는 도 1에 도시한 메모리 셀을 2개 조합하여, 2개의 MTJ 소자와 2개의 npn 바이폴라 트랜지스터로 구성되어 있다. 2개의 MTJ 소자는, 한쪽이 저저항 상태에서 다른 쪽이 고저항 상태로, 서로 다른 상태로 제어한다.

도 19와 마찬가지로, 워드선 WL0, WL1, …은 워드 드라이버 WD를 포함하는 로우 제어 회로 RSWN 및 메모리 셀 어레이 MCA2를 샌드위치하여 반대측에 배치된 로우 제어 회로 RSWF에 접속된다. 로우 제어 회로 RSWN은 워드선을 선택적으로 구동한다. 로우 제어 회로 RSWF는 기입 동작과 판독 동작의 전환 등을 행한다. 판독 데이터선 쌍 DR0t와 DR0b, DR1t와 DR1b, … 및 기입 데이터선 쌍 DW0t와 DW0b, DW1t와 DW1b, …는 컬럼 제어 회로 CSWTN에 접속된다. 컬럼 제어 회로 CSWTN은 판독 동작 시에, 원하는 판독 데이터선 쌍의 차동 판독 신호를 감지 증폭기 SA의 입력 LOt, LOb로 보낸다. 또한, 기입 동작 시에, 기입 버퍼 WBT의 상보적인 출력 LIt, LIb를 원하는 기입 데이터선 쌍으로 보낸다. 컬럼 제어 회로 CSWTN에 대하여 메모리 셀 어레이 MCA2를 샌드위치하여 반대측에 컬럼 제어 회로 CSWTF가 설치되며, 기입 데이터선 쌍 DW0t와 DW0b, DW1t와 DW1b, …가 접속되며 기입 동작의 제어를 행한다.

이와 같이, 트윈 셀 구성으로 함으로써, 판독 데이터선 쌍에, 차동 판독 신호 전류가 흐른다. 본 발명에 따른 메모리 셀 MC2는 바이폴라 트랜지스터의 전류증폭에 의해 신호 전류가 크고, 또한 이러한 구성을 통해 높은 S/N비의 판독 동작이 가능하게 된다. 또한, 기입 시에, 기입 데이터선 쌍에 상호 반대 방향의 전류를 흘리면 되기 때문에, 컬럼 제어 회로 CSWTF는 선택된 기입 데이터선 쌍을 상호 접속하면 된다. 따라서, 간단한 구성으로 할 수 있다.

이상, 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 정신을 일탈하지 않는 범위 내에서 여러가지의 설계 변경을 할 수 있는 것은 물론이다. 예를 들면, 도 17에 도시한 바와 같은 하나의 MRAM뿐만이 아니라, MRAM을 혼재한 시스템 LSI에도 적용 가능하다. 본 발명은 높은 S/N비로 판독 동작이 가능이기 때문에 동작 마진을 크게 할 수 있어, 일반적으로 설계 기간이 짧은 시스템 LSI에 적합하다. 또한, npn 바이폴라 트랜지스터가 아니라 pnp 바이폴라 트랜지스터를 이용하여, 메모리 셀을 구성할 수도 있다. 그 경우, 전압 관계를 반대로 하고, 주변 회로의 트랜지스터의 도전형도 적절하게 교체시키면 된다. npn 바이폴라 트랜지스터 쪽이 일반적으로 우수한 특성이지만, 기판의 도전형이나 주변 회로의 웰 구성에 따라서는 pnp 바이폴라 트랜지스터를 이용함으로써, 메모리 어레이를 작게 할 수 있는 경우도 있다.

전술한 각 실시 예로부터 명확해진 바와 같이, 본 발명에 따르면, 자기 저항의 변화를 이용하여 정보를 기억하는 메모리 셀을 이용한 MRAM에서, 자기 저항 소자를 흐르는 전류를 바이폴라 트랜지스터로 전류 증폭하여 판독함으로써, 높은 S/N비의 판독 동작이 가능해진다. 그에 따라, 고속, 고집적, 고신뢰의 MRAM 및 MRAM을 갖는 반도체 장치를 실현할 수 있다.

Claims

복수의 메모리 셀과,

상기 복수의 메모리 셀을 선택하는 복수의 워드선과,

상기 복수의 워드선과 직교하도록 배치되고, 상기 복수의 메모리 셀로부터 신호가 판독되는 복수의 데이터선을 구비하고,

상기 복수의 메모리 셀의 각각은,

자기 저항 소자와,

바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 자기 저항 소자는,

자화의 방향이 고정된 강자성체로 이루어지는 고정층과,

터널 절연막과,

자화의 방향이 기입 동작에 따라 반전 가능한 강자성체로 이루어지는 자유층이 적층되어 구성되며,

상기 자유층의 자화의 방향에 따라 메모리 셀의 정보를 기억하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 바이폴라 트랜지스터의 콜렉터가 데이터선에 접속되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 자기 저항 소자의 일단이 워드선에 접속되며, 그의 타단이 상기 바이폴라 트랜지스터의 베이스에 접속되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 복수의 데이터선과 병행하여 복수의 기입 데이터선을 더 포함하는 것을 특징으로 하는 반도체 장치.