JP4080795B2 - 磁気メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、トンネル型磁気抵抗効果により"1"、"0"情報を記憶するメモリセルを用いた磁気メモリ装置(磁気ランダムアクセスメモリ)に関する。
【0002】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに、Roy Scheuerlein et. Al. によって提案されたトンネル型磁気抵抗(TMR:Tunneling Magneto Resistive)効果を利用したメモリがある(例えば、ISSCC2000 Technical Digest p.128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」を参照)。
【0003】
TMR効果を用いた磁気ランダムアクセスメモリ(MRAM: Magmetic Random Access Memory)は、TMR素子により"1"、"0"情報を記憶する。TMR素子は、図35に示すように、2つの磁性層(強磁性層)101,102により絶縁層(トンネルバリア)103を挟んだ構造を有する。TMR素子に記憶される二値情報は、2つの磁性層101,102のスピンの向きが平行か又は反平行かによって定義される。ここで、平行とは、2つの磁性層101,102のスピンの向き(矢印で示す)が同じであることを意味し、反平行とは、2つの磁性層101,102のスピンの向きが逆平行であることを意味する。
【0004】
通常、TMR素子の2つの磁性層101,102の一方は、反磁性層が配置されて、スピンの向きが固定された固定層と呼ばれ、他方はスピンの向きが電流磁界により切り換えられる記録層となる。図35に示すように、2つの磁性層101,102のスピンの向きが平行となった場合、これら2つの磁性層に挟まれた絶縁層(トンネルバリア)103のトンネル抵抗は、最も低くなる。この状態が例えばデータ"1"状態である。また、2つの磁性層101,102のスピンの向きが反平行になった場合、これら2つの磁性層に挟まれた絶縁層103のトンネル抵抗は、最も高くなる。この状態がデータ"0"状態である。
【0005】
この様なTMR素子を用いたMRAMは、図34に示すように、互いに交差する書きこみワード線(W−WL)とデータ選択線(ビット線)(BL)の交点に配置されて、セルアレイが構成される。データ書き込みは、書き込みワード線W−WL及びデータ選択線BLに電流を流し、両配線に流れる電流により作られる磁界を用いて、TMR素子のスピンの向きを平行又は反平行にすることにより達成される。
【0006】
例えば、書き込み時、データ選択線BLには、一方向に向かう電流のみを流し、書き込みワード線W−WLには、書き込みデータに応じて、異なる方向の電流を流す。書き込みワード線W−WLに第1の方向に向かう電流を流すとき、TMR素子のスピンの向きは、平行("1"状態)となり、第2の方向に向かう電流を流すとき、TMR素子のスピンの向きは、反平行("0"状態)となる。
【0007】
より具体的に説明すると、TMR素子には、書き込み時に、その長辺方向である磁化容易軸(Easy-Axis)方向の磁界Hxとこれと直交する磁化困難軸(Hard-Axis)方向の磁界Hyとの合成磁界がかかる。これにより、TMR素子は、図36のTMR曲線に示すように、抵抗値が変化する。図36の縦軸は、TMR素子の抵抗値変化率を示しており、MR比と呼ばれる。MR比は、用いる磁性層の性質により変化するが、10数%〜50%程度のものが得られている。
【0008】
図36の実線及び点線に示すように、磁化困難軸方向の磁界Hyの大きさによって、TMR素子の抵抗値を変えるために必要な磁化容易軸方向の磁界Hxの大きさも変化する。この現象を利用することによって、セルアレイのうち、選択された書き込みワード線W−WL及び選択されたデータ選択線BLの交点に存在するTMR素子のみにデータを書き込むことができる。
【0009】
この様子をさらにアステロイド曲線を用いて説明する。TMR素子のアステロイド曲線は、例えば図37に示すようになる。磁化容易軸方向の磁界Hxと磁化困難軸方向の磁界Hyとの合成磁界の大きさが、アステロイド曲線の外側(黒丸の位置)にあれば、磁性層のスピンの向きを反転させることができる。逆に、Hx,Hyの合成磁界の大きさがアステロイド曲線の内側(白丸の位置)にある場合には、磁性層のスピンの向きを反転させることはできない。
従って、磁化容易軸方向の磁界Hxと磁化困難軸方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx−Hy平面内における位置を変えることにより、TMR素子に対するデータの書き込みを制御できることになる。
【0010】
データ読み出しは、選択されたTMR素子に電流を流し、そのTMR素子の抵抗値を検出することにより容易に行うことができる。具体的には、TMR素子に直列にスイッチ素子を接続して電流経路を作る。選択されたTMR素子のみ、スイッチ素子がオンになって電流が流れるようにすれば、TMR素子のデータを読み出すことができる。
【0011】
図38は、スイッチ素子としてMOSFETを適用した場合のメモリセル断面図である。この場合、MOSFETのゲート電極が読み出しワード線R−WLとなる。選択された読み出しワード線R−WLを“H”としてMOSFETをオンとして、選択されたビット線BLからTMR素子を通り、MOSFETを通って流れる電流の大小を読むことにより、データを判別することができる。
【0012】
図39はスイッチ素子としてダイオードを適用した場合のメモリセル断面図である。この場合読み出しワード線はないが、TMR素子の抵抗の大小により、ダイオードがオン,オフとなるようにすれば、やはりビット線の電流検出によってデータを判別することができる。
なお図38及び図39において、TMR素子のスピンの向きは示していないが、紙面に対して垂直方向(書き込みワード線W−WLの方向)でも平行方向(ビット線BLの方向)でもかまわない。
【0013】
【発明が解決しようとする課題】
上述したTMR素子を用いたMRAMにおいて、低消費電力でデータ“1”,“0”の大きなMR比の差を実現するためには、TMR素子に対して、書き込みワード線及びビット線の電流磁界を効率的に集中させることが必要になる。しかし薄膜で構成される微小なTMR素子に電流磁界を集中させることは簡単ではない。この点については、書き込みワード線やビット線のTMR素子に対向する面以外の面にヨーク材を被覆することにより、電流磁界をTMR素子に集中させるという提案が、既になされている(米国特許第6,174,737参照)。
一方、従来提案されているTMR素子を用いたMRAMは、図38或いは図39に示したように、マトリクス配列されるTMR素子がそれぞれスイッチ素子を介してビット線と基準電位線の間に接続される。即ち、一つのTMR素子に一つのスイッチ素子が必要とされるため、セル面積の縮小が困難である。
【0014】
この発明は、高密度化と低消費電力化を図った磁気メモリ装置を提供することを目的としている。
【0015】
【課題を解決するための手段】
この発明に係る磁気メモリ装置は、半導体基板と、前記半導体基板に形成されたスイッチング素子と、前記半導体基板上に層間絶縁膜を介して積層されて前記スイッチング素子に接続された複数のトンネル磁気抵抗素子と、前記層間絶縁膜内に前記各トンネル磁気抵抗素子の近傍を通るように埋設された第1の書き込み用配線と、前記層間絶縁膜に前記各トンネル磁気抵抗素子の近傍を通り且つ前記第1の書き込み用配線と交差するように埋設された第2の書き込み用配線と、前記第1及び第2の書き込み用配線の少なくとも一方の前記トンネル磁気抵抗素子に対向する面を除く面に形成されたヨーク材と、を有することを特徴とする。
【0016】
この発明によると、複数のトンネル磁気抵抗素子を積層することにより、MRAMの高密度化が可能になる。また、各トンネル磁気抵抗素子にデータ書き込みのための磁界を与える書き込み用配線にヨーク材を形成することによって、磁界をトンネル磁気抵抗素子に集中させることができ、書き込み電流の低減が図られる。
【0017】
この発明において例えば、第1及び第2の書き込み用配線は、各トンネル磁気抵抗素子を挟んで上下に配設され、ヨーク材は、各書き込み用配線の側面及び前記トンネル磁気抵抗素子と対向する面と反対側の面に形成される。
或いはまた、第1及び第2の書き込み用配線は、少なくとも一部が上下に隣接するトンネル磁気抵抗素子の間の共有配線として形成することもできる。この場合、その共有配線には側面にヨーク材が形成されることになる。
【0018】
この発明において、積層される複数のトンネル磁気抵抗素子は、例えばスイッチング素子に直列接続される。このとき、複数のトンネル磁気抵抗素子の上部に最上部のトンネル磁気抵抗素子の端子電極に接続されるデータ線が配設される。
【0019】
また、複数のトンネル磁気抵抗素子は、並列接続状態で積層することもできる。この場合、トンネル磁気抵抗素子の一方の端子電極は、スイッチング素子に共通接続され、他方の端子電極は、複数のトンネル磁気抵抗素子の上部に配設されたデータ線に共通接続される。
【0020】
また、複数のトンネル磁気抵抗素子は、複数個ずつ並列接続されたセットがスイッチング素子に複数個直列接続された状態で積層することもできる。この場合、複数のトンネル磁気抵抗素子の上部に、最上部セットのトンネル磁気抵抗素子の端子電極に共通接続されるデータ線が配設される。
【0021】
更に、複数のトンネル磁気抵抗素子は、一端がスイッチング素子に共通接続され、他端には、第1及び第2の書き込み用配線の一方が、トンネル磁気抵抗素子の端子電極及び電流配線を兼ねて接続されるようにしてもよい。この場合、データ線は、スイッチング素子のトンネル磁気抵抗素子との接続端子と反対側の端子に接続されるように、層間絶縁膜の複数のトンネル磁気抵抗素子の下部に埋設されるようにすればよい。
【0022】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
[実施の形態1]
図1は、積層型MRAMの一つのセルユニット部の等価回路を示している。このセルユニットは、4個のTMR素子VR1〜VR4がひとつのスイッチ素子であるMOSトランジスタQNに直列接続されて構成されている。直列接続されたTMR素子VR1〜VR4の一方の端子電極は、データ線である読み出しビット線R−BLに接続され、MOSトランジスタQNのソースは、ソース線SLに接続される。
【0023】
各々のTMR素子VR1〜VR4の近傍には、データ書き込み時に電流磁界を与えるための、互いに交差した書き込み用配線である書き込みビット線W−BLと書き込みワード線W−WLが配設される。MOSトランジスタQNのゲート電極が読み出しワード線R−WLとして、書き込みワード線W−WLと並行して連続的に配設される。
【0024】
この積層型MRAMは、一つのMOSトランジスタQNで4つのTMR素子VR1〜VR4にアクセスするようになっている。これは、従来のような一つのスイッチング素子と一つのTMR素子の場合のような読み出し法ではセルに選択性がとれないため、独特の読み出し方法が必要となる。まず、ある読み出しワード線R−WLと読み出しビット線R−BLを選択することで、一つのセルユニットが選択される。そして選択されたセルユニットの複数のTMR素子VR1〜VR4に流れる電流をセンスアンプで読みとり、その値をストアしておく。
【0025】
次に、選択セルに対応する書き込みワード線W−WLと書き込みビット線W−BLを選択することで、選択セルに例えばデータ“1”を書き込む。再度読み出しワード線R−WLと読み出しビット線R−BLを選択し、選択されたセルユニットに流れる電流をセンスアンプで読み取り、その値を先のセンスしてストアしていた値と比較する。もし、値が異なれば選択セルのデータは“0”、同じならば“1”となる。以上により、セルユニット内の選択セルのデータを判別することができる。データ“0”の場合、破壊読み出しとなるので、再書き込みを行う。
【0026】
図2は、以上の積層MRAMの積層構造を示し、図3はセルのレイアウトを示している。図2は、書き込みビット線W−BLに沿った断面図であるが、実際には、TMR素子VR(VR1〜VR4)は、図3に示したように、MOSトランジスタQNが形成された素子領域の外の素子分離領域に形成され、図2の断面には同時には現れないので、ここでは透視的な模式的断面図として示している。以下の実施の形態も同様である。
【0027】
図示のように、シリコン基板10の素子分離絶縁膜11で囲まれた素子領域にMOSトランジスタQNが形成される。MOSトランジスタQNのゲート電極が、図3に示すように一方向に連続的に形成されて、読み出しワード線(R−WL)12となる。このMOSトランジスタQNが形成された基板上に、膜堆積とパターニングの繰り返しによって、層間絶縁膜40で分離された4個のTMR素子VRが積層されている。
【0028】
具体的に、MOSトランジスタQNのソース14は、コンタクト21を介して第1層金属膜によるソース線SLに接続され、ドレイン13はコンタクト31を介してソース線SLと同じ金属膜による中継電極22に接続される。各TMR素子VRは、トンネルバリア層を挟む強磁性層を有し、これが下部金属電極26(26a〜26d)と上部金属電極28(28a〜28d)により挟まれている。各TMR素子VRの直下近傍には、層間絶縁膜40に埋め込まれて読み出しワード線12と並行するように書き込みワード線(W−WL)25(25a〜25d)が配設されている。各TMR素子VRの直上近傍には、層間絶縁膜40に埋め込まれて読み出しワード線12や書き込みワード線25と交差する書き込みビット線(W−BL)30(30a〜30d)が配設されている。
【0029】
各TMR素子VRの下部電極26及び上部電極28は、図3に示すように、TMR素子VRの領域からMOSトランジスタQNのドレイン13の領域まで引き出されている。そして下部電極26は、ドレイン領域13上で、書き込みワード線25と同じ金属膜でパターニングされた中継用電極24(24a〜24d)を介し、コンタクトプラグ31を介して、その下のTMR素子VRの上部電極28に順次接続され、最下部のTMR素子VR1の下部電極26aは、中継電極24,22を介しコンタクトプラグ31を介してドレイン13に接続される。これにより、各TMR素子VRは、MOSトランジスタQNに直列接続される。
【0030】
最上部のTMR素子VRの上には、書き込みワード線30と並行するデータ線である読み出しビット線(R−BL)41が配設されている。読み出しビット線41は、コンタクトプラグ31を介してTMR素子VRの上部電極28に接続されている。
【0031】
以上の積層MRAMを基本として、書き込みビット線(W−BL)30と書き込みワード線(W−WL)25の周囲にヨーク材を形成した構造が、図4及び図5である。図4は、図2に対応する断面であり、図5はこれと直交する書き込みワード線25に沿った断面である。図示のように、書き込みワード線25には、そのTMR素子VRと対向する面を除く面(側面及び底面)を覆うようにヨーク材51が形成されている。ヨーク材51の両開放上端は、TMR素子VRの両短辺部の近くに位置するようにする。書き込みビット線30にも同様に、TMR素子VRと対向する面を除く面(側面及び上面)にヨーク材51が形成されている。このヨーク材52の両開放下端は、図5に示すように、TMR素子VRの両長辺の近傍に位置するように、書き込みビット線30の底面より下に延長した状態に形成されている。
【0032】
ヨーク材51,52には、代表的にはNi−Fe合金、Co−Ni合金等の導電性ヨーク材が用いられる。その他、Co−(Zr,Hf,Nb,Ta,Ti)系、(Co,Ni,Fe)−(Si,B)−(P,Al,Mo,Nb,Mn)系のアモルファス材料も用いることができる。
【0033】
この様に書き込みビット線30と書き込みワード線25の周囲にヨーク材を形成することにより、これらに書き込み電流を流したときに発生磁界をTMR素子VRに効果的に集中させることができる。このことは、TMR素子の書き込み電流の低減につながる。また、書き込みビット線30及び書き込みワード線25の側面にあるヨーク材は、隣接セルが近接して配置された場合に書き込み磁界の非選択セルへの影響を抑制する働きをするため、MRAMセルの高密度化にも有利である。以上により、書き込み電流の低減とクロストークの低減を図った大容量MRAMが得られる。
【0034】
[実施の形態2]
図6は、図2の積層構造を基本として、書き込みビット線(W−BL)30を上下の二つずつのセルで共有させた実施の形態を示している。書き込みビット線30の共有に伴って、書き込みワード線(W−WL)25についても、2番目と3番目のTMR素子VR2,VR3で共有させている。最上部のTMR素子VR4についてはその上方に書き込みワード線25dを、最下部のTMR素子VR1については、その下方に書き込みワード線25aを配置している。
【0035】
以上の積層MRAMを基本として、書き込みビット線(W−BL)30と書き込みワード線(W−WL)25の周囲にヨーク材を形成した構造が、図7及び図8である。図7は、図6に対応する断面であり、図8はこれと直交する書き込みワード線25に沿った断面である。
【0036】
書き込みワード線25、書き込みビット線30が上下のTMR素子VRで共有されているため、ヨーク材51,52はこれらの配線の両側面のみに配置している。書き込みビット線30の側面のヨーク材52は、図8に示すように、ビット線金属膜の上下面からTMR素子VRの近くまで延在させており、これによりTMR素子VRにより磁界を集中させることを可能としている。
【0037】
これにより、先の実施の形態と同様の効果が得られる他、積層膜の共有により、積層構造及び製造工程が簡単になる。また、書き込みビット線30の側面のヨーク材52を上下に延長させることによって、書き込み電流の一層の低減が可能になる。
【0038】
[実施の形態3]
図9は、他の積層型MRAMの等価回路を示している。この積層型MRAMでは、4個のTMR素子VRがひとつのスイッチ素子であるMOSトランジスタQNに並列接続されている。各々のTMR素子VRには、下部電極側に配置された書き込みワード線W−WLと上部電極側に配置された書き込みビット線W−BLが互いに交差して設けられる。各TMR素子VRの一端は、MOSトランジスタQNを介してソース線SLに接続され、他端は積層構造の最上部に形成される読み出しビット線R−BLに接続される。MOSトランジスタQNのゲートが読み出しワード線R−WLとなることは、先の実施の形態と同じである。
【0039】
4個のTMR素子VRは並列接続であるが、その読み出し法は先の実施の形態の直列接続の場合と同様である。即ち、セルユニットの電流の読み出し、選択セルへの“1”データ書き込み、及び再度セルニットの電流の読み出しを行って、2回の読み出し電流の比較によりデータを判別することができる。
【0040】
図10は、以上の積層MRAMの積層構造を示し、図11はセルのレイアウトを示している。図10は、書き込みビット線W−BLに沿った断面図であり、TMR素子VR(VR1〜VR4)は、図11に示したように、MOSトランジスタQNが形成された素子領域の外の素子分離領域に形成され、実際には図2の断面には同時には現れない。
【0041】
MOSトランジスタQNのソース14は、コンタクト21を介して第1層金属膜によるソース線(SL)23に接続され、ドレイン13はコンタクト31を介してソース線SLと同じ金属膜による中継電極22に接続される。各TMR素子VRは、先の実施の形態と同様に層間絶縁膜40内に埋め込まれて順次積層され、下部金属電極26(26a〜26d)と上部金属電極28(28a〜28d)により挟まれている。各TMR素子VRの直下近傍には、層間絶縁膜40に埋め込まれて読み出しワード線12と並行するように書き込みワード線(W−WL)25(25a〜25d)が配設されている。各TMR素子VRの直上近傍には、層間絶縁膜40に埋め込まれて読み出しワード線12や書き込みワード線25と交差する書き込みビット線(W−BL)30(30a〜30d)が配設されている。
【0042】
各TMR素子VRの下部電極26及び上部電極28は、図11に示すように、それぞれMOSトランジスタQNのドレイン13の領域及びソース14の領域上まで導かれている。各下部電極26は、ドレイン領域13上で、書き込みワード線25と同じ金属膜でパターニングされた中継用電極24(24a〜24d)を介し、コンタクトプラグ31を介して、ドレイン13に並列接続される。上部電極28は、コンタクトプラグ32を介して並列接続され、最上部に配設された読み出しビット線(R−BL)41に接続されている。
【0043】
図12は、図10の積層構造を基本として、書き込みビット線(W−BL)30と書き込みワード線(W−WL)25の周囲にヨーク材を形成した構造であり、図13は、これと直交する書き込みワード線25に沿った断面である。図示のように、書き込みワード線25には、そのTMR素子VRと対向する面を除く面(側面及び底面)を覆うようにヨーク材51が形成されている。ヨーク材51の両開放上端は、TMR素子VRの両短辺部に近い位置にある。書き込みビット線30にも同様に、TMR素子VRと対向する面を除く面(側面及び上面)にヨーク材51が形成されている。このヨーク材52の両開放下端は、図13に示すように、TMR素子VRの両長辺の近傍に位置するように、書き込みビット線30の底面より下に延長した状態に形成されている。
【0044】
この様に書き込みビット線30と書き込みワード線25の周囲にヨーク材を形成することにより、先の実施の形態と同様に、発生磁界をTMR素子VRに効果的に集中させることができ、隣接セルへの磁界の漏れを抑制することができる。従って、書き込み電流の低減とクロストークの低減を図った大容量MRAMが得られる。
【0045】
[実施の形態4]
図14は、図10の積層構造を基本として、書き込みビット線(W−BL)30を上下の二つずつのセルで共有させた実施の形態を示している。書き込みビット線30の共有に伴って、書き込みワード線(W−WL)25についても、2番目と3番目のTMR素子VR2,VR3で共有させている。最上部のTMR素子VR4についてはその上方に書き込みワード線25dを、最下部のTMR素子VR1については、その下方に書き込みワード線25aを配置している。書き込みビット線30の共有化に伴って、TMR素子VR1,VR3の下部電極26a,26bと、TMR素子VR2,VR4の上部電極28b,28dを共通に拡散層13に、TMR素子VR1,VR3の上部電極28a,28cとTMR素子VR2,VR4の下部電極26b,26dを共通に読み出しビット線(R−BL)41に接続している。
【0046】
以上の積層MRAMを基本として、書き込みビット線(W−BL)30と書き込みワード線(W−WL)25の周囲にヨーク材を形成した構造が、図15及び図16である。図15は、図14に対応する断面であり、図16はこれと直交する書き込みワード線25に沿った断面である。
【0047】
書き込みワード線25、書き込みビット線30が上下のTMR素子VRで共有されているため、ヨーク材51,52はこれらの配線の両側面のみに配置している。書き込みビット線30の側面のヨーク材52は、図16に示すように、ビット線金属膜の上下面からTMR素子VRの近くまで延在させており、これによりTMR素子VRにより磁界を集中させることを可能としている。
【0048】
これにより、実施の形態2と同様、金属膜の共有により、積層構造及び製造工程が簡単になる。また、書き込みビット線30の側面のヨーク材52を上下に延長させることによって、書き込み電流の一層の低減が可能になる。
【0049】
[実施の形態5]
図17は、他の積層型MRAMの一つのセルユニット部の等価回路を示している。このセルユニットは、4個のTMR素子VR1〜VR4が2個ずつ並列接続されて、これが一つのスイッチ素子であるMOSトランジスタQNに直列接続されて構成されている。TMR素子VR4の端子電極は、データ線である読み出しビット線R−BLに接続され、MOSトランジスタQNのソースは、ソース線SLに接続される。
【0050】
書き込みワード線W−WLは、二つのTMR素子VR2,VR3の間では共有され、残りのTMR素子VR1,VR4にはそれぞれ独立に設けられている。書き込みビット線W−BLは、二つずつのTMR素子VR1,VR2の間及びVR3,VR4の間で共有されている。
【0051】
図18は、この積層MRAMの書き込みビット線W−BLに沿った断面を示しており、図19はそのセルレイアウトを示している。図19に示したように、第1及び第3のTMR素子VR1,VR3の下部電極26a,26cと、第2及び第4のTMR素子VR2,VR4の上部電極28b,28dとが同じパターンでMOSトランジスタのドレイン13の領域まで導かれる。そしてドレイン13の領域上で、下部電極26a,26cと上部電極28b,28dの間がそれぞれコンタクトプラグ31により接続される。
【0052】
また、第1及び第3のTMR素子VR1,VR3の上部電極28a,28cと、第2及び第4のTMR素子VR2,VR4の下部電極26b,26dとが同じパターンでMOSトランジスタのゲート領域まで導かれる。そしてゲート領域上で、下部電極26b,26dと上部電極28a,28cの間がそれぞれコンタクトプラグ32により接続される。最下部のTMR素子VR1の下部電極26aはコンタクトプラグ31を介してドレイン13に接続され、最上部のTMR素子VR4の下部電極26dは、コンタクトプラグ32を介して最上層の読み出しビット線(R−BL)41に接続される。
【0053】
これにより、等価的には、図17に示したように、TMR素子を2個ずつ並列接続してこれを直列接続したセルユニットが構成される。
【0054】
以上の積層MRAMを基本として、書き込みビット線(W−BL)30と書き込みワード線(W−WL)25の周囲にヨーク材を形成した構造が、図20及び図21である。図20は、図18に対応する断面であり、図21はこれと直交する書き込みワード線25に沿った断面である。
【0055】
書き込みワード線25には、そのTMR素子VRと対向する面を除く側面と底面にヨーク材51が形成されている。書き込みビット線30には同様に、TMR素子VRに対向する面を除いて、上面と側面にヨーク材52が形成されている。書き込みビット線30の側面のヨーク材52は、図21に示すように、ビット線金属膜の上下面からTMR素子VRの近くまで延在させており、これによりTMR素子VRにより磁界を集中させることを可能としている。
【0056】
以上により、先の実施の形態と同様に、発生磁界をTMR素子VRに効果的に集中させることができ、隣接セルへの磁界の漏れを抑制することができる。従って、書き込み電流の低減とクロストークの低減を図った大容量MRAMが得られる。
【0057】
[実施の形態6]
図22は、図18の積層構造を基本として、書き込みビット線(W−BL)30を上下の二つずつのTMR素子で共有させた実施の形態を示している。書き込みビット線30の共有に伴って、書き込みワード線(W−WL)25についても、2番目と3番目のTMR素子VR2,VR3で共有させている。最上部のTMR素子VR4についてはその上方に書き込みワード線25dを、最下部のTMR素子VR1については、その下方に書き込みワード線25aを配置している。図23は、そのセルレイアウトであり、これは図19と同じである。
【0058】
図22の積層MRAMを基本として、書き込みビット線(W−BL)30と書き込みワード線(W−WL)25の周囲にヨーク材を形成した構造が、図24及び図25である。図24は、図22に対応する断面であり、図25はこれと直交する書き込みワード線25に沿った断面である。
【0059】
書き込みワード線25には、側面のみにヨーク材51が形成されている。書き込みビット線30には同様に、側面のみにヨーク材52が形成されている。これにより、各TMR素子VRにより磁界を集中させることを可能としている。
【0060】
[実施の形態7]
図26は、他の積層型MRAMの一つのセルユニット部の等価回路を示している。このセルユニットは、4個のTMR素子VR1〜VR4が一つのスイッチ素子であるMOSトランジスタQNに並列接続されているが、それぞれ独立にアクセス可能に構成されている。即ち、MOSトランジスタQNの一端は、データ線である読み出しビット線R−BLに接続され、各TMR素子VRの書き込みワード線W−BLは、それぞれTMR素子VRの一端に接続されて、読み出し時の電流配線ともなる。
【0061】
図27は、この積層MRAMの積層構造を示す書き込みビット線に沿った断面図であり、図28はセルレイアウトである。MOSトランジスタQNのソース14は、コンタクトプラグ21を介して第1層金属配線である読み出しビット線(R−BL)41に接続されている。読み出しビット線41は、図28に示すようにMOSトランジスタの領域の外に引き出されて、素子分離領域に配設されている。MOSトランジスタが形成された上に、順次TMR素子VRが積層されている。各TMR素子VRの上部電極を兼ねて、書き込みビット線(W−BL)30が形成されている。各TMR素子VRの下方には、書き込みワード線(W−WL)25が埋め込まれている。
【0062】
各TMR素子VRの下部電極26は、図28に示すように、MOSトランジスタQNのドレイン13の領域上まで導かれており、書き込みワード線25と同時に形成される中継電極24及びコンタクトプラグ31を介してドレイン13に共通接続されている。
【0063】
図29及び図30は、図27の積層MRAMを基本として、書き込みビット線(W−BL)30と書き込みワード線(W−WL)25の周囲にヨーク材を形成した構造である。図29は、図27に対応する断面であり、図30はこれと直交する書き込みワード線25に沿った断面である。
【0064】
書き込みワード線25には、そのTMR素子VRと対向する面を除く側面と底面にヨーク材51が形成されている。書き込みビット線30には同様に、TMR素子VRに対向する面を除いて、上面と側面にヨーク材52が形成されている。これにより、TMR素子VRにより磁界を集中させることができる。従って、先の実施の形態と同様に、書き込み電流の低減と隣接セルへの磁界の漏れを抑制した大容量MRAMが得られる。
【0065】
[実施の形態8]
図31は、他の積層MRAMの構造を図27と対応させて示している。図27と異なる点は、書き込みビット線30を各TMR素子VRの下方に埋め込み、書き込みワード線25を各TMR素子VRの上部に配置してこの書き込みワード線25をTMR素子VRの端子配線として用いていることである。従って、等価的には図26と同様になる。
【0066】
図32及び図33は、図31の積層MRAMを基本として、書き込みビット線(W−BL)30と書き込みワード線(W−WL)25の周囲にヨーク材を形成した構造である。図32は、図31に対応する断面であり、図33はこれと直交する書き込みワード線25に沿った断面である。
【0067】
書き込みワード線25には、そのTMR素子VRと対向する面を除く側面と上面にヨーク材51が形成されている。書き込みビット線30には同様に、TMR素子VRに対向する面を除いて、底面と側面にヨーク材52が形成されている。これにより、TMR素子VRにより磁界を集中させることができる。従って、先の実施の形態と同様に、書き込み電流の低減と隣接セルへの磁界の漏れを抑制した大容量MRAMが得られる。
【0068】
なお以上の実施の形態において、ヨーク材を設ける場合に、書き込みワード線と書き込みビット線の双方に形成しているが、いずれか一方のみに形成することによっても、書き込み電流低減効果が得られる。
また、選択スイッチング素子としてMOSトランジスタを用いた例を示したが、ダイオードを用いた場合にも同様にこの発明を適用することができる。
【0069】
【発明の効果】
以上述べたようにこの発明によれば、磁気メモリ装置の高密度化と低消費電力化を図ることができる。
【図面の簡単な説明】
【図1】この発明の実施の形態による積層MRAMの等価回路を示す図である。
【図2】同積層MRAMの積層構造を示す模式的断面図である。
【図3】同積層MRAMのセルレイアウトを示す図である。
【図4】同積層MRAMを改良した積層MRAMを図2に対応させて示す模式的断面図である。
【図5】図4と直交する方向の模式的断面図である。
【図6】他の実施の形態による積層MRAMの模式的断面図である。
【図7】同積層MRAMを改良した積層MRAMを図6に対応させて示す模式的断面図である。
【図8】図7と直交する方向の模式的断面図である。
【図9】他の実施の形態による積層MRAMの等価回路を示す図である。
【図10】同積層MRAMの積層構造を示す模式的断面図である。
【図11】同積層MRAMのセルレイアウトを示す図である。
【図12】同積層MRAMを改良した積層MRAMを図10に対応させて示す模式的断面図である。
【図13】図12と直交する方向の模式的断面図である。
【図14】他の実施の形態による積層MRAMの模式的断面図である。
【図15】同積層MRAMを改良した積層MRAMを図14に対応させて示す模式的断面図である。
【図16】図15と直交する方向の模式的断面図である。
【図17】他の実施の形態による積層MRAMの等価回路を示す図である。
【図18】同積層MRAMの積層構造を示す模式的断面図である。
【図19】同積層MRAMのセルレイアウトを示す図である。
【図20】同積層MRAMを改良した積層MRAMを図18に対応させて示す模式的断面図である。
【図21】図20と直交する方向の模式的断面図である。
【図22】他の実施の形態の積層MRAMの積層構造を示す模式的断面図である。
【図23】同積層MRAMのセルレイアウトを示す図である。
【図24】同積層MRAMを改良した積層MRAMを図22に対応させて示す模式的断面図である。
【図25】図24と直交する方向の模式的断面図である。
【図26】他の実施の形態による積層MRAMの等価回路を示す図である。
【図27】同積層MRAMの積層構造を示す模式的断面図である。
【図28】同積層MRAMのセルレイアウトを示す図である。
【図29】同積層MRAMを改良した積層MRAMを図27に対応させて示す模式的断面図である。
【図30】図29と直交する方向の模式的断面図である。
【図31】他の実施の形態の積層MRAMの積層構造を示す模式的断面図である。
【図32】同積層MRAMを改良した積層MRAMを図31に対応させて示す模式的断面図である。
【図33】図32と直交する方向の模式的断面図である。
【図34】MRAMの書き込み原理を説明するための図である。
【図35】TMR素子の基本構造と動作原理を説明するための図である。
【図36】TMR素子の特性を示す図である。
【図37】TMR素子の原理を説明するためのアステロイド曲線である。
【図38】TMR素子の集積化構造を示す図である。
【図39】TMR素子の他の集積化構造を示す図である。
【符号の説明】
10…シリコン基板、11…素子分離絶縁膜、12…読み出しワード線(R−WL)、13,14…ドレイン,ソース、21…コンタクトプラグ、23…ソース線(SL)、25(25a〜25d)…書き込みワード線(W−WL)、26(26a〜26d)…下部電極、27(27a〜27d)…TMR素子(VR)、28(28a〜28d)…上部電極、30(30a〜30d)…書き込みビット線(W−BL)、31,32…コンタクトプラグ、40…層間絶縁幕、41…読み出しビット線(R−BL)、51,52…ヨーク材。
Claims (3)
- 半導体基板と、
前記半導体基板に形成されたスイッチング素子と、
前記半導体基板上に層間絶縁膜を介して積層されて前記スイッチング素子に接続された複数のトンネル磁気抵抗素子と、
前記層間絶縁膜内に前記各トンネル磁気抵抗素子の近傍を通るように埋設された第1の書き込み用配線と、
前記層間絶縁膜に前記各トンネル磁気抵抗素子の近傍を通り且つ前記第1の書き込み用配線と交差するように埋設された第2の書き込み用配線と、
前記第1及び第2の書き込み用配線の少なくとも一方の前記トンネル磁気抵抗素子に対向する面を除く面に形成されたヨーク材と、
を有し、
前記第1及び第2の書き込み用配線は、少なくとも一部が上下に隣接するトンネル磁気抵抗素子の間の共有配線として形成されており且つ、
前記ヨーク材は、前記共有配線の側面に形成されている
ことを特徴とする磁気メモリ装置。 - 半導体基板と、
前記半導体基板に形成されたスイッチング素子と、
前記半導体基板上に層間絶縁膜を介して積層されて前記スイッチング素子に接続された複数のトンネル磁気抵抗素子と、
前記層間絶縁膜内に前記各トンネル磁気抵抗素子の近傍を通るように埋設された第1の書き込み用配線と、
前記層間絶縁膜に前記各トンネル磁気抵抗素子の近傍を通り且つ前記第1の書き込み用配線と交差するように埋設された第2の書き込み用配線と、
前記第1及び第2の書き込み用配線の少なくとも一方の前記トンネル磁気抵抗素子に対向する面を除く面に形成されたヨーク材と、
を有し、
前記複数のトンネル磁気抵抗素子は前記スイッチング素子に直列接続され、
前記複数のトンネル磁気抵抗素子の上部に配設されて最上部のトンネル磁気抵抗素子の端子電極に接続されたデータ線を有する
ことを特徴とする磁気メモリ装置。 - 半導体基板と、
前記半導体基板に形成されたスイッチング素子と、
前記半導体基板上に層間絶縁膜を介して積層されて前記スイッチング素子に接続された複数のトンネル磁気抵抗素子と、
前記層間絶縁膜内に前記各トンネル磁気抵抗素子の近傍を通るように埋設された第1の書き込み用配線と、
前記層間絶縁膜に前記各トンネル磁気抵抗素子の近傍を通り且つ前記第1の書き込み用配線と交差するように埋設された第2の書き込み用配線と、
前記第1及び第2の書き込み用配線の少なくとも一方の前記トンネル磁気抵抗素子に対向する面を除く面に形成されたヨーク材と、
を有し、
前記複数のトンネル磁気抵抗素子は、複数個ずつ並列接続されたセットが前記スイッチング素子に複数個直列接続され、
前記複数のトンネル磁気抵抗素子の上部に配設されて最上部セットのトンネル磁気抵抗素子の端子電極に共通接続されたデータ線を有する
ことを特徴とする磁気メモリ装置。
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