KR20060043086A - 데이터 저장 디바이스, 메모리 셀 판독 동작 수행 방법 및시스템 - Google Patents

데이터 저장 디바이스, 메모리 셀 판독 동작 수행 방법 및시스템 Download PDF

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KR20060043086A
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케네스 케이 스미스
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피
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Abstract

적어도 제 2 MRAM 셀에 연결된 제 1 자기적 랜덤 액세스 메모리(MRAM) 셀을 포함하는 제 1 메모리 셀 스트링, 및 제 1 MRAM 셀과 제 2 MRAM 셀 사이의 노드에 연결된 회로를 구비한 제 1 메모리 셀 스트링을 포함하는 데이터 저장 디바이스가 제공된다. 회로는 메모리 셀에 제공된 전압 및 제 1 MRAM 셀에 인가된 기록 감지 전류에 대한 응답으로 노드에서 전압 변화를 검출하도록 구성된다.

Description

데이터 저장 디바이스, 메모리 셀 판독 동작 수행 방법 및 시스템{MEMORY CELL STRINGS}
도 1은 메모리 셀 스트링을 포함하는 데이터 저장 디바이스의 실시예를 나타낸 도면,
도 2(a)는 MRAM 메모리 셀의 평행 자화 방향의 실시예를 나타낸 도면,
도 2(b)는 MRAM 메모리 셀의 역평행 자화 방향의 실시예를 나타낸 도면,
도 3은 메모리 셀 스트링의 메모리 셀을 판독하는 제 1 시스템의 실시예를 나타낸 도면,
도 4는 메모리 셀 스트링의 메모리 셀을 판독하는 제 1 방법의 실시예를 나타낸 순서도,
도 5는 메모리 셀 스트링의 메모리 셀을 판독하는 제 2 시스템의 실시예를 나타낸 도면,
도 6은 메모리 셀 스트링의 메모리 셀을 판독하는 제 2 방법의 실시예를 나타낸 도면,
도 7은 다수의 레벨을 포함하는 MRAM 디바이스의 실시예를 나타낸 도면,
도 8은 하나 이상의 MRAM 디바이스를 포함하는 시스템의 실시예를 나타낸 도 면,
도 9(a)는 제 1 상태의 MRAM 메모리 셀의 실시예를 나타낸 도면,
도 9(b)는 도 9(a)에 도시한 MRAM 메모리 셀에 기록 감지 전류를 인가한 것을 도시한 제 1 도표,
도 9(c)는 제 2 상태의 MRAM 메모리 셀의 실시예를 나타낸 도면,
도 9(d)는 도 9(c)에 도시한 MRAM 메모리 셀에 기록 감지 전류를 인가한 것을 도시한 제 2도표,
도 10은 메모리 셀 스트링의 메모리 셀을 판독하는 제 3 방법의 실시예를 나타낸 순서도,
도 11은 메모리 셀 스트링의 메모리 셀을 판독하는 제 4 방법의 실시예를 나타낸 순서도이다.
도면의 주요 부분에 대한 부호의 설명
8: MRAM 디바이스 10: 어레이
12: 메모리 셀 스트링 14: 워드라인
16: 비트라인 18: 행 디코딩 회로
20: 열 디코딩 회로 22: 판독 회로
24: 스티어링 회로 26: 감지 증폭기
30: 레지스터 32: I/O 패드
34: 제어 회로
관련 출원에 대한 참조
본 출원은 동일한 양수인에게 양도되고 2003년 7월 7일에 제출된 미국 특허 출원 일련 번호 제 10/614,581호의 일부 계속 출원이며, 그 우선권이 본 문서에 의해 주장된다.
자기적 랜덤 액세스 메모리(Magnetic Random Access Memory: “MRAM”)는 긴 기간의 데이터 저장에 적합할 수 있는 비휘발성 메모리이다. MRAM 디바이스는 하드 드라이브와 같은 통상적인 긴 기간의 저장 디바이스보다 더 빨리 판독 및 기록 동작을 수행할 수 있다. 또한, MRAM 디바이스는 더욱 조밀하고, 통상적인 저장 디바이스보다 더 적은 전력을 소비한다.
전형적인 MRAM 디바이스는, 워드라인이 메모리 셀의 행을 따라 연장되고 비트라인이 메모리 셀의 열을 따라 연장된 메모리 셀 어레이를 포함한다. 각 메모리 셀은 워드라인 및 비트라인의 교차점에 위치한다.
MRAM 디바이스의 메모리 셀은 자화 방향에 따라 약간의 정보를 저장한다. 메모리 셀의 자화는 주어진 시간에 2개의 안정한 방향 중의 하나를 취한다. 이들 2개의 방향은 평행 및 역평행으로 알려져 있고, 각각 “0” 및 “1”의 논리 레벨 값을 표현한다.
자화 방향은 스핀 의존 터널링 접합(spin dependent tunneling junction) 디바이스와 같은 메모리 셀의 저항에 영향을 미친다. 예를 들어, 메모리 셀의 저항은, 자화 방향이 평행인 경우, 제 1 값 R이고, 메모리 셀의 저항은, 자화 방향이 평행으로부터 역평행으로 변경된 경우, 제 2 값 (R + ·R)으로 증가한다. 선택된 메모리 셀의 자화 방향 및 그로 인한 메모리 셀의 논리 상태는, 선택된 메모리 셀의 저항 상태를 결정함으로써 판독될 수 있다.
MRAM 디바이스의 문제 중의 하나는, 패킹 밀도의 충분한 레벨을 유지하는 한편, 메모리 셀을 포함하는 회로를 전기적으로 절연시키는 것을 포함한다. 트랜지스터와 같은 추가 소자가 메모리 셀의 절연을 증가시키는 데 사용될 수 있으나, 소자 수의 증가는 전형적으로 메모리 셀의 패킹 밀도, 즉, 주어진 영역 당 메모리 셀의 수의 감소를 가져온다. 패킹 밀도의 감소는 일반적으로 비용 증가를 가져온다. 메모리 셀의 전기적 절연을 증가시키면서, 패킹 밀도를 증가시킬 수 있는 것이 바람직하다.
예시적인 일 실시예에서, 본 설명은, 적어도 제 2 MRAM 셀에 연결된 제 1 자기적 랜덤 액세스 메모리(MRAM) 셀 및, 제 1 MRAM 셀과 제 2 MRAM 셀 사이의 노드에 연결된 회로를 포함하는 제 1 메모리 셀 스트링을 포함하는 데이터 저장 디바이스를 제공한다. 회로는 메모리 셀 스트링에 제공되는 전압에 대한 응답으로, 및 제 1 MRAM 셀에 인가되는 기록 감지 전류에 대한 응답으로 노드에서 전압 변화를 검출하도록 구성된다.
본 발명의 예시적인 실시예는 다음의 도면을 참조하면 더욱 잘 이해된다. 도면의 구성요소는 반드시 서로 상대적으로 실제 축척인 것은 아니다. 동일한 참조부호는 대응하는 유사 부분을 나타낸다.
예시의 목적으로 도면에 도시한 바와 같이, 본 발명은 MRAM 디바이스에서 구현된다. 일 실시예에서, MRAM 디바이스는 메모리 셀 어레이와 메모리 셀의 저항 상태를 신뢰성 있게 감지하는 회로소자를 포함한다. 메모리 셀 어레이는 본 명세서에서 설명하는 바와 같이 메모리 셀 스트링으로 분할된다. 메모리 셀의 메모리 셀을 판독하기 위해, 전압 분배기 회로의 출력은 메모리 셀이 기록 전류를 사용하여 제 1 상태로 기록되기 전후에 결정된다. 메모리 셀이 제 1 상태로 기록된 후에 전압 분배기 출력이 변화하지 않은 경우, 메모리 셀은 제 1 상태로 기록되기 전에 제 1 상태였다. 메모리 셀이 제 1 상태로 기록된 후에 전압 분배기 출력이 변화한 경우, 메모리 셀은 제 1 상태로 기록되기 전에 제 2 상태였다. 이 경우, 메모리 셀은 제 2 상태로 재기록된다.
다른 실시예에서, MRAM 디바이스는 메모리 셀 어레이와, 메모리 셀의 저항 상태를 신뢰성 있게 감지하는 회로소자를 포함한다. 메모리 셀 어레이는 본 명세서에서 설명하는 바와 같이 메모리 셀 스트링으로 분할된다. 메모리 셀 스트링의 메모리 셀을 판독하기 위해, 전압 분배기 회로의 출력은, 이하에서 설명하는 바와 같이, 기록 감지 전류가 메모리 셀에 인가되기 전후에 결정된다. 기록 감지 전류가 인가된 후에 전압 분배기 출력이 변화하지 않은 경우, 메모리 셀은 제 1 상태에 있다. 기록 감지 전류가 인가된 후에 전압 분배기 출력이 변화한 경우, 메모리 셀은 제 2 상태에 있다.
도 1을 참조하면, 메모리 셀 스트링(12)의 어레이(10)를 포함하는 MRAM 디바이스(8)의 실시예를 도시한다. 각 메모리 셀 스트링은 도 3 및 도 5의 실시예에 도시한 바와 같은 다수의 메모리 셀을 포함한다. 메모리 셀 스트링(12)은 행 및 열로 배열되며, 행은 x 방향을 따라 연장되고 열은 y 방향을 따라 연장된다. 본 발명의 설명을 간략히 하기 위해서 비교적 작은 수의 메모리 셀 스트링(12)만이 도시된다. 실질적으로, 임의의 크기의 어레이가 많은 메모리 셀 스트링에 사용될 수 있다. 메모리 셀 스트링은 각각 2 이상의 많은 메모리 셀을 포함한다.
워드라인(14)으로서 기능하는 트레이스(traces)는 메모리 셀 어레이(10)의 한쪽의 평면에서 x 방향을 따라 연장된다. 도 1에 도시한 워드라인(14)은 메모리 셀 스트링(12)의 각 메모리 셀을 위한 하나의 워드라인을 나타낸다. 비트라인(16)으로 기능하는 트레이스는 메모리 셀 어레이(10)의 반대쪽 평면에서 y 방향을 따라 연장된다. 메모리 셀 스트링(12)의 각 메모리 셀은 대응하는 워드라인(14) 및 비트라인(16)의 교차점에 위치한다.
메모리 셀은 임의의 특정한 유형의 디바이스로 제한되지 않는다. 예를 들어, 메모리 셀은 스핀 의존 터널링(spin dependent tunneling: “SDT”) 접합 디바이스일 수 있다.
도 2(a) 및 도 2(b)를 참조하면, SDT 접합 디바이스는 핀 고정 층(52)의 평면을 향하지만 관심 범위의 인가된 자계의 존재 시에 회전하지 않도록 고정된 자화를 갖는 핀 고정 층(52)을 포함한다. SDT 접합 디바이스는 또한 핀 고정되지 않는 자화 방향을 갖는 “자유(free)” 층(50)도 포함한다. 오히려, 자화는 자유 층(50)의 평면에 놓이는 축(“용이” 축) 상의 2개의 방향 중의 어느 하나로 방향이 정해질 수 있다. 자유 및 핀 고정 층(50, 52)의 자화가 동일 방향인 경우, 방향을 “평행”(도 2(a)에 화살표로 표시)이라고 한다. 자유 및 핀 고정 층(50, 52)의 자화가 반대 방향인 경우, 방향을 “역평행”(도 2(b)에 화살표로 표시)이라고 한다. 자유 층(50)에서의 자화는 메모리 셀을 교차하는 워드 및 비트라인(14, 16)에 기록 전류를 인가함으로써 방향이 정해질 수 있다.
자유 및 핀 고정 층(50, 52)은 절연 터널 장벽(51)에 의해 분리된다. 절연 터널 장벽(51)은 양자 역학적 터널링이 자유 층(50)과 핀 고정 층(52) 사이에서 발생하게 한다. 이 터널링 현상은 전자 스핀 의존적이며, SDT 접합 디바이스의 저항을 위해 자유 및 핀 고정 층(50, 52)의 자화의 상대적 방향의 함수를 만든다. 예를 들어, SDT 접합 디바이스의 저항은, 자유 및 핀 고정 층(50, 52)의 자화 방향이 평행한 경우에는 제 1 값 R이고, 자화 방향이 역평행인 경우에는 제 2 값(R + ·R)이다.
도 1로 되돌아가면, MRAM 디바이스(8)는 또한 행 디코딩 회로(18)도 포함한다. 기록 동작 중에, 행 디코딩 회로(18)는 기록 전류를 선택된 워드라인(14)에 인가하여, 메모리 셀이 소망 상태로 기록되게 한다. 판독 동작 중에, 행 디코딩 회로(18)는 기록 전류를 선택된 워드라인(14)에 인가하여 메모리 셀이 알려진 상태로 기록되게 하고, 기록 전류를 선택된 워드라인(14)에 인가하여 메모리 셀이 이전 상태로 기록되게 할 수도 있다. 도 9(a) 내지 도 9(d), 도 10 및 도 11을 참조하여 이하에서 설명할 다른 실시예에서, 행 디코딩 회로(18)는 기록 감지 전류를 선택된 워드라인(14)에 인가하여 판독 동작 중에 메모리 셀의 기준 층이 알려진 상태로 설정되게 한다.
MRAM 디바이스(8)는 열 디코딩 회로(20)를 더 포함한다. 기록 동작 중에, 열 디코딩 회로(20)는 기록 전류를 선택된 비트라인(16)에 인가한다. 판독 동작 중에, 열 디코딩 회로(20)는 메모리 셀 스트링(12)을 선택하고, 스티어링 회로(24)를 이용하여 메모리 셀 스트링(12)을 검출 회로(26)에 연결한다. 판독 동작 중에, 열 디코딩 회로(20)는 기록 전류를 선택된 비트 라인(16)에 인가하여 메모리 셀이 알려진 상태로 기록되게 하고, 기록 전류를 선택된 비트 라인(16)에 인가하여 메모리 셀이 이전 상태로 기록될 수 있게 할 수도 있다. 도 9(a) 내지 도 9(d), 도 10 및 도 11을 참조하여 이하에서 설명할 실시예에서, 열 디코딩 회로(20)는 또한 판독 동작 중에 기록 감지 전류를 선택된 비트라인(16)에 인가할 수도 있다.
MRAM 디바이스(8)는, 판독 동작 중에, 선택된 메모리 셀의 저항을 감지하는 판독 회로(22), 및 기록 동작 중에, 선택된 메모리 셀의 자화의 방향을 정하는 기록 회로(도시하지 않음)를 더 포함한다.
판독 회로(22)는 다수의 스티어링 회로(24) 및 감지 증폭기(26)를 포함한다. 다수의 비트라인(16)은 각 스티어링 회로(24)에 접속된다. 각 스티어링 회로(24) 는 기록 전류 소스를 선택된 비트라인(16)에 연결시키고 선택된 메모리 셀 스트링(12)을 감지 증폭기(26)에 연결시키는 스위치 세트를 포함한다. 감지 증폭기(26)의 출력은 데이터 레지스터(30)에 제공되고, 차례로, MRAM 디바이스(8)의 I/O 패드(32)에 연결된다. MRAM 디바이스(8)가 다수 레벨의 메모리 셀 어레이를 갖는 경우(예를 들어, 도 7 참조), 비트라인(16) 및 추가적인 레벨로부터의 메모리 셀 스트링912)은 감지 증폭기(26)로 다중화될 수 있다.
제어 회로(34)는 타이밍 신호와 같은 제어 신호를 행 디코딩 회로(18), 열 디코딩 회로(20) 및 판독 회로(22)에 제공한다.
도 3은 메모리 셀 스트링(12)의 메모리 셀(70)을 판독하기 위한 시스템(60)의 실시예를 도시한다. 시스템(60)은 메모리 셀 스트링(12)의 일 실시예 및 감지 증폭기(26)의 일 실시예를 포함한다. 메모리 셀 스트링(12)은 트랜지스터(72)에 연결되고, 트랜지스터(72)는 비트라인(16) 및 스티어링 회로(24)에 연결되며, 스티어링 회로(24)는 비트라인(16) 및 감지 증폭기(26)에 연결된다.
메모리 셀 스트링(12)은 저항으로 나타낸 직렬 연결된 메모리 셀(70a, 70b 70c, 70d)을 포함한다. 워드라인(14a, 14b, 14c, 14d)은 각각 비트라인(16)과 관련하여 메모리 셀(70a, 70b, 70c, 70d)을 기록하는 데 사용된다. 전압 소스 VCC는 메모리 셀 스트링(12)의 한쪽 종단에 연결되고 메모리 셀 스트링(12)의 다른 쪽 종단은 접지 소스에 연결된다. VCC의 값은 메모리 셀 스트링(12)의 메모리 셀(70)의 수와 감지 전압의 배수와 동일하게 설정될 수 있다. 예를 들어, 감지 전압이 0.5V 이면, 도 3의 실시예에 대한 VCC는 0.5V의 4배, 즉, 2.0V로 설정된다. 선택되지 않은 메모리 셀 스트링(12)의 VCC는 접지 전위로 설정된다. 전압 소스는, 행 디코딩 회로(18), 행 디코딩 회로(20) 및/또는 제어 회로(34)로부터 수신된 제어 신호에 대한 응답으로, 메모리 셀 스트링(12)에 전압을 제공한다. 특히, 전압 소스는, 메모리 셀(70a, 70b, 70c, 70d) 중의 하나 이상이 판독되게 하는 판독 동작에 대한 응답으로, 메모리 셀 스트링(12)에 전압을 제공한다.
도 3의 실시예에서, 트랜지스터(72)의 게이트 연결부는 메모리 셀(70b, 70c) 사이의 노드에 연결되고, 트랜지스터의 드레인 연결부는 전압 소스 VDD에 연결되며, 트랜지스터(72)의 소스 연결부는 비트라인(16)에 연결된다. 메모리 셀(70a, 70b, 70c, 70d)은 전압 분배기를 형성하고, 노드 VG는 메모리 셀 스트링(12)에 전압 탭을 형성한다. 트랜지스터(72)는 소스 팔로워로서 동작하여, 메모리 셀 스트링(12)에 인가되는 전압 VCC에 대한 응답으로, 게이트 연결부에 존재하는 전압 VG를 소스 연결부로 반사시킨다. 이에 따라, 트랜지스터(72)는 메모리 셀(70b, 70c) 사이의 노드에 존재하는 전압이 비트라인(16) 상에 반사되게 한다.
도 1에는 도시하고 있지 않으나, 어레이(10)의 각 메모리 스트링(12)은 비트라인(16)에 연결된 트랜지스터(72)에 연결된다. 각 트랜지스터(72)는 연결된 메모리 셀 스트링(12) 근처에 물리적으로 위치할 수 있다. 전압 VCC를 비트라인(16)에 연결된 선택된 메모리 스트링(12)에 인가함으로써, 이하에서 더욱 상세히 설명할 것과 같이, 행 디코딩 회로(18)는 선택된 메모리 셀 스트링(12)으로부터의 전압 VG가 비트라인(16)으로 반사되게 한다. 전압 VCC는, 선택되지 않은 메모리 셀 스트링(12)으로부터의 전압 VG가 비트라인(16) 상으로 반사되지 않는 동안에는, 비트라인(16)에 연결된 다른 메모리 셀 스트링(12)에 인가되지 않는다.
스티어링 회로(24)는 트랜지스터(72) 및 비트라인(16)의 소스 연결부에 연결된다. 스티어링 회로(24)는 선택된 메모리 셀 스트링(12)으로부터의 반사된 전압을 감지 증폭기(26)에 제공한다.
감지 증폭기(26)는 비트라인(16)에, 트랜지스터(72)를 통해 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에, 및 스티어링 회로(24)에 연결된다. 감지 증폭기(26)는 스위치 회로(74), 커패시터(76), 차동 증폭기(78) 및 신호 증폭기(80)를 포함한다.
스위치 회로(74)는 제어 신호에 대한 응답으로 비트라인(16)을 차동 증폭기(78)의 입력 중의 하나에 선택적으로 연결하도록 구성된다. 제어 신호는 스위치 회로(74)가 비트라인(16)을 차동 증폭기(78)의 양의 입력단에 연결하게 하여, 제 1 시간에 제 1 전압 V1을 전달한다. 커패시터(76)는 제한된 시간 동안 제 1 전압을 저장한다. 제 2 시간에, 제어 신호는 스위치 회로(74)가 비트라인(16)을 차동 증폭기(78)의 음의 입력단에 연결되게 하여 제 2 전압 V2를 전달한다.
제 1 및 제 2 전압에 대한 응답으로, 차동 증폭기(78)는 신호 증폭기(80)로 제공되는 차동 출력 전압 VDIFF를 생성한다. 신호 증폭기(80)는 차동 출력 전압을 논리 레벨, 즉, “0” 또는 “1”로 저장할 수 있는 논리 출력 전압 VOUT으로 증폭한다.
도 4는 도 3에 도시한 메모리 셀 스트링(12)의 실시예의 메모리 실을 판독하기 위한 방법의 실시예를 나타낸 순서도이다. 도 4에서, 전압 VCC는 블록(402)으로 나타낸 바와 같이 메모리 셀 스트링(12)으로 제공된다. 제 1 전압은 블록(404)으로 나타낸 바와 같이 메모리 셀 스트링(12)의 노드에서 검출된다. 특히, 트랜지스터(72) 및 스위치 회로(74)는 제 1 지점에서 늦지 않게 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 존재하는 전압 VG가 상술한 바와 같이 검출되어 커패시터(76)에서 저장되게 한다.
메모리 셀 스트링(12)에서 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)은 블록(406)에 나타낸 바와 같이 제 1 상태로 기록된다. 일 실시예에서, 제 1 상태는 역평행이어서, “1”의 논리 레벨을 나타낼 수 있다. 다른 실시예에서, 제 1 상태는 평행이어서, “0”의 논리 레벨을 나타낼 수 있다.
제 2 전압은 블록(408)에 나타낸 바와 같이 메모리 셀 스트링(12)의 노드에서 검출된다. 특히, 트랜지스터(72) 및 스위치 회로(74)는 제 2 지점에서 늦지 않게 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 존재하는 전압 VG가 상술한 바와 같이 검출되어 차동 증폭기(78)의 음의 입력단에 제공되게 한다. 제 2 전압은 제 1 상태로 기록된 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 이어서 검출된다.
감지 증폭기(26)는, 블록(410)에 나타낸 바와 같이, 제 1 전압이 제 2 전압과 다른지에 대해 결정한다. 차동 증폭기(78) 및 신호 증폭기(80)를 이용하여 결정이 이루어진다. 제 1 전압이 제 2 전압과 다르지 않은 경우, 블록(412)에 나타낸 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 제 1 상태와 관련된 제 1 논리 레벨이 판독된다. 제 1 전압이 제 2 전압과 다른 경우, 블록(414)에 나타낸 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 제 2 상태와 관련된 제 2 논리 레벨이 판독된다. 또한, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)은 블록(416)에 나타낸 바와 같이 제 2 상태로 기록된다.
감지 증폭기(26)는, “1” 또는 “0”이 레지스터(30)에 저장되게 하고 I/O 패드(32)에 저장되게 함으로써, 선택된 메모리 셀로부터 제 1 또는 제 2 논리 레벨이 판독되게 한다.
상술한 바와 같이, 평행 상태 및 역평행 상태는 상이한 저항이 메모리 셀에서 측정되게 한다. 메모리 셀 스트링(12)에 전압을 인가함으로써, 전압은, 선택된 메모리가 알려진 상태로 기록되기 전과 그 후에 스트링의 메모리 셀들 사이의 노드에서 검출될 수 있다. 알려진 상태가 선택된 메모리 셀의 이전 상태와 일치한다면, 셀의 저항은 변화하지 않을 것이고, 기록에 뒤이어 노드에서 검출된 전압은 기록 이전에 노드에서 검출된 전압과 대략적으로 동일할 것이다. 알려진 상태가 선택된 메모리 셀의 이전 상태와 일치하지 않는다면, 셀의 저항은 변화할 것이고, 기 록에 뒤이어 노드에서 검출된 전압은 기록 이전에 노드에서 검출된 전압과 다른 것이다. 이 방식에 있어서, 메모리 셀 스트링(12)은 전압 분배기 감지 회로로서 효과적으로 기능한다.
블록(406)에서 기록이 선택된 메모리 셀의 상태를 변화시키는 경우, 메모리 셀은 블록(416)으로 도시한 바와 같이 원래의 상태로 재기록된다. 블록(406)에서 기록이 선택된 메모리 셀의 상태를 변화시키지 않는다면, 메모리 셀은 원래의 상태로 남아 있고 재기록될 필요가 없다.
제어 회로(34)는 적절한 타이밍 신호를 행 디코딩 회로(18), 열 디코딩 회로(20), 판독 회로(22), 스티어링 회로(24), 및 감지 증폭기(26)로 제공하여, 도 4에 도시한 방법의 기능이 수행되게 한다.
메모리 셀(70a, 70b, 70c, 70d) 중의 임의의 하나는 지금 막 설명한 방법을 이용하여 판독될 수 있다. 도 3에 도시한 메모리 셀 스트링에는 4개의 메모리가 도시되어 있으나, 다른 메모리 셀 스트링은 다른 수의 직렬로 연결된 메모리 셀을 포함할 수도 있다.
도 3에 도시한 실시예에서 트랜지스터(72)의 게이트 연결부가 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 연결되어 있으나, 게이트 연결부는, 다른 실시예에서, 메모리 셀(70a)과 메모리 셀(70b) 사이의 노드 또는 메모리 셀(70c)과 메모리 셀(70d) 사이의 노드와 같은 다른 메모리 셀들 사이의 노드에 연결될 수도 있다.
또한, 다른 실시예에서, 트랜지스터(72)의 소스 연결부는 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 연결될 수 있고, 트랜지스터의 게이트 연결부는 전압 소스에 연결될 수 있고, 트랜지스터(72)의 드레인 연결부는 비트라인(16)에 연결될 수도 있다. 대안으로, 다른 실시예에서, 트랜지스터(72)의 드레인 연결부는 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 연결될 수 있고, 트랜지스터의 게이트 연결부는 전압 소스에 연결될 수 있고, 트랜지스터(72)의 드레인 연결부는 비트라인(16)에 연결될 수도 있다.
트랜지스터(72)는 전압 팔로워 트랜지스터를 포함한다. 다른 실시예에서, 트랜지스터(72)는 바이폴라 트랜지스터일 수도 있고, 이들 실시예 중의 하나 이상에서 이미터 팔로워로 구성될 수도 있다.
도 5는 메모리 셀 스트링(12)의 메모리 셀(70)을 판독하기 위한 시스템(90)의 실시예를 도시한다. 시스템은 메모리 셀 스트링(12)의 일 실시예, 감지 증폭기(26)의 일 실시예, 및 레지스터(30)의 일 실시예를 포함한다. 메모리 셀 스트링(12)은 트랜지스터(92)에 연결되고, 트랜지스터(92)는 비트라인(16) 및 스티어링 회로(24)에 연결되며, 스티어링 회로(24)는 비트라인(16) 및 감지 증폭기(26)를 연결한다.
메모리 셀 스트링(12)은 저항으로 나타낸 직렬 연결된 메모리 셀(70a, 70b 70c, 70d)을 포함한다. 워드라인(14a, 14b, 14c, 14d)은 각각 비트라인(16)과 관련하여 메모리 셀(70a, 70b, 70c, 70d)을 기록하는 데 사용된다.
전압 소스 VA 또는 VB는 선택된 메모리 셀 스트링(12)의 한쪽 종단에 선택적 으로 연결되고, 연결된 전압 소스의 반대 쪽 종단에는 접지 소스가 연결된다. 선택되지 않은 메모리 셀 스트링(12)의 양쪽 종단은 접지 소스에 연결된다. 전압 소스 VA 또는 VB는 판독될 메모리 셀을 참조하여 선택된다. 특히, VA는 메모리 셀 스트링(12)에 연결되고, 접지 소스는 메모리 셀 스트링(12)의 다른 쪽 종단에 연결되어 메모리 셀(70a 또는 70b)을 판독한다. 유사하게, VB는 메모리 셀 스트링(12)에 연결되고, 접지 소스는 메모리 셀 스트링(12)의 다른 쪽 종단에 연결되어 메모리 셀(70c 또는 70d)을 판독한다. 전압 소스 VA 및 VB는 행 디코딩 회로(18), 열 디코딩 회로(20), 및/또는 제어 회로(34)로부터 수신된 제어 신호에 대한 응답으로 메모리 셀 스트링(12)에 전압을 제공한다. 일 실시예에서, 열 디코딩 회로(20)는 VA 또는 VB가 메모리 셀 스트링(12)으로 제공되게 하여, 스트링(12)을 선택하고 스트링912)의 메모리 셀(70) 상에서 판독 동작이 수행되게 한다.
도 5의 실시예에서, 트랜지스터(92)의 게이트 연결부는 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 연결되고, 트랜지스터(92)의 드레인 연결부는 전압 소승 VDD에 연결되고, 트랜지스터(92)의 소스 연결부는 비트라인(16)에 연결된다. 노드 VG는 메모리 셀 스트링(12)에 전압 탭을 형성한다. 트랜지스터(92)는 소스 팔로워로서 동작하여 드레인 연결부에 인가된 전압 VDD에 대한 응답으로 게이트 연결부에 나타나는 전압 VG를 반사시킨다. 이에 따라, 트랜지스터(92)는 메모리 셀(70b) 과 메모리 (70c) 사이의 노드 VG에 나타나는 전압이 비트라인(16)에 반사되게 한다.
도 5에 도시하고 있지 않으나, 어레이(10)의 각 메모리 셀 스트링(12)은 비트라인(16)에 연결된 트랜지스터(92)에 연결된다. 각 트랜지스터(92)는 연결된 메모리 셀 스트링(12) 근처에 물리적으로 위치할 수 있다. VA 또는 VB를 비트라인(16)에 연결된 선택된 메모리 셀 스트링(12)에 전압을 인가함으로써, 이하에서 더욱 상세히 설명되는 바와 같이, 행 디코딩 회로(18)는 선택된 메모리 셀 스트링(12)으로부터의 전압 VG가 비트라인(16) 상에 반사되게 한다. 전압 VA 또는 VB는, 선택되지 않은 메모리 셀 스트링(12)으로부터의 전압 VG가 비트라인(16) 상에 반사되지 않는 동안, 비트라인(16)에 연결된 다른 메모리 셀 스트링(12)에 인가되지 않는다.
스티어링 회로(24)는 트랜지스터(92)의 소스 연결부 및 비트라인(16)에 연결된다. 스티어링 회로(24)는 반사된 전압을 선택된 메모리 셀 스티어링(12)으로부터 감지 증폭기(26)로 제공한다.
감지 증폭기(26)는 비트라인(16)에, 트랜지스터(92)를 통해 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에, 및 스티어링 회로에 연결된다. 감지 증폭기(26)는 클록의 2단 자기참조 증폭기를 포함하고, 트랜지스터(92), 전류 소스(96), 차동 증폭기(100), 스위치(102), 커패시터(104), 및 차동 증폭기(106)를 포함한다.
커패시터(108)는 비트라인(16)에 연결된 다른 메모리 셀 스트링(12)에 의해 야기된 비트라인(16) 상의 부하(load)를 나타낸다. 전류 소스(96)는 방전하거나 비트라인(16) 상의 부하로서 작용하여 회로 속도를 증가시키도록 동작 가능하다.
비트라인(16)은 스티어링 회로(24)를 통해 차동 증폭기(100)의 양의 입력단에 연결된다. 차동 증폭기(100)는 감지 증폭기의 제 1 단을 포함한다. 제 1 단은 전압, 온도, 메모리 셀 저항 및 시스템 변수를 보상함으로써 감지 증폭기(26)가 자기 참조되게 한다.
차동 증폭기9100)의 출력은 스위치(102)에 연결된다. 스위치(102)는 폐쇄되는 것에 대한 응답으로 차동 증폭기(100)의 출력을 커패시터(104), 차동 증폭기(106)의 음의 입력단, 차동 증폭기(106)의 양의 입력단에 연결하도록 구성된다. 폐쇄될 때, 스위치(102)는, 효과적으로, 비트라인(16)으로부터의 제 1 전압 V1이 제 1 시간에 커패시터(104)에 저장되게 한다. 개방되는 것에 대한 응답으로, 스위치(102)는 차동 증폭기(100)의 출력이 차동 증폭기(106)의 음의 입력단에만 연결되게 한다. 그 결과, 비트라인(16)으로부터의 제 2 전압 V2는 제 2 시간에 차동 증폭기(106)의 입력단에 연결된다.
전류 소스(96), 차동 증폭기(100), 스위치(102) 및 커패시터(104)는 충전 평형 샘플 및 유지 회로로서 작동하여 감지 증폭기(26)의 양쪽 단을 위한 기준 전압을 설정한다.
차동 증폭기(106)는 감지 증폭기(26)의 제 2 단을 포함한다. 차동 증폭기(106)는 제 1 전압과 제 2 전압을 비교하여 차분 출력 전압 VOUT을 생성한다.
차동 출력 전압은 감지 래치(110)에 제공된다. 감지 래치(110)는 차동 증폭 기(106)로부터의 출력을 수신하기 전에 리셋 “R”입력을 이용하여 높은 임피던스 상태로 리셋된다. 데이터 전송 신호 DXFER에 대한 응답으로, 차동 출력 전압은 감지 래치(110)에 논리 레벨, 즉, “0” 또는 “1”로서 저장된다. 감지 래치(110)는 출력 신호 DOUT을 실제규모 출력 신호까지 증폭한다. 감지 래치(110)는 레지스터(30)의 일부이다.
도 6은 도 5에 도시한 메모리 셀 스트링(12)의 실시예에서 선택된 메모리 셀을 판독하기 위한 방법의 실시예를 나타낸 순서도이다. 도 6에서, 전압 소스는, 블록(602)에 나타낸 바와 같이, 메모리 셀 스트링의 선택된 메모리 셀에 가장 가깝거나 가장 인접해 있는 메모리 셀 스트링(12)의 종단에 제공된다. 접지 소스는 블록(604)에 나타낸 바와 같이 메모리 셀 스트링(12)의 다른 쪽 종단에 제공된다.
전압 소스 및 접지 소스는 선택된 메모리 셀이 전압 소스, 접지 소스, 메모리 셀(70a, 70b, 70c, 70d)에 의해 형성된 전압 분배기 회로의 공급 전압(VA 또는 VB)에 가장 가까워지도록 연결된다. 이에 따라, 선택된 메모리 셀(70)에 가장 가깝거나 가장 인접한 메모리 셀 스트링(12)의 종단은 전압 소스 VA 또는 VB와 전압 분배기 탭 노드 VG 사이에 선택된 메모리 셀을 두는 종단이다. 이 가장 가까운 종단은 전압 소스 VA 또는 VB에 연결되고, 가장 가까운 종단에 대향하는 종단은 접지 소스에 연결된다. 공급 전압 VA 또는 VB는 VDD에 연결될 수도 있다.
예를 들어, 메모리 셀(70a) 또는 메모리 셀(70b)이 판독되도록 선택되면, 전 압 VA는 액세스 메모리 셀 스트링(12)에 인가되고, VB로 나타낸 메모리 셀 스트링(12)의 종단은 접지 소스에 연결된다. 메모리 셀(70c) 또는 메모리 셀(70d)이 판독되도록 선택되면, 도 5에 나타낸 바와 같이 전압 VB가 인가되고 VA로 나타낸 메모리 셀 스트링(12)의 종단은 접지에 연결된다.
방금 설명한 바와 같이 메모리 셀 스트링의 선택된 메모리 셀의 상대적인 위치에 근거하여 전압 및 접지 소스를 스위칭함으로써, 감지 증폭기(26)에 제공되는 신호는 소망 극성을 갖게 되어 감지 증폭기(26)의 설계를 간략화할 수 있다.
메모리 셀 스트링(12)의 노드에서 검출된 제 1 전압은 블록(606)에 나타낸 바와 같이 저장된다. 특히, 트랜지스터(92), 차동 증폭기(100), 및 스위치(102)는 제 1 지점에서 늦지 않게 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 존재하는 전압 VG가 상술한 바와 같이 검출되어 커패시터(76)에서 저장되게 한다. 전압 VA 또는 VB는 트랜지스터(92)의 게이트에서 인가될 전압 분배기 전압을 발달시키도록 메모리 셀 스트링(12)에 인가되어 감지 전압이 차동 증폭기(100)의 입력단으로 전송되게 한다. 전압 VA 또는 VB는 VDD와 같을 수 있다.
메모리 셀 스트링(12)의 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)은 블록(608)에 나타낸 바와 같이 제 1 상태로 기록된다. 일 실시예에서, 제 1 상태는 역평행이어서 “1”의 논리 레벨을 나타낼 수 있다. 다른 실시예에서, 제 1 상태는 평행이어서 “0”의 논리 레벨을 나타낼 수 있다.
블록(610)에 나타낸 바와 같이 메모리 셀 스트링(12)의 노드에서 제 2 전압이 검출된다. 특히, 트랜지스터(92), 차동 증폭기(100) 및 스위치(102)는 제 2 지점에서 늦지 않게 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 존재하는 전압 VG가 검출되어 차동 증폭기(106)의 음의 입력단에 제공되게 한다. 제 2 전압은 제 1 상태로 기록된 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 이어서 검출된다.
감지 증폭기(106)는, 블록(612)에 나타낸 바와 같이, 제 1 전압이 제 2 전압과 다른지에 대해 결정한다. 제 1 전압이 제 2 전압과 다르지 않은 경우, 블록(614)에 나타낸 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 제 1 상태와 관련된 제 1 논리 레벨이 판독된다. 제 1 전압이 제 2 전압과 다른 경우, 블록(616)에 나타낸 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 제 2 상태와 관련된 제 2 논리 레벨이 판독된다. 또한, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)은 블록(618)에 나타낸 바와 같이 제 2 상태로 기록된다.
감지 증폭기(26)는, “1” 또는 “0”이 레지스터(30)의 감지 래치(110)에 저장되게 하고 I/O 패드(32)에 저장되게 함으로써, 선택된 메모리 셀로부터 제 1 또는 제 2 논리 레벨이 판독되게 한다.
메모리 셀 스트링(12)은 도 5의 실시예의 전압 분배기 회로로서 효과적으로 기능한다.
블록(608)에서의 기록이 선택된 메모리 셀의 상태를 변화시켰다면, 메모리 셀은 블록(618)에 나타낸 바와 같이 셀의 원래 상태로 재기록된다. 블록(608)에서의 기록이 선택된 메모리 셀의 상태를 변화시키지 않았다면, 메모리 셀은 셀의 원래 상태로 남아 있고 재기록될 필요가 없다.
제어 회로(34)는 적절한 타이밍 신호를 행 디코딩 회로(18), 열 디코딩 회로(20), 판독 회로(22), 스티어링 회로(24), 및 감지 증폭기(26)로 제공하여, 도 6에 도시한 방법의 기능이 수행되게 한다.
메모리 셀(70a, 70b, 70c, 70d) 중의 임의의 하나는 지금 막 설명한 방법을 이용하여 판독될 수 있다. 도 5에 도시한 메모리 셀 스트링에는 4개의 메모리가 도시되어 있으나, 다른 메모리 셀 스트링은 다른 수의 직렬로 연결된 메모리 셀을 포함할 수도 있다.
도 5에 도시한 실시예에서 트랜지스터(92)의 게이트 연결부가 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 연결되어 있으나, 게이트 연결부는, 다른 실시예에서, 메모리 셀(70a)과 메모리 셀(70b) 사이의 노드 또는 메모리 셀(70c)과 메모리 셀(70d) 사이의 노드와 같은 다른 메모리 셀들 사이의 노드에 연결될 수도 있다.
트랜지스터(92)는 전압 팔로워 트랜지스터를 포함한다. 다른 실시예에서, 트랜지스터(92)는 바이폴라 트랜지스터일 수도 있고, 이들 실시예 중의 하나 이상에서 이미터 팔로워로 구성될 수도 있다.
본 명세서에서 설명한 메모리 셀 스트링(12)의 소정 실시예에서, 메모리 셀 스트링(12)의 메모리 소자의 수는, 분할된 단일 메모리 셀에 걸리는 감지 전압을 2개 1그룹의 공급 전압(VCC, VA, 또는 VB)으로 나눈 것과 같다. 예를 들어, 감지 전압이 0.5V이고 공급 전압이 2.0V이면, 스트링의 바람직한 저항 수는 4이다. 그러나, 감지 전압이 0.2V이고 VDD가 2.0V이면, 바람직한 저항 수는 10이다.
메모리 셀 스트링(12)의 특징은, 메모리 셀의 공칭 저항과 무관하게, 탭 전압 VG가 공급 전압을 2로 나눈 것과 가깝다는 것이다. 예를 들어, VA = VDD = 2.0V이고, 스트링에 4개의 저항이 존재한다면, VG는 약 1.0V이고, 스트링에 10개의 저항이 존재한다면 VG는 여전히 약 1.0V이다.
메모리 셀 스트링 공급 전압(VCC, VA, 또는 VB)은 소스 팔로워 트랜지스터(즉, 트랜지스터(72 또는 92))를 활성화시킬 수 있을 정도로 충분히 크게 설정되어, 상당한 신호 손실 없이 비트라인(16)을 구동한다. 소스 팔로워 트랜지스터의 임계전압(VTH)이 0.5V이고 0.5V의 감지전압이 소망된다면, VG = VTH + VBL = 0.5V + 0.5V = 1.0V이고 이것은 2.0V의 메모리 셀 스트링 공급 전압을 지시할 것이다.
공급 전압, 단일 메모리 셀에 걸리는 전압, 메모리 셀 스트링의 메모리 셀의 수, 및 감지 증폭기에 의해 감지된 신호 사이의 관계는 다음과 같이 상세히 설명될 수 있다. 먼저, MRAM 저항 변화 ·R은 TMR(터널링 자기저항 비) 및 MRAM 메모리 셀의 공칭 저항 R의 곱셈으로서 특정된다. TMR은 메모리 셀에 걸리는 전압 VCELL의 효과적인 함수이고 바람직하게는 10% 내지 35%의 TMR을 산출하도록 200mV 내지 500mV의 범위에 있다.
다음, N개의 메모리 셀의 스트링은 명목상으로 전압 분배기를 형성하며, 각 메모리 셀에는 대략적으로 동일한 전압 강하 VCELL = VCC/N을 가질 것이다. 따라서, VCC가 2.0V이도록 주어지고 VCELL이 500mV이도록 선택되면, 도 3 및 도 5에 도시한 바와 같이 N=4이다. VCELL이 200mV이도록 선택되면 N은 10일 것이다.
또한, 도 3 및 도 5의 감지 증폭기는, 선택된 메모리 셀이 상태 1(V1) 및 상태 2(V2)일 때 탭 노드 VG에 의해 형성된 전압 분배기의 출력 사이의 차이를 증폭한다. 전압 차이는 다음의 식(메모리 셀의 저항이 각각 R1, R2, R3, R4로 표현되고 R1이 선택된 메모리 셀인 경우, 상태 1은 역평행, 상태 2는 평행, N=4라고 가정)에 나타낸 바와 같은 VCC, N 및 TMR과 직접적으로 관련된다.
[수식]
Figure 112005009377106-PAT00001
이에 따라, 전압 분배기 설계는 충분한 VCC, TMR 및 N을 선택하여 신뢰성 있게 증폭 및 감지하기에 충분한 신호를 제공한다. 도 3에 도시한 실시예에 대해, VDIFF = 2.0V*0.1/4 = 50mV이다.
다수 레벨 MRAM 칩(700)의 실시예를 나타낸 도 7을 참조한다. MRAM 칩(700)은 Z개의 메모리 셀 레벨 또는 기판(704) 상에서 z 방향으로 스택된 평면(702)을 포함한다. 수 Z는 Z>=1인 양의 정수이다. 메모리 셀 레벨(702)은 실리콘 이산화물과 같은 절연물질(도시하지 않음)에 의해 분리될 수 있다. 판독 및 기록 회로는 기판(704) 상에 제조될 수 있다. 판독 및 기록 회로는 판독 및 기록되는 레벨을 선택하기 위한 추가의 다중화기를 포함할 수 있다.
따라서, 메모리 셀의 저항 상태가 판독 동작 중에 감지될 수 있는 MRAM 디바이스가 개시된다. 본 명세서에 설명된 MRAM 디바이스는 다양한 애플리케이션에 사용될 수 있다. 도 8은 하나 이상의 MRAM 칩(700)에 대해 예시적인 일반적 애플리케이션을 도시한다. 일반적 애플리케이션은 MRAM 저장 모듈(852), 인터페이스 모듈(854) 및 프로세서(856)를 포함하는 디바이스(850)에 의해 구현된다. MRAM 저장 모듈(852)은 비휘발성 저장용의 하나 이상의 MRAM 칩(700)을 포함한다. 인터페이스 모듈(854)은 프로세서(856)와 MRAM 저장 모듈(852) 사이에 인터페이스를 제공한다. 디바이스(850)는 또한 다른 유형 및/또는 레벨의 메모리를 포함할 수 있다.
노트북 컴퓨터 또는 개인용 컴퓨터와 같은 디바이스(850)에 대해서는, MRAM 저장 모듈(852)은 많은 MRAM 칩(700)을 포함할 수 있고 인터페이스 모듈(854)은 IDE 또는 SCSI 인터페이스를 포함할 수 있다. 서버와 같은 디바이스(850)에 대해, MRAM 저장 모듈(852)은 상당히 많은 MRAM 칩(700)을 포함할 수 있으며, 인터페이스 모듈(854)은 섬유 채널 또는 SCSI 인터페이스를 포함할 수도 있다. 이러한 MRAM 저장 모듈(852)은 하드 드라이브와 같은 통상적인 비휘발성 저장 디바이스를 대체 또는 보완할 수 있다.
디지털 카메라와 같은 디바이스(850)에 대해서는, MRAM 저장 모듈(852)은 더 적은 수의 MRAM 칩(700)을 포함할 수 있고, 인터페이스 모듈(854)은 카메라 인터페이스를 포함할 수도 있다. 이러한 MRAM 저장 모듈(852)은 디지털 카메라에 디지털 화상의 비휘발성 저장을 가능하게 한다.
도 9(a) 내지 9(d)는 소프트 기준 층(902)을 갖는 MRAM 메모리 셀의 실시예를 나타낸 도면이다. 도 9(a) 내지 도 9(d)에 도시한 MRAM 메모리 셀은 절연 터널 장벽(901)에 의해 분리된 데이터 층(900) 및 소프트 기준 층(902)을 포함하는 SDT 접합 디바이스이다. 절연 터널 장벽(901)은 양자 역학적 터널링이 데이터 층(900)과 소프트 기준 층(902) 사이에서 발생하게 한다. 이 터널링 현상은 전자 스핀 의존적이며, SDT 접합 디바이스의 저항을 위해 데이터 층(900) 및 소프트 기준 층(902)의 자화의 상대적 방향의 함수를 만든다. 예를 들어, SDT 접합 디바이스의 저항은, 데이터 층(900) 및 소프트 기준 층(902)의 자화 방향이 평행한 경우에는 제 1 값 R이고, 자화 방향이 역평행인 경우에는 제 2 값(R + ·R)이다.
데이터 층(900) 및 소프트 기준 층(902) 모두는 도 2를 참조하여 상술한 자유 층(50)과 유사한 자유 층을 포함한다. 이에 따라, 자화 방향은, 워드라인(14) 과 비트라인(16) 상에 전류를 인가하여 데이터 층(900)과 소프트 기준 층(902) 모두에 변화될 수 있다. 도 9(a) 내지 도 9(d)의 메모리 셀은 기록 전류를 워드라인(14)과 비트라인(16)에 인가함으로써 기록되어 데이터 층(900)과 소프트 기준 층(902)의 자화 방향을 선택된 방향으로 설정한다. 메모리 셀이 데이터 층(900)과 소프트 기준 층(902) 모두에서의 자화 방향을 동일하게 만든다. 기록 전류가 제거된 후, 데이터 층(900)으로부터 소프트 기준 층(902)으로의 자기 커플링은 소프트 기준 층의 자화 방향이 데이터 층에 대해 역평행이게 한다. 이에 따라, 처음에, 메모리 셀은 최저 에너지 상태를 찾는 것에 대한 응답으로 역평행 상태이다.
기록에 이어, 메모리 셀은 워드라인(14)을 이용하여 소프트 기준 층(902)을 알려진 자화 방향으로 설정하는 기록 감지 전류를 인가함으로써 판독될 수 있다. 소정 실시예에서, 기록 감지 전류는 워드라인(14) 상에 인가된 기록 감지 전류를 따라 비트라인(16)에 인가되어 소프트 기준 층(902)을 알려진 자화방향을 설정할 수 있다. 기록 감지 전류는 소프트 기준 층(902)의 자화 방향으로 설정하기에는 충분하지만 데이터 층(900)의 자화 방향을 설정하기에는 불충분하거나 설정하는 데 필요한 임계값보다 작은 크기를 갖는 전류를 포함한다. 즉, 기록 감지 전류는 소프트 기준 층(902)의 상태를 변화시킬 수 있지만, 기록 감지 전류는 데이터 층(900)의 상태를 변화시키지는 않는다. 소프트 기준 층이 알려진 자화 방향으로 설정된 후, 메모리 셀은 평행 또는 역평행 상태 중의 하나일 수 있다.
도 9(a)는 제 1 상태로 기록된 후의 메모리 셀을 도시한다. 메모리 셀의 위아래의 화살표는 각각 데이터 층(900) 및 소프트 기준 층(902)의 자화 방향을 나타 낸다. 제 1 상태는 도 9(a)의 우측 방향으로 도시된 데이터 층(900)의 자화 방향으로 정의된다. 상술한 바와 같이, 메모리 셀은 최저 에너지 상태를 찾는 것에 대한 응답으로 역평행 상태이다.
도 9(b)는 메모리 셀로부터 제 1 상태를 판독하는 것을 도시한다. 기록 감지 전류는 메모리 셀에 인가되어, 점선으로 표시한 바와 같이, 도 9(b)에서 우측인 것으로 도시한, 알려진 상태, 즉, 알려진 자화 방향으로 소프트 기준 층(902)을 설정한다. 도 9(b)에서, 소프트 기준 층에 설정된 알려진 자화 방향은 데이터 층(900)의 자화 방향, 즉, 제 1 상태와 같은 방향이다. 이에 따라, 메모리 셀은 인가된 기록 감지 전류에 대한 응답으로 평행 상태이다.
도 9(c)는 제 2 상태로 기록된 후의 메모리 셀을 도시한다. 메모리 셀의 위아래의 화살표는 각각 데이터 층(900)과 소프트 기준 층(902)의 자화 방향을 나타낸다. 제 2 상태는 도 9(c)에서 좌측으로 도시한 데이터 층(900)의 자화 방향에 의해 정의된다. 상술한 바와 같이, 메모리 셀은 최저 에너지 상태를 찾는 것에 대한 응답으로 역평행 상태이다.
도 9(d)는 메모리 셀로부터 제 2 상태를 판독하는 것을 도시한다. 기록 감지 전류는 메모리 셀에 인가되어, 점선으로 표시한 바와 같이, 도 9(b)에서와 마찬가지로 도 9(d)에서 우측인 것으로 도시한, 알려진 상태, 즉, 알려진 자화 방향으로 소프트 기준 층(902)을 설정한다. 도 9(d)에서, 소프트 기준 층에 설정된 알려진 자화 방향은 데이터 층(900)의 자화 방향, 즉, 제 2 상태와 반대 방향이다. 이에 따라, 메모리 셀은 인가된 기록 감지 전류에 대한 응답으로 역평행 상태이다.
도 10은 도 3에 도시한 메모리 셀 스트링(12)의 실시예에서 메모리 셀을 판독하기 위한 방법의 실시예를 나타낸 순서도이다. 도 11의 실시예에서, 메모리 셀(70a, 70b, 70c, 70d) 각각은 도 9(a) 내지 도 9(d)를 참조하여 상술한 바와 같이 소프트 기준 층(902)을 포함한다.
도 10에서, 전압 VCC는 블록(1002)에 나타낸 바와 같이 메모리 셀 스트링(12)에 제공된다. 제 1 전압은 블록(1004)에 나타낸 바와 같이 메모리 셀 스트링(12)의 노드에서 검출된다. 특히, 트랜지스터(72) 및 스위칭 회로(74)는, 도 3을 참조하여 상술한 바와 같이, 제 1 지점에서 늦지 않게 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 존재하는 전압 VG가 검출되어 커패시터(76) 상에 저장되게 한다.
기록 감지 전류는, 블록(1006)에 나타낸 바와 같이, 메모리 셀 스트링(12)의 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 인가된다. 기록 감지 전류는 선택된 메모리 셀을 가로지르는 워드라인(14), 예를 들어, 메모리 셀(70b)에 대한 워드라인(14)에 인가되는 전류를 포함한다. 기록 감지 전류는 선택된 메모리 셀의 소프트 기준 층(902)을 알려진 상태, 즉, 자화 방향으로 설정하기에 충분하지만, 선택된 메모리 셀의 데이터 층(900)이 상태를 변화시키게 하는, 즉, 기록되게 하는 레벨보다 작은 크기이다. 소정 실시예에서, 기록 감지 전류는 또한 선택된 메모리 셀을 가로지르는 비트라인(16)에 인가된 전류를 포함한다.
제 2 전압은 블록(1008)에 나타낸 바와 같이, 메모리 셀 스트링(12)의 노드 에서 검출된다. 특히, 트랜지스터(72) 및 스위칭 회로(74)는 제 2 지점에서 늦지 않게 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 존재하는 전압 VG가 검출되어 차동 증폭기(106)의 음의 입력단에 제공되게 한다. 제 2 전압은 제 1 상태로 기록된 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 이어서 검출된다.
감지 증폭기(26)는, 블록(1010)에 나타낸 바와 같이, 제 1 전압이 제 2 전압과 다른지에 대해 결정한다. 차동 증폭기(78) 및 신호 증폭기(80)를 이용하여 결정이 이루어진다. 제 1 전압이 제 2 전압과 다르지 않은 경우, 블록(1012)에 나타낸 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 제 1 상태와 관련된 제 1 논리 레벨이 판독된다. 제 1 전압이 제 2 전압과 다른 경우, 블록(1014)에 나타낸 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 제 2 상태와 관련된 제 2 논리 레벨이 판독된다.
감지 증폭기(26)는, “1” 또는 “0”이 레지스터(30)에 저장되게 하고 I/O 패드(32)에 저장되게 함으로써, 선택된 메모리 셀로부터 제 1 또는 제 2 논리 레벨이 판독되게 한다.
상술한 바와 같이, 평행 상태 및 역평행 상태는 상이한 저항이 메모리 셀에서 측정되게 한다. 메모리 셀 스트링(12)에 전압을 인가함으로써, 기록 감지 전류가 메모리 셀에 인가되기 전과 후에 메모리 셀들 사이의 노드에서 전압이 검출될 수 있다. 기록 감지 전류의 인가가 기록 감지 전류가 인가되기 전에 선택된 메모리 셀의 상태와 일치하는 상태인 경우, 셀의 전항은 변화할 것이고 기록에 뒤이어 노드에서 검출된 전압은 기록 감지 전류가 인가되기 전에 노드에서 검출된 전압과는 다를 것이다. 기록 감지 전류의 인가가 기록 감지 전류가 인가되기 전에 선택된 메모리 셀의 상태와 일치하지 않는 상태인 경우, 셀의 전항은 변화하지 않을 것이고 기록에 뒤이어 노드에서 검출된 전압은 기록 감지 전류가 인가되기 전에 노드에서 검출된 전압과는 다를 것이다. 이 방식에서, 메모리 셀 스트링(12)은 전압 분배기 회로로서 효과적으로 기능한다.
선택된 메모리 셀에의 기록 감지 전류 인가가 선택된 메모리 셀의 데이터 층(900)의 상태를 변화시키지 않기 때문에, 선택된 메모리 셀은 원래의 상태로 재기록될 필요가 없다.
제어 회로(34)는 적절한 타이밍 신호를 행 디코딩 회로(18), 열 디코딩 회로(20), 판독 회로(22), 스티어링 회로(24), 및 감지 증폭기(26)로 제공하여, 도 10에 도시한 방법의 기능이 수행되게 한다.
메모리 셀(70a, 70b, 70c, 70d) 중의 임의의 하나는 지금 막 설명한 방법을 이용하여 판독될 수 있다. 도 3에 도시한 메모리 셀 스트링에는 4개의 메모리가 도시되어 있으나, 다른 메모리 셀 스트링은 다른 수의 직렬로 연결된 메모리 셀을 포함할 수도 있다.
도 11은 도 5에 도시한 메모리 셀 스트링(12)의 실시예에서 선택된 메모리 셀을 판독하기 위한 방법의 실시예를 나타낸 순서도이다. 도 11의 실시예에서, 메모리 셀(70a, 70b, 70c, 70d) 각각은 도 9(a) 내지 도 9(d)를 참조하여 상술한 바와 같이 소프트 기준 층(902)을 포함한다.
도 11에서, 전압 소스는 블록(1102)에 나타낸 바와 같이 메모리 셀 스트링(12)의 선택된 메모리 셀에 가장 가깝거나 인접한 메모리 셀 스트링(12)의 종단에 제공된다. 접지 소스는 블록(1104)에 나타낸 바와 같이 메모리 셀 스트링(12)의 다른 종단에 제공된다.
전압 소스 및 접지 소스는 선택된 메모리 셀이 전압 소스, 접지 소스, 메모리 셀(70a, 70b, 70c, 70d)에 의해 형성된 전압 분배기 회로의 공급 전압(VA 또는 VB)에 가장 가까워지도록 연결된다. 이에 따라, 선택된 메모리 셀(70)에 가장 가깝거나 가장 인접한 메모리 셀 스트링(12)의 종단은 전압 소스 VA 또는 VB와 전압 분배기 탭 노드 VG 사이에 선택된 메모리 셀을 두는 종단이다. 이 가장 가까운 종단은 전압 소스 VA 또는 VB에 연결되고, 가장 가까운 종단에 대향하는 종단은 접지 소스에 연결된다. 공급 전압 VA 또는 VB는 VDD에 연결될 수도 있다.
예를 들어, 메모리 셀(70a) 또는 메모리 셀(70b)이 판독되도록 선택되면, 전압 VA는 액세스 메모리 셀 스트링(12)에 인가되고, VB로 나타낸 메모리 셀 스트링(12)의 종단은 접지 소스에 연결된다. 메모리 셀(70c) 또는 메모리 셀(70d)이 판독되도록 선택되면, 도 5에 나타낸 바와 같이 전압 VB가 인가되고 VA로 나타낸 메모리 셀 스트링(12)의 종단은 접지에 연결된다.
방금 설명한 바와 같이 메모리 셀 스트링의 선택된 메모리 셀의 상대적인 위치에 근거하여 전압 및 접지 소스를 스위칭함으로써, 감지 증폭기(26)에 제공되는 신호는 소망 극성을 갖게 되어 감지 증폭기(26)의 설계를 간략화할 수 있다.
메모리 셀 스트링(12)의 노드에서 검출된 제 1 전압은 블록(1106)에 나타낸 바와 같이 저장된다. 특히, 트랜지스터(92), 차동 증폭기(100), 및 스위치(102)는 제 1 지점에서 늦지 않게 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 존재하는 전압 VG가 상술한 바와 같이 검출되어 커패시터(76)에서 저장되게 한다. 전압 VA 또는 VB는 트랜지스터(92)의 게이트에서 인가될 전압 분배기 전압을 발달시키도록 메모리 셀 스트링(12)에 인가되어 감지 전압이 차동 증폭기(100)의 입력단으로 전송되게 한다. 전압 VA 또는 VB는 VDD와 같을 수 있다.
블록(1108)에 나타낸 바와 같이, 메모리 셀 스트링(12)의 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 기록 감지 전류가 인가된다. 기록 감지 전류는 선택된 메모리 셀을 가로지르는 워드라인(14), 예를 들어, 메모리 셀(70b)에 대한 워드라인(14b)에 인가되는 전류를 포함한다. 기록 감지 전류는 선택된 메모리 셀의 소프트 기준 층(902)을 알려진 상태, 즉, 자화 방향으로 설정하기에는 충분하지만, 선택된 메모리 셀의 데이터 층(900)이 상태를 변화시키게 하는, 즉, 기록되게 하는 레벨보다 낮은 크기이다. 소정 실시예에서, 기록 감지 전류는 또한 선택된 메모리 셀을 가로지는 비트 라인(16)에 인가된다.
블록(1110)에 나타낸 바와 같이 메모리 셀 스트링(12)의 노드에서 제 2 전압이 검출된다. 특히, 트랜지스터(92), 차동 증폭기(100) 및 스위치(102)는 제 2 지점에서 늦지 않게 메모리 셀(70b)과 메모리 셀(70c) 사이의 노드에 존재하는 전압 VG가 검출되어 차동 증폭기(106)의 음의 입력단에 제공되게 한다. 제 2 전압은 제 1 상태로 기록된 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)에 이어서 검출된다.
감지 증폭기(106)는, 블록(1112)에 나타낸 바와 같이, 제 1 전압이 제 2 전압과 다른지에 대해 결정한다. 제 1 전압이 제 2 전압과 다르지 않은 경우, 블록(1114)에 나타낸 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 제 1 상태와 관련된 제 1 논리 레벨이 판독된다. 제 1 전압이 제 2 전압과 다른 경우, 블록(1116)에 나타낸 바와 같이, 선택된 메모리 셀, 예를 들어, 메모리 셀(70b)로부터 제 2 상태와 관련된 제 2 논리 레벨이 판독된다.
감지 증폭기(26)는, “1” 또는 “0”이 레지스터(30)의 감지 래치(110)에 저장되게 하고 I/O 패드(32)에 저장되게 함으로써, 선택된 메모리 셀로부터 제 1 또는 제 2 논리 레벨이 판독되게 한다.
상술한 바와 같이, 메모리 셀 스트링(12)은 도 5의 실시예의 전압 분배기 회로로서 효과적으로 기능한다.
선택된 메모리 셀에의 기록 감지 전류의 인가가 선택된 메모리 셀의 데이터 층(900)의 상태를 변화시키지 않았기 때문에, 선택된 메모리 셀은 원래 상태로 재기록될 필요가 없다.
제어 회로(34)는 적절한 타이밍 신호를 행 디코딩 회로(18), 열 디코딩 회로(20), 판독 회로(22), 스티어링 회로(24), 및 감지 증폭기(26)로 제공하여, 도 11 에 도시한 방법의 기능이 수행되게 한다.
메모리 셀(70a, 70b, 70c, 70d) 중의 임의의 하나는 지금 막 설명한 방법을 이용하여 판독될 수 있다. 도 5에 도시한 메모리 셀 스트링에는 4개의 메모리가 도시되어 있으나, 다른 메모리 셀 스트링은 다른 수의 직렬로 연결된 메모리 셀을 포함할 수도 있다.
MRAM 디바이스의 상기 실시예는 다른 MRAM 디바이스 이상의 이점을 제공할 수 있다. 예를 들어, 추가 소자를 포함하는 다른 MRAM 디바이스에 비해 더 높은 레벨의 메모리 셀 밀도가 달성될 수 있다. 증가된 밀도는 주어진 저장 용량에 대한 비용을 감소시킬 수 있다. 또한, 본 명세서에서 설명한 메모리 셀 스트링은 이전의 MRAM 디바이스에 비해 더 양호한 전기 회로 절연을 제공한다. 개선된 절연은 메모리 셀 스트링의 메모리 셀의 상태에 대한 더욱 신뢰성 있는 검출을 고려할 수 있다.
메모리 디바이스는 위에서 설명하고 도시한 특정 실시예로 한정되지 않는다. 예를 들어, MRAM 디바이스는 스핀 의존적 터널링 디바이스의 사용으로 제한되지 않는다. 사용될 수 있는 다른 유형의 디바이스는 상당한 자기저항(giant magnetoresistance: “GMR”)을 포함하지만, 이것으로 제한되지 않는다.
MRAM 디바이스는 x 축 방향으로 정해진 행과 y 축 방향으로 정해진 열에 관해 설명되고 있다. 그러나, 행 및 열은 전치될 수 있다.
메모리 디바이스는 MRAM 셀로 제한되지 않는다. 메모리 디바이스는 저항 교차점 어레이의 임의의 유형의 메모리 셀을 포함할 수도 있다.
본 발명에 따르면, 메모리 셀의 전기적 절연을 증가시키면서 패킹 밀도를 증가시킬 수 있다.

Claims (25)

  1. 적어도 제 2 MRAM 셀에 연결된 제 1 자기적 랜덤 액세스 메모리(MRAM) 셀을 포함하는 제 1 메모리 셀 스트링과,
    상기 제 1 MRAM 셀과 상기 제 2 MRAM 셀 사이의 노드에 연결되고, 상기 메모리 셀 스트링에 제공된 전압에 대한 응답 및 상기 제 1 MRAM 셀에 인가된 기록 감지 전류에 대한 응답으로 상기 노드에서 전압 변화를 검출하도록 구성된 회로를 포함하는
    데이터 저장 디바이스.
  2. 제 1 항에 있어서,
    상기 회로는 상기 제 1 MRAM 셀이 상기 전압 변화를 검출하는 것에 대한 응답으로 제 1 상태였는지를 검출하도록 구성된
    데이터 저장 디바이스.
  3. 제 2 항에 있어서,
    상기 회로는 상기 제 1 상태와 관련된 논리 레벨이 판독되도록 구성된
    데이터 저장 디바이스.
  4. 제 2 항에 있어서,
    상기 회로는 상기 제 1 MRAM 셀이 상기 전압 변화를 검출하지 않은 것에 대한 응답으로 제 2 상태에 제 2 상태였는지를 검출하도록 구성된
    데이터 저장 디바이스.
  5. 제 4 항에 있어서,
    상기 회로는 상기 제 2 상태와 관련된 논리 레벨이 판독되도록 구성된
    데이터 저장 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 메모리 셀 스트링은 제 1 종단 및 제 2 종단을 구비하고, 상기 전압은 상기 제 1 종단에 제공되며, 상기 제 2 종단은 접지 소스에 연결되는
    데이터 저장 디바이스.
  7. 제 6 항에 있어서,
    제 4 MRAM 셀에 연결된 제 3 MRAM 셀을 포함하는 제 2 메모리 셀 스트링을 더 포함하고,
    상기 제 2 메모리 셀 스트링이 제 3 종단 밀 제 4 종단을 구비하고, 상기 제 3 종단 및 상기 제 4 종단은 상기 제 1 MRAM 셀에 인가된 상기 기록 감지 전류에 대한 응답으로 상기 접지 소스에 연결되는
    데이터 저장 디바이스.
  8. 제 6 항에 있어서,
    상기 제 1 MRAM 셀은 상기 제 1 종단에 연결되고, 상기 제 MRAM 셀은 상기 제 2 종단에 연결되는
    데이터 저장 디바이스.
  9. 제 6 항에 있어서,
    상기 제 1 MRAM 셀은 상기 제 2 종단에 연결되고, 상기 제 2 MRAM 셀은 상기 제 1 종단에 연결되는
    데이터 저장 디바이스.
  10. 제 6 항에 있어서,
    상기 메모리 셀 스트링은 제 3 MRAM 셀 및 제 4 MRAM 셀을 포함하고, 상기 제 1 , 상기 제 2, 상기 제 3 및 상기 제 4 MRAM 셀은 직렬로 연결되는
    데이터 저장 디바이스.
  11. 제 1 항에 있어서,
    상기 제 1 MRAM 셀은 데이터 층 및 기준 층을 포함하고, 상기 기록 감지 전류는 상기 기준 층을 제 2 상태로 설정하고, 상기 기록 감지 전류는 상기 데이터 층의 제 2 상태를 변화시키지 않는
    데이터 저장 디바이스.
  12. 제 1 메모리 셀 및 제 2 메모리 셀을 포함하는 메모리 셀 스트링에서 상기 제 1 메모리 셀로부터 판독 동작을 수행하는 방법에 있어서,
    상기 메모리 셀 스트링에 전압을 제공하는 단계와,
    상기 제 1 메모리 셀과 상기 제 2 메모리 셀 사이의 노드에서 제 1 전압을 측정하는 단계와,
    상기 제 1 메모리 셀에 기록 감지 전류를 인가하는 단계와,
    상기 노드에서 제 2 전압을 측정하는 단계와,
    상기 제 1 전압이 상기 제 2 전압과 다른지를 판별하는 단계를 포함하는
    메모리 셀 판독 동작 수행 방법.
  13. 제 12 항에 있어서,
    상기 제 2 전압과 다른 상기 제 1 전압에 대한 응답으로 상기 제 1 메모리 셀이 제 1 상태였다고 결정하는 단계를 더 포함하는
    메모리 셀 판독 동작 수행 방법.
  14. 제 13 항에 있어서,
    상기 제 2 전압과 다른 상기 제 1 전압에 대한 응답으로 상기 제 1 상태와 관련된 논리 레벨을 판독하는 단계를 더 포함하는
    메모리 셀 판독 동작 수행 방법.
  15. 제 13 항에 있어서,
    상기 제 2 전압과 다르지 않은 상기 제 1 전압에 대한 응답으로 상기 제 1 메모리 셀이 제 2 상태였다고 판별하는 단계를 더 포함하는
    메모리 셀 판독 동작 수행 방법.
  16. 제 15 항에 있어서,
    상기 제 2 전압과 다른 상기 제 1 전압에 대한 응답으로 상기 제 2 상태와 관련된 논리 레벨을 판독하는 단계를 더 포함하는
    메모리 셀 판독 동작 수행 방법.
  17. 제 12 항에 있어서,
    상기 제 1 메모리 셀에 상기 기록 감지 전류를 인가하여 상기 제 1 메모리 셀의 기준 층을 알려진 상태로 설정하는 단계를 더 포함하는
    메모리 셀 판독 동작 수행 방법.
  18. 제 1 메모리 셀과,
    상기 제 1 메모리 셀에 연결된 제 2 메모리 셀과,
    상기 제 1 메모리 셀과 상기 제 2 메모리 셀 사이의 노드에 연결되고 상기 제 1 메모리 셀과 관련된 비트라인에 연결된 트랜지스터와,
    상기 비트라인에 연결되며, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 제공되는 제 1 전압과, 상기 비트라인 상에 인가된 기록 감지 전류와, 상기 트랜지스터에 제공된 제 2 전압에 대한 응답으로 상기 노드에서 전압 변화를 검출하는 수 단을 포함하는
    시스템.
  19. 제 18 항에 있어서,
    상기 트랜지스터는 전압 팔로워 트랜지스터를 포함하는
    시스템.
  20. 제 18 항에 있어서,
    상기 트랜지스터는 게이트 연결부, 소스 연결부 및 드레인 연결부를 포함하고, 상기 게이트 연결부는 상기 노드에 연결되고, 상기 소스 연결부는 상기 비트라인에 연결되는
    시스템.
  21. 제 18 항에 있어서,
    상기 트랜지스터는 게이트 연결부, 소스 연결부 및 드레인 연결부를 포함하고, 상기 소스 연결부는 상기 노드에 연결되고, 상기 드레인 연결부는 상기 비트라인에 연결되는
    시스템.
  22. 제 18 항에 있어서,
    상기 트랜지스터는 게이트 연결부, 소스 연결부 및 드레인 연결부를 포함하고, 상기 드레인 연결부는 상기 노드에 연결되고, 상기 소스 연결부는 상기 비트라인에 연결되는
    시스템.
  23. 제 18 항에 있어서,
    상기 수단은 상기 전압 변화를 검출한 것에 대한 응답으로 상기 제 1 메모리 셀이 제 1 상태였는지를 검출하기 위한 것이고, 상기 수단은 상기 제 1 상태와 관련된 제 2 논리 레벨이 판독되게 하기 위한 것인
    시스템.
  24. 제 23 항에 있어서,
    상기 수단은 상기 전압 변화를 검출하지 않은 것에 대한 응답으로 상기 제 1 메모리 셀이 제 2 상태였는지를 검출하기 위한 것이고, 상기 수단은 상기 제 2 상 태와 관련된 제 2 논리 레벨이 판독되게 하기 위한 것인
    시스템.
  25. 제 18 항에 있어서,
    전압 소스는 상기 제 1 전압 및 상기 제 2 전압을 제공하도록 구성된
    시스템.
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