JP2013045483A - 不揮発性メモリセルおよび不揮発性メモリ - Google Patents

Abstract

【課題】 高速読み出しが可能な不揮発性メモリセルおよび不揮発性メモリを提供する。
【解決手段】 ビット線ＢＬおよびソース線ＳＬ間に抵抗変化型素子Ｒ１およびＮチャネルトランジスタＴ１が直列接続され、反転ビット線ＢＬＢおよびソース線ＳＬ間に抵抗変化型素子Ｒ２およびＮチャネルトランジスタＴ２が直列接続されている。ビット線ＢＬおよび反転ビット線ＢＬＢに相補対称な電圧を与え、ソース線ＳＬにそれらの中間のソース電圧を与えて、ＮチャネルトランジスタＴ１およびＴ２をＯＮにする。これにより、抵抗変化型素子Ｒ１およびＲ２の各抵抗値を互いに逆方向に変化させることができる。このようにデータ書き込み時に、抵抗変化型素子の各抵抗値間に大きな差を生じさせることができるので、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルから読み出すことができる。
【選択図】図１

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリセルおよびこの不揮発性メモリセルを備えた不揮発性メモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに変わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。

図２３（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図２３（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図２３（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２３（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図２３（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、ＮチャネルトランジスタＴｓがＭＴＪ素子に直列接続される。このような不揮発性メモリセルの構成は、例えば特許文献１に開示されている。

図２４は、図２３（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来のメモリセルアレイの断面構造を例示する図である。図２３に示す例では、半導体基板に図２３（ａ）および（ｂ）に示す選択用のＮチャネルトランジスタＴｓが形成されている。そして、１メモリセルを構成する２つのＮチャネルトランジスタＴｓのゲートに選択電圧ＷＬが与えられる。これらのＮチャネルトランジスタＴｓのソースは、スルーホールと第１メタル層１Ｍとを介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネルトランジスタＴｓの共用のドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介して第２メタル層２Ｍによるビット線ＢＬに接続されている。

図２５は従来のメモリセルアレイの回路構成を示す図、図２６は同メモリセルアレイのレイアウト例を示す図である。図２５および図２６において、破線により囲った領域は１個分の不揮発性メモリセルを示している。メモリセルアレイは、この不揮発性メモリセルを行列状に配列したものである。図２６に示すように、メモリセルアレイでは、ポリシリコン層による行選択線ＷＬ００、ＷＬ０１、ＷＬ１０、ＷＬ１１、ＷＬ２０、ＷＬ２１が水平方向に配線されている。メモリセルアレイには、垂直方向に延びた矩形のＮ型不純物領域が水平方向に複数並列に形成されている。そして、ポリシリコン層である行選択線とこれらのＮ型不純物層との交差部分が図２３および図２４に示すＮチャネルトランジスタＴｓのゲートとなり、このゲートの両側のＮ型不純物層がＮチャネルトランジスタＴｓのソースまたはドレインとなる。

メモリセルアレイでは、垂直方向に延びた第２メタル層２Ｍによるソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３と、第２メタル層２Ｍによるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３とが水平方向に交互に配列されている。図示の例において、破線で囲まれた不揮発性メモリセルでは、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタのソースと、行選択線ＷＬ１１をゲートとするＮチャネルトランジスタのソースにソース線ＳＬ１が接続されている。また、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタと行選択線ＷＬ１１をゲートとするＮチャネルトランジスタの共通のドレインと、第２メタル層Ｍ２によるビット線ＢＬ１との間にＭＴＪ素子が介挿されている。

所望の不揮発性メモリセルのＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。

所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。なお、このようなメモリセルアレイの構成およびメモリセルアレイを構成する不揮発性メモリセルの動作条件は例えば非特許文献２に開示されている。

特開２００９−１８７６３１号公報

ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０． 非特許文献 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

ところで、上述した従来の不揮発性メモリセルは、“１”状態（高抵抗）と“０”状態（低抵抗）との差が２倍〜数倍程度とあまり大きくないため、配線抵抗あるいは寄生容量等により微妙に不揮発性メモリセルを流れる電流値や放電時間に場所依存性が生じる。このため、抵抗変化型素子に流れる電流を判定するためのセンスアンプの比較用基準電圧をバランス良く正確に設定することが困難であり、抵抗変化型素子に流れる電流の判定、すなわち、抵抗変化型素子の記憶内容の“１”／“０”判定を高速に行うのが困難であるという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、高速読み出しが可能な不揮発性メモリセルおよび不揮発性メモリを提供することを目的とする。さらにこの発明は、面積を縮小することができ、書き込みが容易な不揮発性メモリセルおよび不揮発性メモリを提供することを目的とする。

この発明は、ビット線およびソース線間に直列接続された第１の抵抗変化型素子および第１の選択用スイッチと、反転ビット線および前記ソース線間に直列接続された第２の抵抗変化型素子および第２の選択用スイッチとを具備し、前記第１および第２の選択用スイッチがＯＮである状態において、前記ビット線から前記ソース線に向かう電流が前記第１の抵抗変化型素子に流れ、かつ、前記ソース線から前記反転ビット線に向かう電流が前記第２の抵抗変化型素子に流れた場合、前記第１の抵抗変化型素子の抵抗値が第１の方向に変化し、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に変化し、前記反転ビット線から前記ソース線に向かう電流が前記第２の抵抗変化型素子に流れ、かつ、前記ソース線から前記ビット線に向かう電流が前記第１の抵抗変化型素子に流れた場合、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に変化し、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に変化することを特徴とする不揮発性メモリセルおよびこの不揮発性メモリセルにより構成された不揮発性メモリを提供する。

かかる発明によれば、ビット線および反転ビット線に相補対称なビット電圧および反転ビット電圧を与え、ソース線にビット電圧および反転ビット電圧の中間のソース電圧を与えて、第１および第２の選択用スイッチをＯＮにすることにより、第１の抵抗変化型素子の抵抗値および第２の抵抗変化型素子の抵抗値を互いに逆方向に変化させることができる。このようにデータ書き込み時に、第１の抵抗変化型素子の抵抗値および第２の抵抗変化型素子の抵抗値の間に大きな差を生じさせることができるので、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルから読み出すことができる。また、この発明によれば、面積を縮小することができ、書き込みが容易な不揮発性メモリセルおよび不揮発性メモリを実現することができる。

他の好ましい態様において、この発明は、ビット線およびソース線間に直列接続された第１の抵抗変化型素子および第１の選択用スイッチと、反転ビット線および前記ソース線間に直列接続された第２の抵抗変化型素子および第２の選択用スイッチとを具備し、前記第１の選択用スイッチおよび前記第２の抵抗変化型素子が前記ソース線側に、前記第１の抵抗変化型素子が前記ビット線側に、前記第２の選択用スイッチが前記反転ビット線側に各々設けられ、前記第１および第２の選択用スイッチがＯＮである状態において、前記ビット線から前記ソース線に向かう電流が前記第１の抵抗変化型素子に流れ、かつ、前記反転ビット線から前記ソース線に向かう電流が前記第２の抵抗変化型素子に流れた場合、前記第１の抵抗変化型素子の抵抗値が第１の方向に変化し、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に変化し、前記ソース線から前記ビット線に向かう電流が前記第１の抵抗変化型素子に流れ、かつ、前記ソース線から前記反転ビット線に向かう電流が前記第２の抵抗変化型素子に流れた場合、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に変化し、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に変化することを特徴とする不揮発性メモリセルおよびこの不揮発性メモリセルにより構成された不揮発性メモリを提供する。

この態様によれば、ビット線および反転ビット線の組とソース線との間に所望の書込データに応じた極性の電圧を印加し、第１および第２の選択用スイッチをＯＮにすることにより、第１の抵抗変化型素子の抵抗値および第２の抵抗変化型素子の抵抗値を互いに逆方向に変化させることができる。このようにデータ書き込み時に、第１の抵抗変化型素子の抵抗値および第２の抵抗変化型素子の抵抗値の間に大きな差を生じさせることができるので、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルから読み出すことができる。

この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。 同実施形態の動作条件を示す図である。 この発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。 同実施形態の動作条件を示す図である。 この発明の第３実施形態である不揮発性メモリの構成を示す回路図である。 同実施形態における書込ドライバおよびソースドライバの構成例を示す回路図である。 同実施形態の電源回路の構成を示すブロック図である。 同実施形態の動作条件を示す図である。 同実施形態におけるメモリセルアレイのレイアウト例を示す図である。 同レイアウト例における一部のメモリセルを構成する各素子および素子間の配線の大まかなレイアウトを示す図である。 この発明の第４実施形態である不揮発性メモリの構成を示す回路図である。 同実施形態における行選択回路の構成例を示す回路図である。 同実施形態の動作条件を示す図である。 同実施形態におけるメモリセルアレイのレイアウト例を示す図である。 この発明の第５実施形態である不揮発性メモリの構成を示す回路図である。 同実施形態における行選択回路の構成例を示す回路図である。 同実施形態におけるメモリセルアレイのレイアウト例を示す図である。 この発明の第６実施形態である不揮発性メモリセルの構成を示す回路図である。 同実施形態の動作条件を示す図である。 この発明の第７実施形態である不揮発性メモリの構成を示す回路図である。 同実施形態におけるメモリセルアレイのレイアウト例を示す図である。 図２１のＩａ−Ｉａ’線断面図およびＩｂ−Ｉｂ’線断面図である。 ＭＴＪ素子の構成および動作を示す図である。 ＭＴＪ素子を利用した不揮発性メモリセルの断面構造を例示する図である。 同不揮発性メモリセルを利用したメモリセルアレイの回路構成を例示する図である。 同メモリセルアレイのレイアウト例を示す図である。

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

＜第１実施形態＞
図１は、この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。図１に示すように、本実施形態による不揮発性メモリセルは、ビット線ＢＬおよびソース線ＳＬ間に直列接続された抵抗変化型素子Ｒ１およびＮチャネルトランジスタＴ１と、反転ビット線ＢＬＢおよびソース線ＳＬ間に直列接続された抵抗変化型素子Ｒ２およびＮチャネルトランジスタＴ２により構成されている。抵抗変化型素子Ｒ１およびＲ２は、例えばＭＴＪ素子であり、抵抗変化型素子Ｒ１およびＲ２の各フリー層はビット線ＢＬおよび反転ビット線ＢＬＢに接続され、抵抗変化型素子Ｒ１およびＲ２の各ピン層は、ＮチャネルトランジスタＴ１およびＴ２の各ドレインに各々接続されている。本実施形態では、この抵抗変化型素子Ｒ１およびＲ２の各抵抗値の大小関係が不揮発性メモリセルの記憶データを表す。ＮチャネルトランジスタＴ１およびＴ２の各ゲートには選択電圧ＷＬが各々与えられる。ＮチャネルトランジスタＴ１およびＴ２は、この抵抗変化型素子Ｒ１およびＲ２をアクセス対象として選択するための第１および第２の選択用スイッチとしての役割を担っている。本実施形態では、図示のように、ＮチャネルトランジスタＴ１およびＴ２はソース線ＳＬ側に設けられ、抵抗変化型素子Ｒ１はビット線ＢＬ側に、抵抗変化型素子Ｒ２は反転ビット線ＢＬＢ側に各々設けられている。

図２は本実施形態による不揮発性メモリセルの動作条件を示す図である。不揮発性メモリセルに“０”を書き込む場合、ビット線ＢＬに対するビット電圧を１．２Ｖ、反転ビット線ＢＬＢに対する反転ビット電圧を０Ｖとし、ソース線ＳＬに対するソース電圧をビット電圧（この例では１．２Ｖ）と反転ビット電圧（この例では０Ｖ）の中間の０．６Ｖとする。また、選択電圧ＷＬを１．５Ｖとする。選択電圧ＷＬを１．５Ｖにするのは、ＮチャネルトランジスタＴ１およびＴ２のＯＮ抵抗を小さくして、抵抗変化型素子Ｒ１およびＲ２に十分な大きさの電圧が加わるようにするためである。

このように各電圧を与えると、ＮチャネルトランジスタＴ１およびＴ２がＯＮとなって、抵抗変化型素子Ｒ１にはフリー層からピン層（ビット線ＢＬからソース線ＳＬ）に向かう順方向の書き込み電流が流れ、抵抗変化型素子Ｒ２にはピン層からフリー層（ソース線ＳＬから反転ビット線ＢＬＢ）に向かう逆方向の書き込み電流が流れる。この結果、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となり、データ“０”を記憶した状態となる。

不揮発性メモリセルに“１”を書き込む場合は、ビット線ＢＬに対するビット電圧を０Ｖ、反転ビット線ＢＬＢに対する反転ビット電圧を１．２Ｖとする。他の電圧はデータ“０”の書き込み時と同様である。この場合、抵抗変化型素子Ｒ１にはピン層からフリー層（ソース線ＳＬからビット線ＢＬ）に向かう逆方向の書き込み電流が流れ、抵抗変化型素子Ｒ２にはフリー層からピン層（反転ビット線ＢＬＢからソース線ＳＬ）に向かう順方向の書き込み電流が流れる。この結果、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となり、データ“１”を記憶した状態となる。

次にデータ読み出しを行う場合は、ソース線ＳＬに所定のソース電圧を与え、ＮチャネルトランジスタＴ１およびＴ２の各ゲートにソース電圧よりも所定値だけ高い選択電圧ＷＬを与える。図２では、ソース線ＳＬのソース電圧を０Ｖ、選択電圧ＷＬを０．５Ｖとする読み出しＡの動作条件と、ソース線ＳＬのソース電圧を０．６Ｖ、選択電圧ＷＬを１．２Ｖとする読み出しＢの動作条件が示されている。

データ読み出しの動作では、以上のような各電圧を与えた状態において、例えばビット線ＢＬおよび反転ビット線ＢＬＢを図示しないセンスアンプによりプリチャージし、このプリチャージ後のビット線ＢＬおよび反転ビット線ＢＬＢの各電圧を差動増幅することにより不揮発性メモリセルに記憶されたデータを判定する。不揮発性メモリセルがデータ“０”を記憶している場合、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となる。この場合、差動増幅の過程においてビット線ＢＬがＬｏｗレベル、ビット線ＢＬＢがＨｉｇｈレベルとなり、データ“０”を示す信号がセンスアンプから得られる。また、不揮発性メモリセルがデータ“１”を記憶している場合、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となる。この場合、差動増幅の過程においてビット線ＢＬがＨｉｇｈレベル、ビット線ＢＬＢがＬｏｗレベルとなり、データ“１”を示す信号がセンスアンプから得られる。

データ読み出しの動作において、選択電圧ＷＬとソース電圧との電圧差をデータ書き込み時よりも小さくするのは、抵抗変化型素子Ｒ１およびＲ２の記憶内容を破壊するような過度な電流を抵抗変化型素子Ｒ１およびＲ２に流さないようにするためである。

以上説明したように、本実施形態によれば、書込データに応じて、抵抗変化型素子Ｒ１およびＲ２に互いに逆方向の電流を流し、抵抗変化型素子Ｒ１およびＲ２の抵抗値を互いに逆方向に変化させるので、不揮発性メモリセルに対するビット線や反転ビット線の抵抗にばらつきがある状況でもデータの書き込みおよび読み出しを正確に行うことができる。

＜第２実施形態＞
図３は、この発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。本実施形態では、上記第１実施形態に対して、ＮチャネルトランジスタＴ１およびＴ２と、抵抗変化型素子Ｒ１およびＲ２の位置関係が入れ替わっている。本実施形態では、図示のように、抵抗変化型素子Ｒ１およびＲ２がソース線ＳＬ側に設けられ、ＮチャネルトランジスタＴ１がビット線ＢＬ側に、ＮチャネルトランジスタＴ２が反転ビット線ＢＬＢ側に各々設けられている。さらに詳述すると、抵抗変化型素子Ｒ１およびＲ２のフリー層がソース線ＳＬに接続され、抵抗変化型素子Ｒ１のピン層とビット線ＢＬとの間にＮチャネルトランジスタＴ１が、抵抗変化型素子Ｒ２のピン層と反転ビット線ＢＬＢとの間にＮチャネルトランジスタＴ２が各々介挿されている。

図４は本実施形態による不揮発性メモリセルの動作条件を示す図である。不揮発性メモリセルに“０”を書き込む場合、ビット線ＢＬに対するビット電圧を０Ｖ、反転ビット線ＢＬＢに対する反転ビット電圧を１．２Ｖとし、ソース線ＳＬに対するソース電圧をビット電圧（この例では０Ｖ）と反転ビット電圧（この例では１．２Ｖ）の中間の０．６Ｖとする。また、選択電圧ＷＬを１．５Ｖとする。

このように各電圧を与えると、ＮチャネルトランジスタＴ１およびＴ２がＯＮとなって、抵抗変化型素子Ｒ１にはフリー層からピン層（ソース線ＳＬからビット線ＢＬ）に向かう順方向の書き込み電流が流れ、抵抗変化型素子Ｒ２にはピン層からフリー層（反転ビット線ＢＬＢからソース線ＳＬ）に向かう逆方向の書き込み電流が流れる。この結果、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となり、データ“０”を記憶した状態となる。

不揮発性メモリセルに“１”を書き込む場合は、ビット線ＢＬに対するビット電圧を１．２Ｖ、反転ビット線ＢＬＢに対する反転ビット電圧を０Ｖとする。他の電圧はデータ“０”の書き込み時と同様である。この場合、抵抗変化型素子Ｒ１にはピン層からフリー層（ビット線ＢＬからソース線ＳＬ）に向かう逆方向の書き込み電流が流れ、抵抗変化型素子Ｒ２にはフリー層からピン層（ソース線ＳＬから反転ビット線ＢＬＢ）に向かう順方向の書き込み電流が流れる。この結果、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となり、データ“１”を記憶した状態となる。

データ書き込みの動作において選択電圧ＷＬを１．５Ｖにするのは、次の理由による。仮に選択電圧ＷＬをビット線電圧および反転ビット線電圧の最大値である１．２Ｖにすると、この１．２ＶからＮチャネルトランジスタＴ１およびＴ２の閾値を差し引いた電圧がＮチャネルトランジスタＴ１と抵抗変化型素子Ｒ１との接続ノードおよびＮチャネルトランジスタＴ２と抵抗変化型素子Ｒ２との接続ノードに印加可能な電圧の最大値となる。これでは抵抗変化型素子Ｒ１およびＲ２に印加する電圧が不足するので、この印加電圧の不足を防止する必要がある。また、ＮチャネルトランジスタＴ１およびＴ２のＯＮ抵抗を小さくして、抵抗変化型素子Ｒ１およびＲ２に十分な大きさの電圧が加わるようにする必要がある。そこで、選択電圧ＷＬをビット線電圧および反転ビット線電圧の最大値である１．２ＶよりもＮチャネルトランジスタＴ１およびＴ２の閾値相当だけ高い１．５Ｖにしているのである。

データ読み出しの動作は上記第１実施形態と同様である。本実施形態においても上記第１実施形態と同様な効果が得られる。

＜第３実施形態＞
図５はこの発明の第３実施形態である不揮発性メモリの構成を示す回路図である。この不揮発性メモリは、１ワード１６ビットのデータを（ｍ＋１）×（ｎ＋１）ワード記憶可能な不揮発性メモリであり、１ワードの第０ビット〜第１５ビットに各々対応したメモリセルアレイ１００−０〜１００−１５を有している。各メモリセルアレイ１００−ｉ（ｉ＝０〜１５）は、メモリセルＭｋｊをｍ＋１行ｎ＋１列の行列状に配列してなるものである。図示の例では、メモリセルＭｋｊは、上記第１実施形態の不揮発性メモリセル（図１）であるが、上記第２実施形態の不揮発性メモリセル（図３）を用いてもよい。

本実施形態による不揮発性メモリでは、このメモリセルアレイ１００−ｉ（ｉ＝０〜１５）をｍ＋１本の行選択線ＷＬ０〜ＷＬｍが行方向に横切っている。各行選択線ＷＬｋ（ｋ＝０〜ｍ）は、メモリセルアレイ１００−ｉ（ｉ＝０〜１５）の各行に対応している。行ｋに対応した行選択線ＷＬｋは、メモリセルアレイ１００−ｉ（ｉ＝０〜１５）の第ｋ行のメモリセルＭｋｊ（ｊ＝０〜ｎ）に対して選択電圧ＷＬを供給する信号線である。

また、本実施形態による不揮発性メモリでは、第０ビットに対応したメモリセルアレイ１００−０をｎ＋１本のビット線ＢＬｊ０（ｊ＝０〜ｎ）、ｎ＋１本の反転ビット線ＢＬＢｊ０（ｊ＝０〜ｎ）、ｎ＋１本のソース線ＳＬｊ０（ｊ＝０〜ｎ）が列方向に横切っている。ここで、第ｊ列に対応したビット線ＢＬｊ０、反転ビット線ＢＬＢｊ０およびソース線ＳＬｊ０は、メモリセルアレイ１００−０における第ｊ列のメモリセルＭｋｊ（ｋ＝０〜ｍ）のためにビット電圧、反転ビット電圧およびソース電圧を伝送する信号線である。

他のメモリセルアレイ１００−１〜１００−１５も同様であり、第ｉビットに対応したメモリセルアレイ１００−ｉをｎ＋１本のビット線ＢＬｊｉ（ｊ＝０〜ｎ）、ｎ＋１本の反転ビット線ＢＬＢｊｉ（ｊ＝０〜ｎ）、ｎ＋１本のソース線ＳＬｊｉ（ｊ＝０〜ｎ）が列方向に横切っている。

行デコーダ２００は、ｍ＋１本の行選択線ＷＬ０〜ＷＬｍの中の１本を行アドレスに従って選択し、選択した行選択線にデータ書き込みまたはデータ読み出しのための選択電圧ＷＬを出力し、他の行選択線に０Ｖの選択電圧ＷＬを出力する回路である。

データ線ＤＬｉ（ｉ＝０〜１５）および反転データ線ＤＬｉＢ（ｉ＝０〜１５）は、メモリセルアレイ１００−ｉ（ｉ＝０〜１５）に対する１６ビットの書込データおよびメモリセルアレイ１００−ｉ（ｉ＝０〜１５）からの１６ビットの読出データを伝達するための配線群である。また、グローバルソース線ＳＬＧは、メモリセルアレイ１００−ｉ（ｉ＝０〜１５）の中のアクセス対象のメモリセルＭｋｊに供給するためのソース電圧を伝達する配線である。

メモリセルアレイ１００−０を列方向に横切るｎ＋１本のビット線ＢＬｊ０（ｊ＝０〜ｎ）とデータ線ＤＬ０との間には、カラムスイッチＣＧｊ０（ｊ＝０〜ｎ）が各々介挿されている。また、メモリセルアレイ１００−０を列方向に横切るｎ＋１本の反転ビット線ＢＬＢｊ０（ｊ＝０〜ｎ）とデータ線ＤＬ０Ｂとの間には、カラムスイッチＣＧＢｊ０（ｊ＝０〜ｎ）が各々介挿されている。さらにメモリセルアレイ１００−０を列方向に横切るｎ＋１本のソース線ＳＬｊ０（ｊ＝０〜ｎ）とグローバルソース線ＳＬＧとの間には、カラムスイッチＣＧＳｊ０（ｊ＝０〜ｎ）が各々介挿されている。

他のメモリセルアレイ１００−２〜１００−１５に関しても同様であり、メモリセルアレイ１００−ｉを列方向に横切るｎ＋１本のビット線ＢＬｊｉ（ｊ＝０〜ｎ）とデータ線ＤＬｉとの間には、カラムスイッチＣＧｊｉ（ｊ＝０〜ｎ）が各々介挿されている。また、メモリセルアレイ１００−ｉを列方向に横切るｎ＋１本の反転ビット線ＢＬＢｊｉ（ｊ＝０〜ｎ）とデータ線ＤＬｉＢとの間には、カラムスイッチＣＧＢｊｉ（ｊ＝０〜ｎ）が各々介挿されている。さらにメモリセルアレイ１００−ｉを列方向に横切るｎ＋１本のソース線ＳＬｊｉ（ｊ＝０〜ｎ）とグローバルソース線ＳＬＧとの間には、カラムスイッチＣＧＳｊｉ（ｊ＝０〜ｎ）が各々介挿されている。

以上説明したカラムスイッチＣＧｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５）、ＣＧＢｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５）およびＣＧＳｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５）は、列選択部４００を構成している。本実施形態において、列選択部４００を構成する各カラムスイッチはＮチャネルトランジスタにより構成されている。そして、本実施形態では、各メモリセルアレイ１００−ｉのメモリセルの各列に対応したｎ＋１本の列選択線ＣＯＬｊ（ｊ＝０〜ｎ）が列選択部４００を横切っている。ここで、列ｊに対応した列選択線ＣＯＬｊは、各々ＮチャネルトランジスタであるカラムスイッチＣＧｊｉ（ｉ＝０〜１５）、ＣＧＢｊｉ（ｉ＝０〜１５）およびＣＧＳｊｉ（ｉ＝０〜１５）の各ゲートに接続されている。

列デコーダ３００は、列アドレスが示す列ｊに対応した列選択線ＣＯＬｊにカラムスイッチＣＧｊｉ（ｉ＝０〜１５）、ＣＧＢｊｉ（ｉ＝０〜１５）およびＣＧＳｊｉ（ｉ＝０〜１５）をＯＮさせる選択電圧を出力し、他の列に対応した列選択線に０Ｖの選択電圧を出力する回路である。この列デコーダ３００および列選択部４００により、メモリセルアレイ１００−ｉ（ｉ＝０〜１５）の各々において、列アドレスが示す列ｊに対応したビット線ＢＬｊｉ（ｉ＝０〜１５）がデータ線ＤＬｉ（ｉ＝０〜１５）に各々接続され、列アドレスが示す列ｊに対応した反転ビット線ＢＬＢｊｉ（ｉ＝０〜１５）が反転データ線ＤＬＢｉ（ｉ＝０〜１５）に各々接続され、列アドレスが示す列ｊに対応したソース線ＳＬｊｉ（ｉ＝０〜１５）がグローバルソース線ＳＬＧに各々接続される。

書込制御回路９００は、外部から与えられる書込許可信号ＷＥおよび１６ビットの書込データＤｉｎ０〜Ｄｉｎ１５に基づいて、１６個の書込ドライバ５００−ｉ（ｉ＝０〜１５）、ソースドライバ６００および電源回路１０００を制御する回路である。電源回路１０００は、書込制御回路９００による制御の下、選択電圧ＷＬの基となる電圧ＶＷＬを行デコーダ２００に供給し、ビット電圧および反転ビット電圧の基となる電圧ＶＷＤを書込ドライバ５００−ｉ(ｉ＝０〜１５）に供給し、ソース電圧の基となる電圧ＶＳＬをソースドライバ６００に供給する回路である。書込ドライバ５００−ｉ(ｉ＝０〜１５）は、各々３ステートバッファであり、書込制御回路９００による制御の下、データ書き込み時は出力イネーブル状態となり、書込データＤｉｎ０〜Ｄｉｎ１５に各々対応したビット電圧をデータ線ＤＬ０〜ＤＬ１５に、書込データＤｉｎ０〜Ｄｉｎ１５に各々対応した反転ビット電圧をデータ線ＤＬ０Ｂ〜ＤＬ１５Ｂに出力する回路である。また、書込ドライバ５００−ｉ(ｉ＝０〜１５）は、書込制御回路９００による制御の下、データ書き込みを行わない期間（書込許可信号ＷＥが“０”の期間）は出力ディセーブル状態（ハイインピーダンス状態）となり、データ線ＤＬｉ（ｉ＝０〜１５）および反転データ線ＤＬｉＢ（ｉ＝０〜１５）をフローティング状態とする。ソースドライバ６００は、書込制御回路９００による制御の下、データ書き込みまたはデータ読み出しのためのソース電圧をグローバルソース線ＳＬＧに出力する。

図６は１個の書込ドライバ５００−ｉとソースドライバ６００の構成例を示す回路図である。ソースドライバ６００は、書込許可信号ＷＥを反転して出力するインバータ６０１と、このインバータ６０１の出力信号を反転して出力するレベルシフタ６０２により構成されている。レベルシフタ６０２の高電位側電源端子には電源回路１０００が出力する電圧ＶＳＬが与えられる。また、レベルシフタ６０２の低電位側電源端子は接地されている。従って、レベルシフタ６０２は、書込許可信号ＷＥが“０”である場合は０Ｖのソース電圧ＳＬをグローバルソース線ＳＬＧに出力し、書込許可信号ＷＥが“１”である場合は電圧ＶＳＬをソース電圧としてグローバルソース線ＳＬＧに出力する。

書込ドライバ５００−ｉにおいて、ＮＡＮＤゲート５０２、ＮＯＲゲート５０３、Ｐチャネルトランジスタ５０６およびＮチャネルトランジスタ５０７は、データ線ＤＬｉを駆動する３ステートバッファを構成している。ＮＡＮＤゲート５０２には、書込許可信号ＷＥと、第ｉビットの書込データＤｉｎｉをインバータ５０１によって反転した信号が入力される。また、ＮＯＲゲート５０３には、書込許可信号ＷＥをインバータ６０１によって反転した信号と、第ｉビットの書込データＤｉｎｉをインバータ５０１によって反転した信号が入力される。そして、ＮＡＮＤゲート５０２の出力信号はＰチャネルトランジスタ５０６のゲートへ、ＮＯＲゲート５０３の出力信号はＮチャネルトランジスタ５０７のゲートへ各々出力される。Ｐチャネルトランジスタ５０６およびＮチャネルトランジスタ５０７は、第ｉビットのデータ線ＤＬｉを駆動する出力段を構成している。ここで、Ｐチャネルトランジスタ５０６のソースには電源回路１０００が出力する電源電圧ＶＷＤが与えられる。また、Ｎチャネルトランジスタ５０７のソースは接地されている。そして、Ｐチャネルトランジスタ５０６およびＮチャネルトランジスタ５０７の各ドレインはデータ線ＤＬｉに共通接続されている。

書込許可信号ＷＥが“１”である場合、ＮＡＮＤゲート５０２は、インバータ５０１の出力信号を反転した信号、すなわち、第ｉビットの書込データＤｉｎｉをＰチャネルトランジスタ５０６のゲートに出力する。また、ＮＯＲゲート５０３は、インバータ５０１の出力信号を反転した信号、すなわち、第ｉビットの書込データＤｉｎｉをＮチャネルトランジスタ５０７のゲートに出力する。従って、Ｐチャネルトランジスタ５０６およびＮチャネルトランジスタ５０７からなる出力段は、書込データＤｉｎｉを反転したデータをデータ線Ｄｉｎｉに出力する。具体的には、書込データＤｉｎｉが“１”である場合は０Ｖをデータ線Ｄｉｎｉに出力し、“０”である場合は電圧ＶＷＤをデータ線Ｄｉｎｉに出力する。

一方、書込許可信号ＷＥが“０”である場合、ＮＡＮＤゲート５０２は、Ｈｉｇｈレベルの信号をＰチャネルトランジスタ５０６のゲートに出力し、Ｐチャネルトランジスタ５０６をＯＦＦさせる。また、ＮＯＲゲート５０３は、Ｌｏｗレベルの信号をＮチャネルトランジスタ５０７のゲートに出力し、Ｎチャネルトランジスタ５０７をＯＦＦさせる。これによりデータ線ＤＬｉはオープン状態（フローティング状態）となる。

書込ドライバ５００−ｉにおいて、ＮＡＮＤゲート５０４、ＮＯＲゲート５０５、Ｐチャネルトランジスタ５０８およびＮチャネルトランジスタ５０９は、反転データ線ＤＬｉＢを駆動する３ステートバッファを構成している。この３ステートバッファは、書込データＤｉｎｉがインバータ５０１を介さずに直接入力される点を除けば、上述したデータ線ＤＬｉを駆動する３ステートバッファと同様の構成を有している。そして、この３ステートバッファは、書込許可信号ＷＥが“１”である場合は、書込データＤｉｎｉを反転データ線ＤｉｎｉＢに出力する。具体的には、書込データＤｉｎｉが“１”である場合は電圧ＶＷＤを反転データ線ＤｉｎｉＢに出力し、“０”である場合は０Ｖを反転データ線ＤｉｎｉＢに出力する。

図７は電源回路１０００の構成例を示すブロック図である。この電源回路１０００は、制御回路１００１と、昇圧回路１００２および１００３と、降圧回路１００４と、出力調整回路１００５〜１００７とにより構成されている。昇圧回路１００２および１００３は、制御回路１００１による制御の下、この不揮発性メモリの電源電圧を昇圧して出力する回路である。また、降圧回路１００４は、制御回路１００１による制御の下、この不揮発性メモリの電源電圧を降圧して出力する回路である。出力調整回路１００５、１００６および１００７は、電圧ＶＷＬ、ＶＷＤまたはＶＳＬを出力する回路である。出力調整回路１００５および１００６は、電圧ＶＷＬまたはＶＷＤとして不揮発性メモリの電源電圧ＶＤＤよりも高い電圧を出力する必要がある場合、前段の昇圧回路１００２または１００３を利用してその電圧を生成する。また、出力調整回路１００７は、電圧ＶＳＬとして不揮発性メモリの電源電圧ＶＤＤよりも低い電圧を出力する必要がある場合、前段の降圧回路１００４を利用してその電圧を生成する。

データ書き込み時（ＷＥ＝“１”）、制御回路１００１は、出力調整回路１００５から行デコーダ２００に１．５Ｖの電圧ＶＷＬを出力させる。これにより行デコーダ２００は、選択した行ｋの行選択線ＷＬｋに選択電圧ＷＬとして電圧ＶＷＬ＝１．５Ｖを出力し、他の行選択線に０Ｖを出力する。また、制御回路１００１は、出力調整回路１００６から書込ドライバ５００−ｉ（ｉ＝０〜１５）に１．２Ｖの電圧ＶＷＤを出力させる。これにより書込ドライバ５００−ｉ（ｉ＝０〜１５）は、書込データＤｉｎｉが“０”の場合には電圧ＶＷＤ＝１．２Ｖをデータ線ＤＬｉに、０Ｖを反転データ線ＤＬｉＢに出力し、書込データＤｉｎｉが“１”の場合には０Ｖをデータ線ＤＬｉに、電圧ＶＷＤ＝１．２Ｖを反転データ線ＤＬｉＢに出力する。また、制御回路１００１は、出力調整回路１００７からソースドライバ６００に０．６Ｖの電圧ＶＳＬを出力させる。これによりソースドライバ６００は、電圧ＶＳＬ＝０．６Ｖをソース電圧としてグローバルソース線ＳＬＧに出力する。

データ読み出し時（ＷＥ＝“０”）、例えば前掲図２の読み出しＡの条件に従ってデータ読み出しを行うものとすると、制御回路１００１は、出力調整回路１００５から行デコーダ２００に０．５Ｖの電圧ＶＷＬを出力させる。これにより行デコーダ２００は、選択した行ｋの行選択線ＷＬｋに選択電圧ＷＬとして電圧ＶＷＬ＝０．５Ｖを出力し、他の行選択線に０Ｖを出力する。また、制御回路１００１は、出力調整回路１００７からソースドライバ６００に０Ｖの電圧ＶＳＬを出力させる。これによりソースドライバ６００は、電圧ＶＳＬ＝０Ｖをソース電圧としてグローバルソース線ＳＬＧに出力する。

図５において、１６ビット分のセンスアンプ７００−ｉ（ｉ＝０〜１５）の各々は、データ読み出し時、第ｉビットに対応したデータ線ＤＬｉおよび反転データ線ＤＬｉＢの各出力電圧を差動増幅する回路である。出力回路８００−ｉ（ｉ＝０〜１５）は、センスアンプ７００−ｉ（ｉ＝０〜１５）の各出力信号を各々増幅し、データ出力端子Ｄｏｕｔｉ（ｉ＝０〜１５）に出力する。

図８は本実施形態による不揮発性メモリの動作を示す図である。まず、データ書き込みの動作について説明する。データ書き込み時は、書込許可信号ＷＥが１．２Ｖとなる。第ｉビットの書込データＤｉｎｉが“０”である場合、第ｉビットの書込ドライバ５００−ｉは、データ線ＤＬｉを１．２Ｖとし、反転データ線ＤＬｉＢを０Ｖとする。また、ソースドライバ６００は、グローバルソース線ＳＬＧに０．６Ｖのソース電圧ＳＬを出力する。この状態において、例えば図５の行選択線ＷＬ０、列選択線ＣＯＬ０が選択されているとすると、メモリセルアレイ１００−ｉのメモリセルＭ００では、データ線ＤＬｉの電圧１．２Ｖがビット線ＢＬ０ｉを介して抵抗変化型素子Ｒ１に与えられ、反転データ線ＤＬｉＢの電圧０Ｖが反転ビット線ＢＬＢ０ｉを介して抵抗変化型素子Ｒ２に与えられ、グローバルソース線ＳＬＧの０．６Ｖのソース電圧ＳＬがソース線ＳＬ０ｉを介してＮチャネルトランジスタＴ１およびＴ２のソースに与えられる。また、行選択線ＷＬ０に１．５Ｖの選択電圧が出力され、ＮチャネルトランジスタＴ１およびＴ２がＯＮとなる。この結果、ビット線ＢＬ０ｉからソース線ＳＬ０ｉに向かう電流が抵抗変化型素子Ｒ１に流れるとともに、ソース線ＳＬ０ｉから反転ビット線ＢＬＢ０ｉに向かう電流が抵抗変化型素子Ｒ２に流れ、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となる。

一方、第ｉビットの書込データＤｉｎｉが“１”である場合、第ｉビットの書込ドライバ５００−ｉは、データ線ＤＬｉを０Ｖとし、反転データ線ＤＬｉＢを１．２Ｖとする。なお、ソースドライバ６００が出力するソース電圧ＳＬは、Ｄｉｎｉ＝“０”の場合と同様である。この状態において、例えば図５の行選択線ＷＬ０、列選択線ＣＯＬ０が選択されているとすると、メモリセルアレイ１００−ｉのメモリセルＭ００では、データ線ＤＬｉの電圧０Ｖがビット線ＢＬ０ｉを介して抵抗変化型素子Ｒ１に与えられ、反転データ線ＤＬｉＢの電圧１．２が反転ビット線ＢＬＢ０ｉを介して抵抗変化型素子Ｒ２に与えられ、グローバルソース線ＳＬＧの０．６Ｖのソース電圧ＳＬがソース線ＳＬ０ｉを介してＮチャネルトランジスタＴ１およびＴ２のソースに与えられる。また、行選択線ＷＬ０に１．５Ｖの選択電圧が出力され、ＮチャネルトランジスタＴ１およびＴ２がＯＮとなる。この結果、反転ビット線ＢＬＢ０ｉからソース線ＳＬ０ｉに向かう電流が抵抗変化型素子Ｒ２に流れるとともに、ソース線ＳＬ０ｉからビット線ＢＬ０ｉに向かう電流が抵抗変化型素子Ｒ１に流れ、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となる。

次に、データ読み出しの動作を説明する。データ読み出し時は、書込許可信号ＷＥが“０”となる。この結果、図６のＰチャネルトランジスタ５０６および５０８、Ｎチャネルトランジスタ５０７および５０９は全てＯＦＦとなり、データ線ＤＬｉ（ｉ＝０〜１５）、反転データ線ＤＬｉＢ（ｉ＝０〜１５）は、オープン状態となる。また、ソースドライバ６００は、ソース電圧ＶＳＬを０Ｖとする。このとき、図５において、図示しないスイッチにより、センスアンプ７００−ｉ（ｉ＝０〜１５）がデータ線ＤＬｉ（ｉ＝０〜１５）および反転データ線ＤＬｉＢ（ｉ＝０〜１５）の各対に接続され、各センスアンプに設けられたプリチャージ回路によりデータ線（ｉ＝０〜１５）および反転データ線ＤＬｉＢ（ｉ＝０〜１５）にバイアス電圧が供給され、その後、各センスアンプ７００−ｉによりデータ線ＤＬｉおよび反転データ線ＤＬｉＢの各電圧の差動増幅が行われる。

ここで、アクセス対象のメモリセルＭｋｊが“０”を記憶している場合、データ線ＤＬｉにビット線ＢＬｋｉを介して接続された抵抗変化型素子Ｒ１が低抵抗、反転データ線ＤＬｉＢにビット線ＢＬＢｋｉを介して接続された抵抗変化型素子Ｒ２が高抵抗となっている。このため、差動増幅の過程においてデータ線ＤＬｉの電圧が低くなり易く、データ線ＤＬｉＢの電圧が高くなり易い。この結果、センスアンプ７００−ｉは“０”を読出データとして出力する。一方、アクセス対象のメモリセルＭｋｊが“１”を記憶している場合、データ線ＤＬｉにビット線ＢＬｋｉを介して接続された抵抗変化型素子Ｒ１が高抵抗、反転データ線ＤＬｉＢにビット線ＢＬＢｋｉを介して接続された抵抗変化型素子Ｒ２が低抵抗となっている。このため、差動増幅の過程においてデータ線ＤＬｉの電圧が高くなり易く、データ線ＤＬｉＢの電圧が低くなり易い。この結果、センスアンプ７００−ｉは“１”を読出データとして出力する。このように本実施形態によれば、データ書き込み時に、抵抗変化型素子Ｒ１およびＲ２の各抵抗値間に大きな差を生じさせることができるので、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルＭｋｊから読み出すことができる。

図９は、図５におけるメモリセルアレイ１００−０のレイアウト例を示す図である。図９に示すように、メモリセルアレイ１００−０には、複数の矩形状のソース・ドレイン拡散領域（Ｎ型不純物領域）１００ＳＤが行列状に配列されている。このレイアウト例では、行方向に並んだ１行分の複数のソース・ドレイン拡散領域１００ＳＤに２行分のメモリセルＭｋｊ（ｊ＝０〜ｎ）およびＭ（ｋ＋１）ｊ（ｊ＝０〜ｎ）が形成されている。また、このレイアウト例では、連続した２列分の複数のソース・ドレイン拡散領域１００ＳＤに１列分のメモリセルＭｋｊ（ｋ＝０〜ｍ）が形成されている。

さらに詳述すると、メモリセルアレイ１００−０では、ソース・ドレイン拡散領域１００ＳＤの各行を、ポリシリコン層による２本の行選択線ＷＬｋおよびＷＬｋ＋１が横切っている。そして、行方向に互いに隣接し、２本の行選択線ＷＬｋおよびＷＬｋ＋１が横切る２個のソース・ドレイン拡散領域１００ＳＤに２個のメモリセルＭｋｊおよびＭ（ｋ＋１）ｊが形成されている。図９において破線で囲まれた領域には、それらの不揮発性メモリセルの中の２個のメモリセルＭ２１およびＭ３１がある。図１０は、このメモリセルＭ２１およびＭ３１について、各々を構成する各素子と素子間の配線の大まかなレイアウトを示すものである。

図９において破線で囲まれた領域では、右側のソース・ドレイン拡散領域１００ＳＤとこれを横切る行選択線ＷＬ２およびＷＬ３がメモリセルＭ２１のＮチャネルトランジスタＴ１とメモリセルＭ３１のＮチャネルトランジスタＴ１を構成しており、左側のソース・ドレイン拡散領域１００ＳＤとこれを横切る行選択線ＷＬ２およびＷＬ３がメモリセルＭ２１のＮチャネルトランジスタＴ２とメモリセルＭ３１のＮチャネルトランジスタＴ２を構成している。

メモリセルアレイ１００−０の各列では、各列のメモリセルの２個のＮチャネルトランジスタＴ１およびＴ２の間を通り抜けるように、各列ｊに対応した第１メタル層Ｍ１によるソース線ＳＬｊが配線されている。そして、第ｊ列の第１メタル層Ｍ１によるソース線ＳＬｊは、第ｊ列の各メモリセルのＮチャネルトランジスタＴ１のソースにコンタクトＣＮ１により接続され、ＮチャネルトランジスタＴ２のソースにコンタクトＣＮ２により接続されている。このレイアウト例では、行方向に並んだ２個のメモリセル間で２個のＮチャネルトランジスタＴ１のソース同士を共有し、２個のＮチャネルトランジスタＴ２のソース同士を共有している。従って、図示のように、コンタクトＣＮ１は、２個のＮチャネルトランジスタＴ１の共通ソースに設けられ、コンタクトＣＮ２は、２個のＮチャネルトランジスタＴ２の共通ソースに設けられる。

また、メモリセルアレイ１００−０の第ｊ列では、右側のソース・ドレイン拡散領域１００ＳＤの列の上に第２メタル層Ｍ２によるビット線ＢＬｊが配線されており、左側のソース・ドレイン拡散領域１００ＳＤの列の上に第２メタル層Ｍ２による反転ビット線ＢＬＢｊが配線されている。そして、各メモリセルＭｋｊでは、右側のＮチャネルトランジスタＴ１のドレインと第２メタル層Ｍ２によるビット線ＢＬｊとの間に抵抗変化型素子Ｒ１が介挿され、左側のＮチャネルトランジスタＴ２のドレインと第２メタル層Ｍ２によるビット線ＢＬＢｊとの間に抵抗変化型素子Ｒ２が介挿されている。

このレイアウト例では、１つのメモリセルを構成する２個のＮチャネルトランジスタＴ１およびＴ２間で１本のソース線ＳＬｊを共有するので、トランジスタと抵抗変化型素子を各１個使用したメモリセル２個分よりも、１個のメモリセルの所要面積を小さくすることができる。例えば図２６に示す従来例では、メモリセル１個当たりの横方向のサイズは４Ｆ（Ｆは最小素子寸法）であるが、図９に示すメモリセルでは、横方向のサイズは６Ｆとなる。従って、メモリセルのサイズを１．５倍にすることにより高速メモリを実現することができる。

＜第４実施形態＞
図１１はこの発明の第４実施形態である不揮発性メモリの構成を示す回路図である。上記第３実施形態（図５）と同様、この不揮発性メモリは、１ワード１６ビットのデータを（ｍ＋１）×（ｎ＋１）ワード記憶可能な不揮発性メモリであり、１ワードの第０ビット〜第１５ビットに各々対応したメモリセルアレイ１１０−０〜１１０−１５を有している。各メモリセルアレイ１１０−ｉ（ｉ＝０〜１５）は、メモリセルＭｋｊをｍ＋１行ｎ＋１列の行列状に配列してなるものである。図示の例では、メモリセルＭｋｊは、上記第１実施形態の不揮発性メモリセル（図１）であるが、上記第２実施形態の不揮発性メモリセル（図２）を用いてもよい。

上記第３実施形態では、メモリセルアレイ１００−ｉ（ｉ＝０〜１５）の各々をｎ＋１本のソース線ＳＬｊ（ｊ＝０〜ｎ）が列方向に横切った。これに対し、本実施形態では、メモリセルアレイ１１０−ｉ（ｉ＝０〜１５）の各行に対応したｍ＋１本のソース線ＳＬｋ（ｋ＝０〜ｍ）が配線されており、これらｍ＋１本のソース線ＳＬｋ（ｋ＝０〜ｍ）がメモリセルアレイ１１０−ｉ（ｉ＝０〜１５）を行方向に横切っている。ここで、第ｋ行に対応したソース線ＳＬｋは、メモリセルアレイ１００−ｉ（ｉ＝０〜１５）の各々における第ｋ行のメモリセルＭｋｊのソース線接続端、すなわち、図示の例ではＮチャネルトランジスタＴ１およびＴ２の各ソースに接続されている。

列選択部４１０は、上記第３実施形態の列選択部４００と異なり、カラムスイッチＣＧｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５）およびＣＧＢｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５）のみを有しており、カラムスイッチＣＧＳｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５）を有していない。

本実施形態による不揮発性メモリは、上記第３実施形態におけるソースドライバ６００を有していない。その代わりに本実施形態では、行デコーダ２１０が行選択線ＷＬｋ（ｋ＝０〜ｍ）を選択する機能に加えて、ソース線ＳＬｋ（ｋ＝０〜ｍ）を駆動する機能を備えている。すなわち、本実施形態において行デコーダ２１０は、行アドレスが示す行の行選択線ＷＬｋに対してデータ書き込みまたはデータ読み出しのための選択電圧を出力するとともに、その行のソース線ＳＬｋにデータ書き込みまたはデータ読み出しのためのソース電圧を出力する。

本実施形態における行デコーダ２１０は、図１２に示す行選択回路２１０−ｋを各行ｋに対応付けて設けたものである。

図１２において、アドレス一致検出回路２１１は、行アドレスＡＤＤＸが当該行ｋを示す場合に“０”を、そうでない場合に“１”を出力する回路である。インバータ２１２は、アドレス一致検出回路２１１の出力信号を反転して出力する。レベルシフタ２１３には、電源回路１０００の出力電圧ＶＷＬが高電位側電源電圧として与えられる。この電圧ＶＷＬは、電源回路１０００内の昇圧回路が不揮発性メモリに対する電源電圧ＶＤＤを昇圧することにより生成する電圧である。レベルシフタ２１３は、インバータ２１２の出力信号が“０”である場合（すなわち、ＡＤＤＸ≠ｋの場合）には０Ｖを、“１”である場合（すなわち、ＡＤＤＸ＝ｋの場合）には電圧ＶＷＬを選択電圧ＷＬとして行選択線ＷＬｋに出力する。

ＮＡＮＤゲート２１４は、書込許可信号ＷＥが“１”の場合には、インバータ２１２の出力信号を反転した信号を出力し、書込許可信号ＷＥが“０”の場合は“１”を出力する。レベルシフタ２１５には、電源回路１０００の出力電圧ＶＳＬが高電位側電源電圧として与えられる。この電圧ＶＳＬは、電源回路１０００内の降圧回路が不揮発性メモリに対する電源電圧ＶＤＤを降圧することにより生成する電圧である。レベルシフタ２１５は、ＮＡＮＤゲート２１４の出力信号を反転し、その反転結果が“０”の場合は０Ｖを、“１”の場合は電圧ＶＳＬをソース電圧ＳＬとしてソース線ＳＬｋに出力する。

図１３は本実施形態の動作例を示す図である。この例において、不揮発性メモリの電源電圧ＶＤＤは１．２Ｖであり、電源回路１０００は電源電圧ＶＤＤを昇圧した電圧ＶＷＬ＝１．５Ｖを行選択回路２１０−ｋ（ｋ＝０〜ｍ）のレベルシフタ２１３に、電源電圧ＶＤＤを降圧した電圧ＶＳＬ＝０．６Ｖを行選択回路２１０−ｋ（ｋ＝０〜ｍ）のレベルシフタ２１５に供給している。

データ書き込み時において、行アドレスＡＤＤＸと行番号ｋとが一致する行選択回路２１０−ｋ（選択された行の行選択回路）では、インバータ２１２の出力信号が“１”となることから、選択電圧ＷＬ＝ＶＷＬ＝１．５Ｖが行選択線ＷＬｋに出力される。また、書き込み許可信号ＷＥが“１”となることから、ソース電圧ＳＬ＝ＶＳＬ＝０．６Ｖがソース線ＳＬｋに出力される。一方、行アドレスＡＤＤＸと行番号ｋとが一致しない行選択回路２１０−ｋ（選択されていない行の行選択回路）では、インバータ２１２の出力信号が“０”となることから、選択電圧ＷＬ＝０Ｖが行選択線ＷＬｋに出力され、ソース電圧ＳＬ＝０Ｖがソース線ＳＬｋに出力される。

データ読み出し時は、電源電圧ＶＤＤ＝１．２Ｖが電圧ＶＷＬとして電源回路１０００から行選択回路２１０−ｋ（ｋ＝０〜ｍ）のレベルシフタ２１３に供給される。この場合、行アドレスＡＤＤＸと行番号ｋとが一致する行選択回路２１０−ｋ（選択された行の行選択回路）では、インバータ２１２の出力信号が“１”となることから、選択電圧ＷＬ＝ＶＷＬ＝１．２Ｖが行選択線ＷＬｋに出力される。また、書き込み許可信号ＷＥが“０”となるため、ソース電圧ＳＬ＝ＶＳＬ＝０Ｖがソース線ＳＬｋに出力される。一方、行アドレスＡＤＤＸと行番号ｋとが一致しない行選択回路２１０−ｋ（選択されていない行の行選択回路）では、インバータ２１２の出力信号が“０”となることから、選択電圧ＷＬ＝０Ｖが行選択線ＷＬｋに出力され、ソース電圧ＳＬ＝０Ｖがソース線ＳＬｋに出力される。

メモリセルアレイ１１０−ｉ（ｉ＝０〜１５）における列選択の動作、各メモリセルＭｋｊにおけるデータ書き込み、データ読み出しの動作は上記第３実施形態と同様である。

図１４は、図１１におけるメモリセルアレイ１１０−０のレイアウト例を示す図である。図１４に示すように、メモリセルアレイ１１０−０には、複数の矩形状のソース・ドレイン拡散領域（Ｎ型不純物領域）１１０ＳＤが行列状に配列されている。そして、このソース・ドレイン拡散領域１１０ＳＤの各行を、同一行に対応したポリシリコン層による２本の行選択線Ｗｋが横切っている。そして、行方向に互いに隣接し、２本の行選択線Ｗｋが横切る２個のソース・ドレイン拡散領域１００ＳＤに１個のメモリセルＭｋｊが形成されている。図１４において破線で囲まれた領域には、それらの不揮発性メモリセルの中の１個のメモリセルＭ１１がある。

図１４に示すように、メモリセルＭ１１では、左側のソース・ドレイン拡散領域１１０ＳＤとこれを横切る２本の行選択線ＷＬ１により２個のＮチャネルトランジスタＴ２が構成されており、右側のソース・ドレイン拡散領域１００ＳＤとこれを横切る２本の行選択線ＷＬ１により２個のＮチャネルトランジスタＴ１が構成されている。

メモリセルアレイ１００−０の各行では、２本の行選択線ＷＬｋの間を通り抜けるように、各行ｋに対応した第１メタル層Ｍ１によるソース線ＳＬｋが配線されている。そして、第ｋ行の第１メタル層Ｍ１によるソース線ＳＬｋは、第ｋ行の各メモリセルの２個のＮチャネルトランジスタＴ１の共通のソースにコンタクトＣＮ１により接続され、２個のＮチャネルトランジスタＴ２の共通のソースにコンタクトＣＮ２により接続されている。

また、メモリセルアレイ１００−０の第ｊ列では、左側のソース・ドレイン拡散領域１１０ＳＤの列の上に第２メタル層Ｍ２による反転ビット線ＢＬＢｊが配線されており、右側のソース・ドレイン拡散領域１１０ＳＤの列の上に第２メタル層Ｍ２によるビット線ＢＬｊが配線されている。そして、各メモリセルＭｋｊでは、右側の２個のＮチャネルトランジスタＴ１の各ドレインと第２メタル層Ｍ２によるビット線ＢＬｊとの間に抵抗変化型素子Ｒ１が各々介挿され、左側の２個のＮチャネルトランジスタＴ２のドレインと第２メタル層Ｍ２によるビット線ＢＬＢｊとの間に抵抗変化型素子Ｒ２が各々介挿されている。

このレイアウト例では、各メモリセルにおいてＮチャネルトランジスタＴ１およびＴ２間をソース線が通過しないので、各メモリセルの横方向の素子間寸法を最小加工寸法にすることができ、各メモリセルの横方向のサイズを４Ｆ（Ｆは最小寸法）にすることができる。従って、高速で低コストの不揮発性メモリを実現することができる。

＜第５実施形態＞
図１５はこの発明の第５実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は、上記第４実施形態（図１１）を変形したものである。上記第４実施形態では、メモリセルアレイ１１０−ｉ（ｉ＝０〜１５）の各行に対応したｍ＋１本のソース線ＳＬｋ（ｋ＝０〜ｍ）を配線した。これに対し、本実施形態では、メモリセルアレイ１２０−ｉ（ｉ＝０〜１５）における連続した２行毎に１本のソース線ＳＬｋ（ｋ＋１）が配線されており、この１本のソース線ＳＬｋ（ｋ＋１）がメモリセルアレイ１２０−ｉ（ｉ＝０〜１５）の各々における第ｋ行のメモリセルＭｋｊのソース線接続端（図示の例ではＮチャネルトランジスタＴ１およびＴ２の各ソース）に接続され、かつ、第ｋ＋１行のメモリセルＭ（ｋ＋１）ｊのソース線接続端に接続されている。

本実施形態における行デコーダ２２０では、図１６に示す行選択回路２２０−ｋ（ｋ＋１）がメモリセルアレイ１２０−ｉ（ｉ＝０〜１５）における連続した２行毎に設けられている。図１６において、アドレス一致検出回路２２１は、行アドレスＡＤＤＸが行ｋを示す場合に“０”を、そうでない場合に“１”を出力する回路である。インバータ２２２は、アドレス一致検出回路２２１の出力信号を反転して出力する。レベルシフタ２２３には、電源回路１０００の出力電圧ＶＷＬが高電位側電源電圧として与えられる。レベルシフタ２２３は、インバータ２２２の出力信号が“０”である場合（すなわち、ＡＤＤＸ≠ｋの場合）には０Ｖを、“１”である場合（すなわち、ＡＤＤＸ＝ｋの場合）には電圧ＶＷＬを選択電圧ＷＬとして行選択線ＷＬｋに出力する。

また、アドレス一致検出回路２３１は、行アドレスＡＤＤＸが行ｋ＋１を示す場合に“０”を、そうでない場合に“１”を出力する回路である。インバータ２３２は、アドレス一致検出回路２３１の出力信号を反転して出力する。レベルシフタ２３３には、電源回路１０００の出力電圧ＶＷＬが高電位側電源電圧として与えられる。レベルシフタ２３３は、インバータ２３２の出力信号が“０”である場合（すなわち、ＡＤＤＸ≠ｋ＋１の場合）には０Ｖを、“１”である場合（すなわち、ＡＤＤＸ＝ｋ＋１の場合）には電圧ＶＷＬを選択電圧ＷＬとして行選択線ＷＬｋ＋１に出力する。

ＯＲ−ＮＡＮＤゲート２２４は、書込許可信号ＷＥが“１”の場合に、インバータ２２２および２３２の各出力信号の論理和を反転した信号を出力し、書込許可信号ＷＥが“０”の場合は“１”を出力する。レベルシフタ２２５には、電源回路１０００の出力電圧ＶＳＬが高電位側電源電圧として与えられる。レベルシフタ２２５は、ＯＲ−ＮＡＮＤゲート２２４の出力信号を反転し、その反転結果が“０”の場合は０Ｖを、“１”の場合は電圧ＶＳＬをソース電圧ＳＬとして、第ｋ行および第ｋ＋１行に共通のソース線ＳＬｋ（ｋ＋１）に出力する。

本実施形態では、データ書き込み時（ＷＥ＝“１”）において、行アドレスＡＤＤＸが行ｋを示す場合、選択電圧ＷＬ＝ＶＷＬが行選択線ＷＬｋに出力され、行ｋを示さない場合、選択電圧ＷＬ＝０Ｖが行選択線ＷＬｋに出力される。また、行アドレスＡＤＤＸが行ｋ＋１を示す場合、選択電圧ＷＬ＝ＶＷＬが行選択線ＷＬｋ＋１に出力され、行ｋ＋１を示さない場合、選択電圧ＷＬ＝０Ｖが行選択線ＷＬｋ＋１に出力される。そして、行アドレスＡＤＤＸがｋまたはｋ＋１を示す場合に、ソース電圧ＳＬ＝ＶＳＬが第ｋ行および第ｋ＋１行に共通のソース線ＳＬｋ（ｋ＋１）に出力され、行アドレスＡＤＤＸがｋまたはｋ＋１のいずれをも示さない場合に、ソース電圧ＳＬ＝０Ｖがソース線ＳＬｋ（ｋ＋１）に出力される。

また、本実施形態では、データ読み出し時（ＷＥ＝“０”）において、行アドレスＡＤＤＸが行ｋを示す場合、選択電圧ＷＬ＝ＶＷＬが行選択線ＷＬｋに出力され、行ｋを示さない場合、選択電圧ＷＬ＝０Ｖが行選択線ＷＬｋに出力される。また、行アドレスＡＤＤＸが行ｋ＋１を示す場合、選択電圧ＷＬ＝ＶＷＬが行選択線ＷＬｋ＋１に出力され、行ｋ＋１を示さない場合、選択電圧ＷＬ＝０Ｖが行選択線ＷＬｋ＋１に出力される。そして、行アドレスＡＤＤＸとは無関係に、ソース電圧ＳＬ＝０Ｖが第ｋ行および第ｋ＋１行に共通のソース線ＳＬｋ（ｋ＋１）に出力される。

図１７は、図１５におけるメモリセルアレイ１２０−０のレイアウト例を示す図である。図１７に示すように、メモリセルアレイ１２０−０には、複数の矩形状のソース・ドレイン拡散領域（Ｎ型不純物領域）１２０ＳＤが行列状に配列されている。このレイアウト例では、行方向に並んだ１行分の複数のソース・ドレイン拡散領域１２０ＳＤに２行分のメモリセルＭｋｊ（ｊ＝０〜ｎ）およびＭ（ｋ＋１）ｊ（ｊ＝０〜ｎ）が形成されている。また、このレイアウト例では、連続した２列分の複数のソース・ドレイン拡散領域１２０ＳＤに１列分のメモリセルＭｋｊ（ｋ＝０〜ｍ）が形成されている。

さらに詳述すると、ソース・ドレイン拡散領域１２０ＳＤの各行を、ポリシリコン層による２本の行選択線ＷＬｋおよびＷＬｋ＋１が横切っている。そして、行方向に隣接し、２本の行選択線ＷＬｋおよびＷＬｋ＋１が横切る２個のソース・ドレイン拡散領域１２０ＳＤに２個のメモリセルＭｋｊおよびＭ（ｋ＋１）ｊが形成されている。図１７において破線で囲まれた領域には、２個のメモリセルＭ２１およびＭ３１がある。

図１７において、破線で囲まれた領域の左側のソース・ドレイン拡散領域１２０ＳＤとこれを横切る２本の行選択線ＷＬ２およびＷＬ３は、メモリセルＭ２１およびＭ３１の各々のＮチャネルトランジスタＴ２を構成しており、右側のソース・ドレイン拡散領域１２０ＳＤとこれを横切る２本の行選択線ＷＬ２およびＷＬ３はメモリセルＭ２１およびＭ３１の各々のＮチャネルトランジスタＴ１を構成している。他のメモリセルについても同様である。

メモリセルアレイ１２０−０におけるソース・ドレイン拡散領域１２０ＳＤの各行では、２本の行選択線ＷＬｋおよびＷＬｋ＋１の間を通り抜けるように、メモリセルアレイ１２０−０の第ｋ行および第ｋ＋１行に共通の第１メタル層Ｍ１によるソース線ＳＬｋ（ｋ＋１）が配線されている。そして、ソース線ＳＬｋ（ｋ＋１）は、第ｋ行のメモリセルＭｋｊおよび第ｋ＋１行のメモリセルＭ（ｋ＋１）ｊの各々のＮチャネルトランジスタＴ１の共通のソースにコンタクトＣＮ１により接続され、第ｋ行のメモリセルＭｋｊおよび第ｋ＋１行のメモリセルＭ（ｋ＋１）ｊの各々のＮチャネルトランジスタＴ２の共通のソースにコンタクトＣＮ２により接続されている。

また、メモリセルアレイ１２０−０の第ｊ列では、右側のソース・ドレイン拡散領域１２０ＳＤの列の上に第２メタル層Ｍ２によるビット線ＢＬｊが配線されており、左側のソース・ドレイン拡散領域１２０ＳＤの列の上に第２メタル層Ｍ２による反転ビット線ＢＬＢｊが配線されている。そして、第ｊ列の右側のソース・ドレイン拡散領域１２０ＳＤでは、上半分の領域にあるメモリセルＭｋｊのＮチャネルトランジスタＴ１のドレインと第２メタル層Ｍ２によるビット線ＢＬｊとの間に抵抗変化型素子Ｒ１が介挿され、下半分の領域にあるメモリセルＭ（ｋ＋１）ｊのＮチャネルトランジスタＴ１のドレインと第２メタル層Ｍ２によるビット線ＢＬｊとの間に抵抗変化型素子Ｒ１が介挿されている。また、第ｊ列の左側のソース・ドレイン拡散領域１２０ＳＤでは、上半分の領域にあるメモリセルＭｋｊのＮチャネルトランジスタＴ２のドレインと第２メタル層Ｍ２による反転ビット線ＢＬＢｊとの間に抵抗変化型素子Ｒ２が介挿され、下半分の領域にあるメモリセルＭ（ｋ＋１）ｊのＮチャネルトランジスタＴ２のドレインと第２メタル層Ｍ２による反転ビット線ＢＬＢｊとの間に抵抗変化型素子Ｒ２が介挿されている。

このレイアウト例では、メモリセルアレイの連続した２行間でソース線を共有するので、上記第４実施形態よりも各メモリセルの縦方向の素子間寸法を短くすることができる。従って、高速で低コストの不揮発性メモリを実現することができる。

＜第６実施形態＞
図１８は、この発明の第６実施形態である不揮発性メモリセルの構成を示す回路図である。図１８に示すように、本実施形態による不揮発性メモリセルは、上記第１実施形態と同様、ビット線Ｂおよびソース線ＳＬ間に直列接続された抵抗変化型素子Ｒ１およびＮチャネルトランジスタＴ１と、反転ビット線ＢＬＢおよびソース線ＳＬ間に直列接続された抵抗変化型素子Ｒ２およびＮチャネルトランジスタＴ１により構成されている。しかしながら、本実施形態では、ビット線ＢＬおよびソース線ＳＬ間と反転ビット線ＢＬＢおよびソース線ＳＬ間とで抵抗変化型素子とＮチャネルトランジスタの位置関係が逆になっている。さらに詳述すると、本実施形態では、ビット線ＢＬにＭＴＪ素子である抵抗変化型素子Ｒ１のフリー層が接続され、この抵抗変化型素子Ｒ１のピン層とソース線ＳＬとの間にＮチャネルトランジスタＴ１が介挿されている。また、本実施形態では、ソース線ＳＬにＭＴＪ素子である抵抗変化型素子Ｒ２のフリー層が接続され、この抵抗変化型素子Ｒ２のピン層と反転ビット線ＢＬＢとの間にＮチャネルトランジスタＴ２が介挿されている。

図１９は本実施形態による不揮発性メモリセルの動作条件を示す図である。不揮発性メモリセルに“０”を書き込む場合、ビット線ＢＬおよび反転ビット線ＢＬＢの両方に０．６Ｖを、ソース線ＳＬに０Ｖを印加する。また、ＮチャネルトランジスタＴ１およびＴ２の各ゲートに与える選択電圧ＷＬを１．２Ｖとする。

このように各電圧を与えると、ＮチャネルトランジスタＴ１およびＴ２がＯＮとなって、抵抗変化型素子Ｒ１ではフリー層からピン層に向かう順方向の書き込み電流が流れ、抵抗変化型素子Ｒ２にはピン層からフリー層に向かう逆方向の書き込み電流が流れる。この結果、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となり、データ“０”を記憶した状態となる。

不揮発性メモリセルに“１”を書き込む場合は、ビット線ＢＬおよび反転ビット線ＢＬＢの両方に０Ｖを、ソース線ＳＬに０．６Ｖを印加する。また、ＮチャネルトランジスタＴ１およびＴ２の各ゲートに与える選択電圧ＷＬを１．２Ｖとする。

このように各電圧を与えると、ＮチャネルトランジスタＴ１およびＴ２がＯＮとなって、抵抗変化型素子Ｒ１ではピン層からフリー層に向かう逆方向の書き込み電流が流れ、抵抗変化型素子Ｒ２にはフリー層からピン層に向かう順方向の書き込み電流が流れる。この結果、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となり、データ“１”を記憶した状態となる。

データ読み出しの動作は上記第１実施形態と同様である。上記第１実施形態では、２個の抵抗変化型素子に対し、フリー層からピン層に向かう方向を基準として電圧の極性が逆極性である電圧を印加するために、ソース線ＳＬの電圧を中心として相補対称な２相の電圧をビット線ＢＬおよび反転ビット線ＢＬＢに与えた。従って、各抵抗変化型素子に十分な電圧を与えるために、ビット電圧および反転ビット電圧の振幅を大きくし、さらに選択電圧をそれよりも大きくする必要があった。これに対し、本実施形態では、ビット線ＢＬおよび反転ビット線ＢＬＢの組とソース線ＳＬとの間に書き込みデータに応じた極性の電圧を印加すれば、２個の抵抗変化型素子に対し、フリー層からピン層に向かう方向を基準として電圧の極性が逆極性である電圧を印加することができるので、データ書き込みのための電圧を低くすることができる。従って、本実施形態によれば、上記第１実施形態に比べて、データ書き込みのための消費電力を低減することができる。

＜第７実施形態＞
図２０は、この発明の第７実施形態である不揮発性メモリの構成を示す回路図である。図２０において、メモリセルアレイ１３０−ｉ（ｉ＝０〜１５）の各々は、上記第６実施形態による不揮発性メモリセル（図１８）を行列状に配列してなるものである。行デコーダ２００、列デコーダ３００および列選択部４００の構成は上記第３実施形態と同様である。書込ドライバ５２０−ｉ（ｉ＝０〜１５）の各々は、データ書き込み時（ＷＥ＝“１”）、書き込みデータに応じた極性の電圧をデータ線ＤＬｉおよび反転データ線ＤＬｉＢの組とソース線ＳＬｉとの間に印加する。また、書込ドライバ５２０−ｉ（ｉ＝０〜１５）は、データ読み出し時（ＷＥ＝“０”）、ソース線ＳＬｉ（ｉ＝０〜１５）に０Ｖを各々出力し、データ線ＤＬｉ（ｉ＝０〜１５）および反転データ線ＤＬｉＢ（ｉ＝０〜１５）をフローティング状態にする。書込制御回路９００、センスアンプ７００−ｉ（ｉ＝０〜１５）および出力回路部８００−ｉ（ｉ＝０〜１５）の構成は上記第３実施形態と同様である。

図２１は本実施形態におけるメモリセルアレイ１３０−０のレイアウト例を示す図である。図２１において、破線で囲まれた３つの領域には、図２０におけるメモリセルＭ００、Ｍ１０およびＭ３０が各々設けられている。また、図２２（ａ）は図２１のＩａ−Ｉａ’線断面図、図２２（ｂ）は図２１のＩｂ−Ｉｂ’線断面図である。

このレイアウト例では、メモリセルアレイ１３０−０の第０列を構成する領域を第３メタル層Ｍ３による反転ビット線ＢＬＢ０、第１メタル層Ｍ１によるソース線ＳＬ０および第２メタル層Ｍ２によるビット線ＢＬ０が各々列方向に横切っている。

列方向に配線された反転ビット線ＢＬＢ０の下方には、メモリセルＭｋ０（ｋ＝０〜ｍ）のＮチャネルトランジスタＴ２を構成するための複数の矩形状のソース・ドレイン拡散領域（Ｎ型不純物領域）が形成されている。図２１に示す例では、最も上のソース・ドレイン拡散領域を行選択線ＷＬ０およびＷＬ１が行方向に横切り、その次のソース・ドレイン拡散領域を行選択線ＷＬ２およびＷＬ３が行方向に横切っている。ここで、最も上のソース・ドレイン拡散領域とこれを横切る行選択線ＷＬ０およびＷＬ１がメモリセルＭ００のＮチャネルトランジスタＴ２とメモリセルＭ１０のＮチャネルトランジスタＴ２を構成している。また、その次のソース・ドレイン拡散領域とこれを横切る行選択線ＷＬ２およびＷＬ３がメモリセルＭ２０のＮチャネルトランジスタＴ２とメモリセルＭ３０のＮチャネルトランジスタＴ２を構成している。

また、列方向に配線されたビット線ＢＬ０の下方には、メモリセルＭｋ０（ｋ＝０〜ｍ）のＮチャネルトランジスタＴ１を構成するための複数の矩形状のソース・ドレイン拡散領域が形成されている。図２１に示す例において、ＮチャネルトランジスタＴ１を構成するためのソース・ドレイン拡散領域は、その左隣のＮチャネルトランジスタＴ２を構成するためのソース・ドレイン拡散領域に対して、いわば段違いに形成されている。そして、最も上のソース・ドレイン拡散領域を行選択線ＷＬ０が行方向に横切り、その次のソース・ドレイン拡散領域を行選択線ＷＬ１およびＷＬ２が行方向に横切っている。ここで、最も上のソース・ドレイン拡散領域とこれを横切る行選択線ＷＬ０がメモリセルＭ００のＮチャネルトランジスタＴ１を構成している。また、その次のソース・ドレイン拡散領域とこれを横切る行選択線ＷＬ１およびＷＬ２がメモリセルＭ１０のＮチャネルトランジスタＴ１とメモリセルＭ２０のＮチャネルトランジスタＴ１を構成している。

図２２（ａ）に示すように、第３メタル層Ｍ３による反転ビット線ＢＬＢ０の下方では、メモリセルＭ００のＮチャネルトランジスタＴ２とメモリセルＭ１０のＮチャネルトランジスタＴ２の共通のソースがコンタクトを介して第１メタル層Ｍ１に接続され、さらにスルーホールを介して第３メタル層Ｍ３による反転ビット線ＢＬＢ０に接続されている。一方、メモリセルＭ００のＮチャネルトランジスタＴ２のドレインはコンタクトを介して第１メタル層Ｍ１に接続され、この第１メタル層Ｍ１とその上の第２メタル層Ｍ２との間に抵抗変化型素子Ｒ２が介挿されている。この抵抗変化型素子Ｒ２のピン層は第１メタル層Ｍ１を介してＮチャネルトランジスタＴ２のドレインに接続され、フリー層は第２メタル層Ｍ２に接続され、この第２メタル層Ｍ２はスルーホール（図示略）を介して図２１に示す第１メタル層Ｍ１によるソース線ＳＬ０に接続されている。メモリセルＭ１０のＮチャネルトランジスタＴ２のドレイン、メモリセルＭ２０のＮチャネルトランジスタＴ２のドレインも同様であり、各々、抵抗変化型素子Ｒ２を介してソース線ＳＬ０に接続されている。

図２２（ｂ）に示すように、第２メタル層Ｍ２によるビット線ＢＬ０の下方では、メモリセルＭ１０のＮチャネルトランジスタＴ１のソースがコンタクトを介して第１メタル層Ｍ１に接続され、さらに第１メタル層Ｍ１によるソース線ＳＬ０に接続されている。メモリセルＭ２０、Ｍ３０の各々のＮチャネルトランジスタＴ１のソースも同様である。また、メモリセルＭ００のＮチャネルトランジスタＴ１のドレインはコンタクトを介して第１メタル層Ｍ１に接続され、この第１メタル層Ｍ１とその上の第２メタル層Ｍ２によるビット線ＢＬ０との間に抵抗変化型素子Ｒ１が介挿されている。この抵抗変化型素子Ｒ１のピン層は第１メタル層Ｍ１を介してＮチャネルトランジスタＴ１のドレインに接続され、フリー層は第２メタル層Ｍ２によるビット線ＢＬ０に接続されている。メモリセルＭ１０のＮチャネルトランジスタＴ１のドレイン、メモリセルＭ２０のＮチャネルトランジスタＴ１のドレインも同様である。
以上、第０列を例に説明したが、第１列以降の各列も同様な構成となっている。

本実施形態においても上記第３実施形態と同様な効果が得られる。また、本実施形態によれば、データ書き込みのための電圧を低くすることができるので、データ書き込みのための消費電力を低減することができるという効果が得られる。

＜他の実施形態＞
以上、この発明の第１〜第７実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）上記第３〜第５実施形態では、上記第１実施形態（図１）の抵抗変化型不揮発性メモリセルをメモリセルＭｋｊとして用いたが、上記第２実施形態（図３）の抵抗変化型不揮発性メモリセルをメモリセルＭｋｊとして用いてもよい。

（２）上記第５実施形態（図１５）による不揮発性メモリにおいては、データ書き込み時に、選択された行選択線ＷＬｋに接続された１行分の不揮発性メモリセルのＮチャネルトランジスタＴ１およびＴ２がＯＮとなる。それらの１行分の不揮発性メモリセルのうち列デコーダ３００により選択されなかった各列の不揮発性メモリセルでは、各列のフローティング状態のビット線および反転ビット線が各列の不揮発性メモリセルのＮチャネルトランジスタＴ１およびＴ２を各々介して、行デコーダ２２０により選択されたソース線ＳＬに接続される。このため、行デコーダ２２０により選択されたソース線ＳＬの電圧が立ち上がろうとするとき、この選択されたソース線ＳＬから選択されなかった各列の不揮発性メモリセルのＮチャネルトランジスタＴ１およびＴ２を介して各列のビット線および反転ビット線に充電電流が流れ、選択されたソース線の立ち上がり時間が少し遅くなる欠点がある。上記第４実施形態（図１１）に関しても同様である。

そこで、これらの各実施形態による不揮発性メモリをさらに高速にするために、データ書き込み時に、列アドレスに対応しない各列にある非選択セル（列デコータ３００により選択されない各列の不揮発性メモリセル）のビット線および反転ビット線に対して、データ書き込みのためのソース電圧ＶＳＬを供給するソース電圧供給手段を設けてもよい。

このソース電圧供給手段としては例えば次のような構成のものが考えられる。例えば図１５に示す構成において、メモリセルアレイ１２０−０〜１２０−１５における不揮発性メモリセルの各列のビット線および反転ビット線の各々とソース電圧ＶＳＬを出力する電圧源との間にソース電圧供給用カラムスイッチを各々介挿する。そして、データ書き込み時に、例えば列アドレスが第ｊ’列を示している場合に、第ｊ’列に対応したカラムスイッチＣＧｊ’ｉ（ｉ＝０〜１５）およびＣＧＢｊ’ｉ（ｉ＝０〜１５）をＯＮさせる機能に加えて、第ｊ’列に対応したソース電圧供給用カラムスイッチをＯＦＦさせ、かつ、第ｊ’列以外の各列のソース電圧供給用カラムスイッチをＯＮさせる機能を列デコーダ３００に設けるのである。この態様によれば、データ書き込み時に、非選択セルのビット線および反転ビット線にソース電圧ＶＳＬが充電されるため、選択されたソース線ＳＬから非選択セルのビット線および反転ビット線への充電電流の流れ込みを回避し、選択されたソース線ＳＬの電圧の立ち上がり時間を短くし、データ書き込みの動作を高速化することができる。

（３）抵抗変化型素子Ｒ１として、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。

Ｔ１，Ｔ２……Ｎチャネルトランジスタ、Ｒ１，Ｒ２……抵抗変化型素子、ＢＬ，ＢＬ０〜ＢＬｎ……ビット線、ＢＬＢ，ＢＬＢ０〜ＢＬＢｎ……反転ビット線、ＳＬ，ＳＬ０〜ＳＬｎ……ソース線、１００−ｉ（ｉ＝０〜１５），１１０−ｉ（ｉ＝０〜１５），１２０−ｉ（ｉ＝０〜１５），１３０−ｉ（ｉ＝０〜１５）……メモリセルアレイ、２００，２１０，２２０……行デコーダ、３００……列デコーダ、４００，４１０……列選択部、ＣＧｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５），ＣＧＢｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５），ＣＧＳｊｉ（ｊ＝０〜ｎ、ｉ＝０〜１５）……カラムスイッチ、ＤＬｉ（ｉ＝０〜１５）……データ線、ＤＬｉＢ（ｉ＝０〜１５）……反転データ線、９００……書込制御回路、５００−ｉ（ｉ＝０〜１５），５２０−ｉ（ｉ＝０〜１５）……書込ドライバ、７００−ｉ（ｉ＝０〜１５）……センスアンプ、８００−ｉ（ｉ＝０〜１５）……出力回路、１０００……電源回路。

Claims (22)

1. ビット線およびソース線間に直列接続された第１の抵抗変化型素子および第１の選択用スイッチと、
   反転ビット線および前記ソース線間に直列接続された第２の抵抗変化型素子および第２の選択用スイッチとを具備し、
   前記第１および第２の選択用スイッチがＯＮである状態において、前記ビット線から前記ソース線に向かう電流が前記第１の抵抗変化型素子に流れ、かつ、前記ソース線から前記反転ビット線に向かう電流が前記第２の抵抗変化型素子に流れた場合、前記第１の抵抗変化型素子の抵抗値が第１の方向に変化し、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に変化し、前記反転ビット線から前記ソース線に向かう電流が前記第２の抵抗変化型素子に流れ、かつ、前記ソース線から前記ビット線に向かう電流が前記第１の抵抗変化型素子に流れた場合、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に変化し、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に変化することを特徴とする不揮発性メモリセル。
2. 前記第１および第２の選択用スイッチは電界効果トランジスタであり、前記第１および第２の選択用スイッチを前記ソース線側に設け、前記第１の抵抗変化型素子を前記ビット線側に、前記第２の抵抗変化型素子を前記反転ビット線側に各々設けたことを特徴とする請求項１に記載の不揮発性メモリセル。
3. データ書き込み時には、書込データに対応した高低関係を持ったビット電圧および反転ビット電圧が前記ビット線および前記反転ビット線に各々与えられ、前記ビット電圧および反転ビット電圧の中間の電圧値を有するソース電圧が前記ソース線に与えられ、前記ビット電圧および反転ビット電圧の最大電圧値より大きな電圧値の選択電圧が前記第１および第２の選択用スイッチである各電界効果トランジスタのゲートに与えられて、前記第１および第２の選択用スイッチがＯＮとなり、前記第１および第２の抵抗変化型素子の各抵抗値に前記ビット電圧および前記反転ビット電圧の高低関係と逆の高低関係が発生し、データ読み出し時には所定のソース電圧が前記ソース線に与えられ、前記ソース電圧よりも所定電圧以上高い選択電圧が前記第１および第２の選択用スイッチである各電界効果トランジスタのゲートに与えられ、前記第１および第２の選択用スイッチがＯＮとなり、前記第１および第２の抵抗変化型素子が前記第１および第２の選択用スイッチを介して前記ビット線および前記反転ビット線に接続されることを特徴とする請求項２に記載の不揮発性メモリセル。
4. 前記第１および第２の選択用スイッチは電界効果トランジスタであり、前記第１および第２の抵抗変化型素子を前記ソース線側に設け、前記第１の選択用スイッチを前記ビット線側に、前記第２の選択用スイッチを前記反転ビット線側に各々設けたことを特徴とする請求項１に記載の不揮発性メモリセル。
5. データ書き込み時には、書込データに対応した高低関係を持ったビット電圧および反転ビット電圧が前記ビット線および前記反転ビット線に各々与えられ、前記ビット電圧および反転ビット電圧の中間の電圧値を有するソース電圧が前記ソース線に与えられ、前記ビット電圧および反転ビット電圧の最大電圧値より大きな電圧値の選択電圧が前記第１および第２の選択用スイッチである各電界効果トランジスタのゲートに与えられて、前記第１および第２の選択用スイッチがＯＮとなり、前記第１および第２の抵抗変化型素子の各抵抗値に前記ビット電圧および前記反転ビット電圧の高低関係と同じ高低関係が発生し、データ読み出し時には所定のソース電圧が前記ソース線に与えられ、前記ソース電圧よりも所定電圧以上高い選択電圧が前記第１および第２の選択用スイッチである各電界効果トランジスタのゲートに与えられ、前記第１および第２の選択用スイッチがＯＮとなり、前記第１および第２の抵抗変化型素子が前記第１および第２の選択用スイッチを介して前記ビット線および前記反転ビット線に接続されることを特徴とする請求項４に記載の不揮発性メモリセル。
6. 各々、ビット線接続端およびソース線接続端間に直列接続された第１の抵抗変化型素子および第１の選択用スイッチと、反転ビット線接続端および前記ソース線接続端間に直列接続された第２の抵抗変化型素子および第２の選択用スイッチとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
   前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第１および第２の選択用スイッチのＯＮ／ＯＦＦを制御する選択電圧を伝送する複数の行選択線と、
   前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、
   前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、
   前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と、
   行アドレスが示す行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＮさせる選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＦＦさせる選択電圧を出力する行デコーダと、
   前記列毎に設けられたビット線、反転ビット線およびソース線の組の中から一組のビット線、反転ビット線およびソース線を選択し、データ線、反転データ線およびグローバルソース線に各々接続する列選択部と、
   列アドレスに対応した列のビット線、反転ビット線およびソース線を前記列選択部に選択させる列デコーダと、
   データ書き込み時に前記データ線および前記反転データ線に書込データに応じた高低関係を持ったデータ電圧および反転データ電圧を印加する書込ドライバと、
   データ読み出し時に前記データ線および前記反転データ線に前記列選択部を介して接続された不揮発性メモリセルの第１および第２の抵抗変化型素子の抵抗値の高低関係を示す読出データを生成するセンスアンプと、
   を具備することを特徴とする不揮発性メモリ。
7. 前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路と、
   データ書き込み時に、前記降圧回路の出力電圧をソース電圧として前記グローバルソース線に出力するソースドライバと
   を具備することを特徴とする請求項６に記載の不揮発性メモリ。
8. 前記不揮発性メモリに対する電源電圧を降圧して出力する降圧回路を有し、
   前記行デコーダは、前記データ読み出し時に、行アドレスに対応した行選択線に供給する選択電圧として前記降圧回路により降圧された電圧を供給することを特徴とする請求項６に記載の不揮発性メモリ。
9. 前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路を具備し、
   前記行デコーダは、前記データ書き込み時に、行アドレスに対応した行選択線に供給する選択電圧として前記昇圧回路により昇圧された電圧を供給することを特徴とする請求項６に記載の不揮発性メモリ。
10. 各々、ビット線接続端およびソース線接続端間に直列接続された第１の抵抗変化型素子および第１の電界効果トランジスタと、反転ビット線接続端および前記ソース線接続端間に直列接続された第２の抵抗変化型素子および第２の電界効果トランジスタとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第１および第２の電界効果トランジスタの各ゲートに接続された複数の行選択線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と
    を具備することを特徴とする不揮発性メモリ。
11. 前記不揮発性メモリセルにおいて、前記第１および第２の電界効果トランジスタの各ソースは前記ソース線に接続されており、
    前記第１の抵抗変化型素子は、前記第１の電界効果トランジスタのドレインと前記ビット線との間に介挿され、
    前記第２の抵抗変化型素子は、前記第２の電界効果トランジスタのドレインと前記反転ビット線との間に介挿されていることを特徴とする請求項１０に記載の不揮発性メモリ。
12. 各々、ビット線接続端およびソース線接続端間に直列接続された第１の抵抗変化型素子および第１の選択用スイッチと、反転ビット線接続端および前記ソース線接続端間に直列接続された第２の抵抗変化型素子および第２の選択用スイッチとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第１および第２の選択用スイッチのＯＮ／ＯＦＦを制御する選択電圧を伝送する複数の行選択線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と、
    行アドレスが示す行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＮさせる選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＦＦさせる選択電圧を出力するとともに、行アドレスが示す行に対応したソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する行デコーダと、
    前記列毎に設けられたビット線および反転ビット線の組の中から一組のビット線および反転ビット線を選択し、データ線および反転データ線に各々接続する列選択部と、
    列アドレスに対応した列のビット線および反転ビット線を前記列選択部に選択させる列デコーダと、
    データ書き込み時に前記データ線および前記反転データ線に書込データに応じた高低関係を持ったデータ電圧および反転データ電圧を印加する書込ドライバと、
    データ読み出し時に前記データ線および前記反転データ線に前記列選択部を介して接続された不揮発性メモリセルの第１および第２の抵抗変化型素子の抵抗値の高低関係を示す読出データを生成するセンスアンプと、
    を具備することを特徴とする不揮発性メモリ。
13. 前記不揮発性メモリに対する電源電圧を昇圧して出力する昇圧回路と、
    前記電源電圧を降圧して出力する降圧回路とを具備し、
    データ書き込み時、前記行デコーダは、行アドレスが示す行に対応した行選択線に対し、当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＮさせる選択電圧として前記昇圧回路により昇圧された電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＦＦさせる選択電圧として０Ｖを出力するとともに、行アドレスが示す行に対応したソース線に対し、前記データ書き込みのためのソース電圧として、前記降圧回路により降圧された電圧を出力し、
    データ読み出し時、前記デコーダは、行アドレスが示す行に対応した行選択線に対し、当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＮさせる選択電圧として前記電源電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＦＦさせる選択電圧として０Ｖを出力するとともに、行アドレスが示す行に対応したソース線に対し、前記データ読み出しのためのソース電圧として０Ｖを出力することを特徴とする請求項１２に記載の不揮発性メモリ。
14. 各々、ビット線接続端およびソース線接続端間に直列接続された第１の抵抗変化型素子および第１の電界効果トランジスタと、反転ビット線接続端および前記ソース線接続端間に直列接続された第２の抵抗変化型素子および第２の電界効果トランジスタとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第１および第２の電界効果トランジスタの各ゲートに接続された複数の行選択線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と
    を具備することを特徴とする不揮発性メモリ。
15. 前記不揮発性メモリセルにおいて、前記第１および第２の電界効果トランジスタの各ソースは前記ソース線に接続されており、
    前記第１の抵抗変化型素子は、前記第１の電界効果トランジスタのドレインと前記ビット線との間に介挿され、
    前記第２の抵抗変化型素子は、前記第２の電界効果トランジスタのドレインと前記反転ビット線との間に介挿されていることを特徴とする請求項１４に記載の不揮発性メモリ。
16. 各々、ビット線接続端およびソース線接続端間に直列接続された第１の抵抗変化型素子および第１の選択用スイッチと、反転ビット線接続端および前記ソース線接続端間に直列接続された第２の抵抗変化型素子および第２の選択用スイッチとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第１および第２の選択用スイッチのＯＮ／ＯＦＦを制御する選択電圧を伝送する複数の行選択線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、
    前記メモリセルアレイの連続した２行毎に各々設けられ、行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該連続した２行の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と、
    行アドレスが示す行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＮさせる選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＦＦさせる選択電圧を出力するとともに、行アドレスが示す行を含む連続した２行に共通のソース線にデータ書き込みまたはデータ読み出しのためのソース電圧を出力する行デコーダと、
    前記列毎に設けられたビット線および反転ビット線の組の中から一組のビット線および反転ビット線を選択し、データ線および反転データ線に各々接続する列選択部と、
    列アドレスに対応した列のビット線および反転ビット線を前記列選択部に選択させる列デコーダと、
    データ書き込み時に前記データ線および前記反転データ線に書込データに応じた高低関係を持ったデータ電圧および反転データ電圧を印加する書込ドライバと、
    データ読み出し時に前記データ線および前記反転データ線に前記列選択部を介して接続された不揮発性メモリセルの第１および第２の抵抗変化型素子の抵抗値の高低関係を示す読出データを生成するセンスアンプと、
    を具備することを特徴とする不揮発性メモリ。
17. 各々、ビット線接続端およびソース線接続端間に直列接続された第１の抵抗変化型素子および第１の電界効果トランジスタと、反転ビット線接続端および前記ソース線接続端間に直列接続された第２の抵抗変化型素子および第２の電界効果トランジスタとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第１および第２の電界効果トランジスタの各ゲートに接続された複数の行選択線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、
    前記メモリセルアレイの連続した２行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該連続した２行の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と
    を具備することを特徴とする不揮発性メモリ。
18. データ書き込み時に、前記列アドレスに対応しない各列のビット線および反転ビット線に前記データ書き込みのためのソース電圧を供給するソース電圧供給手段を具備することを特徴とする請求項１２、１３、１４、１５、１７のいずれか１の請求項に記載の不揮発性メモリ。
19. ビット線およびソース線間に直列接続された第１の抵抗変化型素子および第１の選択用スイッチと、
    反転ビット線および前記ソース線間に直列接続された第２の抵抗変化型素子および第２の選択用スイッチとを具備し、
    前記第１の選択用スイッチおよび前記第２の抵抗変化型素子が前記ソース線側に、前記第１の抵抗変化型素子が前記ビット線側に、前記第２の選択用スイッチが前記反転ビット線側に各々設けられ、
    前記第１および第２の選択用スイッチがＯＮである状態において、前記ビット線から前記ソース線に向かう電流が前記第１の抵抗変化型素子に流れ、かつ、前記反転ビット線から前記ソース線に向かう電流が前記第２の抵抗変化型素子に流れた場合、前記第１の抵抗変化型素子の抵抗値が第１の方向に変化し、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に変化し、前記ソース線から前記ビット線に向かう電流が前記第１の抵抗変化型素子に流れ、かつ、前記ソース線から前記反転ビット線に向かう電流が前記第２の抵抗変化型素子に流れた場合、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に変化し、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に変化することを特徴とする不揮発性メモリセル。
20. データ書き込み時には、前記第１および第２の選択用スイッチをＯＮさせた状態において、書込データに対応した極性の電圧が前記ビット線および反転ビット線の組と前記ソース線にとの間に各々与えられ、前記第１および第２の抵抗変化型素子の各抵抗値に前記書込データに応じた高低関係が発生し、データ読み出し時には所定のソース電圧が前記ソース線に与えられ、前記第１および第２の選択用スイッチがＯＮとされ、前記第１および第２の抵抗変化型素子が前記第１および第２の選択用スイッチを介して前記ビット線および前記反転ビット線に接続されることを特徴とする請求項１９に記載の不揮発性メモリセル。
21. 各々、ビット線接続端およびソース線接続端間に直列接続された第１の抵抗変化型素子および第１の選択用スイッチと、反転ビット線接続端および前記ソース線接続端間に直列接続された第２の抵抗変化型素子および第２の選択用スイッチとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルであって、前記第１の選択用スイッチおよび前記第２の抵抗変化型素子が前記ソース線側に、前記第１の抵抗変化型素子が前記ビット線側に、前記第２の選択用スイッチが前記反転ビット線側に各々設けられた複数の不揮発性メモリセルと、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第１および第２の選択用スイッチのＯＮ／ＯＦＦを制御する選択電圧を伝送する複数の行選択線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ビット線接続端に接続された複数のビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記反転ビット線接続端に接続された複数の反転ビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記ソース線接続端に接続された複数のソース線と、
    行アドレスが示す行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＮさせる選択電圧を出力し、行アドレスが示す行以外の行に対応した行選択線に当該行の不揮発性メモリセルの第１および第２の選択用スイッチをＯＦＦさせる選択電圧を出力する行デコーダと、
    前記列毎に設けられたビット線、反転ビット線およびソース線の組の中から一組のビット線、反転ビット線およびソース線を選択し、データ線、反転データ線およびグローバルソース線に各々接続する列選択部と、
    列アドレスに対応した列のビット線、反転ビット線およびソース線を前記列選択部に選択させる列デコーダと、
    データ書き込み時に前記データ線および前記反転データ線の組と前記グローバルソース線の間に書込データに応じた極性の電圧を印加し、データ読み出し時に前記データ線および前記反転データ線を開放して前記グローバルソース線にデータ読み出しのためのソース電圧を出力する書込ドライバと、
    データ読み出し時に前記データ線および前記反転データ線に前記列選択部を介して接続された不揮発性メモリセルの第１および第２の抵抗変化型素子の抵抗値の高低関係を示す読出データを生成するセンスアンプと、
    を具備することを特徴とする不揮発性メモリ。
22. 各々、互いに直列接続された第１の抵抗変化型素子および第１の電界効果トランジスタと、互いに直列接続された第２の抵抗変化型素子および第２の電界効果トランジスタとを具備し、行列状に配列されてメモリセルアレイを構成する複数の不揮発性メモリセルと、
    前記メモリセルアレイの行毎に各々設けられ、各行に沿った方向に延びてメモリセルアレイを横切る配線であって、当該行の各不揮発性メモリセルの前記第１および第２の電界効果トランジスタの各ゲートに接続された複数の行選択線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記第１の電界効果トランジスタのドレインとの間に当該列の各不揮発性メモリセルの前記第１の抵抗変化型素子を各々挟む複数のビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記第２の電界効果トランジスタのドレインに接続された複数の反転ビット線と、
    前記メモリセルアレイの列毎に各々設けられ、各列に沿った方向に延びてメモリセルアレイを横切る配線であって、当該列の各不揮発性メモリセルの前記第２の電界効果トランジスタのソースとの間に当該列の各不揮発性メモリセルの第２の抵抗変化型素子を挟んだ各配線層に接続された複数のソース線と
    を具備することを特徴とする不揮発性メモリ。

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