JPH07160590A - 記憶データアクセス方法とその装置 - Google Patents

記憶データアクセス方法とその装置

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JPH07160590A
JPH07160590A JP30668293A JP30668293A JPH07160590A JP H07160590 A JPH07160590 A JP H07160590A JP 30668293 A JP30668293 A JP 30668293A JP 30668293 A JP30668293 A JP 30668293A JP H07160590 A JPH07160590 A JP H07160590A
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JP30668293A
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Hiromasa Yamamoto
博征 山本
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Original Assignee
SANSEI DENSHI JAPAN KK
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 不揮発性メモリの欠陥領域を回避して記憶デ
ータを正常にアクセスできる記憶データアクセス方法と
その装置を提供することを目的とする。 【構成】 図２は、フラッシュメモリ５の、あるブロッ
クのデータ構造の一例であり、６は欠陥領域である。判
別コード領域７は、次の領域からデータが格納されてい
るかどうかを示すコードが格納される。８はデータ格納
領域である。アドレス領域９は、続くデータがあれば、
その続くデータが格納されているフラッシュメモリのア
ドレスを格納し、また、続くデータがなければ、データ
のエンドを示すコードを格納する。尚、１２は欠陥領域
であるために、データｃ１３が格納される領域は、デー
タｂ１０の領域から飛んでいる。アドレス領域１４に
は、一連のデータの最後を示すエンドコードが格納され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリの欠陥領域を回
避して記憶データをアクセスする記憶データアクセス方
法とその装置に関する。
【０００２】
【従来の技術】従来、不揮発性メモリを内蔵する情報処
理システムにおいては、不揮発性メモリの欠陥領域を回
避して使用するために以下の方法を用いていた。
【０００３】図７は、第１の従来例の不揮発性メモリ２
００のデータ構造を説明する図である。不揮発性メモリ
２００は、データを格納するデータエリア２０１とデー
タエリアの欠陥を救済する欠陥救済エリア２０２から構
成される。ここで、データエリア２０１には、第１の欠
陥領域２０３と第２の欠陥領域２０４がある例を示して
いる。これら、欠陥領域の代換え領域は欠陥救済エリア
２０２に用意される。
【０００４】即ち、欠陥領域２０３に対応する代替え領
域は第１の救済エリア２０５であり、欠陥領域２０４に
対応する代替え領域は第２の救済エリア２０６である。
第１の救済エリア２０５には、第１の欠陥領域２０３の
アドレス情報と、代替えデータが格納される。同様に、
第２の救済エリア２０６には、第２の欠陥領域２０４の
アドレス情報と、代替えデータが格納される。
【０００５】この様な、データ構造をフラッシュメモリ
内にもつことによって、データエリア２０１の欠陥領域
のデータの救済を行っていた。
【０００６】また、第２の従来例を図８の不揮発性メモ
リ３００のデータ構造を説明する図を用いて説明する。
ここでは、第１の欠陥領域３０１と第２の欠陥領域３０
２がデータエリア３０４の存在している例を示す。欠陥
救済エリア３０３は、フラッシュメモリのブロックのエ
ンド３０５からブロックの先頭方向に向かって、欠陥領
域の個数に従って、その領域が拡張していく。即ち、第
１の欠陥救済領域３０６には、第１の欠陥領域３０１の
アドレスが格納される。同様に、第２の欠陥救済領域３
０７には、第２の欠陥領域３０２のアドレスが格納され
る。
【０００７】以上、説明したように、予め、欠陥救済領
域の情報を参照することで、データ領域の欠陥領域を回
避して格納されているデータをアクセスすることができ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、従来技
術では、データ領域に欠陥がある場合は、欠陥救済領域
を用いることによって欠陥を回避することができたが、
欠陥救済領域自身に欠陥領域がある場合、欠陥を回避す
ることができなかった。
【０００９】本発明は上記従来例に鑑みてなされたもの
で、不揮発性メモリの欠陥領域の発生位置によらずに、
欠陥領域を回避して記憶データを正常にアクセスでき、
欠陥のないデータ領域を効率よくアクセスする記憶デー
タアクセス方法とその装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の記憶データアクセス方法とその装置は以下
の構成を備える。即ち、非欠陥のデータ領域の始まりを
示す判別コードを備える判別コード領域と、データを記
憶するデータ記憶領域と、次のデータ記憶領域のアドレ
スを格納するアドレスポインタ領域と、を記憶装置の記
憶領域に生成する生成工程と、前記判別コード領域とア
ドレスポインタ領域に格納されたデータに基づいて、デ
ータ記憶領域に対してデータのリード／ライトを行うデ
ータ・リード／ライト工程とを備える。
【００１１】また、別の発明は、非欠陥の欠陥情報格納
領域の始まりを示す判別コードを備える判別コード領域
と、データを記憶するデータ記憶領域の中の欠陥領域の
アドレスを格納する欠陥アドレス領域と、前記欠陥領域
に対応する代替えデータを格納する代替えデータ領域
と、前記データ記憶領域の中の次の欠陥領域に対応する
欠陥情報格納領域のアドレスを格納するアドレスポイン
タ領域と、を記憶装置の記憶領域に生成する生成工程
と、前記欠陥情報格納領域に格納されたデータに基づい
て、前記データ記憶領域に対してデータのリード／ライ
トを行うデータ・リード／ライト工程とを備える。
【００１２】また、別の発明は、非欠陥の欠陥情報格納
領域の始まりを示す判別コードを備える判別コード領域
と、データを記憶するデータ記憶領域の中の欠陥領域の
アドレスを格納する欠陥アドレス領域と、前記データ記
憶領域の中の次の欠陥領域に対応する欠陥情報格納領域
のアドレスを格納するアドレスポインタ領域と、を記憶
装置の記憶領域に生成する生成工程と、前記欠陥情報格
納領域に格納されたデータに基づいて、前記データ記憶
領域に対してデータのリード／ライトを行うデータ・リ
ード／ライト工程とを備える。
【００１３】また、別の発明は、非欠陥のデータ領域の
始まりを示す判別コードを備える判別コード領域と、次
のデータ領域のアドレスをポイントするアドレスポイン
タを備えるアドレスポインタ領域と、データを記憶する
データ記憶領域とを記憶装置の記憶領域に生成する生成
工程と、前記判別コードと、前記アドレスポインタに基
づいて、前記データ記憶領域に対してデータのリード／
ライトを行うデータ・リード／ライト工程とを備える。
【００１４】また、別の発明は、非欠陥のデータ領域の
始まりを示す判別コードを備える判別コード領域と、デ
ータを記憶するデータ記憶領域と、次のデータ記憶領域
のアドレスを格納するアドレスポインタ領域と、を記憶
装置の記憶領域に生成する生成手段と、前記判別コード
領域とアドレスポインタ領域に格納されたデータに基づ
いて、データ記憶領域に対してデータのリード／ライト
を行うデータ・リード／ライト手段とを備える。
【００１５】また、別の発明は、非欠陥の欠陥情報格納
領域の始まりを示す判別コードを備える判別コード領域
と、データを記憶するデータ記憶領域の中の欠陥領域の
アドレスを格納する欠陥アドレス領域と、前記欠陥領域
に対応する代替えデータを格納する代替えデータ領域
と、前記データ記憶領域の中の次の欠陥領域に対応する
欠陥情報格納領域のアドレスを格納するアドレスポイン
タ領域と、を記憶装置の記憶領域に生成する生成手段
と、前記欠陥情報格納領域に格納されたデータに基づい
て、前記データ記憶領域に対してデータのリード／ライ
トを行うデータ・リード／ライト手段とを備える。
【００１６】また、別の発明は、非欠陥の欠陥情報格納
領域の始まりを示す判別コードを備える判別コード領域
と、データを記憶するデータ記憶領域の中の欠陥領域の
アドレスを格納する欠陥アドレス領域と、前記データ記
憶領域の中の次の欠陥領域に対応する欠陥情報格納領域
のアドレスを格納するアドレスポインタ領域と、を記憶
装置の記憶領域に生成する生成手段と、前記欠陥情報格
納領域に格納されたデータに基づいて、前記データ記憶
領域に対してデータのリード／ライトを行うデータ・リ
ード／ライト手段とを備える。
【００１７】また、別の発明は、非欠陥のデータ領域の
始まりを示す判別コードを備える判別コード領域と、次
のデータ領域のアドレスをポイントするアドレスポイン
タを備えるアドレスポインタ領域と、データを記憶する
データ記憶領域とを記憶装置の記憶領域に生成する生成
手段と、前記判別コードと、前記アドレスポインタに基
づいて、前記データ記憶領域に対してデータのリード／
ライトを行うデータ・リード／ライト手段とを備える。
【００１８】
【作用】以上の構成において、本発明の記憶データアク
セス方法とその装置は、非欠陥のデータ領域の始まりを
示す判別コードを備える判別コード領域と、データを記
憶するデータ記憶領域と、次のデータ記憶領域のアドレ
スを格納するアドレスポインタ領域とを記憶装置の記憶
領域に生成し、前記判別コード領域とアドレスポインタ
領域に格納されたデータに基づいて、データ記憶領域に
対してデータのリード／ライトを行う。
【００１９】また、別の発明は、非欠陥の欠陥情報格納
領域の始まりを示す判別コードを備える判別コード領域
と、データを記憶するデータ記憶領域の中の欠陥領域の
アドレスを格納する欠陥アドレス領域と、前記欠陥領域
に対応する代替えデータを格納する代替えデータ領域
と、前記データ記憶領域の中の次の欠陥領域に対応する
欠陥情報格納領域のアドレスを格納するアドレスポイン
タ領域とを記憶装置の記憶領域に生成し、前記欠陥情報
格納領域に格納されたデータに基づいて、前記データ記
憶領域に対してデータのリード／ライトを行う。
【００２０】また、別の発明は、非欠陥の欠陥情報格納
領域の始まりを示す判別コードを備える判別コード領域
と、データを記憶するデータ記憶領域の中の欠陥領域の
アドレスを格納する欠陥アドレス領域と、前記データ記
憶領域の中の次の欠陥領域に対応する欠陥情報格納領域
のアドレスを格納するアドレスポインタ領域とを記憶装
置の記憶領域に生成し、前記欠陥情報格納領域に格納さ
れたデータに基づいて、前記データ記憶領域に対してデ
ータのリード／ライトを行う。
【００２１】また、別の発明は、非欠陥のデータ領域の
始まりを示す判別コードを備える判別コード領域と、次
のデータ領域のアドレスをポイントするアドレスポイン
タを備えるアドレスポインタ領域と、データを記憶する
データ記憶領域とを記憶装置の記憶領域に生成し、 前
記判別コードと、前記アドレスポインタに基づいて、前
記データ記憶領域に対してデータのリード／ライトを行
う。
【００２２】また、別の発明は、非欠陥のデータ領域の
始まりを示す判別コードを備える判別コード領域と、デ
ータを記憶するデータ記憶領域と、次のデータ記憶領域
のアドレスを格納するアドレスポインタ領域とを記憶装
置の記憶領域に、生成手段が生成し、前記判別コード領
域とアドレスポインタ領域に格納されたデータに基づい
て、データ記憶領域に対してデータのリード／ライト
を、データ・リード／ライト手段が行う。
【００２３】また、別の発明は、非欠陥の欠陥情報格納
領域の始まりを示す判別コードを備える判別コード領域
と、データを記憶するデータ記憶領域の中の欠陥領域の
アドレスを格納する欠陥アドレス領域と、前記欠陥領域
に対応する代替えデータを格納する代替えデータ領域
と、前記データ記憶領域の中の次の欠陥領域に対応する
欠陥情報格納領域のアドレスを格納するアドレスポイン
タ領域とを記憶装置の記憶領域に、生成手段が生成し、
前記欠陥情報格納領域に格納されたデータに基づいて、
前記データ記憶領域に対してデータのリード／ライト
を、データ・リード／ライト手段が行う。
【００２４】また、別の発明は、非欠陥の欠陥情報格納
領域の始まりを示す判別コードを備える判別コード領域
と、データを記憶するデータ記憶領域の中の欠陥領域の
アドレスを格納する欠陥アドレス領域と、前記データ記
憶領域の中の次の欠陥領域に対応する欠陥情報格納領域
のアドレスを格納するアドレスポインタ領域とを記憶装
置の記憶領域に、生成手段が生成し、前記欠陥情報格納
領域に格納されたデータに基づいて、前記データ記憶領
域に対してデータのリード／ライトを、データ・リード
／ライト手段が行う。
【００２５】また、別の発明は、非欠陥のデータ領域の
始まりを示す判別コードを備える判別コード領域と、次
のデータ領域のアドレスをポイントするアドレスポイン
タを備えるアドレスポインタ領域と、データを記憶する
データ記憶領域とを記憶装置の記憶領域に、生成手段が
生成し、前記判別コードと、前記アドレスポインタに基
づいて、前記データ記憶領域に対してデータのリード／
ライトを、データ・リード／ライト手段が行う。
【００２６】
【実施例】
（第１の実施例）図１を用いて、本発明の第１の実施例
のハードウエア概要を説明する。
【００２７】図１は、フラッシュメモリ５を組み込んだ
情報処理装置１００の主要なハードウエア構成を示す。
ＣＰＵ１は、情報処理装置１００全体の制御を行う。Ｒ
ＯＭ２には、フラッシュメモリ５を制御するプログラム
等の各種プログラムが格納されている。ＣＰＵ１は、Ｒ
ＯＭ２に格納されているプログラムを読みだし実行す
る。ＲＡＭ３は、各種プログラムが実行するための作業
用領域やフラッシュメモリ５とのデータの入出力を行う
ためのバッファ領域としてＣＰＵ１によって使用され
る。フラッシュメモリコントローラ４は、ＣＰＵ１から
指令を受け、フラッシュメモリ５とのデータの入出力を
制御する。制御線６とアドレス／データ線７は、ＣＰＵ
１、ＲＯＭ２、ＲＡＭ３、フラッシュメモリコントロー
ラ４間のインターフェイスを取る。
【００２８】図２は、第１の実施例の情報処理装置１０
０のフラッシュメモリのあるブロックのデータ構造の一
例を示す図である。６は正常にデータの入出力ができな
い欠陥領域であることを示す。７は、判別コード領域で
あり、次の領域からデータが格納されているかいないか
を示すコードを格納する。但し、判別コード領域７は、
続く１単位のデータ領域に欠陥がない場合に生成され
る。図２の例では、次の領域からデータが格納されてい
ることを示すコードが格納されている。８はデータ格納
領域であり、データａ８が格納されている。アドレス領
域９は、データａに続くデータがあれば、その続くデー
タが格納されているフラッシュメモリのアドレス（以
下、「アドレスポインタ」と呼ぶ）を格納し、また、デ
ータａ８に続くデータがなければ、データのエンドを示
すコードを格納する。ここでの例では、データａ８に続
くデータｂ１０が存在するので、アドレス領域９にはデ
ータｂが格納されているフラッシュメモリの先頭アドレ
スが格納されている。同様に、データｂ１０の後にはデ
ータｃ１３が続いており、そのため、アドレス領域１１
には、データｃ１３が格納されている領域の先頭アドレ
スが格納される。尚、１２には欠陥データ領域があるた
め、データｃ１３が格納される領域は、データｂ１０の
領域から飛んでいる。データｃ１３がデータａ８から続
いたデータの最後であるため、アドレス領域１４には、
一連のデータの最後を示すエンドコードが格納される。
以上説明したデータ構造を用いれば、欠陥のページが新
たにできても、その欠陥ページを指していたアドレスポ
インタを新たな正常なデータ領域を指すように書き換え
るだけでよい。
【００２９】図３は、図２を用いて説明したデータ構造
を持つフラッシュメモリ５に格納されたデータを読み出
す処理を行うリード処理ルーチンのフローを示す。この
プログラムは、予めＲＯＭ２に格納されており、ＣＰＵ
１はＲＯＭ２のプログラムを読みだして実行する。ＣＰ
Ｕ１はフラッシュメモリに対するデータリード要求が発
生すると、図３に示す「リード処理ルーチン」をコール
する。この時、リード処理ルーチンには、フラッシュメ
モリの読みだし開始アドレスが引き渡される。
【００３０】ステップＳ１では、引き渡されたフラッシ
ュメモリの読みだし開始アドレスから、記憶単位分のデ
ータを読み込み、ＲＡＭ３へバッファする。以下、記憶
単位をページとする。
【００３１】ステップＳ４では、ＲＡＭ３のバッファさ
れた１ページ分の領域を順に探索して、判別コードが書
き込まれているかチェックする。判別コードがなけれ
ば、ステップＳ２へ進み、次の１ページ分のデータを読
み込み、ＲＡＭ３へバッファする。そして、ステップＳ
４へ戻る。一方、判別コードが発見されると、ステップ
Ｓ５へ進む。
【００３２】ステップＳ５では、判別コードをチェック
して、データが存在するかどうか判定する。データが存
在しないことを示すコードであれば、データが存在しな
いことを示すエラーコードを返却パラメタとして、本リ
ード処理ルーチンを呼びだしたプログラムへ戻る。デー
タが存在することを示すコードであれば、ステップＳ６
へ進む。
【００３３】ステップＳ６では、ＲＡＭ３のバッファさ
れたデータの中から、アドレスポインタをＣＰＵ１に読
み込み、エンドマークであるかアドレスポインタである
かチェックする。尚、アドレスポインタの格納されてい
る領域は、所定の大きさのデータ領域の次に配置されて
いる。ここで、エンドマークが設定されていれば、リー
ドを終了して、本リード処理ルーチンを呼びだしたプロ
グラムへ戻る。また、次のデータ領域を示すアドレスポ
インタ値が設定されていれば、ステップＳ７へ進む。
【００３４】ステップＳ７では、アドレスポインタ値で
示されるフラッシュメモリのアドレスから１ページ分の
データを読み込み、ＲＡＭ３へバッファする。そして、
ステップＳ６へ戻り、エンドマークが現れるまでリード
を続ける。
【００３５】以上の手順で、データがフラッシュメモリ
に格納されていれば、ＲＡＭ３に一連のデータが格納さ
れることになる。
【００３６】次に、図４のデータ構造生成ルーチンのフ
ローチャートを参照して、第１の実施例のデータ構造を
持つようにフラッシュメモリに、欠陥領域管理のための
情報と書き込みデータを生成する処理を説明する。この
プログラムは、予めＲＯＭ２に格納されており、ＣＰＵ
１はＲＯＭ２のプログラムを読みだして実行する。ＣＰ
Ｕ１はフラッシュメモリに対するデータライト要求が発
生すると、図４に示す「データ構造生成ルーチン」をコ
ールする。この時、データ構造生成ルーチンには、フラ
ッシュメモリの書き込み開始アドレスと、予めＲＡＭ３
に格納されているライトデータの先頭アドレスポインタ
が引き渡される。
【００３７】ステップＳ２００では、引き渡されたフラ
ッシュメモリの書き込み開始アドレスから、１ページ分
の所定のデータ列を書き込み、その後同じ領域を読みだ
して、書き込みデータと読みだしデータが一致するかど
うかチェックする。以下、このチェックを、データベリ
ファイチェックと呼ぶ。
【００３８】ステップＳ２０１では、データベリファイ
チェックの結果、欠陥領域があると判定されれば、ステ
ップＳ２０２へ進み、次の１ページに対して、データベ
リファイチェックを行い、ステップＳ２０１へ戻る。欠
陥がないと判定されれば、ステップＳ２０３へ進む。
【００３９】ステップＳ２０３では、判別コードと、ラ
イトデータの先頭アドレスポインタがポイントする所定
容量のデータを、ステップＳ２０２で欠陥がないと判断
された領域に書き込む。
【００４０】ステップＳ２０４では、ＲＡＭ３にまだ継
続してライトするライトデータが残っているかどうかチ
ェックする。そして、残っていれば、ステップＳ２０５
へ進む。残っていなければ、ステップＳ２０９へ進み、
次のアドレスポインタを格納する領域に「エンドマー
ク」を書き込み、本ルーチンをコールしたプログラムへ
リターンする。
【００４１】ステップＳ２０５では、フラッシュメモリ
５上の次の１ページ領域に欠陥があるかどうかデータベ
リファイチェックを行う。
【００４２】ステップＳ２０５のチェックの結果を判定
する。ここで、欠陥があると判定されると、ステップＳ
２０５へ戻り、同じ処理を繰り返す。欠陥がないと判定
されれば、ステップＳ２０７へ進む。
【００４３】ステップＳ２０７では、ステップＳ２０５
で欠陥がないと判定した領域の先頭アドレスをアドレス
ポインタとして、これをアドレス領域に書き込む。
【００４４】ステップＳ２０８では、ステップＳ２０５
で欠陥がないと判定した領域に対し、ＲＡＭ３に格納さ
れている次のライトデータを書き込む。そして、ステッ
プＳ２０４へ戻る。
【００４５】以上、説明した処理により、フラッシュメ
モリ５のあるブロックに欠陥を回避するデータ構造とラ
イトデータを格納することができる。
【００４６】尚、データ構造がすでに、生成してあるフ
ラッシュメモリ５のブロックに対して、ライトデータを
書き込む場合は、図３のリード処理フローでリードデー
タ処理をライトデータ処理に置き換えることにより、ラ
イトデータ処理も同様にできることは言うまでもない。
【００４７】また、アドレス領域に書き込むアドレスポ
インタは、そのアドレス領域のアドレスを基準とした相
対アドレスでもよいし、フラッシュメモリの絶対アドレ
スでもよい。
【００４８】以上説明したように、第１の実施例によれ
ば以下のような効果が得られる。即ち、フラッシュメモ
リのどの領域に欠陥領域があっても、その領域を代替え
する領域を生成でき、正常なデータアクセスを可能とす
る。また、フラッシュメモリの欠陥状態によっては、そ
のフラッシュメモリは使えないといった歩留まりの低下
を防ぐことができる。
【００４９】（第２の実施例）図５は、第２の実施例の
フラッシュメモリ５のデータ構造を説明する図である。
図５は、フラッシュメモリ５のあるブロックのデータ構
造を示す。ここで、そのブロックは、データエリア４３
と欠陥リスト４４の２つの領域に分割される。
【００５０】ここでは、データエリア４３のアドレスａ
ａと、アドレスｂｂと、アドレスｃｃの領域に欠陥があ
り、欠陥リスト４４の領域には欠陥がない例を示してい
る。データエリア４３の欠陥に関する情報は欠陥リスト
４４に格納される。欠陥リスト４４の構造とその生成方
法について以下説明する。欠陥リスト４４の先頭には、
判別コード４５が格納される。この判別コード４５は、
この判別コード４５以降の領域に欠陥情報が格納されて
いるか否かを示すコードである。例えば、「α」という
コードが格納されていれば、この判別コード４５以降の
領域に欠陥情報が格納されていることを示す。また、
「β」というコードが格納されていれば、この判別コー
ド４５以降の領域に欠陥情報はないことを示す。図４の
例では、データエリア４３に欠陥領域があるので、
「α」というコードが格納されている。判別コード４５
の次の領域４６は、データエリア４３の欠陥のある領域
のアドレスを格納する領域であり、データエリア４３の
始めの欠陥領域４０のアドレスａａが格納される。その
次の領域４７には、欠陥領域４０に本来書くべきだった
修正データを格納する。その次の領域４８は、次の欠陥
情報を格納してあるアドレスポインタを格納する。図５
の例では、欠陥リスト４４には欠陥領域がないので、各
欠陥情報は連続した領域に格納される。すなわち、領域
４８のアドレスポインタは、自分の領域の次の領域、即
ち領域４９を次の欠陥情報を格納する領域として指す。
領域４９には、欠陥領域４１のアドレス「ｂｂ」が格納
される。その次の領域５０には、アドレス「ｂｂ」に対
応する修正データが格納される。さらに、次の領域５１
には、次の欠陥領域４２に対応する欠陥情報が、同様の
データ構造で格納される。尚、最後の欠陥情報のアドレ
スポインタの領域には、「エンドマーク」を示すコード
が格納される。
【００５１】以上説明したように、欠陥リスト４４の各
欠陥領域の修正情報は、 欠陥アドレス 修正データ 次の欠陥情報格納領域へのポインタ の３つの情報から構成される。
【００５２】以上、図５を用いて、欠陥リスト中には、
欠陥がない場合のデータ構造とその生成方法を説明した
が、この生成方法を記述したプログラムは、予めＲＯＭ
２に格納されており、ＣＰＵ１はこのプログラムを読み
だして実行する。
【００５３】次に、欠陥リスト中に欠陥がある場合のデ
ータ構造について図６を参照して説明する。
【００５４】図６は、フラッシュメモリ５のあるブロッ
クのデータ構造の一例を示す。ここでは、データエリア
５３と欠陥リスト５４の領域の両方に欠陥領域がある例
を示している。データエリア５３での欠陥６０、６１、
６２は、図５に示した状態と同じである。一方、欠陥リ
スト５４の領域には、６３と６５の領域に欠陥がある。
６３の領域に欠陥がなければ、この領域に判別コードが
格納される。しかし、６３の領域に欠陥があるので、欠
陥のない次の領域に判別コード６４が格納される。判別
コード６４は、図５で説明した判別コード４５と同様で
ある。判別コードの次の領域からは、データエリア５３
の各欠陥領域の修正情報６５、６６、６７が格納され
る。各修正情報は、欠陥アドレス、修正データ、次の欠
陥情報格納領域へのポインタを持つ。修正情報６６と６
７の間には、欠陥領域６８があるので、その２つ修正情
報間は連続していない。
【００５５】以上、図５、図６を参照して説明したよう
に、たとえ欠陥領域が欠陥リストの領域にあっても、ア
ドレスポインタを使って、欠陥領域をさけて正常な領域
をポイントしていけるので、欠陥リストは正常に機能で
きる。従って、欠陥に強い強いデータ構造であると言え
る。
【００５６】第２の実施例のデータ構造を持つフラッシ
ュメモリ５に格納されたデータを読み出す処理は、第１
の実施例の図３に示したリード処理と同様である。
【００５７】次に、図９を参照して、第２の実施例の欠
陥リストのデータ構造を生成する手順の説明を行う。Ｃ
ＰＵ１は、フラッシュメモリの欠陥リストの開始アドレ
スを図９に示す欠陥リスト生成ルーチンをコールする際
に引き渡す。また、データエリアの欠陥領域のアドレス
は予めベリファイチェックの結果、ＲＡＭ３に格納され
ているとする。
【００５８】ステップＳ９０では、引き渡されたフラッ
シュメモリの欠陥リストの開始アドレスから、１ページ
分のデータベリファイチェックを行う。
【００５９】ステップＳ９１では、ステップＳ９０でチ
ェックした結果、欠陥領域があると判定されれば、ステ
ップＳ９２へ進み、次の１ページに対して、ベリファイ
チェックを行い、ステップＳ９１へ戻る。欠陥がないと
判定されれば、ステップＳ９３へ進む。
【００６０】ステップＳ９３では、判別コードを欠陥が
ないと判断された領域の先頭に書き込む。
【００６１】ステップＳ９４では、ＲＡＭ３に格納され
ている、データエリアの欠陥領域のアドレスのうち、未
処理のものが残っているかチェックする。欠陥領域に対
応する欠陥リストの生成が終わっていないものが残って
いれば、ステップＳ９９へ進み、エンドマークをアドレ
スポインタ領域に書き込みリターンする。まだ、残って
いれば、ステップＳ９５へ進む。
【００６２】ステップＳ９５では、ＲＡＭ３に格納され
ている、データエリアの欠陥領域のアドレスと、その欠
陥領域に対する修正データを書き込む。
【００６３】ステップＳ９５では、次の領域のベリファ
イを行う。
【００６４】ステップＳ９６では、ベリファイチェック
の結果、欠陥があると判定されれば、ステップＳ９６へ
戻る。欠陥がないと判定されれば、ステップＳ９８へ進
む。
【００６５】ステップＳ９８では、ステップＳ９７で欠
陥がないと判定した領域の先頭アドレスをアドレスポイ
ンタとして、アドレスポインタ領域に書き込む。そし
て、ステップ９４からの処理に戻り、データエリアの未
処理の欠陥領域に対応する処理を続ける。
【００６６】また、アドレスポインタの領域には、それ
自身のアドレスを基準とした相対アドレスでもよいし、
フラッシュメモリの絶対アドレスでもよい。
【００６７】以上説明したように、本実施例によれば以
下のような効果が得られる。即ち、欠陥リスト領域に欠
陥領域があっても、データエリアの欠陥領域に対応する
正常な代替えデータ領域を生成でき、正常なデータアク
セスを可能とする。また、フラッシュメモリの欠陥状態
によっては、そのフラッシュメモリは使えないといった
歩留まりの低下を防ぐことができる。
【００６８】（第３の実施例）第１の実施例では、図２
を参照して説明したフラッシュメモリのデータ構造で、
判別コード領域７を割り当てる際には、続くデータａ領
域８とアドレスポインタ領域９が欠陥のない領域である
ことが必要であった。
【００６９】第３の実施例では、続くデータａ領域８と
アドレスポインタ領域９に欠陥があっても、同じ位置に
判別コード領域７を割り当てることができるフラッシュ
メモリのデータ構造を生成する。このことにより、より
効率的にフラッシュメモリの欠陥領域を回避できるた
め、フラッシュメモリの有効利用領域を増やすことが可
能となる。
【００７０】図１０は、第３の実施例のフラッシュメモ
リの、あるブロック５のデータ構造の一例を示す図であ
る。４００は正常にデータの入出力ができない欠陥領域
であることを示す。４０１は、判別コード領域であり、
次の領域からデータが格納されているかいないかを示す
コードを格納する。但し、判別コード領域４０１は、少
なくとも続くアドレスポインタ４０２の領域に欠陥がな
い場合に生成される。
【００７１】第１の実施例では、判別コード領域に続く
データ領域とアドレスポインタ領域に欠陥がない場合
に、はじめて判別コード領域が生成された。従って、第
１の実施例による判別コード領域の生成方法に比べて、
より柔軟に判別コード領域が確保でき効率がよい。
【００７２】図１０を参照して、４０３の位置に欠陥領
域があるが、判別コード領域４０１と続くアドレスポイ
ンタ領域の連続領域に欠陥がないため、４０１と４０２
の呂域に、それぞれ判別コード領域とアドレスポインタ
領域を割り当てることができる。アドレスポインタ領域
４０２には、欠陥のないデータ領域４０４に対するアド
レスポインタが設定される。
【００７３】以上説明したように、第３の実施例によれ
ば、より効率的にフラッシュメモリの欠陥領域を回避で
きるため、フラッシュメモリの有効利用領域を増やすこ
とが可能となる。 （第４の実施例）第２の実施例では、図５に示すフラッ
シュメモリのデータ構造を用いて、効率的なデータのア
クセスを行った。フラッシュメモリの欠陥リスト４４に
は、修正データ領域が用意され、対応するデータエリア
８３の各欠陥領域に対応する修正データが格納された。
これに対して第４の実施例では、欠陥リストには修正デ
ータ領域を設けずに、データエリアの欠陥領域の欠陥ア
ドレスだけを格納する。そして、データエリア８３の欠
陥領域の位置を予め、欠陥リスト８４を参照することで
確認することにより、欠陥領域８０、８１、８２をスキ
ップしながらデータエリア８３に対するデータのアクセ
スを行う。即ち、データエリア８３の欠陥領域に、その
領域が正常な領域であれば、格納されるはずであったデ
ータは、その欠陥領域の次の領域から格納される。従っ
て、第２の実施例でのデータ構造と第４の実施例のデー
タ構造の違いは、データエリア４３、８３に欠陥領域が
あった場合、その代替え領域を欠陥リスト領域４４、８
４に割り当てるか、データエリアに割り当てるかの違い
である。
【００７４】図１１を参照して、第４の実施例のデータ
構造の説明を詳細に以下行う。図１１は、第４の実施例
でのフラッシュメモリのアクセス方法を説明するデータ
構造図であり、フラッシュメモリの、あるブロックに生
成されたデータ構造を示す。このブロックは、データエ
リア８３と欠陥リスト８４の２つの領域に分割される。
【００７５】ここでは、データエリア８３のアドレスａ
ａ（８０）と、アドレスｂｂ（８１）と、アドレスｃｃ
（８２）の領域に欠陥があり、また、欠陥リスト８４の
領域には、欠陥領域８９がある場合の例を示している。
データエリア８３の欠陥に関する情報は欠陥リスト８４
に格納される。欠陥リスト８４の構造とその生成方法に
ついて以下説明する。欠陥リスト８４の先頭には、判別
コード８５が格納される。この判別コード８５は、この
判別コード８５以降の領域に欠陥情報が格納されている
か否かを示すコードである。例えば、「α」というコー
ドが格納されていれば、この判別コード８５以降の領域
に欠陥情報が格納されていることを示す。また、「β」
というコードが格納されていれば、この判別コード８５
以降の領域に欠陥情報はないことを示す。図４の例で
は、データエリア８３に欠陥領域があるので、「α」と
いうコードが格納されている。判別コード８５の次の領
域８６は、データエリア８３の欠陥のある領域のアドレ
スを格納する領域であり、データエリア８３の始めの欠
陥領域８０のアドレスａａが格納される。その次の領域
８８は、次の欠陥情報を格納してあるアドレスポインタ
を格納する。このアドレスポインタ値は、８９に欠陥領
域があるので、その次の欠陥のない領域８７のアドレス
を格納する。領域８７には、欠陥領域８１のアドレス
「ｂｂ」が格納される。その次の領域９０には、次の欠
陥領域８２に対応する欠陥情報を格納する領域のアドレ
スを、同様の方法で格納する。尚、最後の欠陥情報のア
ドレスポインタの領域には、「エンドマーク」を示すコ
ードが格納される。
【００７６】以上説明したように、欠陥リスト４４の各
欠陥領域の欠陥情報は、 欠陥アドレス 次の欠陥情報格納領域へのポインタ の２つの情報から構成される。
【００７７】以上、図１１を用いて、フラッシュメモリ
に欠陥がある場合のデータ構造とその生成方法を説明し
たが、この生成方法を記述したプログラムは、予めＲＯ
Ｍ２に格納されており、ＣＰＵ１はこのプログラムを読
みだして実行する。
【００７８】以上、図１１を参照して説明したように、
たとえ欠陥領域が欠陥リストの領域にあっても、アドレ
スポインタを使って、欠陥領域をさけて正常な領域をポ
イントしていけるので、欠陥リストは正常に機能でき
る。従って、欠陥に強い強いデータ構造であると言え
る。
【００７９】次に、図１２を参照して、第４の実施例の
欠陥リストのデータ構造を生成する手順の説明を行う。
ＣＰＵ１は、フラッシュメモリの欠陥リストの開始アド
レスを図１２に示す欠陥リスト生成ルーチンをコールす
る際に引き渡す。また、データエリアの欠陥領域のアド
レスは予めベリファイチェックの結果、ＲＡＭ３に格納
されているとする。
【００８０】ステップＳ７０では、引き渡されたフラッ
シュメモリの欠陥リストの開始アドレスから、１ページ
分のデータベリファイチェックを行う。
【００８１】ステップＳ７１では、ステップＳ７０でチ
ェックした結果、欠陥領域があると判定されれば、ステ
ップＳ７２へ進み、次の１ページに対して、ベリファイ
チェックを行い、ステップＳ７１へ戻る。欠陥がないと
判定されれば、ステップＳ７３へ進む。
【００８２】ステップＳ７３では、判別コードを欠陥が
ないと判断された領域の先頭に書き込む。
【００８３】ステップＳ７４では、ＲＡＭ３に格納され
ている、データエリアの欠陥領域のアドレスのうち、未
処理のものが残っているかチェックする。欠陥領域に対
応する欠陥リストの生成が終わっていないものが残って
いれば、ステップＳ７９へ進み、エンドマークをアドレ
スポインタ領域に書き込みリターンする。まだ、残って
いれば、ステップＳ７５へ進む。
【００８４】ステップＳ７５では、ＲＡＭ３に格納され
ている、データエリアの欠陥領域のアドレスを書き込
む。
【００８５】ステップＳ７５では、次の領域のベリファ
イを行う。
【００８６】ステップＳ７６では、ベリファイチェック
の結果、欠陥があると判定されれば、ステップＳ７６へ
戻る。欠陥がないと判定されれば、ステップＳ７８へ進
む。
【００８７】ステップＳ７８では、ステップＳ７７で欠
陥がないと判定した領域の先頭アドレスをアドレスポイ
ンタとして、アドレスポインタ領域に書き込む。そし
て、ステップＳ９４からの処理に戻り、データエリアの
未処理の欠陥領域に対応する処理を続ける。
【００８８】また、アドレスポインタの領域には、それ
自身のアドレスを基準とした相対アドレスでもよいし、
フラッシュメモリの絶対アドレスでもよい。
【００８９】以上説明したように、本実施例によれば以
下のような効果が得られる。即ち、欠陥リスト領域に欠
陥領域があっても、データエリアの欠陥領域に対応する
正常な代替えデータ領域を生成でき、正常なデータアク
セスを可能とする。また、フラッシュメモリの欠陥状態
によっては、そのフラッシュメモリは使えないといった
歩留まりの低下を防ぐことができる。
【００９０】
【発明の効果】以上説明したように本発明によれば、不
揮発性メモリの欠陥領域の発生位置によらずに、欠陥領
域を回避して記憶データを正常にアクセスでき、欠陥の
ないデータ領域を効率よくアクセスできる。
【００９１】
【図面の簡単な説明】
【図１】本発明の１実施例を示すフラッシュメモリを搭
載した情報処理装置の構成図である。
【図２】第１の実施例のフラッシュメモリのデータ構造
を示す図である。
【図３】第１の実施例のフラッシュメモリに格納されて
いるデータを読み出す処理フローを示す図である。
【図４】第１の実施例のフラッシュメモリに、欠陥領域
を回避するデータ構造の生成とデータを書き込む処理の
フローを示す図である。
【図５】第２の実施例のフラッシュメモリのデータ構造
を示す図である。
【図６】第２の実施例のフラッシュメモリのデータ構造
を示す図である。
【図７】従来のフラッシュメモリの欠陥領域を回避する
データ構造を示す図である。
【図８】従来のフラッシュメモリの欠陥領域を回避する
データ構造を示す図である。
【図９】第２実施例のフラッシュメモリのデータ構造を
生成する処理フロー示す図である。
【図１０】第３実施例のフラッシュメモリのデータ構造
を示す図である。
【図１１】第４の実施例のフラッシュメモリのデータ構
造を示す図である。
【図１２】第４実施例のフラッシュメモリのデータ構造
を生成する処理フロー示す図である。
【符号の説明】
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ フラッシュメモリコントローラ ５ フラッシュメモリ

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 記憶装置の記憶領域に欠陥領域がある場
    合に、前記欠陥領域を回避して記憶データをアクセスす
    る記憶データアクセス方法であって、 非欠陥のデータ領域の始まりを示す判別コードを備える
    判別コード領域と、 データを記憶するデータ記憶領域と、 次のデータ記憶領域のアドレスを格納するアドレスポイ
    ンタ領域と、を記憶装置の記憶領域に生成する生成工程
    と、 前記判別コード領域とアドレスポインタ領域に格納され
    たデータに基づいて、データ記憶領域に対してデータの
    リード／ライトを行うデータ・リード／ライト工程と、 を備えることを特徴とする記憶データアクセス方法。
  2. 【請求項２】 前記生成工程は、 前記記憶領域の先頭領域に欠陥がある場合は、前記先頭
    領域の次の領域を前記判別コード領域に割り当てる、 ことを特徴とする請求項１に記載の記憶データアクセス
    方法。
  3. 【請求項３】 前記生成工程は、 前記アドレスポインタ領域の次のデータ領域が欠陥領域
    であれば、前記欠陥領域に続く非欠陥の領域の先頭アド
    レスを前記アドレスポインタ領域に格納する、 ことを特徴とする請求項１に記載の記憶データアクセス
    方法。
  4. 【請求項４】 前記データ・リード／ライト工程は、 前記判別コード領域を検索し、 前記検索された判別コード領域に続くデータ記憶領域に
    対して、データのリード／ライトを行い、 前記アドレスポインタ領域にアドレスポインタが格納さ
    れていれば、前記アドレスポインタの指すデータ記憶領
    域をアクセスする、ことを特徴とする請求項１に記載の
    記憶データアクセス方法。
  5. 【請求項５】 記憶装置の記憶領域に欠陥領域がある場
    合に、前記欠陥領域を回避して記憶データをアクセスす
    る記憶データアクセス方法であって、 非欠陥の欠陥情報格納領域の始まりを示す判別コードを
    備える判別コード領域と、 データを記憶するデータ記憶領域の中の欠陥領域のアド
    レスを格納する欠陥アドレス領域と、 前記欠陥領域に対応する代替えデータを格納する代替え
    データ領域と、 前記データ記憶領域の中の次の欠陥領域に対応する欠陥
    情報格納領域のアドレスを格納するアドレスポインタ領
    域と、を記憶装置の記憶領域に生成する生成工程と、 前記欠陥情報格納領域に格納されたデータに基づいて、
    前記データ記憶領域に対してデータのリード／ライトを
    行うデータ・リード／ライト工程と、を備えることを特
    徴とする記憶データアクセス方法。
  6. 【請求項６】 記憶装置の記憶領域に欠陥領域がある場
    合に、前記欠陥領域を回避して記憶データをアクセスす
    る記憶データアクセス方法であって、 非欠陥の欠陥情報格納領域の始まりを示す判別コードを
    備える判別コード領域と、 データを記憶するデータ記憶領域の中の欠陥領域のアド
    レスを格納する欠陥アドレス領域と、 前記データ記憶領域の中の次の欠陥領域に対応する欠陥
    情報格納領域のアドレスを格納するアドレスポインタ領
    域と、を記憶装置の記憶領域に生成する生成工程と、 前記欠陥情報格納領域に格納されたデータに基づいて、
    前記データ記憶領域に対してデータのリード／ライトを
    行うデータ・リード／ライト工程と、を備えることを特
    徴とする記憶データアクセス方法。
  7. 【請求項７】 記憶装置の記憶領域に欠陥領域がある場
    合に、前記欠陥領域を回避して記憶データをアクセスす
    る記憶データアクセス方法であって、 非欠陥のデータ領域の始まりを示す判別コードを備える
    判別コード領域と、 次のデータ領域のアドレスをポイントするアドレスポイ
    ンタを備えるアドレスポインタ領域と、 データを記憶するデータ記憶領域とを記憶装置の記憶領
    域に生成する生成工程と、 前記判別コードと、前記アドレスポインタに基づいて、
    前記データ記憶領域に対してデータのリード／ライトを
    行うデータ・リード／ライト工程と、を備えることを特
    徴とする記憶データアクセス方法。
  8. 【請求項８】 前記生成工程は、 前記欠陥情報格納領域の先頭領域に欠陥がある場合は、
    前記先頭領域の次の領域を前記判別コード領域に割り当
    てる、ことを特徴とする請求項５、６、あるいは７に記
    載の記憶データアクセス方法。
  9. 【請求項９】 前記生成工程は、 前記アドレスポインタ領域の次の領域が欠陥領域であれ
    ば、前記欠陥領域に続く非欠陥領域の先頭アドレスを前
    記アドレスポインタ領域に格納する、ことを特徴とする
    請求項５、あるいは６に記載の記憶データアクセス方
    法。
  10. 【請求項１０】 前記データ・リード／ライト工程は、 前記データ記憶領域の欠陥領域のデータをリード／ライ
    トする場合、前記欠陥情報格納領域から、前記欠陥領域
    に対応する代替えデータ領域をアクセスすることを特徴
    とする請求項５に記載の記憶データアクセス方法。
  11. 【請求項１１】 前記生成工程は、 前記欠陥情報格納領域の先頭領域に欠陥がある場合は、
    前記先頭領域の次の領域を前記判別コード領域に割り当
    てる、ことを特徴とする請求項５、あるいは６に記載の
    記憶データアクセス方法。
  12. 【請求項１２】 前記生成工程は、 前記アドレスポインタ領域の次の領域が欠陥領域であれ
    ば、前記欠陥領域に続く非欠陥領域の先頭アドレスを前
    記アドレスポインタ領域に格納する、ことを特徴とする
    請求項５、あるいは６に記載の記憶データアクセス方
    法。
  13. 【請求項１３】 前記データ・リード／ライト工程は、 前記データ記憶領域の欠陥領域のデータをリード／ライ
    トする場合、前記欠陥アドレス領域に格納されている、
    前記データ記憶領域の中の欠陥領域のアドレスに基づい
    て、前記前記データ記憶領域の欠陥領域をスキップする
    こと、を特徴とする請求項６に記載の記憶データアクセ
    ス方法。
  14. 【請求項１４】 前記生成工程は、 前記アドレスポインタ領域に、次の欠陥のないデータ領
    域の先頭アドレスを格納することを特徴とする請求項７
    に記載の記憶データアクセス方法。
  15. 【請求項１５】 前記データ・リード／ライト工程は、 前記判別コード領域を検索し、 前記検索された判別コード領域に続く前記アドレスポイ
    ンタ領域に格納されているアドレスポインタの指すデー
    タ領域のリード／ライトを行うことを特徴とする請求項
    ７に記載の記憶データアクセス方法。
  16. 【請求項１６】 記憶装置の記憶領域に欠陥領域がある
    場合に、前記欠陥領域を回避して記憶データをアクセス
    する記憶データアクセス装置であって、 非欠陥のデータ領域の始まりを示す判別コードを備える
    判別コード領域と、 データを記憶するデータ記憶領域と、 次のデータ記憶領域のアドレスを格納するアドレスポイ
    ンタ領域と、を記憶装置の記憶領域に生成する生成手段
    と、 前記判別コード領域とアドレスポインタ領域に格納され
    たデータに基づいて、データ記憶領域に対してデータの
    リード／ライトを行うデータ・リード／ライト手段と、 を備えることを特徴とする記憶データアクセス装置。
  17. 【請求項１７】 前記生成手段は、 前記記憶領域の先頭領域に欠陥がある場合は、前記先頭
    領域の次の領域を前記判別コード領域に割り当てる、こ
    とを特徴とする請求項１６に記載の記憶データアクセス
    装置。
  18. 【請求項１８】 前記生成手段は、 前記アドレスポインタ領域の次のデータ領域が欠陥領域
    であれば、前記欠陥領域に続く非欠陥の領域の先頭アド
    レスを前記アドレスポインタ領域に格納する、ことを特
    徴とする請求項１６に記載の記憶データアクセス装置。
  19. 【請求項１９】 前記データ・リード／ライト手段は、 前記判別コード領域を検索し、 前記検索された判別コード領域に続くデータ記憶領域に
    対して、データのリード／ライトを行い、 前記アドレスポインタ領域にアドレスポインタが格納さ
    れていれば、前記アドレスポインタの指すデータ記憶領
    域をアクセスする、ことを特徴とする請求項１６に記載
    の記憶データアクセス装置。
  20. 【請求項２０】 記憶装置の記憶領域に欠陥領域がある
    場合に、前記欠陥領域を回避して記憶データをアクセス
    する記憶データアクセス装置であって、 非欠陥の欠陥情報格納領域の始まりを示す判別コードを
    備える判別コード領域と、 データを記憶するデータ記憶領域の中の欠陥領域のアド
    レスを格納する欠陥アドレス領域と、 前記欠陥領域に対応する代替えデータを格納する代替え
    データ領域と、 前記データ記憶領域の中の次の欠陥領域に対応する欠陥
    情報格納領域のアドレスを格納するアドレスポインタ領
    域と、を記憶装置の記憶領域に生成する生成手段と、 前記欠陥情報格納領域に格納されたデータに基づいて、
    前記データ記憶領域に対してデータのリード／ライトを
    行うデータ・リード／ライト手段と、を備えることを特
    徴とする記憶データアクセス装置。
  21. 【請求項２１】 記憶装置の記憶領域に欠陥領域がある
    場合に、前記欠陥領域を回避して記憶データをアクセス
    する記憶データアクセス装置であって、 非欠陥の欠陥情報格納領域の始まりを示す判別コードを
    備える判別コード領域と、 データを記憶するデータ記憶領域の中の欠陥領域のアド
    レスを格納する欠陥アドレス領域と、 前記データ記憶領域の中の次の欠陥領域に対応する欠陥
    情報格納領域のアドレスを格納するアドレスポインタ領
    域と、を記憶装置の記憶領域に生成する生成手段と、 前記欠陥情報格納領域に格納されたデータに基づいて、
    前記データ記憶領域に対してデータのリード／ライトを
    行うデータ・リード／ライト手段と、を備えることを特
    徴とする記憶データアクセス装置。
  22. 【請求項２２】 記憶装置の記憶領域に欠陥領域がある
    場合に、前記欠陥領域を回避して記憶データをアクセス
    する記憶データアクセス装置であって、 非欠陥のデータ領域の始まりを示す判別コードを備える
    判別コード領域と、 次のデータ領域のアドレスをポイントするアドレスポイ
    ンタを備えるアドレスポインタ領域と、 データを記憶するデータ記憶領域とを記憶装置の記憶領
    域に生成する生成手段と、 前記判別コードと、前記アドレスポインタに基づいて、
    前記データ記憶領域に対してデータのリード／ライトを
    行うデータ・リード／ライト手段と、を備えることを特
    徴とする記憶データアクセス装置。
  23. 【請求項２３】 前記生成手段は、 前記欠陥情報格納領域の先頭領域に欠陥がある場合は、
    前記先頭領域の次の領域を前記判別コード領域に割り当
    てる、ことを特徴とする請求項２０、２１、あるいは２
    ２に記載の記憶データアクセス装置。
  24. 【請求項２４】 前記生成手段は、 前記アドレスポインタ領域の次の領域が欠陥領域であれ
    ば、前記欠陥領域に続く非欠陥領域の先頭アドレスを前
    記アドレスポインタ領域に格納する、ことを特徴とする
    請求項２０、２１、あるいは２２に記載の記憶データア
    クセス装置。
  25. 【請求項２５】 前記データ・リード／ライト手段は、 前記データ記憶領域の欠陥領域のデータをリード／ライ
    トする場合、前記欠陥情報格納領域から、前記欠陥領域
    に対応する代替えデータ領域をアクセスすることを特徴
    とする請求項２０に記載の記憶データアクセス装置。
  26. 【請求項２６】 前記生成手段は、 前記欠陥情報格納領域の先頭領域に欠陥がある場合は、
    前記先頭領域の次の領域を前記判別コード領域に割り当
    てる、 ことを特徴とする請求項２０、あるいは２１に記載の記
    憶データアクセス装置。
  27. 【請求項２７】 前記生成手段は、 前記アドレスポインタ領域の次の領域が欠陥領域であれ
    ば、前記欠陥領域に続く非欠陥領域の先頭アドレスを前
    記アドレスポインタ領域に格納する、ことを特徴とする
    請求項２０、あるいは２１に記載の記憶データアクセス
    装置。
  28. 【請求項２８】 前記データ・リード／ライト手段は、 前記データ記憶領域の欠陥領域のデータをリード／ライ
    トする場合、前記欠陥アドレス領域に格納されている、
    前記データ記憶領域の中の欠陥領域のアドレスに基づい
    て、前記前記データ記憶領域の欠陥領域をスキップする
    こと、を特徴とする請求項２１に記載の記憶データアク
    セス装置。
  29. 【請求項２９】 前記生成手段は、 前記アドレスポインタ領域に、次の欠陥のないデータ領
    域の先頭アドレスを格納することを特徴とする請求項２
    ２に記載の記憶データアクセス装置。
  30. 【請求項３０】 前記データ・リード／ライト手段は、 前記判別コード領域を検索し、 前記検索された判別コード領域に続く前記アドレスポイ
    ンタ領域に格納されているアドレスポインタの指すデー
    タ領域のリード／ライトを行うことを特徴とする請求項
    ２２に記載の記憶データアクセス装置。
  31. 【請求項３１】 前記アドレスポインタ領域に格納され
    るアドレスは、前記アドレスポインタ領域のアドレスを
    基準とする相対アドレスであることを特徴とする請求項
    １６、あるいは２０、あるいは２１、あるいは２２に記
    載の記憶データアクセス装置。
  32. 【請求項３２】 前記アドレスポインタ領域に格納され
    るアドレスは、前記アドレスポインタ領域のアドレスを
    基準とする相対アドレスであることを特徴とする請求項
    １、あるいは５、あるいは６、あるいは７に記載の記憶
    データアクセス方法。
  33. 【請求項３３】 前記アドレスポインタ領域に格納され
    るアドレスは、絶対アドレスであることを特徴とする請
    求項１６、あるいは２０、あるいは２１、あるいは２２
    に記載の記憶データアクセス装置。
  34. 【請求項３４】 前記アドレスポインタ領域に格納され
    るアドレスは、絶対アドレスであることを特徴とする請
    求項１、あるいは５、あるいは６、あるいは７に記載の
    記憶データアクセス方法。
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