JPS6044754B2 - アナログ・メモリ−のドリフト補償回路 - Google Patents
アナログ・メモリ−のドリフト補償回路Info
- Publication number
- JPS6044754B2 JPS6044754B2 JP53067400A JP6740078A JPS6044754B2 JP S6044754 B2 JPS6044754 B2 JP S6044754B2 JP 53067400 A JP53067400 A JP 53067400A JP 6740078 A JP6740078 A JP 6740078A JP S6044754 B2 JPS6044754 B2 JP S6044754B2
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- JP
- Japan
- Prior art keywords
- voltage
- fet
- memory
- mos
- analog memory
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Description
【発明の詳細な説明】
本発明はＭＯＳ−ＦＥＴを利用したアナログ・メモリー
のドリフト補償回路に関するものである。
のドリフト補償回路に関するものである。
最近に於いて、可変容量ダイオードを用いたチューナー
が普及しているが、不揮発性のアナログ・メモリーに受
信周波数に対応するチューニング電圧を予め記憶させて
おき、このアナログ・メモリーの読出し出力をチューナ
ーに印加する構成とすることにより所謂プリセット選局
が可能となるところで、アナログ・メモリーの記憶量が
温度変化・経時変化等により変化した場合、チューニン
グ電圧がづれて、同調づれを生じることになる。本発明
は斯かる不揮発性のアナログ・メモリーのドリフトを補
償する回路を提案するものである。を 、、門４■ｕｎ
口・一瓜山−−７− り７ｎ−＄ノ、ノれ１厘ＭＯＳ
−ＦＥＴを利用した不揮発性のアナログ・メモリーの構
造及び特性について説明する。
が普及しているが、不揮発性のアナログ・メモリーに受
信周波数に対応するチューニング電圧を予め記憶させて
おき、このアナログ・メモリーの読出し出力をチューナ
ーに印加する構成とすることにより所謂プリセット選局
が可能となるところで、アナログ・メモリーの記憶量が
温度変化・経時変化等により変化した場合、チューニン
グ電圧がづれて、同調づれを生じることになる。本発明
は斯かる不揮発性のアナログ・メモリーのドリフトを補
償する回路を提案するものである。を 、、門４■ｕｎ
口・一瓜山−−７− り７ｎ−＄ノ、ノれ１厘ＭＯＳ
−ＦＥＴを利用した不揮発性のアナログ・メモリーの構
造及び特性について説明する。
絶縁膜中のポテンシャルウェルに電荷を出し入れてＭＯ
Ｓ−ＦＥＴのしきい値電圧を変化させ、これを情報の゛
１、、゛ｏ、、に対応させるようにした電気的書込み・
消去が可能な不揮発性メモリーが知られているが、この
メモリーは書込み・消去に対応して蓄積電荷量を可変す
ることよりアナログ量の記憶も可能である。第１図は斯
かるメモリーの構造を示すものであり、通常のＭＯＳ−
ＦＥＴのゲート部分のＳｉＯ。酸化膜をＳｉＯ。酸化膜
１、モリブデン膜２、Ｓｉ３Ｎ。膜３のΞ重構造で置換
したフローティング形メモリーとなつている。ＭＯＳ−
ＦＥＴのしきい値電圧Ｖｔをより負の方向に移動した状
・態にすることを゛消去″逆にしきい値電圧Ｖｔをより
正の方向に移動した状態にすることを゛書込み″と呼べ
ば、消去はフローティングゲートからのフオーラー、ノ
ードハイム、トンネル、エフェクトを利用し、書込みは
シリコンからのアバラン）シユ注入を利用することなる
。扱て、第２図はメモリーの読出し電圧とドレイン電流
の関係図、第３図はメモリー消去・書込み電圧としきい
値電圧の関係図を示すものである。第３図に於いて曲線
ａは書込み特性を示すものであり、例えば書込みダドレ
イン電圧をＶｄ’としたとき、しきい値電圧がＶｔ″に
なる。曲線ｂは消去特性を示すものであり、例えば消去
ゲート電圧をＶｇとしたとき、しきい値電几Ｎｔになる
。第２図は読出し特性を示しており、読出しゲート電圧
をＣＩとしたとき、書込み電圧がｄ″の場合のドレイン
電流がＩｄ″となり、書込み電圧がＶｄ″の場合のドレ
イン電流がＩｄ″になることを示している。即ち、書込
み電圧の相違に対応して、しきい値電圧が変化し、この
しきい値電圧の変化に応答して読出して読出し時のドレ
イン電流が変化することになるから、結局、アナログ量
の記憶が可能である。今、書込み電圧ＶｄによりＭＯＳ
−ＦＥＴのしきい値電圧がＶｔ″である場合、新たに書
込み電圧Ｖｄを印加すれば、ＭＯＳ−ＦＥＴのしきい値
電圧をＶｔ″にすることが出来る。
Ｓ−ＦＥＴのしきい値電圧を変化させ、これを情報の゛
１、、゛ｏ、、に対応させるようにした電気的書込み・
消去が可能な不揮発性メモリーが知られているが、この
メモリーは書込み・消去に対応して蓄積電荷量を可変す
ることよりアナログ量の記憶も可能である。第１図は斯
かるメモリーの構造を示すものであり、通常のＭＯＳ−
ＦＥＴのゲート部分のＳｉＯ。酸化膜をＳｉＯ。酸化膜
１、モリブデン膜２、Ｓｉ３Ｎ。膜３のΞ重構造で置換
したフローティング形メモリーとなつている。ＭＯＳ−
ＦＥＴのしきい値電圧Ｖｔをより負の方向に移動した状
・態にすることを゛消去″逆にしきい値電圧Ｖｔをより
正の方向に移動した状態にすることを゛書込み″と呼べ
ば、消去はフローティングゲートからのフオーラー、ノ
ードハイム、トンネル、エフェクトを利用し、書込みは
シリコンからのアバラン）シユ注入を利用することなる
。扱て、第２図はメモリーの読出し電圧とドレイン電流
の関係図、第３図はメモリー消去・書込み電圧としきい
値電圧の関係図を示すものである。第３図に於いて曲線
ａは書込み特性を示すものであり、例えば書込みダドレ
イン電圧をＶｄ’としたとき、しきい値電圧がＶｔ″に
なる。曲線ｂは消去特性を示すものであり、例えば消去
ゲート電圧をＶｇとしたとき、しきい値電几Ｎｔになる
。第２図は読出し特性を示しており、読出しゲート電圧
をＣＩとしたとき、書込み電圧がｄ″の場合のドレイン
電流がＩｄ″となり、書込み電圧がＶｄ″の場合のドレ
イン電流がＩｄ″になることを示している。即ち、書込
み電圧の相違に対応して、しきい値電圧が変化し、この
しきい値電圧の変化に応答して読出して読出し時のドレ
イン電流が変化することになるから、結局、アナログ量
の記憶が可能である。今、書込み電圧ＶｄによりＭＯＳ
−ＦＥＴのしきい値電圧がＶｔ″である場合、新たに書
込み電圧Ｖｄを印加すれば、ＭＯＳ−ＦＥＴのしきい値
電圧をＶｔ″にすることが出来る。
即ち、第３図に於いてＣからＡへの書込みは可能である
。逆にＡからＣへの書込みは実用上困難であるのでこの
場合には、一旦消去してＢに移行させてしきい値電圧を
Ｖｔとした後、書込み電圧Ｖｄ″を印加してＣの書込み
をなす。斯かる構造を有するメモリーを消去・読出し・
書込みの各モードに設定するにはメモリーを第４図に示
す如くバイアスすれば良い。
。逆にＡからＣへの書込みは実用上困難であるのでこの
場合には、一旦消去してＢに移行させてしきい値電圧を
Ｖｔとした後、書込み電圧Ｖｄ″を印加してＣの書込み
をなす。斯かる構造を有するメモリーを消去・読出し・
書込みの各モードに設定するにはメモリーを第４図に示
す如くバイアスすれば良い。
即ち、消去モードに於いては、ソースを開放し、ドレイ
ンに対してゲートが負となるようにバイアスする。書込
みモードに於いては、ソースを開放してゲートに対して
ドレインが負となるようにバイアスする。読出しモード
に於いてはソースに対してゲート及びドレインが夫々負
となるようにバイアスする。さて、本発明に係るアナロ
グ・メモリーのトリ．フト補償回路は、第５図に示す通
りである。本発明の特徴は同一半導体ウエハ一上に不揮
発性のアナログ メモリーとなるフローテイング型ＭＯ
Ｓ−ＦＥＴ，（Ｍ）とこのメモリーと同様の特性を有す
るＭＯＳ−ＦＥＴ（Ｔ）（但し、アナログ量の！記憶は
出来ない）を従続接続して形成し、読出し時に於いて温
度変化等に基因するＭＯＳ−ＦＥＴ（Ｔ）の出力の変化
に応答してアナログ◆メモリーＭの読出し電圧を変化さ
せ、以つてアナログ・メモリー（Ｍ）の温度変化等に基
因する記憶量のク変化を補償する構成とした点にあり、
斯かる構成によりアナログ・メモリーＭから、温度変化
等に影響されることなく常に所望の読出し出力を得んと
するものである。
ンに対してゲートが負となるようにバイアスする。書込
みモードに於いては、ソースを開放してゲートに対して
ドレインが負となるようにバイアスする。読出しモード
に於いてはソースに対してゲート及びドレインが夫々負
となるようにバイアスする。さて、本発明に係るアナロ
グ・メモリーのトリ．フト補償回路は、第５図に示す通
りである。本発明の特徴は同一半導体ウエハ一上に不揮
発性のアナログ メモリーとなるフローテイング型ＭＯ
Ｓ−ＦＥＴ，（Ｍ）とこのメモリーと同様の特性を有す
るＭＯＳ−ＦＥＴ（Ｔ）（但し、アナログ量の！記憶は
出来ない）を従続接続して形成し、読出し時に於いて温
度変化等に基因するＭＯＳ−ＦＥＴ（Ｔ）の出力の変化
に応答してアナログ◆メモリーＭの読出し電圧を変化さ
せ、以つてアナログ・メモリー（Ｍ）の温度変化等に基
因する記憶量のク変化を補償する構成とした点にあり、
斯かる構成によりアナログ・メモリーＭから、温度変化
等に影響されることなく常に所望の読出し出力を得んと
するものである。
そこで第５図について説明する。
先づ、ＦＥＴにて構成されるゲート２を開き（その他の
ゲートは全て閉じる）、アナログ・メモリーとなるＭＯ
Ｓ−ＦＥＴ（Ｍ）のゲートに消去電圧を印加してそれま
でメモリーに記憶されていた情報を消去する。次にゲー
ト５を開き、（その他のゲートは全て閉じる）、ＭＯＳ
−ＦＥＴ（Ｍ）のドレインに書込み電圧を印加して、Ｍ
ＯＳ−ＦＥＴ（Ｍ）に所望の情報を書込む。書込み電圧
としては、図示するノ如く鋸歯状波をチヨツパ一する（
ゲート５を繰返し開閉する）ことにより得られる高さが
順次変化するパルス列を利用し、このパルス電圧値に対
応する情報を順次書込み、所望の情報が書込まれたとき
以後のパルスの印加を阻止し、以つて書込み・を完了す
る。斯様にして所望の情報が書込まれたＭＯＳ−ＦＥＴ
（Ｍ）に対してゲート１，３，４を開き（その他のゲー
トは全て閉じる）、ＭＯＳ・ＦＥＴ（Ｍ）のゲート及び
ドレインに読出し電圧を印加すると、ＭＯＳ−ＦＥＴ（
Ｍ）のソース抵抗・Ｒ５より読出し出力が得られる。次
に本発明の要旨となるドリフト補償機能について、第５
図並びにメモリＭの読出し電圧−ドレイン電流特性を示
す第６図及びＭＯＳ−ＦＥＴ（Ｔ）の電圧一電流特性を
示す第７図を参照して詳述する。
ゲートは全て閉じる）、アナログ・メモリーとなるＭＯ
Ｓ−ＦＥＴ（Ｍ）のゲートに消去電圧を印加してそれま
でメモリーに記憶されていた情報を消去する。次にゲー
ト５を開き、（その他のゲートは全て閉じる）、ＭＯＳ
−ＦＥＴ（Ｍ）のドレインに書込み電圧を印加して、Ｍ
ＯＳ−ＦＥＴ（Ｍ）に所望の情報を書込む。書込み電圧
としては、図示するノ如く鋸歯状波をチヨツパ一する（
ゲート５を繰返し開閉する）ことにより得られる高さが
順次変化するパルス列を利用し、このパルス電圧値に対
応する情報を順次書込み、所望の情報が書込まれたとき
以後のパルスの印加を阻止し、以つて書込み・を完了す
る。斯様にして所望の情報が書込まれたＭＯＳ−ＦＥＴ
（Ｍ）に対してゲート１，３，４を開き（その他のゲー
トは全て閉じる）、ＭＯＳ・ＦＥＴ（Ｍ）のゲート及び
ドレインに読出し電圧を印加すると、ＭＯＳ−ＦＥＴ（
Ｍ）のソース抵抗・Ｒ５より読出し出力が得られる。次
に本発明の要旨となるドリフト補償機能について、第５
図並びにメモリＭの読出し電圧−ドレイン電流特性を示
す第６図及びＭＯＳ−ＦＥＴ（Ｔ）の電圧一電流特性を
示す第７図を参照して詳述する。
今、メモリーＭに対して書込みが為され、その結果、読
出し特性がａになつていたとする。
出し特性がａになつていたとする。
このとき、読出し電圧。３をＶＲＯとすればドレイン電
流は８０μＡとなる。
流は８０μＡとなる。
さて、周囲温度が上昇してメモリーＭの記憶量が変化し
、その結果読出し特性がａからａ１に移行（温度が下降
した場合には？に移行）したとすると、ドレイン電流が
６０μＡに低下する。
、その結果読出し特性がａからａ１に移行（温度が下降
した場合には？に移行）したとすると、ドレイン電流が
６０μＡに低下する。
即ち、ソース抵抗Ｒ５より得られる読出し出力は低下す
る。ドレイン電流を一定に保持するには読出し電圧をＶ
ＲＯからＶＲｌ）に変化させれば良い。本発明に於いて
はこの読出し電圧をＭＯＳ−ＦＥＴ（Ｔ）の出力より得
る構成となつている。即ち、ＭＯＳ−ＦＥＴ（Ｔ）のゲ
ート電圧としてＶＲ″を与えておいた場合、周囲温度の
上Ｐ．によりゲート電圧−ドレイン電流の特性はａ″か
らａ１″に移行（温度が下降した場合にはＡ２″に移行
）する為ＭＯＳ・ＦＥＴ（Ｔ）のドレイン・ソース間電
圧ＶＤＳは高くなる。
る。ドレイン電流を一定に保持するには読出し電圧をＶ
ＲＯからＶＲｌ）に変化させれば良い。本発明に於いて
はこの読出し電圧をＭＯＳ−ＦＥＴ（Ｔ）の出力より得
る構成となつている。即ち、ＭＯＳ−ＦＥＴ（Ｔ）のゲ
ート電圧としてＶＲ″を与えておいた場合、周囲温度の
上Ｐ．によりゲート電圧−ドレイン電流の特性はａ″か
らａ１″に移行（温度が下降した場合にはＡ２″に移行
）する為ＭＯＳ・ＦＥＴ（Ｔ）のドレイン・ソース間電
圧ＶＤＳは高くなる。
即ち、メモリーＭの読出し電圧が高くなり、以つて温度
によるドリフトが補償される訳である。以上説明した通
り、本発明に係るドリフト補償回路は、アナログ・メモ
リーとなるフローテイング型ＭＯＳ−ＦＥＴとこのメモ
リーと同様の特性を有するＭＯＳ−ＦＥＴを従続接続す
ることによりＭＯＳ−ＦＥＴの出力をメモリーの読出し
電圧として利用し、読出し時に於いて温度変化等に基因
するＭＯＳ◆ＦＥＴの出力の変化に応答してアナログ・
メモリーの読出し電圧を変化させるものであるから、ア
ナログ・メモリーの読出し出力を温度変化等に基因する
メモリーのドリフトにも拘らず、常時一定にすることが
出来、簡単な構成にて確実にアナログ●メモリーのドリ
フト補償が達成出来るものである。
によるドリフトが補償される訳である。以上説明した通
り、本発明に係るドリフト補償回路は、アナログ・メモ
リーとなるフローテイング型ＭＯＳ−ＦＥＴとこのメモ
リーと同様の特性を有するＭＯＳ−ＦＥＴを従続接続す
ることによりＭＯＳ−ＦＥＴの出力をメモリーの読出し
電圧として利用し、読出し時に於いて温度変化等に基因
するＭＯＳ◆ＦＥＴの出力の変化に応答してアナログ・
メモリーの読出し電圧を変化させるものであるから、ア
ナログ・メモリーの読出し出力を温度変化等に基因する
メモリーのドリフトにも拘らず、常時一定にすることが
出来、簡単な構成にて確実にアナログ●メモリーのドリ
フト補償が達成出来るものである。
第１図はＭＯＳ−ＦＥＴ●メモリーの構造を示す図、第
２図はメモリーの読出し電圧とドレイン電流の特性図、
第３図はメモリーの消去・書込み電圧としきい値電圧の
関係図、第４図は消去・書込み・読出し各モード時に於
けるメモリーのバイアス状態を示す図、第５図は本発明
に係るドリフト補償回路図、第６図はメモリーの読出し
電圧一ド・レーン電流特性図、第７図はＭＯＳ●ＦＥＴ
の電圧一電流特性図である。 Ｍはアナログ・メモリー、ＴはＭＯＳ−ＦＥＴｌｌ〜５
はＦＥＴよりなるゲート。
２図はメモリーの読出し電圧とドレイン電流の特性図、
第３図はメモリーの消去・書込み電圧としきい値電圧の
関係図、第４図は消去・書込み・読出し各モード時に於
けるメモリーのバイアス状態を示す図、第５図は本発明
に係るドリフト補償回路図、第６図はメモリーの読出し
電圧一ド・レーン電流特性図、第７図はＭＯＳ●ＦＥＴ
の電圧一電流特性図である。 Ｍはアナログ・メモリー、ＴはＭＯＳ−ＦＥＴｌｌ〜５
はＦＥＴよりなるゲート。
Claims (1)
- １ フローティング型ＭＯＳ・ＦＥＴよりなるアナログ
・メモリーの読出し電圧をＭＯＳ・ＦＥＴの出力より得
る構成とし、温度変化等に基因する前記ＭＯＳ・ＦＥＴ
の出力の変化に応答して前記アナログ・メモリーの読出
し電圧を変化させ、以つて前記アナログ・メモリーの温
度変化等に基因する記憶量の変化を補償することを特徴
とするアナログ・メモリーのドリフト補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53067400A JPS6044754B2 (ja) | 1978-06-02 | 1978-06-02 | アナログ・メモリ−のドリフト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53067400A JPS6044754B2 (ja) | 1978-06-02 | 1978-06-02 | アナログ・メモリ−のドリフト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54158141A JPS54158141A (en) | 1979-12-13 |
| JPS6044754B2 true JPS6044754B2 (ja) | 1985-10-05 |
Family
ID=13343859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53067400A Expired JPS6044754B2 (ja) | 1978-06-02 | 1978-06-02 | アナログ・メモリ−のドリフト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044754B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268870A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Flash EEPROM system and intelligent programming and erasing methods therefor |
| US5293560A (en) * | 1988-06-08 | 1994-03-08 | Eliyahou Harari | Multi-state flash EEPROM system using incremental programing and erasing methods |
| US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2645122B2 (ja) * | 1989-01-20 | 1997-08-25 | 株式会社東芝 | 不揮発性半導体メモリ |
| EP0618535B1 (en) | 1989-04-13 | 1999-08-25 | SanDisk Corporation | EEPROM card with defective cell substitution and cache memory |
-
1978
- 1978-06-02 JP JP53067400A patent/JPS6044754B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54158141A (en) | 1979-12-13 |
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