JPS6044753B2 - アナログ・メモリ−のドリフト補償回路 - Google Patents
アナログ・メモリ−のドリフト補償回路Info
- Publication number
- JPS6044753B2 JPS6044753B2 JP53067399A JP6739978A JPS6044753B2 JP S6044753 B2 JPS6044753 B2 JP S6044753B2 JP 53067399 A JP53067399 A JP 53067399A JP 6739978 A JP6739978 A JP 6739978A JP S6044753 B2 JPS6044753 B2 JP S6044753B2
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- JP
- Japan
- Prior art keywords
- memory
- voltage
- analog memory
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- analog
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- Expired
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Description
【発明の詳細な説明】
本発明はＭＯＳ−ＦＥＴを利用したアナログ・メモリー
のドリフト補償回路に関するものである。
のドリフト補償回路に関するものである。
最近に於いて、可変容量ダイオードを用いたチューナー
が普及しているが、不揮発生のアナログ・メモリーに受
信周波数に対応するチューニング電圧を予め記憶させて
おき、このアナログ・メモリーの読出し出力をチューナ
ーに印加する構成とすることにより所謂プリセット選局
が可能となる。ところで、アナログ・メモリーの記憶量
が温度変化・経時変化等により変化した場合、チューニ
ング電圧がづれて、同調づれを生じることになＬｌｎｉ
日抹■ＬッＴ＆ ＷＬＬ＾ゥ土０れ゛−Ｊず■一のドリ
フトを補償する回路を提案するものである。本発明の説
明に先立つて、先すＭＯＳ−ＦＥＴを利用した不揮発生
のアナログ・メモリーの構造及び特性について説明する
。
が普及しているが、不揮発生のアナログ・メモリーに受
信周波数に対応するチューニング電圧を予め記憶させて
おき、このアナログ・メモリーの読出し出力をチューナ
ーに印加する構成とすることにより所謂プリセット選局
が可能となる。ところで、アナログ・メモリーの記憶量
が温度変化・経時変化等により変化した場合、チューニ
ング電圧がづれて、同調づれを生じることになＬｌｎｉ
日抹■ＬッＴ＆ ＷＬＬ＾ゥ土０れ゛−Ｊず■一のドリ
フトを補償する回路を提案するものである。本発明の説
明に先立つて、先すＭＯＳ−ＦＥＴを利用した不揮発生
のアナログ・メモリーの構造及び特性について説明する
。
絶縁膜中のポテンシャルウェルに電荷を出し入れしてＭ
ＯＳＩＦＥＴのしきい値電圧を変化させ、これを情報の
゛１、、゛０、、に対応させるようにした電気的書込み
・消去が可能な不揮発性メモリーが知られているが、こ
のメモリーは書込み・消去に対応して蓄積電荷量を可変
することにより、アナログ量の記憶も可能である。第１
図は斯かるメモリーの構造を示すものであり、通常のＭ
ＯＳ、ＦＥＴのゲート部分ＳｉＯ。酸化膜をＳｉＯ。酸
化膜１、モリブデン膜２、Ｓｉ３Ｎ。膜３の三重構造で
置換したフローティングゲート形メモリーとなつている
。ＭＯＳ−ＦＥＴのしきい値電圧Ｖｔをより負の方向に
移動した状態にすることを゛消去、、逆にしきい値電圧
Ｖｔをより正の方向に移動した状態にすることを゛書込
ヨみ、、と呼べば、消去はフローティングゲートからの
フオーラー・ノードハイム・トンネル・エフェクトを利
用し、書込みはシリコンからのアバランシユ注入を利用
することになる。扱て、第２図は、メモリーの読出し電
圧とドレイン電流の関係・図、第３図はメモリーの消去
・書込み電圧としきい値電圧の関係図を示すものである
。第３図に於いて曲線ａは書込み特性を示すものであり
、例えば書込みドレイン電圧ｄ″としたとき、しきい値
電圧がｔ″になる。曲線ｂは消去特性を示すものであり
、例えば消去ゲート電圧をＶｇとしたとき、しきい値電
圧がＶｔになる。第２図は読出し特性を示しておき、読
出しゲート電圧をＣＩ）としたとき、書込み電圧がＶｄ
″の場合のドレイン電流がＩｄ″となり、書込み電圧が
Ｖｄ″の場合ドレイン電流がＩｄ″になるることを示し
ている。即ち、書込み電圧の相違に対応して、しきい値
電圧が変化し、このしきい値電圧の変化に応答して読出
し時のドレイン電流が変化することになるから、結局、
アナログ量の記憶が可能である。今、書込み電圧Ｖｄ″
によりＭＯＳ−ＦＥＴのしきい値電圧がＶｔ″である場
合、新たに書込み電圧Ｖｄ″を印加すれば、ＭＯＳ−Ｆ
ＥＴのしきい値電圧をＶｔ″にすることが出来る。
ＯＳＩＦＥＴのしきい値電圧を変化させ、これを情報の
゛１、、゛０、、に対応させるようにした電気的書込み
・消去が可能な不揮発性メモリーが知られているが、こ
のメモリーは書込み・消去に対応して蓄積電荷量を可変
することにより、アナログ量の記憶も可能である。第１
図は斯かるメモリーの構造を示すものであり、通常のＭ
ＯＳ、ＦＥＴのゲート部分ＳｉＯ。酸化膜をＳｉＯ。酸
化膜１、モリブデン膜２、Ｓｉ３Ｎ。膜３の三重構造で
置換したフローティングゲート形メモリーとなつている
。ＭＯＳ−ＦＥＴのしきい値電圧Ｖｔをより負の方向に
移動した状態にすることを゛消去、、逆にしきい値電圧
Ｖｔをより正の方向に移動した状態にすることを゛書込
ヨみ、、と呼べば、消去はフローティングゲートからの
フオーラー・ノードハイム・トンネル・エフェクトを利
用し、書込みはシリコンからのアバランシユ注入を利用
することになる。扱て、第２図は、メモリーの読出し電
圧とドレイン電流の関係・図、第３図はメモリーの消去
・書込み電圧としきい値電圧の関係図を示すものである
。第３図に於いて曲線ａは書込み特性を示すものであり
、例えば書込みドレイン電圧ｄ″としたとき、しきい値
電圧がｔ″になる。曲線ｂは消去特性を示すものであり
、例えば消去ゲート電圧をＶｇとしたとき、しきい値電
圧がＶｔになる。第２図は読出し特性を示しておき、読
出しゲート電圧をＣＩ）としたとき、書込み電圧がＶｄ
″の場合のドレイン電流がＩｄ″となり、書込み電圧が
Ｖｄ″の場合ドレイン電流がＩｄ″になるることを示し
ている。即ち、書込み電圧の相違に対応して、しきい値
電圧が変化し、このしきい値電圧の変化に応答して読出
し時のドレイン電流が変化することになるから、結局、
アナログ量の記憶が可能である。今、書込み電圧Ｖｄ″
によりＭＯＳ−ＦＥＴのしきい値電圧がＶｔ″である場
合、新たに書込み電圧Ｖｄ″を印加すれば、ＭＯＳ−Ｆ
ＥＴのしきい値電圧をＶｔ″にすることが出来る。
即ち、第３図に於いてＣからＡへの書込みは可能である
。逆にＡからＣへの書込みは実用上困難であるので、こ
の楊合には、一旦消去してＢに移行させてしきい値電圧
をＶｔとした後、書込み電圧ｄ″を印加してＣの書込み
をなす。斯かる構造を有するメモリーを消去・読出し・
書込みの各モードに設定するにはメモリーを第４図に示
す如くバイアスすれば良い。
。逆にＡからＣへの書込みは実用上困難であるので、こ
の楊合には、一旦消去してＢに移行させてしきい値電圧
をＶｔとした後、書込み電圧ｄ″を印加してＣの書込み
をなす。斯かる構造を有するメモリーを消去・読出し・
書込みの各モードに設定するにはメモリーを第４図に示
す如くバイアスすれば良い。
即ち、消去モードに於いては、ソースを開放し、ドレイ
ンに対してゲートが負となるようにバイアスする。書込
みモードに於いては、ソースを開放してゲートに対して
ドレインが負となるようにバイアスする。読出しモード
に於いてはソースに対してゲート及びドレインが夫々負
となるようにバイアスする。さて、本発明に係るアナロ
グ・メモリーのドリフト補償回路は、第５図に示す通り
である。本発明の特徴は、同一半導体ウエハ一上に特性
が相似Ｉの２個の不揮発生アナログ・メモリーＭｌ，Ｍ
２を２段に従続接続して形成し、この２個のアナログ・
メモリーＭｌ，Ｍ２に対して所望の情報を書込み、そし
て読出し時に於いて温度変化等に基因する第１段目のア
ナログ・メモリーＭ１の読出し出・力の変化に応答して
第２段目の読出し電圧を変化させ、以つて孫２段目のア
ナログ・メモリーＭ２の温度変化等に基因する記憶量の
変化を補償する構成とした点にあり、斯かる構成により
第２段目のアナログ・メモリーＭ２から温度変化等に影
響されることなく常に所望の読出し出力を得んとするも
のである。そこで第５図について説明する。
ンに対してゲートが負となるようにバイアスする。書込
みモードに於いては、ソースを開放してゲートに対して
ドレインが負となるようにバイアスする。読出しモード
に於いてはソースに対してゲート及びドレインが夫々負
となるようにバイアスする。さて、本発明に係るアナロ
グ・メモリーのドリフト補償回路は、第５図に示す通り
である。本発明の特徴は、同一半導体ウエハ一上に特性
が相似Ｉの２個の不揮発生アナログ・メモリーＭｌ，Ｍ
２を２段に従続接続して形成し、この２個のアナログ・
メモリーＭｌ，Ｍ２に対して所望の情報を書込み、そし
て読出し時に於いて温度変化等に基因する第１段目のア
ナログ・メモリーＭ１の読出し出・力の変化に応答して
第２段目の読出し電圧を変化させ、以つて孫２段目のア
ナログ・メモリーＭ２の温度変化等に基因する記憶量の
変化を補償する構成とした点にあり、斯かる構成により
第２段目のアナログ・メモリーＭ２から温度変化等に影
響されることなく常に所望の読出し出力を得んとするも
のである。そこで第５図について説明する。
先づ、ＦＥＴにて構成されるゲート２，７を開き（その
他のゲートは全て閉じる）、アナログ・メモリーとなる
ＭＯＳ−ＦＥＴ，Ｍｌ及び隅のゲートに消去電圧を印加
してそれまでメモリーに記憶されていた内容を消去する
。次に、ゲート５，１０を開き（その他ノのゲートは全
て閉じる）、ＭＯＳ−ＦＥＴ，Ｍｌ，Ｍ２のドレイン書
込み電圧を印加して、ＭＯＳ・ＦＥＴ，Ｍｌ，Ｍ２に所
望の情報を書込む。書込み電圧としては図示する如く鋸
歯状波をチヨツパ一する（ゲート５，１０を繰返し開閉
する）ことにより得られる高さが順次変化するパルス列
を利用し、このパルス電圧値に対応する情報を順次書込
み、所望の情報が書込またとき以後のパルスの印加を阻
止し、以つて書込みを完了する。斯様にして所望の情報
が書込まれたＭＯＳ−ＦＥＴ，Ｍｌ，Ｍ２”に対してゲ
ート１，３，４，６，８，９を開き（その他のゲートは
全て閉じる）、ＭＯＳ−ＦＥＴ，Ｍｌ，Ｍ２のゲート及
びドレインに書込み電圧を印加すると、ＭＯＳ−ＦＥＴ
，Ｍ２のソース抵抗Ｒ５より読出し出力が得られる。次
に本発明の要旨となるドリフトの補償機能について、第
５図及びメモリーの読出し時の諸特性を示す第６図を参
照して詳述する。
他のゲートは全て閉じる）、アナログ・メモリーとなる
ＭＯＳ−ＦＥＴ，Ｍｌ及び隅のゲートに消去電圧を印加
してそれまでメモリーに記憶されていた内容を消去する
。次に、ゲート５，１０を開き（その他ノのゲートは全
て閉じる）、ＭＯＳ−ＦＥＴ，Ｍｌ，Ｍ２のドレイン書
込み電圧を印加して、ＭＯＳ・ＦＥＴ，Ｍｌ，Ｍ２に所
望の情報を書込む。書込み電圧としては図示する如く鋸
歯状波をチヨツパ一する（ゲート５，１０を繰返し開閉
する）ことにより得られる高さが順次変化するパルス列
を利用し、このパルス電圧値に対応する情報を順次書込
み、所望の情報が書込またとき以後のパルスの印加を阻
止し、以つて書込みを完了する。斯様にして所望の情報
が書込まれたＭＯＳ−ＦＥＴ，Ｍｌ，Ｍ２”に対してゲ
ート１，３，４，６，８，９を開き（その他のゲートは
全て閉じる）、ＭＯＳ−ＦＥＴ，Ｍｌ，Ｍ２のゲート及
びドレインに書込み電圧を印加すると、ＭＯＳ−ＦＥＴ
，Ｍ２のソース抵抗Ｒ５より読出し出力が得られる。次
に本発明の要旨となるドリフトの補償機能について、第
５図及びメモリーの読出し時の諸特性を示す第６図を参
照して詳述する。
第６図に於いて、Ｉは読出し電圧。−ドレイン電流し特
性図、はドレイン電流１Ｄ−ドレイン・ソース間電圧特
性図である。今、メモリーＭｌ，Ｍ２に対して同様に書
込みが為され、その結果メモリーＭｌ，Ｍ２の読出し特
性がａになつているとする。
性図、はドレイン電流１Ｄ−ドレイン・ソース間電圧特
性図である。今、メモリーＭｌ，Ｍ２に対して同様に書
込みが為され、その結果メモリーＭｌ，Ｍ２の読出し特
性がａになつているとする。
従つて、メモリーＭ１に対して−３の読出し電圧（ゲー
ト電圧）を印加すれば、メモリーＭ１のドレイン電流１
Ｄ１は１００μＡ１ドレイン・ソース間電圧Ｄ，は−３
．７Ｖとなる。この−３。７ＶはメモリーＭ２に対する
読出し電圧となり、メモリーＭ２のドレイン電流１Ｄ２
は約２００ｐＡとなる。
ト電圧）を印加すれば、メモリーＭ１のドレイン電流１
Ｄ１は１００μＡ１ドレイン・ソース間電圧Ｄ，は−３
．７Ｖとなる。この−３。７ＶはメモリーＭ２に対する
読出し電圧となり、メモリーＭ２のドレイン電流１Ｄ２
は約２００ｐＡとなる。
メモリー隅のソース抵抗Ｒ５を１０ＫΩとした場合、２
００ｐＡ×１０ＫΩ＝２Ｖの読出し出力が得られること
になる。さて、温度変化等によりメモリーＭｌ，Ｍ２の
記憶量が変化し、その結果、読出し特性がａからｃに移
行したとする。
００ｐＡ×１０ＫΩ＝２Ｖの読出し出力が得られること
になる。さて、温度変化等によりメモリーＭｌ，Ｍ２の
記憶量が変化し、その結果、読出し特性がａからｃに移
行したとする。
すると、メモリーＭ１には一３の読出Ｌ電圧が印加され
る為、メモリーＭ１のドレイン電流１Ｄ１は約２２０μ
Ａ１ドレイン●ソース間電圧Ｖ。，は約−２．９Ｖとな
る。この−２．９ＶがメモリーＭ２に対する読出し電圧
となり、メモリーＭ２のドレイン電流１Ｄ２は約２００
ｐＡ１即ち、メモリー隅の読出し出力は温度変化等によ
るメモリーのドリフトにも拘らず、以前と同等の−２Ｖ
となる。斯様にして、メモリーＭｌ，Ｍ２のドリフトの
応答してメモリーＭ２の読出し電圧を変化させることに
よりドリフトを補償する訳である。以上説明した通り、
本発明に係るドリフト補償回路はＭＯＳ−ＦＥＴよりな
る２個のアナログ・メモリーを従続接続することにより
第１段目のアナログ・メモリーの読出し出力を第２段目
のアナログ・メモリーの読出し電圧として利用し、温度
変化等に基因する第１段目のアナログ・メモリーの読出
し出力の変化に応答して第２段目のアナログ・メモリー
の読出し電圧を変化させるものであるから、第２段目の
アナログ・メモリーの読出し出力を、温度変化・経時変
化等に基因するメモリーのドリフトにも拘らず、常時一
定にすることが出来、簡単な構成にて確実にアナログ・
メモリーのドリフト補償が達成出来るものである。
る為、メモリーＭ１のドレイン電流１Ｄ１は約２２０μ
Ａ１ドレイン●ソース間電圧Ｖ。，は約−２．９Ｖとな
る。この−２．９ＶがメモリーＭ２に対する読出し電圧
となり、メモリーＭ２のドレイン電流１Ｄ２は約２００
ｐＡ１即ち、メモリー隅の読出し出力は温度変化等によ
るメモリーのドリフトにも拘らず、以前と同等の−２Ｖ
となる。斯様にして、メモリーＭｌ，Ｍ２のドリフトの
応答してメモリーＭ２の読出し電圧を変化させることに
よりドリフトを補償する訳である。以上説明した通り、
本発明に係るドリフト補償回路はＭＯＳ−ＦＥＴよりな
る２個のアナログ・メモリーを従続接続することにより
第１段目のアナログ・メモリーの読出し出力を第２段目
のアナログ・メモリーの読出し電圧として利用し、温度
変化等に基因する第１段目のアナログ・メモリーの読出
し出力の変化に応答して第２段目のアナログ・メモリー
の読出し電圧を変化させるものであるから、第２段目の
アナログ・メモリーの読出し出力を、温度変化・経時変
化等に基因するメモリーのドリフトにも拘らず、常時一
定にすることが出来、簡単な構成にて確実にアナログ・
メモリーのドリフト補償が達成出来るものである。
第１図はＭＯＳ−ＦＥＴメモリーの構造を示す図、第２
図はメモリーの読出し電圧とドレイン電流の特性図、第
３図はメモリーの消去・書込み電圧としきい値電圧の関
係図、第４図は消去・書込み・読出し各モード時に於け
るメモリーのバイアス状態を示す図、第５図は本発明に
係るドリフト補償回路図、第６図はメモリー読出し時の
特性図である。 Ｍｌ，Ｍ２はＭＯＳ−ＦＥＴよりなるアナログ・メモリ
ー、１〜１０はＦＥＴよりなるゲート。
図はメモリーの読出し電圧とドレイン電流の特性図、第
３図はメモリーの消去・書込み電圧としきい値電圧の関
係図、第４図は消去・書込み・読出し各モード時に於け
るメモリーのバイアス状態を示す図、第５図は本発明に
係るドリフト補償回路図、第６図はメモリー読出し時の
特性図である。 Ｍｌ，Ｍ２はＭＯＳ−ＦＥＴよりなるアナログ・メモリ
ー、１〜１０はＦＥＴよりなるゲート。
Claims (1)
- １ ＭＯＳ・ＦＥＴよりなる２個のアナログ・メモリー
を、第１段目のアナログ・メモリーの読出し出力が第２
段目のアナログ・メモリーの読出し電圧として利用され
る如く従続接続し、温度変化経時変化等に基因する前記
第１番目のアナログ・メモリーの読出し出力の変化に応
答して前記第２段目のアナログ・メモリーの読出し電圧
を変化させ、以つて前記第２段目のアナログ・メモリー
の温度変化等に基因する記憶量の変化を補償する構成と
したアナログ・メモリーのドリフト補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53067399A JPS6044753B2 (ja) | 1978-06-02 | 1978-06-02 | アナログ・メモリ−のドリフト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53067399A JPS6044753B2 (ja) | 1978-06-02 | 1978-06-02 | アナログ・メモリ−のドリフト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54158140A JPS54158140A (en) | 1979-12-13 |
| JPS6044753B2 true JPS6044753B2 (ja) | 1985-10-05 |
Family
ID=13343834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53067399A Expired JPS6044753B2 (ja) | 1978-06-02 | 1978-06-02 | アナログ・メモリ−のドリフト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044753B2 (ja) |
-
1978
- 1978-06-02 JP JP53067399A patent/JPS6044753B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54158140A (en) | 1979-12-13 |
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