JP3567062B2 - 浮動ゲート記憶セルに記憶された電圧を読み取る方法及び浮動ゲート記憶セルとこれを読み取る回路からなる装置 - Google Patents
浮動ゲート記憶セルに記憶された電圧を読み取る方法及び浮動ゲート記憶セルとこれを読み取る回路からなる装置 Download PDFInfo
- Publication number
- JP3567062B2 JP3567062B2 JP13088497A JP13088497A JP3567062B2 JP 3567062 B2 JP3567062 B2 JP 3567062B2 JP 13088497 A JP13088497 A JP 13088497A JP 13088497 A JP13088497 A JP 13088497A JP 3567062 B2 JP3567062 B2 JP 3567062B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- storage cell
- voltage
- resistor
- gate storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
Description
【発明の属する技術分野】
本発明は集積回路設計の分野に関し、詳細にいえば、不揮発性メモリ集積回路を利用した集積回路のアナログ信号記録再生に関する。
【0002】
【従来の技術】
Trevor BlythおよびRichard Simkoの米国特許第5220531号においては、アナログ信号の記録再生にEEPROM(電気的に消去可能なプログラマブル読み取り専用メモリ)が使用されている。これらのセルは、ソース、ドレン、ゲートおよびフローティング・ゲートを有するフローティング・ゲート・デバイスで構成されている。デバイスのゲートとソースの間で測定されるデバイスの閾値は、フローティング・ゲートの電荷によって決定(制御)される。これらのセルはゲートに高電圧、たとえば21Vを、ソースに0Vを、そしてドレンに0Vを印加することにより、ファウラー−ノルドハイム・トンネリングを使用して消去される。ゲートの高電圧は、容量的にフローティング・ゲートに結合しており、フローティング・ゲートとドレンの間にトンネル酸化物を介して高い電界を発生する。この電界により、電子がフローティング・ゲートへトンネル移動し、Vt (閾値電圧)を約6Vまで効果的に高める。次に、ドレンに高電圧、たとえば9ないし19Vを、ゲートに0Vを、そしてソースに6Vを印加することにより、同じファウラー−ノルドハイム・トンネリング機構を使用して、セルをプログラムする。ドレンの高電圧はフローティング・ゲートとドレンの間にトンネル酸化物を介して逆向きの高い電界を生じさせる。これによって、電子がフローティング・ゲートからドレンへトンネル移動し、ドレンの電圧レベルおよびパルス幅に応じて、閾値電圧をたとえば−1Vないし+3Vへ引き下げる(減損させる)。
【0003】
米国特許第5220531号においては、プログラム「パルス」を一連の疎パルスと、一連の密パルスに分割して、アナログ信号を不揮発性メモリ・セルに記憶している。各プログラミング・パルスの後、読取りサイクルを使用してセルの内容を読み取り、記憶すべきアナログ信号と比較する。希望するプログラム化レベルに近づいたときに、疎パルスが終了し、希望するプログラム化レベルに達したときに、密パルスが終了する。疎書込み/読取り/比較シリーズに後続する密書込み/読取り/比較シリーズは、記憶された信号に優れたアナログ信号分解能をもたらす。
【0004】
上記の特許において、セルのダイナミック・レンジは約3Vであり、アナログ分解能は約12mVであって、約8ビットのディジタル記憶に等しい有効分解能を与える(各セルは12/3000、すなわち約250対1の分解能を有している)。各高電圧の疎パルスおよび密パルスは均等傾斜時間部分、平坦時間部分、サンプル時間部分および比較時間部分に分割される。比較時間部分を使用して、各疎または密プログラミング・パルスの増分後にメモリ・セルに記憶されている電圧を読み返して、これが希望する値に達しているかどうかを判定する。サンプル時間部分を使用して、入力信号の次のサンプルを取り入れ、これを保持する。サンプルおよび比較時間部分は静止時間である。すなわち雑音を最小限とするため、この時間中に、電荷ポンプなどの高電圧源が使用不能とされる。連続した疎レベルの間のステップ電圧は約220mVであり、連続した密レベル間のステップ電圧は約22mVであり、これはメモリ・セル内に記憶されている電圧における12mVの分解能に等しい。セル・プログラミング閾値ウィンドウの全範囲、ならびにほぼメモリ・セルのダイナミック・レンジである約0−3Vのメモリ・セル閾値電圧に対応している、メモリ・セルのドレン上で約9ないし19Vの範囲にある付加電圧マージンをカバーするには、疎レベルに対する大きいステップ電圧が必要である。利用可能な疎パルス数は45になるように選択され、これは45×220mV=10Vフル・レンジに変換される。書込み時間を短縮するには、大きな粗いステップが使用される。密傾斜フル・レンジは約2Vになるように選択される。90の密パルスが利用可能であり、約22mVの書込み分解能が得られる。
【0005】
読取りモードにおいて、記憶セルはドレンから接地への負荷電流が一定であるソース・フォロアとして構成される。メモリ・セルのゲートとソースはまとめて接続され、メモリのドレンは定バイアス電流に接続され、選択トランジスタのゲートは小型の選択ゲートによるゲート電圧降下効果と抵抗効果を排除するために、中間電圧、たとえば10Vに接続される。調整電源、たとえば3.5Vがセル読出し電圧におけるゲート/ソース電圧の変動を回避するためにメモリ・セルのゲート/ソースに接続されている。ドレンにおける電圧がメモリ・セル読出し電圧となる。それ故、セルはソース・フォロアとして接続されており、ドレンとソースは機能的に交換可能である。これにより、セルの閾値とセル読出し電圧の間に線形関係がもたらされる。したがって、ゲートとソースが互いに効果的に接続されるため、記憶セルは飽和領域で動作する。
【0006】
ソース・フォロア記憶セルのソースがアレイ内のすべてのメモリ・セルによって共用されているため、このソースはすべての拡散接合部からの大きい付随キャパシタンスを有している。さらに、読取りモードにおいて、選択した行のすべてのセルが低い閾値電圧を有している(すなわち、セルが導通している)と想定した場合、ソース・フォロア・セルのソースとゲートが調整電圧、たとえば3.5Vに充電されているため、アレイ内のすべてのビットラインも、すべての導通メモリ・セルによってほぼ等しい電圧に充電される。これは、読取りモードにおいて、調整回路の容量性負荷がすべてのメモリ・セル・ソース接合部キャパシタンスと、すべてのビットライン・キャパシタンスを含んでいることを意味する。このことは調整回路に厳しい要件を課すものである。これは特にメモリが低電圧電源によって動作する場合に、メモリ・セルのダイナミック・レンジを広げることも困難とするが、これは高い容量性負荷が調整電圧を必要な電圧まで上げることを困難とするからである。
【0007】
【発明が解決しようとする課題】
本発明の目的は、読取りモードにおいて、セルをネガティブ・フィードバック・モードにおける線形領域で使用し、セルの閾値によってセル電流が線形に変わる線形化記憶セルを提供することである。
【0008】
【課題を解決するための手段】
等価能動MOS抵抗の両端にセル電流を流すことによって、セルの閾値電圧に線形に依存するセル読出し電圧が達成される。
本発明の好ましい実施の態様の反復書込みシーケンスは、ゲートとソース/ドレン/チャネルの間のファウラー−ノルドハイム・トンネリングを使用した消去から始まる。従来技術と同様に、セルを消去して高い閾値レベル、たとえばVt =6Vにする。後続のプログラミング・パルスもドレンとゲートの間のファウラー−ノルドハイム・トンネリングを使用して、電荷をフローティング・ゲートから増分的に減少させる。従来技術と同様、プログラミングを一連の疎パルスと一連の密パルスに分割して、短いプログラミング時間で精密化された分解能を達成する。
【0009】
読返しの場合、線形化記憶セルはネガティブ・フィードバック・モードで接続される。セルのドレンはオペ・アンプ(演算増幅器)のマイナス端子に論理的に接続される。第1の基準電圧がオペ・アンプのプラス端子に接続される。第1の基準電圧は、セル・ゲート電圧をセル・ドレン電圧と最高のセル閾値の合計よりも高くするのに十分低いものである。第2の基準電圧がセル・ゲートに論理的に接続される。この第2の基準電圧はセル・ゲート電圧をセル・ドレン電圧と最高のセル閾値の合計よりも高くして、閾値に関わりなく、セルを常に線形領域で動作させるようにするのに十分高いものである。オペ・アンプの出力はセルのドレンと論理的に直列に接続されているn−MOSデバイスのゲートに接続されている。
【0010】
オペ・アンプのネガティブ・フィードバックはメモリ・セルのドレンを第1の基準電圧と同じ電圧にする。周知の線形MOSの等式により、
I=β[(Vgs−Vt)*Vds−(Vds)2/2]
ただし、
β=μnCoxW/L
μn=MOSFETデバイスのチャネル領域の移動度
Cox=単位面積あたりのゲート酸化物キャパシタンス
W/L=MOSFETデバイスのチャネル領域の幅対長さの比
Vgs=MOSFETデバイスのゲート−ソース電圧
Vt=MOSFETデバイスの閾値電圧
Vds=MOSFETデバイスのドレン−ソース電圧
【0011】
一定のVgsおよび一定のVdsの場合、
∂I/∂Vt =−βVds
【0012】
それ故、閾値電圧Vt の変化はセルを通る電流Iの比例変化を引き起こし、セル閾値とセル電流の間に線形関係を達成する。セル電流を抵抗に流すことによって、セル閾値と線形関係を有しているセル読出し関係が実現される。移動度の変動の影響を排除するために、抵抗を能動MOSデバイスとして実現し、その有効抵抗値が1/βに比例するようにする。これは上記の等式におけるメモリ・セルのβ依存度を取り消す。
【0013】
記憶セルがドレン接合部から読み取られるため、共用ソース接合部キャパシタンスは何の影響も及ぼさない。また、ソース上に調整電圧が存在しないため、選択されないビットラインは充電されない。
【0014】
【発明の実施の形態】
まず、図1を参照すると、本発明に適用できる記憶アレイ・アーキテクチャが示されている。従来技術の項で検討したデバイスに適用可能なこの特定のアーキテクチャにおいて、100個のカラムのドライバ(COLDRV)が100個の32:1MUXを介して結合されて、一時に100のグループ内のメモリ・セルの3200の列に制御可能に結合できるようになっている。各列ラインは複数のトランジスタ2個のEEPROMセルに接続されており、セルはほぼ共通に接続されたアレイの接地線を中心として対称的な対として配列されている。各2トランジスタEEPROMセルは直列に接続されたnチャネル・デバイスM1とフローティング・ゲートnチャネル・デバイスFM1からなっている。アレイの各行のすべてのnチャネル・デバイスのゲートは共通して、ライン、行1、行2などによってXデコーダに接続されて、アレイの行選択デバイスを形成している。また、アレイの各行のすべてのフローティング・ゲートnチャネル・デバイスのゲートも共通して、Xデコーダに接続されて、アレイの行制御ゲート行1CG、行2CGなど形成している。
【0015】
図2は本発明による読返しのために接続された第1の実施の形態の線形化記憶セルを示している。基本記憶セルは上述した典型的な2トランジスタEEPROMメモリ・セルであり、nチャネル・トランジスタM1とフローティング・ゲート・トランジスタFM1とによって構成されている。nチャネル・トランジスタ・セルとnチャネル・フローティング・ゲート・トランジスタ・セルのアレイを示している図1も参照。図1のセルの個々のトランジスタには図の縮尺のためラベルは付けられていない。選択ゲート、すなわちトランジスタM1のゲートSGは中間レベル、たとえば10Vに接続されて、選択デバイスが小型によるゲートの電圧降下および抵抗効果を排除している。フローティング・ゲート・トランジスタのゲートは論理的に基準電圧VREF2に接続されている(たとえば、図1の行デコーダXデコーダにより)。VREF2は、Vtmax(最高セル閾値)+セル・ドレン電圧(VREF1)に等しくし、メモリ・セルが線形領域で動作するようにしなければならない。VREF2はメモリ・セルのゲートを駆動するだけのものであるから、電荷ポンプによって調整して、線形領域を広げることができる。
【0016】
デバイスY0ないしYNはデバイスZ0とともに図1の32:1のMUXの1つに対応した32:1列マルチプレクサを形成している。セルの消去およびプログラミングのためには、アレイを図1に示すように構成し、一方、セルの読取りのためには、列・ドライバをディスエーブルし、読取り対象のセルを代わりに図2に示すように接続するか、あるいは図3に示すように接続する。
【0017】
演算増幅器OP AMPは周知の電荷ポンプが発生するVCC以上の電圧VPUMPによって動作する典型的なMOS差動演算増幅器である。演算増幅器のプラス入力は第1の基準電圧VREF1に接続される。演算増幅器のマイナス入力は付加的なn−MOS列デコーダ(Y0−YN、Z0)を介して選択トランジスタM1のドレンに接続されている。列デコーダn−MOSトランジスタのゲート電圧は、選択解除された場合には接地に等しくなり、プログラミングで選択された場合には高電圧(たとえば、21V)に等しくなり、またn−MOSトランジスタが小型であることによって生じるゲート電圧降下効果および抵抗効果を排除するために、読取りモードで選択された場合には中間レベル(たとえば、10V)に等しくなる。
【0018】
演算増幅器の出力はn−MOSデバイスM2のゲートに接続されており、このデバイスはn−MOS列デコーダ・トランジスタを介して選択トランジスタM1のドレンと接続されたソースを有している。
【0019】
nチャネル・デプレーション・デバイスM3およびM4で形成された能動MOS抵抗が、VCC(または、範囲を広げるための電荷ポンプの出力)によって調整された第3の基準電圧源VREF3とトランジスタM2のドレンの間に接続されている。VREF3は最高セル読出し電圧であり、セル電流がゼロの場合に発生する。デプレーションn−MOSトランジスタを使用して、能動MOS抵抗を形成し、Randall L. Geiger他の「VLSI Design Techniques for Analog and Digital Circuits」、McGraw Hill、1990、pp.308−318に記載されているように、VDS効果を排除する。上記の文献に記載されているように、他の能動MOS抵抗構造も可能である。さらに、EEPROMセルを能動MOS抵抗として使用して、抵抗とメモリ・セルの間により良好なマッチングを達成することもできる。
【0020】
演算増幅器、抵抗(デバイスM3およびM4)、デバイスM2を含んでいる直列のn−MOSデバイスおよび列・デコード・デバイスは、プログラミングにおいて高電圧を列に駆動し、また読返し中にメモリ・セルから電圧を読み取る働きをする列・ドライバの一部である。ネガティブ・フィードバック作用により、演算増幅器はセル・ドレン電圧を第1の基準電圧VREF1と等しくさせる。これによって、VREF2がセル閾値電圧(Vt )とセル・ドレン電圧(VREF1)の合計値よりも高いため、メモリ・セルが線形モードで動作する。それ故、
I=β[(Vgs−Vt)*Vds−(Vds)2/2]
ただし、
Vgs>Vds+Vt
β=メモリ・セルのμnCoxWe/Le(添え字eは機能拡張
デバイスを示す)
【0021】
したがって、
I=β[VREF2−Vt)*VREF1−VREF1*VREF1*0.5]
これを再構成して、次式を得ることができる。
I=A−B*Vt
ただし、
A=β*K、ただし、K=[VREF2*−VREF1−VREF1*VREF1*0.5]=定数
B=β*VREF1
これはセル閾値とセル電流の間の線形関係である。
【0022】
デプレーション能動抵抗MOSトランジスタの等価抵抗値は次のようになる。
Req=1/(2*βd *Vtd)
ただし、
βd=μdCoxd Wd/Ld(添え字dはデプレーション・デバイスを示す)
Vtd=デプレーション・デバイスの閾値
【0023】
それ故、抵抗両端の電圧降下は次のようになる。
VR=I*Req=A’−B’*Vt
ただし、
A’=β/(2*βd *Vtd)=K*C*(We/Le)/(Wd/Ld)*1/(2*Vtd)
C=(μn Cox)/(μd Coxd)=定数
または、
A’=D*(We/Le)/(Wd/Ld)*1/Vtd
B’=β/(2*βd *Vtd)*VREF1=E*(We/Le)/(Wd/Ld)*1/Vtd
ただし、
D=K*C*0.5
E=C*VREF1*0.5
最終的に、
VR=(We/Le)/(Wd/Ld)*1/Vtd *[D−E*Vt]
VOUT=VREF3−VR
【0024】
それ故、セル閾値とセル読出し電圧の間には線形関係が存在する。また、一定のWe/Leのセル・メモリを与えた場合、Wd/Ldを変化させて、出力電圧範囲VOUTを調節することができる(これは能動デプレーションMOSの有効抵抗を変動させることと等価である)。米国特許第5126967号においてRichard T.Simkoが記載しているもののような参照手法によって、閾値電圧に対する温度効果を最小限とすることができる。
【0025】
ここで図3を参照すると、本発明の線形化メモリ・セルの他の実施形態が示されている。基本記憶セルと演算増幅器の構成は図2と同じものである。ただし、セル電流はp−MOSトランジスタM5およびM6によって、高電源電圧ではなく、接地を基準とした能動MOS抵抗(デバイスM3およびM4)にミラーされる。能動MOS抵抗が接地を基準としているため、MOSデバイスのバルク・ソース効果は排除され、線形化が高い抵抗がもたらされる。VOUTも接地を基準としている。
【0026】
図3を再度参照すると、他のMOS構造が示されている。ここで、抵抗は2つの機能拡張n−MOSトランジスタM3およびM4として実現されており、デバイスM3のゲートとドレンは浮動電圧源VCに接続されており、デバイスM4のゲートとソースはもう1つの浮動電圧源VCに接続されている。VCをVC=VOUTmax+Vtnになるように選択して、能動抵抗MOSトランジスタM3およびM4に対する線形条件を満たす必要がある(Vtnは抵抗を形成するn−MOSトランジスタM3およびM4の閾値電圧である)。電圧VCがトランジスタM3およびM4のゲートを駆動するだけのものであるから、これらの電圧の各々を電荷ポンプから供給することができる。この抵抗構造も上述のRandall L. Geiger他の文献のpp.308−318に記載されている。能動MOS抵抗および浮動電圧源の実現に関する付加的な説明はRoubik GregorianおよびGarbor C. Temesの「Analog MOS I.C. for Signal Processing」、John Wiley & Sons、1986年、pp.387−400という文献に記載されている。
【0027】
機能拡張能動MOSトランジスタの等価抵抗値は次の通りである。
Req=1/(2*βn(VC−Vtn))
ただし、
βn=トランジスタM3およびM4のμnCoxWn/Ln(添え字nはnチャネル・デバイスを示す)
Vtn=トランジスタM3およびM4の閾値電圧
それ故、VOUT式は上記から次のように変更される。
VOUT=(We/Le)/(Wn/2n)*1(VC−Vtn)*[D−E*Vt]
【0028】
これもセル閾値とセル読出し電圧の間の線形関係である。また、一定のWe /Le のメモリ・セルを与えた場合、Wn/LnおよびVCを変化させて、出力電圧範囲VOUTを調節することができる(これは能動機能強化MOSの有効抵抗を変化させることと等価である)。
【0029】
上記と同様、米国特許第5126967号においてRichard T.Simkoが記載しているもののような参照手法によって、閾値電圧に対する温度効果を最小限とすることができる。
【0030】
線形化記憶セルに対する等価MOS式を使用した上記の分析は、メモリ・セルのドレンから浮動ゲートへ結合する電圧の効果を無視していることに留意されたい。ドレン結合効果を考慮した同様な分析もメモリ・セル閾値電圧とメモリ・セル読出し電圧の間の線形関係をもたらす。また、本明細書記載の回路が必要とする各種の基準電圧を、標準的なCMOSバンドギャップ基準などの周知の基準回路から供給することができる。
【0031】
本発明を好ましい実施の形態、特にアナログ信号のアナログ・サンプルの記憶再生のために構成されたものに関して説明してきた。しかしながら、本発明は通常の記憶セルあたり1ビット(2つの状態)、さらに重要な、記憶セルあたり2つ以上のディジタル・ビットを表す複数レベル記憶フォーマットのいずれかでのディジタル信号の記憶に合わせて構成されたシステムにも適用可能である。このような複数レベル・ディジタル記憶システムはディジタル・アナログ変換器を使用して、入力ディジタル信号を複数のアナログ・レベルのそれぞれに変換する。この場合、レベルは電圧の点で互いに十分分離されて、長期間の記憶の間、作動温度範囲および同一の集積回路上の他のセルの反復した再プログラミングに渡り、またアナログ・ディジタル変換器による反復した読返しおよびディジタル形態への再変換後、などに明確で、曖昧さのないものであることを維持するようにする。たとえば、セル当たり2M の異なる記憶レベルを使用することによって、記憶セル当たりMビットのディジタル情報を記憶できる(ただし、Mは、たとえば3または4という整数である)。あるいは、8つの異なるレベルのいずれかを3つのセルの内の2つに記憶し、かつ4つの異なるレベルのいずれかを第3のセルに記憶することによって、8ビットの等価物を記憶するために3つのセルを使用することができる。
【0032】
それ故、本発明をいくつかの好ましい実施の形態に関して開示し、説明してきたが、当分野の技術者には本発明をその精神および範囲から逸脱することなく変更できることが理解されよう。
【図面の簡単な説明】
【図1】本発明に適用される記憶アレイ・アーキテクチャの図である。
【図2】本発明による読返しのために接続された第1の実施の形態の線形化記憶セルの図である。
【図3】本発明による読返しのために接続された他の実施の形態の線形化記憶セルの図である。
【符号の説明】
COLDRV 列ドライバ
FM1 フローティング・ゲートnチャネル・デバイス
M1 nチャネル・デバイス
M2 n−MOSデバイス
M3、M4 nチャネル・デプレーション・デバイス
OP AMP 演算増幅器
SG トランジスタM1の選択ゲート
VREF1 セル・ドレン電圧
VREF2 基準電圧
VREF3 基準電圧
Y0...YN n−MOSデバイス
Z0 n−MOSデバイス
Claims (24)
- ソース、ゲート、浮動ゲートおよびドレンを有する浮動ゲート記億セルに記憶された電庄を読み取る方法において、
(a)読取り動作中に浮動ゲート記憶セルのソースに第1の基準電圧を、ドレンに第2の基準電圧を、およびゲートに前記第2の基準電圧と最高セル閾値電圧とを加えた電圧以上の大きさを持つ第3の基準電圧を印加して、前記読み取り動作中において前記浮動ゲート記憶セルを線形モードで動作するステップと、
(b)前記所定の基準電圧が印加されている間に、浮動ゲート記憶セルを通過する電流に比例する出力を供給するステップと
を備えている方法。 - ステップ(b)の出力が出力電圧である、請求項1に記載の方法。
- ステップ(b)が、浮動ゲート記憶セルを通過する電流を抵抗体に流すステップを含む、請求項2に記載の方法。
- 前記抵抗体が能動MOS抵抗器である、請求項3に記載の方法。
- 前記ステップ(b)が、浮動ゲート記憶セルを通過する電流に比例する電流を抵抗体に流すステップを含む、請求項2に記載の方法。
- 抵抗体が能動MOS抵抗器である、請求項5に記載の方法。
- 前記浮動ゲート記憶セルのドレンに結合するソースと、ゲートおよびドレンを有するMOSトランジスタを設け、
基準電圧を浮動ゲート記億セルのドレンに印加するステップが、前記MOSトランジスタのソース上の電圧を前記第2の基準電圧に一致するよう該MOSトランジスタのゲートを駆動させるステップを含む、請求項1または2に記載の方法。 - 前記MOSトランジスタのソースは、N列の浮動ゲート記憶セルのいずれか1列の浮動ゲート記憶セルを読み取るために選択するカラム・マルチプレクサを介して該MOSトランジスタのソースを前記浮動ゲート記憶セルのドレンに結合するステップを含む、請求項7に記載の方法。
- MOSトランジスタのソース上の電圧を前記第2の基準電圧に一致するよう該MOSトランジスタのゲートを駆動させるステップが、演算増幅器の出力を前記MOSトランジスタのゲートに結合するとともに該MOSトランジスタのソースを前記演算増幅器の負の入力に結合し、かつ前記演算増幅器の正の入力を前記第2の基準電圧に結合するステップを含む、請求項7に記載の方法。
- 浮動ゲート記億セルのソースに印加される前記第1の基準電圧が回路接地電圧である、請求項1または2に記載の方法。
- ステップ(b)が抵抗体に電流を流すステップを含み、前記抵抗体の一端が回路接地に結合され、抵抗体に流される電流が浮動ゲート記憶セルを通過する電流に比例する、請求項10に記載の方法。
- 抵抗体が能動MOS抵抗器である、請求項11に記載の方法。
- 浮動ゲート記億セルに記億された電圧がアナログ信号のアナログ・サンプルである、請求項1または2に記載の方法。
- 浮動ゲート記憶セルに記憶された電圧がM個の離散電圧レベルの1つであり、Mが3以上の整数であり、2ビット以上のデジタル信号を表す、請求項1または2に記載の方法。
- 浮動ゲート記憶セルに記憶された電圧が2M個の離散電圧レベルの1つであり、Mが2以上の整数であり、Mビットのデジタル信号を表す、請求項1または2に記載の方法。
- 浮動ゲート記憶セルとこれを読み取る回路からなる装置において、
ソース、ゲート、浮動ゲート、およびドレンを有する浮動ゲート記億セルであって、前記浮動ゲート記憶セルのソースが所定の第1基準電圧を有し、前記浮動ゲート記憶セルのゲートが所定の第3基準電圧を有している浮動ゲート記憶セルと、
読取り動作中に前記浮動ゲート記憶セルのドレン上の電圧を所定の第2基準電圧へ駆動する第1回路と、
所定の第1、第2、および第3基準電圧が印加されている間、前記浮動ゲート記憶セル内を通過する電流に比例する出力を供給する第2回路と
を備え、
前記浮動ゲート記憶セルのゲートが有する第3基準電圧は、読み取りモード中前記第2基準電圧と最高セル閾値電圧とを加えた電圧以上の大きさを持つ電圧にされており、これにより、読み取り動作中前記浮動ゲート記憶セルが線形モードで動作するよう構成されている浮動ゲート記憶セルとこれを読み取る回路からなる装置。 - 前記第2回路が、浮動ゲート記憶セル内を通過する電流に比例して変動する出力電圧を供給する回路である、請求項16に記載の装置。
- 前記第2回路が抵抗体を備えている、請求項17に記載の装置。
- 前記抵抗体が能動MOS抵抗器である、請求項18に記載の装置。
- 前記第2回路が電流ミラーおよび抵抗体を備えており、前記電流ミラーが前記浮動ゲート記憶セルおよび前記抵抗体に結合され、前記浮動ゲート記憶セル内を通過する電流に比例する電流を前記抵抗体に反映させる、請求項16に記載の装置。
- 前記抵抗体が能動MOS抵抗器である、請求項20に記載の装置。
- 前記第1回路が、正および負の入力を有する演算増幅器と、ソース、ゲートおよびドレンを有するMOSトランジスタとを備えており、前記MOSトランジスタのソースが浮動ゲート記憶セルのドレンおよび演算増幅器の負の入力に結合され、前記MOSトランジスタのゲートが演算増幅器の出力に結合され、演算増幅器の正の入力が第2基準電圧に結合される、請求項16に記載の装置。
- 前記MOSトランジスタのソースが、N列の浮動ゲート記憶セルのうち1列の浮動ゲート記憶セルを読み取るために選択するカラム・マルチプレクサを介して、浮動ゲート記憶セルのドレンに結合される、請求項22に記載の装置。
- 前記浮動ゲート記憶セルのソースに印加される第1基準電圧が回路接地電圧である、請求項16または17に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US65194996A | 1996-05-21 | 1996-05-21 | |
US08/651949 | 1996-05-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH113598A JPH113598A (ja) | 1999-01-06 |
JP3567062B2 true JP3567062B2 (ja) | 2004-09-15 |
Family
ID=24614914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13088497A Expired - Fee Related JP3567062B2 (ja) | 1996-05-21 | 1997-05-21 | 浮動ゲート記憶セルに記憶された電圧を読み取る方法及び浮動ゲート記憶セルとこれを読み取る回路からなる装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5835412A (ja) |
EP (1) | EP0809256A3 (ja) |
JP (1) | JP3567062B2 (ja) |
KR (1) | KR100260604B1 (ja) |
CA (1) | CA2205720C (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1058270B1 (en) * | 1999-06-04 | 2007-03-21 | STMicroelectronics S.r.l. | Biasing stage for biasing the drain terminal of a nonvolatile memory cell during the read phase |
DE10062124C1 (de) * | 2000-12-13 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zum Auslesen von Speicherzellen von Speicherbauelementen |
DE10102180A1 (de) * | 2001-01-18 | 2002-05-29 | Infineon Technologies Ag | Schaltung zur Feststellung des Ladezustands nichtflüchtiger Halbleiterspeicherzellen |
JP2003085966A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
JP2003085968A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
JP2005285197A (ja) | 2004-03-29 | 2005-10-13 | Renesas Technology Corp | 半導体記憶装置 |
US7898885B2 (en) * | 2007-07-19 | 2011-03-01 | Micron Technology, Inc. | Analog sensing of memory cells in a solid state memory device |
US10366752B2 (en) * | 2016-12-11 | 2019-07-30 | Technion Research & Development Foundation Ltd. | Programming for electronic memories |
WO2021223099A1 (en) * | 2020-05-06 | 2021-11-11 | Yangtze Memory Technologies Co., Ltd. | Control method and controller of 3d nand flash |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57176598A (en) * | 1981-04-20 | 1982-10-29 | Sanyo Electric Co Ltd | Write-in circuit for non-volatile analog memory |
US5055897A (en) * | 1988-07-27 | 1991-10-08 | Intel Corporation | Semiconductor cell for neural network and the like |
US5220531A (en) * | 1991-01-02 | 1993-06-15 | Information Storage Devices, Inc. | Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback |
JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
JPH0660677A (ja) * | 1992-08-13 | 1994-03-04 | Nippondenso Co Ltd | 半導体メモリ用センスアンプ |
US5467306A (en) * | 1993-10-04 | 1995-11-14 | Texas Instruments Incorporated | Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms |
US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
-
1997
- 1997-05-19 EP EP97303386A patent/EP0809256A3/en not_active Withdrawn
- 1997-05-20 CA CA002205720A patent/CA2205720C/en not_active Expired - Fee Related
- 1997-05-21 JP JP13088497A patent/JP3567062B2/ja not_active Expired - Fee Related
- 1997-05-21 KR KR1019970019674A patent/KR100260604B1/ko not_active IP Right Cessation
- 1997-09-08 US US08/926,764 patent/US5835412A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0809256A2 (en) | 1997-11-26 |
EP0809256A3 (en) | 1999-04-14 |
CA2205720A1 (en) | 1997-11-21 |
JPH113598A (ja) | 1999-01-06 |
KR100260604B1 (ko) | 2000-07-01 |
CA2205720C (en) | 2002-01-29 |
KR970076860A (ko) | 1997-12-12 |
US5835412A (en) | 1998-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5815435A (en) | Storage cell for analog recording and playback | |
US5638320A (en) | High resolution analog storage EPROM and flash EPROM | |
JP3936429B2 (ja) | 浮動ゲートnand構造を使用するアナログ記憶方法および装置 | |
US6349055B1 (en) | Non-volatile inverter latch | |
US5835420A (en) | Node-precise voltage regulation for a MOS memory system | |
EP1729302B1 (en) | A circuit for retrieving data stored in semiconductor memory cells | |
KR0155575B1 (ko) | 집적회로 아날로그 신호기록 및 재생을 위하여 반복적으로 기록하는 개선된 방법 및 장치와 소스 팔로워 기억셀 | |
US5497119A (en) | High precision voltage regulation circuit for programming multilevel flash memory | |
JP4122248B2 (ja) | 半導体メモリ装置 | |
US6600692B2 (en) | Semiconductor device with a voltage regulator | |
US6134157A (en) | Nonvolatile semiconductor memory device capable of preventing data from being written in error | |
JP3567062B2 (ja) | 浮動ゲート記憶セルに記憶された電圧を読み取る方法及び浮動ゲート記憶セルとこれを読み取る回路からなる装置 | |
US5784319A (en) | Method for erasing an electrically programmable and erasable non-volatile memory cell | |
US6480427B2 (en) | Negative-potential detecting circuit having an enhanced sensitivity of detecting negative potentials | |
US5568425A (en) | Program drain voltage control for EPROM/flash | |
JP3176016B2 (ja) | 不揮発性半導体記憶装置 | |
JPH06267285A (ja) | 不揮発性半導体記憶装置及びその使用方法 | |
JPH0719475B2 (ja) | センスアンプ回路 | |
JPH0629498A (ja) | 半導体記憶装置 | |
Chai | A 2 x 2 array analog memory implemented with a special layout injector |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040413 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040614 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |