JPH113598A - 浮動ゲート記憶セルに記憶された電圧を読み取る方法 - Google Patents
浮動ゲート記憶セルに記憶された電圧を読み取る方法Info
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- JPH113598A JPH113598A JP13088497A JP13088497A JPH113598A JP H113598 A JPH113598 A JP H113598A JP 13088497 A JP13088497 A JP 13088497A JP 13088497 A JP13088497 A JP 13088497A JP H113598 A JPH113598 A JP H113598A
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- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
Abstract
(57)【要約】
【課題】 読取りモードにおいて、セルをネガティブ・
フィードバック・モードにおける線形領域で使用し、セ
ルの閾値によってセル電流が線形に変わる線形化記憶セ
ルを提供すること。 【解決手段】 等価能動ＭＯＳ抵抗の両端にセル電流を
流すことによって、セル閾値電圧に線形に依存したセル
読出し電圧を達成する。
フィードバック・モードにおける線形領域で使用し、セ
ルの閾値によってセル電流が線形に変わる線形化記憶セ
ルを提供すること。 【解決手段】 等価能動ＭＯＳ抵抗の両端にセル電流を
流すことによって、セル閾値電圧に線形に依存したセル
読出し電圧を達成する。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路設計の分野
に関し、詳細にいえば、不揮発性メモリ集積回路を利用
した集積回路のアナログ信号記録再生に関する。
に関し、詳細にいえば、不揮発性メモリ集積回路を利用
した集積回路のアナログ信号記録再生に関する。
【０００２】
【従来の技術】Ｔｒｅｖｏｒ ＢｌｙｔｈおよびＲｉｃ
ｈａｒｄ Ｓｉｍｋｏの米国特許第５２２０５３１号に
おいては、アナログ信号の記録再生にＥＥＰＲＯＭ（電
気的に消去可能なプログラマブル読み取り専用メモリ）
が使用されている。これらのセルは、ソース、ドレン、
ゲートおよびフローティング・ゲートを有するフローテ
ィング・ゲート・デバイスで構成されている。デバイス
のゲートとソースの間で測定されるデバイスの閾値は、
フローティング・ゲートの電荷によって決定（制御）さ
れる。これらのセルはゲートに高電圧、たとえば２１Ｖ
を、ソースに０Ｖを、そしてドレンに０Ｖを印加するこ
とにより、ファウラー−ノルドハイム・トンネリングを
使用して消去される。ゲートの高電圧は、容量的にフロ
ーティング・ゲートに結合しており、フローティング・
ゲートとドレンの間にトンネル酸化物を介して高い電界
を発生する。この電界により、電子がフローティング・
ゲートへトンネル移動し、Ｖt （閾値電圧）を約６Ｖま
で効果的に高める。次に、ドレンに高電圧、たとえば９
ないし１９Ｖを、ゲートに０Ｖを、そしてソースに６Ｖ
を印加することにより、同じファウラー−ノルドハイム
・トンネリング機構を使用して、セルをプログラムす
る。ドレンの高電圧はフローティング・ゲートとドレン
の間にトンネル酸化物を介して逆向きの高い電界を生じ
させる。これによって、電子がフローティング・ゲート
からドレンへトンネル移動し、ドレンの電圧レベルおよ
びパルス幅に応じて、閾値電圧をたとえば−１Ｖないし
＋３Ｖへ引き下げる（減損させる）。
ｈａｒｄ Ｓｉｍｋｏの米国特許第５２２０５３１号に
おいては、アナログ信号の記録再生にＥＥＰＲＯＭ（電
気的に消去可能なプログラマブル読み取り専用メモリ）
が使用されている。これらのセルは、ソース、ドレン、
ゲートおよびフローティング・ゲートを有するフローテ
ィング・ゲート・デバイスで構成されている。デバイス
のゲートとソースの間で測定されるデバイスの閾値は、
フローティング・ゲートの電荷によって決定（制御）さ
れる。これらのセルはゲートに高電圧、たとえば２１Ｖ
を、ソースに０Ｖを、そしてドレンに０Ｖを印加するこ
とにより、ファウラー−ノルドハイム・トンネリングを
使用して消去される。ゲートの高電圧は、容量的にフロ
ーティング・ゲートに結合しており、フローティング・
ゲートとドレンの間にトンネル酸化物を介して高い電界
を発生する。この電界により、電子がフローティング・
ゲートへトンネル移動し、Ｖt （閾値電圧）を約６Ｖま
で効果的に高める。次に、ドレンに高電圧、たとえば９
ないし１９Ｖを、ゲートに０Ｖを、そしてソースに６Ｖ
を印加することにより、同じファウラー−ノルドハイム
・トンネリング機構を使用して、セルをプログラムす
る。ドレンの高電圧はフローティング・ゲートとドレン
の間にトンネル酸化物を介して逆向きの高い電界を生じ
させる。これによって、電子がフローティング・ゲート
からドレンへトンネル移動し、ドレンの電圧レベルおよ
びパルス幅に応じて、閾値電圧をたとえば−１Ｖないし
＋３Ｖへ引き下げる（減損させる）。
【０００３】米国特許第５２２０５３１号においては、
プログラム「パルス」を一連の疎パルスと、一連の密パ
ルスに分割して、アナログ信号を不揮発性メモリ・セル
に記憶している。各プログラミング・パルスの後、読取
りサイクルを使用してセルの内容を読み取り、記憶すべ
きアナログ信号と比較する。希望するプログラム化レベ
ルに近づいたときに、疎パルスが終了し、希望するプロ
グラム化レベルに達したときに、密パルスが終了する。
疎書込み／読取り／比較シリーズに後続する密書込み／
読取り／比較シリーズは、記憶された信号に優れたアナ
ログ信号分解能をもたらす。
プログラム「パルス」を一連の疎パルスと、一連の密パ
ルスに分割して、アナログ信号を不揮発性メモリ・セル
に記憶している。各プログラミング・パルスの後、読取
りサイクルを使用してセルの内容を読み取り、記憶すべ
きアナログ信号と比較する。希望するプログラム化レベ
ルに近づいたときに、疎パルスが終了し、希望するプロ
グラム化レベルに達したときに、密パルスが終了する。
疎書込み／読取り／比較シリーズに後続する密書込み／
読取り／比較シリーズは、記憶された信号に優れたアナ
ログ信号分解能をもたらす。
【０００４】上記の特許において、セルのダイナミック
・レンジは約３Ｖであり、アナログ分解能は約１２ｍＶ
であって、約８ビットのディジタル記憶に等しい有効分
解能を与える（各セルは１２／３０００、すなわち約２
５０対１の分解能を有している）。各高電圧の疎パルス
および密パルスは均等傾斜時間部分、平坦時間部分、サ
ンプル時間部分および比較時間部分に分割される。比較
時間部分を使用して、各疎または密プログラミング・パ
ルスの増分後にメモリ・セルに記憶されている電圧を読
み返して、これが希望する値に達しているかどうかを判
定する。サンプル時間部分を使用して、入力信号の次の
サンプルを取り入れ、これを保持する。サンプルおよび
比較時間部分は静止時間である。すなわち雑音を最小限
とするため、この時間中に、電荷ポンプなどの高電圧源
が使用不能とされる。連続した疎レベルの間のステップ
電圧は約２２０ｍＶであり、連続した密レベル間のステ
ップ電圧は約２２ｍＶであり、これはメモリ・セル内に
記憶されている電圧における１２ｍＶの分解能に等し
い。セル・プログラミング閾値ウィンドウの全範囲、な
らびにほぼメモリ・セルのダイナミック・レンジである
約０−３Ｖのメモリ・セル閾値電圧に対応している、メ
モリ・セルのドレン上で約９ないし１９Ｖの範囲にある
付加電圧マージンをカバーするには、疎レベルに対する
大きいステップ電圧が必要である。利用可能な疎パルス
数は４５になるように選択され、これは４５×２２０ｍ
Ｖ＝１０Ｖフル・レンジに変換される。書込み時間を短
縮するには、大きな粗いステップが使用される。密傾斜
フル・レンジは約２Ｖになるように選択される。９０の
密パルスが利用可能であり、約２２ｍＶの書込み分解能
が得られる。
・レンジは約３Ｖであり、アナログ分解能は約１２ｍＶ
であって、約８ビットのディジタル記憶に等しい有効分
解能を与える（各セルは１２／３０００、すなわち約２
５０対１の分解能を有している）。各高電圧の疎パルス
および密パルスは均等傾斜時間部分、平坦時間部分、サ
ンプル時間部分および比較時間部分に分割される。比較
時間部分を使用して、各疎または密プログラミング・パ
ルスの増分後にメモリ・セルに記憶されている電圧を読
み返して、これが希望する値に達しているかどうかを判
定する。サンプル時間部分を使用して、入力信号の次の
サンプルを取り入れ、これを保持する。サンプルおよび
比較時間部分は静止時間である。すなわち雑音を最小限
とするため、この時間中に、電荷ポンプなどの高電圧源
が使用不能とされる。連続した疎レベルの間のステップ
電圧は約２２０ｍＶであり、連続した密レベル間のステ
ップ電圧は約２２ｍＶであり、これはメモリ・セル内に
記憶されている電圧における１２ｍＶの分解能に等し
い。セル・プログラミング閾値ウィンドウの全範囲、な
らびにほぼメモリ・セルのダイナミック・レンジである
約０−３Ｖのメモリ・セル閾値電圧に対応している、メ
モリ・セルのドレン上で約９ないし１９Ｖの範囲にある
付加電圧マージンをカバーするには、疎レベルに対する
大きいステップ電圧が必要である。利用可能な疎パルス
数は４５になるように選択され、これは４５×２２０ｍ
Ｖ＝１０Ｖフル・レンジに変換される。書込み時間を短
縮するには、大きな粗いステップが使用される。密傾斜
フル・レンジは約２Ｖになるように選択される。９０の
密パルスが利用可能であり、約２２ｍＶの書込み分解能
が得られる。
【０００５】読取りモードにおいて、記憶セルはドレン
から接地への負荷電流が一定であるソース・フォロアと
して構成される。メモリ・セルのゲートとソースはまと
めて接続され、メモリのドレンは定バイアス電流に接続
され、選択トランジスタのゲートは小型の選択ゲートに
よるゲート電圧降下効果と抵抗効果を排除するために、
中間電圧、たとえば１０Ｖに接続される。調整電源、た
とえば３．５Ｖがセル読出し電圧におけるゲート／ソー
ス電圧の変動を回避するためにメモリ・セルのゲート／
ソースに接続されている。ドレンにおける電圧がメモリ
・セル読出し電圧となる。それ故、セルはソース・フォ
ロアとして接続されており、ドレンとソースは機能的に
交換可能である。これにより、セルの閾値とセル読出し
電圧の間に線形関係がもたらされる。したがって、ゲー
トとソースが互いに効果的に接続されるため、記憶セル
は飽和領域で動作する。
から接地への負荷電流が一定であるソース・フォロアと
して構成される。メモリ・セルのゲートとソースはまと
めて接続され、メモリのドレンは定バイアス電流に接続
され、選択トランジスタのゲートは小型の選択ゲートに
よるゲート電圧降下効果と抵抗効果を排除するために、
中間電圧、たとえば１０Ｖに接続される。調整電源、た
とえば３．５Ｖがセル読出し電圧におけるゲート／ソー
ス電圧の変動を回避するためにメモリ・セルのゲート／
ソースに接続されている。ドレンにおける電圧がメモリ
・セル読出し電圧となる。それ故、セルはソース・フォ
ロアとして接続されており、ドレンとソースは機能的に
交換可能である。これにより、セルの閾値とセル読出し
電圧の間に線形関係がもたらされる。したがって、ゲー
トとソースが互いに効果的に接続されるため、記憶セル
は飽和領域で動作する。
【０００６】ソース・フォロア記憶セルのソースがアレ
イ内のすべてのメモリ・セルによって共用されているた
め、このソースはすべての拡散接合部からの大きい付随
キャパシタンスを有している。さらに、読取りモードに
おいて、選択した行のすべてのセルが低い閾値電圧を有
している（すなわち、セルが導通している）と想定した
場合、ソース・フォロア・セルのソースとゲートが調整
電圧、たとえば３．５Ｖに充電されているため、アレイ
内のすべてのビットラインも、すべての導通メモリ・セ
ルによってほぼ等しい電圧に充電される。これは、読取
りモードにおいて、調整回路の容量性負荷がすべてのメ
モリ・セル・ソース接合部キャパシタンスと、すべての
ビットライン・キャパシタンスを含んでいることを意味
する。このことは調整回路に厳しい要件を課すものであ
る。これは特にメモリが低電圧電源によって動作する場
合に、メモリ・セルのダイナミック・レンジを広げるこ
とも困難とするが、これは高い容量性負荷が調整電圧を
必要な電圧まで上げることを困難とするからである。
イ内のすべてのメモリ・セルによって共用されているた
め、このソースはすべての拡散接合部からの大きい付随
キャパシタンスを有している。さらに、読取りモードに
おいて、選択した行のすべてのセルが低い閾値電圧を有
している（すなわち、セルが導通している）と想定した
場合、ソース・フォロア・セルのソースとゲートが調整
電圧、たとえば３．５Ｖに充電されているため、アレイ
内のすべてのビットラインも、すべての導通メモリ・セ
ルによってほぼ等しい電圧に充電される。これは、読取
りモードにおいて、調整回路の容量性負荷がすべてのメ
モリ・セル・ソース接合部キャパシタンスと、すべての
ビットライン・キャパシタンスを含んでいることを意味
する。このことは調整回路に厳しい要件を課すものであ
る。これは特にメモリが低電圧電源によって動作する場
合に、メモリ・セルのダイナミック・レンジを広げるこ
とも困難とするが、これは高い容量性負荷が調整電圧を
必要な電圧まで上げることを困難とするからである。
【０００７】
【発明が解決しようとする課題】本発明の目的は、読取
りモードにおいて、セルをネガティブ・フィードバック
・モードにおける線形領域で使用し、セルの閾値によっ
てセル電流が線形に変わる線形化記憶セルを提供するこ
とである。
りモードにおいて、セルをネガティブ・フィードバック
・モードにおける線形領域で使用し、セルの閾値によっ
てセル電流が線形に変わる線形化記憶セルを提供するこ
とである。
【０００８】
【課題を解決するための手段】等価能動ＭＯＳ抵抗の両
端にセル電流を流すことによって、セルの閾値電圧に線
形に依存するセル読出し電圧が達成される。本発明の好
ましい実施の態様の反復書込みシーケンスは、ゲートと
ソース／ドレン／チャネルの間のファウラー−ノルドハ
イム・トンネリングを使用した消去から始まる。従来技
術と同様に、セルを消去して高い閾値レベル、たとえば
Ｖt＝６Ｖにする。後続のプログラミング・パルスもド
レンとゲートの間のファウラー−ノルドハイム・トンネ
リングを使用して、電荷をフローティング・ゲートから
増分的に減少させる。従来技術と同様、プログラミング
を一連の疎パルスと一連の密パルスに分割して、短いプ
ログラミング時間で精密化された分解能を達成する。
端にセル電流を流すことによって、セルの閾値電圧に線
形に依存するセル読出し電圧が達成される。本発明の好
ましい実施の態様の反復書込みシーケンスは、ゲートと
ソース／ドレン／チャネルの間のファウラー−ノルドハ
イム・トンネリングを使用した消去から始まる。従来技
術と同様に、セルを消去して高い閾値レベル、たとえば
Ｖt＝６Ｖにする。後続のプログラミング・パルスもド
レンとゲートの間のファウラー−ノルドハイム・トンネ
リングを使用して、電荷をフローティング・ゲートから
増分的に減少させる。従来技術と同様、プログラミング
を一連の疎パルスと一連の密パルスに分割して、短いプ
ログラミング時間で精密化された分解能を達成する。
【０００９】読返しの場合、線形化記憶セルはネガティ
ブ・フィードバック・モードで接続される。セルのドレ
ンはオペ・アンプ（演算増幅器）のマイナス端子に論理
的に接続される。第１の基準電圧がオペ・アンプのプラ
ス端子に接続される。第１の基準電圧は、セル・ゲート
電圧をセル・ドレン電圧と最高のセル閾値の合計よりも
高くするのに十分低いものである。第２の基準電圧がセ
ル・ゲートに論理的に接続される。この第２の基準電圧
はセル・ゲート電圧をセル・ドレン電圧と最高のセル閾
値の合計よりも高くして、閾値に関わりなく、セルを常
に線形領域で動作させるようにするのに十分高いもので
ある。オペ・アンプの出力はセルのドレンと論理的に直
列に接続されているｎ−ＭＯＳデバイスのゲートに接続
されている。
ブ・フィードバック・モードで接続される。セルのドレ
ンはオペ・アンプ（演算増幅器）のマイナス端子に論理
的に接続される。第１の基準電圧がオペ・アンプのプラ
ス端子に接続される。第１の基準電圧は、セル・ゲート
電圧をセル・ドレン電圧と最高のセル閾値の合計よりも
高くするのに十分低いものである。第２の基準電圧がセ
ル・ゲートに論理的に接続される。この第２の基準電圧
はセル・ゲート電圧をセル・ドレン電圧と最高のセル閾
値の合計よりも高くして、閾値に関わりなく、セルを常
に線形領域で動作させるようにするのに十分高いもので
ある。オペ・アンプの出力はセルのドレンと論理的に直
列に接続されているｎ−ＭＯＳデバイスのゲートに接続
されている。
【００１０】オペ・アンプのネガティブ・フィードバッ
クはメモリ・セルのドレンを第１の基準電圧と同じ電圧
にする。周知の線形ＭＯＳの等式により、 Ｉ＝β［（Ｖgs−Ｖt）*Ｖds−（Ｖds）2／２］ ただし、 β＝μｎＣoxＷ／Ｌ μｎ＝ＭＯＳＦＥＴデバイスのチャネル領域の移動度 Ｃox＝単位面積あたりのゲート酸化物キャパシタンス Ｗ／Ｌ＝ＭＯＳＦＥＴデバイスのチャネル領域の幅対長
さの比 Ｖgs＝ＭＯＳＦＥＴデバイスのゲート−ソース電圧 Ｖt＝ＭＯＳＦＥＴデバイスの閾値電圧 Ｖds＝ＭＯＳＦＥＴデバイスのドレン−ソース電圧
クはメモリ・セルのドレンを第１の基準電圧と同じ電圧
にする。周知の線形ＭＯＳの等式により、 Ｉ＝β［（Ｖgs−Ｖt）*Ｖds−（Ｖds）2／２］ ただし、 β＝μｎＣoxＷ／Ｌ μｎ＝ＭＯＳＦＥＴデバイスのチャネル領域の移動度 Ｃox＝単位面積あたりのゲート酸化物キャパシタンス Ｗ／Ｌ＝ＭＯＳＦＥＴデバイスのチャネル領域の幅対長
さの比 Ｖgs＝ＭＯＳＦＥＴデバイスのゲート−ソース電圧 Ｖt＝ＭＯＳＦＥＴデバイスの閾値電圧 Ｖds＝ＭＯＳＦＥＴデバイスのドレン−ソース電圧
【００１１】一定のＶgsおよび一定のＶdsの場合、 ∂Ｉ／∂Ｖt ＝−βＶds
【００１２】それ故、閾値電圧Ｖt の変化はセルを通る
電流Ｉの比例変化を引き起こし、セル閾値とセル電流の
間に線形関係を達成する。セル電流を抵抗に流すことに
よって、セル閾値と線形関係を有しているセル読出し関
係が実現される。移動度の変動の影響を排除するため
に、抵抗を能動ＭＯＳデバイスとして実現し、その有効
抵抗値が１／βに比例するようにする。これは上記の等
式におけるメモリ・セルのβ依存度を取り消す。
電流Ｉの比例変化を引き起こし、セル閾値とセル電流の
間に線形関係を達成する。セル電流を抵抗に流すことに
よって、セル閾値と線形関係を有しているセル読出し関
係が実現される。移動度の変動の影響を排除するため
に、抵抗を能動ＭＯＳデバイスとして実現し、その有効
抵抗値が１／βに比例するようにする。これは上記の等
式におけるメモリ・セルのβ依存度を取り消す。
【００１３】記憶セルがドレン接合部から読み取られる
ため、共用ソース接合部キャパシタンスは何の影響も及
ぼさない。また、ソース上に調整電圧が存在しないた
め、選択されないビットラインは充電されない。
ため、共用ソース接合部キャパシタンスは何の影響も及
ぼさない。また、ソース上に調整電圧が存在しないた
め、選択されないビットラインは充電されない。
【００１４】
【発明の実施の形態】まず、図１を参照すると、本発明
に適用できる記憶アレイ・アーキテクチャが示されてい
る。従来技術の項で検討したデバイスに適用可能なこの
特定のアーキテクチャにおいて、１００個のカラムのド
ライバ（ＣＯＬＤＲＶ）が１００個の３２：１ＭＵＸを
介して結合されて、一時に１００のグループ内のメモリ
・セルの３２００の列に制御可能に結合できるようにな
っている。各列ラインは複数のトランジスタ２個のＥＥ
ＰＲＯＭセルに接続されており、セルはほぼ共通に接続
されたアレイの接地線を中心として対称的な対として配
列されている。各２トランジスタＥＥＰＲＯＭセルは直
列に接続されたｎチャネル・デバイスＭ１とフローティ
ング・ゲートｎチャネル・デバイスＦＭ１からなってい
る。アレイの各行のすべてのｎチャネル・デバイスのゲ
ートは共通して、ライン、行１、行２などによってＸデ
コーダに接続されて、アレイの行選択デバイスを形成し
ている。また、アレイの各行のすべてのフローティング
・ゲートｎチャネル・デバイスのゲートも共通して、Ｘ
デコーダに接続されて、アレイの行制御ゲート行１Ｃ
Ｇ、行２ＣＧなど形成している。
に適用できる記憶アレイ・アーキテクチャが示されてい
る。従来技術の項で検討したデバイスに適用可能なこの
特定のアーキテクチャにおいて、１００個のカラムのド
ライバ（ＣＯＬＤＲＶ）が１００個の３２：１ＭＵＸを
介して結合されて、一時に１００のグループ内のメモリ
・セルの３２００の列に制御可能に結合できるようにな
っている。各列ラインは複数のトランジスタ２個のＥＥ
ＰＲＯＭセルに接続されており、セルはほぼ共通に接続
されたアレイの接地線を中心として対称的な対として配
列されている。各２トランジスタＥＥＰＲＯＭセルは直
列に接続されたｎチャネル・デバイスＭ１とフローティ
ング・ゲートｎチャネル・デバイスＦＭ１からなってい
る。アレイの各行のすべてのｎチャネル・デバイスのゲ
ートは共通して、ライン、行１、行２などによってＸデ
コーダに接続されて、アレイの行選択デバイスを形成し
ている。また、アレイの各行のすべてのフローティング
・ゲートｎチャネル・デバイスのゲートも共通して、Ｘ
デコーダに接続されて、アレイの行制御ゲート行１Ｃ
Ｇ、行２ＣＧなど形成している。
【００１５】図２は本発明による読返しのために接続さ
れた第１の実施の形態の線形化記憶セルを示している。
基本記憶セルは上述した典型的な２トランジスタＥＥＰ
ＲＯＭメモリ・セルであり、ｎチャネル・トランジスタ
Ｍ１とフローティング・ゲート・トランジスタＦＭ１と
によって構成されている。ｎチャネル・トランジスタ・
セルとｎチャネル・フローティング・ゲート・トランジ
スタ・セルのアレイを示している図１も参照。図１のセ
ルの個々のトランジスタには図の縮尺のためラベルは付
けられていない。選択ゲート、すなわちトランジスタＭ
１のゲートＳＧは中間レベル、たとえば１０Ｖに接続さ
れて、選択デバイスが小型によるゲートの電圧降下およ
び抵抗効果を排除している。フローティング・ゲート・
トランジスタのゲートは論理的に基準電圧ＶＲＥＦ２に
接続されている（たとえば、図１の行デコーダＸデコー
ダにより）。ＶＲＥＦ２は、Ｖtmax（最高セル閾値）＋
セル・ドレン電圧（ＶＲＥＦ１）に等しくし、メモリ・
セルが線形領域で動作するようにしなければならない。
ＶＲＥＦ２はメモリ・セルのゲートを駆動するだけのも
のであるから、電荷ポンプによって調整して、線形領域
を広げることができる。
れた第１の実施の形態の線形化記憶セルを示している。
基本記憶セルは上述した典型的な２トランジスタＥＥＰ
ＲＯＭメモリ・セルであり、ｎチャネル・トランジスタ
Ｍ１とフローティング・ゲート・トランジスタＦＭ１と
によって構成されている。ｎチャネル・トランジスタ・
セルとｎチャネル・フローティング・ゲート・トランジ
スタ・セルのアレイを示している図１も参照。図１のセ
ルの個々のトランジスタには図の縮尺のためラベルは付
けられていない。選択ゲート、すなわちトランジスタＭ
１のゲートＳＧは中間レベル、たとえば１０Ｖに接続さ
れて、選択デバイスが小型によるゲートの電圧降下およ
び抵抗効果を排除している。フローティング・ゲート・
トランジスタのゲートは論理的に基準電圧ＶＲＥＦ２に
接続されている（たとえば、図１の行デコーダＸデコー
ダにより）。ＶＲＥＦ２は、Ｖtmax（最高セル閾値）＋
セル・ドレン電圧（ＶＲＥＦ１）に等しくし、メモリ・
セルが線形領域で動作するようにしなければならない。
ＶＲＥＦ２はメモリ・セルのゲートを駆動するだけのも
のであるから、電荷ポンプによって調整して、線形領域
を広げることができる。
【００１６】デバイスＹ０ないしＹＮはデバイスＺ０と
ともに図１の３２：１のＭＵＸの１つに対応した３２：
１列マルチプレクサを形成している。セルの消去および
プログラミングのためには、アレイを図１に示すように
構成し、一方、セルの読取りのためには、列・ドライバ
をディスエーブルし、読取り対象のセルを代わりに図２
に示すように接続するか、あるいは図３に示すように接
続する。
ともに図１の３２：１のＭＵＸの１つに対応した３２：
１列マルチプレクサを形成している。セルの消去および
プログラミングのためには、アレイを図１に示すように
構成し、一方、セルの読取りのためには、列・ドライバ
をディスエーブルし、読取り対象のセルを代わりに図２
に示すように接続するか、あるいは図３に示すように接
続する。
【００１７】演算増幅器ＯＰ ＡＭＰは周知の電荷ポン
プが発生するＶＣＣ以上の電圧ＶＰＵＭＰによって動作
する典型的なＭＯＳ差動演算増幅器である。演算増幅器
のプラス入力は第１の基準電圧ＶＲＥＦ１に接続され
る。演算増幅器のマイナス入力は付加的なｎ−ＭＯＳ列
デコーダ（Ｙ０−ＹＮ、Ｚ０）を介して選択トランジス
タＭ１のドレンに接続されている。列デコーダｎ−ＭＯ
Ｓトランジスタのゲート電圧は、選択解除された場合に
は接地に等しくなり、プログラミングで選択された場合
には高電圧（たとえば、２１Ｖ）に等しくなり、またｎ
−ＭＯＳトランジスタが小型であることによって生じる
ゲート電圧降下効果および抵抗効果を排除するために、
読取りモードで選択された場合には中間レベル（たとえ
ば、１０Ｖ）に等しくなる。
プが発生するＶＣＣ以上の電圧ＶＰＵＭＰによって動作
する典型的なＭＯＳ差動演算増幅器である。演算増幅器
のプラス入力は第１の基準電圧ＶＲＥＦ１に接続され
る。演算増幅器のマイナス入力は付加的なｎ−ＭＯＳ列
デコーダ（Ｙ０−ＹＮ、Ｚ０）を介して選択トランジス
タＭ１のドレンに接続されている。列デコーダｎ−ＭＯ
Ｓトランジスタのゲート電圧は、選択解除された場合に
は接地に等しくなり、プログラミングで選択された場合
には高電圧（たとえば、２１Ｖ）に等しくなり、またｎ
−ＭＯＳトランジスタが小型であることによって生じる
ゲート電圧降下効果および抵抗効果を排除するために、
読取りモードで選択された場合には中間レベル（たとえ
ば、１０Ｖ）に等しくなる。
【００１８】演算増幅器の出力はｎ−ＭＯＳデバイスＭ
２のゲートに接続されており、このデバイスはｎ−ＭＯ
Ｓ列デコーダ・トランジスタを介して選択トランジスタ
Ｍ１のドレンと接続されたソースを有している。
２のゲートに接続されており、このデバイスはｎ−ＭＯ
Ｓ列デコーダ・トランジスタを介して選択トランジスタ
Ｍ１のドレンと接続されたソースを有している。
【００１９】ｎチャネル・デプレーション・デバイスＭ
３およびＭ４で形成された能動ＭＯＳ抵抗が、ＶＣＣ
（または、範囲を広げるための電荷ポンプの出力）によ
って調整された第３の基準電圧源ＶＲＥＦ３とトランジ
スタＭ２のドレンの間に接続されている。ＶＲＥＦ３は
最高セル読出し電圧であり、セル電流がゼロの場合に発
生する。デプレーションｎ−ＭＯＳトランジスタを使用
して、能動ＭＯＳ抵抗を形成し、Ｒａｎｄａｌｌ Ｌ．
Ｇｅｉｇｅｒ他の「ＶＬＳＩ ＤｅｓｉｇｎＴｅｃｈ
ｎｉｑｕｅｓ ｆｏｒ Ａｎａｌｏｇ ａｎｄ Ｄｉｇ
ｉｔａｌ Ｃｉｒｃｕｉｔｓ」、ＭｃＧｒａｗ Ｈｉｌ
ｌ、１９９０、ｐｐ．３０８−３１８に記載されている
ように、ＶDS効果を排除する。上記の文献に記載されて
いるように、他の能動ＭＯＳ抵抗構造も可能である。さ
らに、ＥＥＰＲＯＭセルを能動ＭＯＳ抵抗として使用し
て、抵抗とメモリ・セルの間により良好なマッチングを
達成することもできる。
３およびＭ４で形成された能動ＭＯＳ抵抗が、ＶＣＣ
（または、範囲を広げるための電荷ポンプの出力）によ
って調整された第３の基準電圧源ＶＲＥＦ３とトランジ
スタＭ２のドレンの間に接続されている。ＶＲＥＦ３は
最高セル読出し電圧であり、セル電流がゼロの場合に発
生する。デプレーションｎ−ＭＯＳトランジスタを使用
して、能動ＭＯＳ抵抗を形成し、Ｒａｎｄａｌｌ Ｌ．
Ｇｅｉｇｅｒ他の「ＶＬＳＩ ＤｅｓｉｇｎＴｅｃｈ
ｎｉｑｕｅｓ ｆｏｒ Ａｎａｌｏｇ ａｎｄ Ｄｉｇ
ｉｔａｌ Ｃｉｒｃｕｉｔｓ」、ＭｃＧｒａｗ Ｈｉｌ
ｌ、１９９０、ｐｐ．３０８−３１８に記載されている
ように、ＶDS効果を排除する。上記の文献に記載されて
いるように、他の能動ＭＯＳ抵抗構造も可能である。さ
らに、ＥＥＰＲＯＭセルを能動ＭＯＳ抵抗として使用し
て、抵抗とメモリ・セルの間により良好なマッチングを
達成することもできる。
【００２０】演算増幅器、抵抗（デバイスＭ３およびＭ
４）、デバイスＭ２を含んでいる直列のｎ−ＭＯＳデバ
イスおよび列・デコード・デバイスは、プログラミング
において高電圧を列に駆動し、また読返し中にメモリ・
セルから電圧を読み取る働きをする列・ドライバの一部
である。ネガティブ・フィードバック作用により、演算
増幅器はセル・ドレン電圧を第１の基準電圧ＶＲＥＦ１
と等しくさせる。これによって、ＶＲＥＦ２がセル閾値
電圧（Ｖt ）とセル・ドレン電圧（ＶＲＥＦ１）の合計
値よりも高いため、メモリ・セルが線形モードで動作す
る。それ故、 Ｉ＝β［（Ｖgs−Ｖt）*Ｖds−（Ｖds）2／２］ ただし、 Ｖgs＞Ｖds＋Ｖt β＝メモリ・セルのμｎＣoxＷe／Ｌe（添え字ｅは機能
拡張デバイスを示す）
４）、デバイスＭ２を含んでいる直列のｎ−ＭＯＳデバ
イスおよび列・デコード・デバイスは、プログラミング
において高電圧を列に駆動し、また読返し中にメモリ・
セルから電圧を読み取る働きをする列・ドライバの一部
である。ネガティブ・フィードバック作用により、演算
増幅器はセル・ドレン電圧を第１の基準電圧ＶＲＥＦ１
と等しくさせる。これによって、ＶＲＥＦ２がセル閾値
電圧（Ｖt ）とセル・ドレン電圧（ＶＲＥＦ１）の合計
値よりも高いため、メモリ・セルが線形モードで動作す
る。それ故、 Ｉ＝β［（Ｖgs−Ｖt）*Ｖds−（Ｖds）2／２］ ただし、 Ｖgs＞Ｖds＋Ｖt β＝メモリ・セルのμｎＣoxＷe／Ｌe（添え字ｅは機能
拡張デバイスを示す）
【００２１】したがって、 Ｉ＝β［ＶＲＥＦ２−Ｖt）*ＶＲＥＦ１−ＶＲＥＦ１*
ＶＲＥＦ１*０．５］ これを再構成して、次式を得ることができる。 Ｉ＝Ａ−Ｂ*Ｖt ただし、 Ａ＝β*Ｋ、ただし、Ｋ＝［ＶＲＥＦ２*−ＶＲＥＦ１−
ＶＲＥＦ１*ＶＲＥＦ１*０．５］＝定数 Ｂ＝β*ＶＲＥＦ１ これはセル閾値とセル電流の間の線形関係である。
ＶＲＥＦ１*０．５］ これを再構成して、次式を得ることができる。 Ｉ＝Ａ−Ｂ*Ｖt ただし、 Ａ＝β*Ｋ、ただし、Ｋ＝［ＶＲＥＦ２*−ＶＲＥＦ１−
ＶＲＥＦ１*ＶＲＥＦ１*０．５］＝定数 Ｂ＝β*ＶＲＥＦ１ これはセル閾値とセル電流の間の線形関係である。
【００２２】デプレーション能動抵抗ＭＯＳトランジス
タの等価抵抗値は次のようになる。 Ｒeq＝１／（２*βd *Ｖtd） ただし、 βd＝μdＣoxd Ｗd／Ｌd（添え字ｄはデプレーション
・デバイスを示す） Ｖtd＝デプレーション・デバイスの閾値
タの等価抵抗値は次のようになる。 Ｒeq＝１／（２*βd *Ｖtd） ただし、 βd＝μdＣoxd Ｗd／Ｌd（添え字ｄはデプレーション
・デバイスを示す） Ｖtd＝デプレーション・デバイスの閾値
【００２３】それ故、抵抗両端の電圧降下は次のように
なる。 ＶR＝Ｉ*Ｒeq＝Ａ’−Ｂ’*Ｖt ただし、 Ａ’＝β／（２*βd *Ｖtd）＝Ｋ*Ｃ*（Ｗe／Ｌe）／
（Ｗd／Ｌd）*１／（２*Ｖtd） Ｃ＝（μｎ Ｃox）／（μｄ Ｃoxd）＝定数 または、 Ａ’＝Ｄ*（Ｗe／Ｌe）／（Ｗd／Ｌd）*１／Ｖtd Ｂ’＝β／（２*βd *Ｖtd）*ＶＲＥＦ１＝Ｅ*（Ｗe／Ｌ
e）／（Ｗd／Ｌd）*１／Ｖtd ただし、 Ｄ＝Ｋ*Ｃ*０．５ Ｅ＝Ｃ*ＶＲＥＦ１*０．５ 最終的に、 ＶR＝（Ｗe／Ｌe）／（Ｗd／Ｌd）*１／Ｖtd *［Ｄ−Ｅ*
Ｖt］ ＶＯＵＴ＝ＶＲＥＦ３−ＶR
なる。 ＶR＝Ｉ*Ｒeq＝Ａ’−Ｂ’*Ｖt ただし、 Ａ’＝β／（２*βd *Ｖtd）＝Ｋ*Ｃ*（Ｗe／Ｌe）／
（Ｗd／Ｌd）*１／（２*Ｖtd） Ｃ＝（μｎ Ｃox）／（μｄ Ｃoxd）＝定数 または、 Ａ’＝Ｄ*（Ｗe／Ｌe）／（Ｗd／Ｌd）*１／Ｖtd Ｂ’＝β／（２*βd *Ｖtd）*ＶＲＥＦ１＝Ｅ*（Ｗe／Ｌ
e）／（Ｗd／Ｌd）*１／Ｖtd ただし、 Ｄ＝Ｋ*Ｃ*０．５ Ｅ＝Ｃ*ＶＲＥＦ１*０．５ 最終的に、 ＶR＝（Ｗe／Ｌe）／（Ｗd／Ｌd）*１／Ｖtd *［Ｄ−Ｅ*
Ｖt］ ＶＯＵＴ＝ＶＲＥＦ３−ＶR
【００２４】それ故、セル閾値とセル読出し電圧の間に
は線形関係が存在する。また、一定のＷe／Ｌeのセル・
メモリを与えた場合、Ｗd／Ｌdを変化させて、出力電圧
範囲ＶＯＵＴを調節することができる（これは能動デプ
レーションＭＯＳの有効抵抗を変動させることと等価で
ある）。米国特許第５１２６９６７号においてＲｉｃｈ
ａｒｄ Ｔ．Ｓｉｍｋｏが記載しているもののような参
照手法によって、閾値電圧に対する温度効果を最小限と
することができる。
は線形関係が存在する。また、一定のＷe／Ｌeのセル・
メモリを与えた場合、Ｗd／Ｌdを変化させて、出力電圧
範囲ＶＯＵＴを調節することができる（これは能動デプ
レーションＭＯＳの有効抵抗を変動させることと等価で
ある）。米国特許第５１２６９６７号においてＲｉｃｈ
ａｒｄ Ｔ．Ｓｉｍｋｏが記載しているもののような参
照手法によって、閾値電圧に対する温度効果を最小限と
することができる。
【００２５】ここで図３を参照すると、本発明の線形化
メモリ・セルの他の実施形態が示されている。基本記憶
セルと演算増幅器の構成は図２と同じものである。ただ
し、セル電流はｐ−ＭＯＳトランジスタＭ５およびＭ６
によって、高電源電圧ではなく、接地を基準とした能動
ＭＯＳ抵抗（デバイスＭ３およびＭ４）にミラーされ
る。能動ＭＯＳ抵抗が接地を基準としているため、ＭＯ
Ｓデバイスのバルク・ソース効果は排除され、線形化が
高い抵抗がもたらされる。ＶＯＵＴも接地を基準として
いる。
メモリ・セルの他の実施形態が示されている。基本記憶
セルと演算増幅器の構成は図２と同じものである。ただ
し、セル電流はｐ−ＭＯＳトランジスタＭ５およびＭ６
によって、高電源電圧ではなく、接地を基準とした能動
ＭＯＳ抵抗（デバイスＭ３およびＭ４）にミラーされ
る。能動ＭＯＳ抵抗が接地を基準としているため、ＭＯ
Ｓデバイスのバルク・ソース効果は排除され、線形化が
高い抵抗がもたらされる。ＶＯＵＴも接地を基準として
いる。
【００２６】図３を再度参照すると、他のＭＯＳ構造が
示されている。ここで、抵抗は２つの機能拡張ｎ−ＭＯ
ＳトランジスタＭ３およびＭ４として実現されており、
デバイスＭ３のゲートとドレンは浮動電圧源ＶＣに接続
されており、デバイスＭ４のゲートとソースはもう１つ
の浮動電圧源ＶＣに接続されている。ＶＣをＶＣ＝ＶＯ
ＵＴmax＋Ｖtnになるように選択して、能動抵抗ＭＯＳ
トランジスタＭ３およびＭ４に対する線形条件を満たす
必要がある（Ｖtnは抵抗を形成するｎ−ＭＯＳトランジ
スタＭ３およびＭ４の閾値電圧である）。電圧ＶＣがト
ランジスタＭ３およびＭ４のゲートを駆動するだけのも
のであるから、これらの電圧の各々を電荷ポンプから供
給することができる。この抵抗構造も上述のＲａｎｄａ
ｌｌ Ｌ． Ｇｅｉｇｅｒ他の文献のｐｐ．３０８−３
１８に記載されている。能動ＭＯＳ抵抗および浮動電圧
源の実現に関する付加的な説明はＲｏｕｂｉｋ Ｇｒｅ
ｇｏｒｉａｎおよびＧａｒｂｏｒ Ｃ． Ｔｅｍｅｓの
「Ａｎａｌｏｇ ＭＯＳＩ．Ｃ． ｆｏｒ Ｓｉｇｎａ
ｌ Ｐｒｏｃｅｓｓｉｎｇ」、Ｊｏｈｎ Ｗｉｌｅｙ
＆ Ｓｏｎｓ、１９８６年、ｐｐ．３８７−４００とい
う文献に記載されている。
示されている。ここで、抵抗は２つの機能拡張ｎ−ＭＯ
ＳトランジスタＭ３およびＭ４として実現されており、
デバイスＭ３のゲートとドレンは浮動電圧源ＶＣに接続
されており、デバイスＭ４のゲートとソースはもう１つ
の浮動電圧源ＶＣに接続されている。ＶＣをＶＣ＝ＶＯ
ＵＴmax＋Ｖtnになるように選択して、能動抵抗ＭＯＳ
トランジスタＭ３およびＭ４に対する線形条件を満たす
必要がある（Ｖtnは抵抗を形成するｎ−ＭＯＳトランジ
スタＭ３およびＭ４の閾値電圧である）。電圧ＶＣがト
ランジスタＭ３およびＭ４のゲートを駆動するだけのも
のであるから、これらの電圧の各々を電荷ポンプから供
給することができる。この抵抗構造も上述のＲａｎｄａ
ｌｌ Ｌ． Ｇｅｉｇｅｒ他の文献のｐｐ．３０８−３
１８に記載されている。能動ＭＯＳ抵抗および浮動電圧
源の実現に関する付加的な説明はＲｏｕｂｉｋ Ｇｒｅ
ｇｏｒｉａｎおよびＧａｒｂｏｒ Ｃ． Ｔｅｍｅｓの
「Ａｎａｌｏｇ ＭＯＳＩ．Ｃ． ｆｏｒ Ｓｉｇｎａ
ｌ Ｐｒｏｃｅｓｓｉｎｇ」、Ｊｏｈｎ Ｗｉｌｅｙ
＆ Ｓｏｎｓ、１９８６年、ｐｐ．３８７−４００とい
う文献に記載されている。
【００２７】機能拡張能動ＭＯＳトランジスタの等価抵
抗値は次の通りである。 Ｒeq＝１／（２*βn（ＶＣ−Ｖtn）） ただし、 βn＝トランジスタＭ３およびＭ４のμｎＣoxＷn／Ｌn
（添え字ｎはｎチャネル・デバイスを示す） Ｖtn＝トランジスタＭ３およびＭ４の閾値電圧 それ故、ＶＯＵＴ式は上記から次のように変更される。 ＶＯＵＴ＝（Ｗe／Ｌe）／（Ｗn／２n）*１（ＶＣ−Ｖ
tn）*［Ｄ−Ｅ*Ｖt］
抗値は次の通りである。 Ｒeq＝１／（２*βn（ＶＣ−Ｖtn）） ただし、 βn＝トランジスタＭ３およびＭ４のμｎＣoxＷn／Ｌn
（添え字ｎはｎチャネル・デバイスを示す） Ｖtn＝トランジスタＭ３およびＭ４の閾値電圧 それ故、ＶＯＵＴ式は上記から次のように変更される。 ＶＯＵＴ＝（Ｗe／Ｌe）／（Ｗn／２n）*１（ＶＣ−Ｖ
tn）*［Ｄ−Ｅ*Ｖt］
【００２８】これもセル閾値とセル読出し電圧の間の線
形関係である。また、一定のＷe ／Ｌe のメモリ・セル
を与えた場合、Ｗn／ＬnおよびＶＣを変化させて、出力
電圧範囲ＶＯＵＴを調節することができる（これは能動
機能強化ＭＯＳの有効抵抗を変化させることと等価であ
る）。
形関係である。また、一定のＷe ／Ｌe のメモリ・セル
を与えた場合、Ｗn／ＬnおよびＶＣを変化させて、出力
電圧範囲ＶＯＵＴを調節することができる（これは能動
機能強化ＭＯＳの有効抵抗を変化させることと等価であ
る）。
【００２９】上記と同様、米国特許第５１２６９６７号
においてＲｉｃｈａｒｄ Ｔ．Ｓｉｍｋｏが記載してい
るもののような参照手法によって、閾値電圧に対する温
度効果を最小限とすることができる。
においてＲｉｃｈａｒｄ Ｔ．Ｓｉｍｋｏが記載してい
るもののような参照手法によって、閾値電圧に対する温
度効果を最小限とすることができる。
【００３０】線形化記憶セルに対する等価ＭＯＳ式を使
用した上記の分析は、メモリ・セルのドレンから浮動ゲ
ートへ結合する電圧の効果を無視していることに留意さ
れたい。ドレン結合効果を考慮した同様な分析もメモリ
・セル閾値電圧とメモリ・セル読出し電圧の間の線形関
係をもたらす。また、本明細書記載の回路が必要とする
各種の基準電圧を、標準的なＣＭＯＳバンドギャップ基
準などの周知の基準回路から供給することができる。
用した上記の分析は、メモリ・セルのドレンから浮動ゲ
ートへ結合する電圧の効果を無視していることに留意さ
れたい。ドレン結合効果を考慮した同様な分析もメモリ
・セル閾値電圧とメモリ・セル読出し電圧の間の線形関
係をもたらす。また、本明細書記載の回路が必要とする
各種の基準電圧を、標準的なＣＭＯＳバンドギャップ基
準などの周知の基準回路から供給することができる。
【００３１】本発明を好ましい実施の形態、特にアナロ
グ信号のアナログ・サンプルの記憶再生のために構成さ
れたものに関して説明してきた。しかしながら、本発明
は通常の記憶セルあたり１ビット（２つの状態）、さら
に重要な、記憶セルあたり２つ以上のディジタル・ビッ
トを表す複数レベル記憶フォーマットのいずれかでのデ
ィジタル信号の記憶に合わせて構成されたシステムにも
適用可能である。このような複数レベル・ディジタル記
憶システムはディジタル・アナログ変換器を使用して、
入力ディジタル信号を複数のアナログ・レベルのそれぞ
れに変換する。この場合、レベルは電圧の点で互いに十
分分離されて、長期間の記憶の間、作動温度範囲および
同一の集積回路上の他のセルの反復した再プログラミン
グに渡り、またアナログ・ディジタル変換器による反復
した読返しおよびディジタル形態への再変換後、などに
明確で、曖昧さのないものであることを維持するように
する。たとえば、セル当たり２M の異なる記憶レベルを
使用することによって、記憶セル当たりＭビットのディ
ジタル情報を記憶できる（ただし、Ｍは、たとえば３ま
たは４という整数である）。あるいは、８つの異なるレ
ベルのいずれかを３つのセルの内の２つに記憶し、かつ
４つの異なるレベルのいずれかを第３のセルに記憶する
ことによって、８ビットの等価物を記憶するために３つ
のセルを使用することができる。
グ信号のアナログ・サンプルの記憶再生のために構成さ
れたものに関して説明してきた。しかしながら、本発明
は通常の記憶セルあたり１ビット（２つの状態）、さら
に重要な、記憶セルあたり２つ以上のディジタル・ビッ
トを表す複数レベル記憶フォーマットのいずれかでのデ
ィジタル信号の記憶に合わせて構成されたシステムにも
適用可能である。このような複数レベル・ディジタル記
憶システムはディジタル・アナログ変換器を使用して、
入力ディジタル信号を複数のアナログ・レベルのそれぞ
れに変換する。この場合、レベルは電圧の点で互いに十
分分離されて、長期間の記憶の間、作動温度範囲および
同一の集積回路上の他のセルの反復した再プログラミン
グに渡り、またアナログ・ディジタル変換器による反復
した読返しおよびディジタル形態への再変換後、などに
明確で、曖昧さのないものであることを維持するように
する。たとえば、セル当たり２M の異なる記憶レベルを
使用することによって、記憶セル当たりＭビットのディ
ジタル情報を記憶できる（ただし、Ｍは、たとえば３ま
たは４という整数である）。あるいは、８つの異なるレ
ベルのいずれかを３つのセルの内の２つに記憶し、かつ
４つの異なるレベルのいずれかを第３のセルに記憶する
ことによって、８ビットの等価物を記憶するために３つ
のセルを使用することができる。
【００３２】それ故、本発明をいくつかの好ましい実施
の形態に関して開示し、説明してきたが、当分野の技術
者には本発明をその精神および範囲から逸脱することな
く変更できることが理解されよう。
の形態に関して開示し、説明してきたが、当分野の技術
者には本発明をその精神および範囲から逸脱することな
く変更できることが理解されよう。
【図１】 本発明に適用される記憶アレイ・アーキテク
チャの図である。
チャの図である。
【図２】 本発明による読返しのために接続された第１
の実施の形態の線形化記憶セルの図である。
の実施の形態の線形化記憶セルの図である。
【図３】 本発明による読返しのために接続された他の
実施の形態の線形化記憶セルの図である。
実施の形態の線形化記憶セルの図である。
ＣＯＬＤＲＶ 列ドライバ ＦＭ１ フローティング・ゲートｎチャネル・デバイス Ｍ１ ｎチャネル・デバイス Ｍ２ ｎ−ＭＯＳデバイス Ｍ３、Ｍ４ ｎチャネル・デプレーション・デバイス ＯＰ ＡＭＰ 演算増幅器 ＳＧ トランジスタＭ１の選択ゲート ＶＲＥＦ１ セル・ドレン電圧 ＶＲＥＦ２ 基準電圧 ＶＲＥＦ３ 基準電圧 Ｙ０．．．ＹＮ ｎ−ＭＯＳデバイス Ｚ０ ｎ−ＭＯＳデバイス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年７月３０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
Claims (2)
- 【請求項１】 ソース、ゲート、浮動ゲートおよびドレ
ンを有する浮動ゲート記憶セルに記憶された電圧を読み
取る方法において、 （ａ）浮動ゲート記憶セルのソース、ゲートおよびドレ
ンに基準電圧を印加するステップと、 （ｂ）浮動ゲート記憶セルを通過する電流に比例して変
動する出力を供給するステップとを備えている方法。 - 【請求項２】 浮動ゲート記憶セルとこれを読み取る回
路において、 ソース、ゲート、浮動ゲートおよびドレンを有している
浮動ゲート記憶セルであって、前記浮動ゲート記憶セル
のソースが第１の基準電圧を有しており、前記浮動ゲー
ト記憶セルのゲートが第２の基準電圧を有している浮動
ゲート記憶セルと、 前記浮動ゲート記憶セルのドレン上の電圧を第３の基準
電圧へ駆動する第１の回路と、 前記浮動ゲート記憶セルを通過する電流に比例して変動
する出力を供給する第２の回路とを備えている浮動ゲー
ト記憶セルとこれを読み取る回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65194996A | 1996-05-21 | 1996-05-21 | |
| US08/651949 | 1996-05-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113598A true JPH113598A (ja) | 1999-01-06 |
| JP3567062B2 JP3567062B2 (ja) | 2004-09-15 |
Family
ID=24614914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13088497A Expired - Fee Related JP3567062B2 (ja) | 1996-05-21 | 1997-05-21 | 浮動ゲート記憶セルに記憶された電圧を読み取る方法及び浮動ゲート記憶セルとこれを読み取る回路からなる装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5835412A (ja) |
| EP (1) | EP0809256A3 (ja) |
| JP (1) | JP3567062B2 (ja) |
| KR (1) | KR100260604B1 (ja) |
| CA (1) | CA2205720C (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10102180A1 (de) * | 2001-01-18 | 2002-05-29 | Infineon Technologies Ag | Schaltung zur Feststellung des Ladezustands nichtflüchtiger Halbleiterspeicherzellen |
| JP2003085968A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
| JP2003085966A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
| US7542363B2 (en) | 2004-03-29 | 2009-06-02 | Renesas Technology Corp. | Semiconductor memory device enhancing reliability in data reading |
| JP2010533930A (ja) * | 2007-07-19 | 2010-10-28 | マイクロン テクノロジー， インク． | ソリッドステートメモリデバイスにおけるメモリセルのアナログ検出 |
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| DE10062124C1 (de) * | 2000-12-13 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zum Auslesen von Speicherzellen von Speicherbauelementen |
| US10366752B2 (en) * | 2016-12-11 | 2019-07-30 | Technion Research & Development Foundation Ltd. | Programming for electronic memories |
| WO2021223099A1 (en) * | 2020-05-06 | 2021-11-11 | Yangtze Memory Technologies Co., Ltd. | Control method and controller of 3d nand flash |
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|---|---|---|---|---|
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| US5055897A (en) * | 1988-07-27 | 1991-10-08 | Intel Corporation | Semiconductor cell for neural network and the like |
| US5220531A (en) * | 1991-01-02 | 1993-06-15 | Information Storage Devices, Inc. | Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback |
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| JPH0660677A (ja) * | 1992-08-13 | 1994-03-04 | Nippondenso Co Ltd | 半導体メモリ用センスアンプ |
| US5467306A (en) * | 1993-10-04 | 1995-11-14 | Texas Instruments Incorporated | Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms |
| US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
-
1997
- 1997-05-19 EP EP97303386A patent/EP0809256A3/en not_active Withdrawn
- 1997-05-20 CA CA002205720A patent/CA2205720C/en not_active Expired - Fee Related
- 1997-05-21 JP JP13088497A patent/JP3567062B2/ja not_active Expired - Fee Related
- 1997-05-21 KR KR1019970019674A patent/KR100260604B1/ko not_active IP Right Cessation
- 1997-09-08 US US08/926,764 patent/US5835412A/en not_active Expired - Fee Related
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