JPH09147583A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09147583A JPH09147583A JP29994095A JP29994095A JPH09147583A JP H09147583 A JPH09147583 A JP H09147583A JP 29994095 A JP29994095 A JP 29994095A JP 29994095 A JP29994095 A JP 29994095A JP H09147583 A JPH09147583 A JP H09147583A
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- G11C7/14—Dummy cell management; Sense reference voltage generators
Abstract
(57)【要約】
【課題】 しきい値電圧マージンを小さくすることがで
き、低電圧駆動や多値メモリの実現に寄与する。 【解決手段】 データの記憶状態によりしきい値電圧が
異なるメモリセルに対し、読み出し電圧の印加によりメ
モリセルに記憶されたデータを読み出す不揮発性半導体
記憶装置において、読み出し電圧の温度依存性をメモリ
セルのしきい値電圧のそれと合わせるために、しきい値
電圧がＶｔで、ゲートとドレインが出力端３に共通接続
されると共に負荷抵抗Ｒを介して電源端１に接続され、
ソース入力端２に温度依存性のない一定電圧Ｖbgr が印
加されるｎＭＯＳトランジスタＭＣを用い、このトラン
ジスタＭＣがオン状態の時に出力端３に現れる電圧（Ｖ
bgr＋Ｖｔ）を読み出し電圧として利用する。
き、低電圧駆動や多値メモリの実現に寄与する。 【解決手段】 データの記憶状態によりしきい値電圧が
異なるメモリセルに対し、読み出し電圧の印加によりメ
モリセルに記憶されたデータを読み出す不揮発性半導体
記憶装置において、読み出し電圧の温度依存性をメモリ
セルのしきい値電圧のそれと合わせるために、しきい値
電圧がＶｔで、ゲートとドレインが出力端３に共通接続
されると共に負荷抵抗Ｒを介して電源端１に接続され、
ソース入力端２に温度依存性のない一定電圧Ｖbgr が印
加されるｎＭＯＳトランジスタＭＣを用い、このトラン
ジスタＭＣがオン状態の時に出力端３に現れる電圧（Ｖ
bgr＋Ｖｔ）を読み出し電圧として利用する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特に読み出し電圧やベリファイ電圧の
温度依存性をメモリセルのしきい値電圧の温度依存性に
等しくした不揮発性半導体記憶装置に関する。
憶装置に係わり、特に読み出し電圧やベリファイ電圧の
温度依存性をメモリセルのしきい値電圧の温度依存性に
等しくした不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、読み出し専用の不揮発性半導体記
憶装置（ＲＯＭ）には、メモリセルトランジスタのしき
い値電圧Ｖｔを２種類（Ｖt1，Ｖt2）設けることによっ
て、それぞれデータの“０”，“１”に対応させ記憶す
るものがある。しきい値電圧Ｖｔは、 Ｖｔ＝ Vfb+X{2Fi×Fn×(2Fi-Vbs)+ g×Fs(2Fi-Vbs)}
1/2 と表わされる。ここで、Ｖfbはフラットバンド電圧（こ
れはゲートとシリコン基板の仕事関数の差Fi-ms に比例
する）、Ｘはチャネルの極性（ｎチャネルの場合＋１，
ｐチャネルの場合−１）、Ｆi はフェルミポテンシャ
ル、Ｆn はナローチャネル効果の補正係数、Ｖbsは基板
とソースの電位差、ｇはバックバイアス効果係数、Ｆs
はショートチャネル効果補正係数である。通常、２種類
のしきい値電圧は、チャネルインプラのドーズ量を変え
て、Fi-ms を変えることによって変えられる。
憶装置（ＲＯＭ）には、メモリセルトランジスタのしき
い値電圧Ｖｔを２種類（Ｖt1，Ｖt2）設けることによっ
て、それぞれデータの“０”，“１”に対応させ記憶す
るものがある。しきい値電圧Ｖｔは、 Ｖｔ＝ Vfb+X{2Fi×Fn×(2Fi-Vbs)+ g×Fs(2Fi-Vbs)}
1/2 と表わされる。ここで、Ｖfbはフラットバンド電圧（こ
れはゲートとシリコン基板の仕事関数の差Fi-ms に比例
する）、Ｘはチャネルの極性（ｎチャネルの場合＋１，
ｐチャネルの場合−１）、Ｆi はフェルミポテンシャ
ル、Ｆn はナローチャネル効果の補正係数、Ｖbsは基板
とソースの電位差、ｇはバックバイアス効果係数、Ｆs
はショートチャネル効果補正係数である。通常、２種類
のしきい値電圧は、チャネルインプラのドーズ量を変え
て、Fi-ms を変えることによって変えられる。
【０００３】読み出し時、メモリセルのゲート電圧Ｖg
は２種類のしきい値電圧（Ｖt1＜Ｖt2とする）の間に設
定される。しきい値電圧Ｖt1のメモリセルが読み出され
る場合、メモリセルトランジスタはオンし、ドレイン電
流が流れる。一方、しきい値電圧Ｖt2のメモリセルが読
み出される場合、メモリセルトランジスタはオフするた
め、ドレイン電流は流れない。従って、ドレイン電流が
流れるか否かを検出することによって、データを読み出
すことができる。
は２種類のしきい値電圧（Ｖt1＜Ｖt2とする）の間に設
定される。しきい値電圧Ｖt1のメモリセルが読み出され
る場合、メモリセルトランジスタはオンし、ドレイン電
流が流れる。一方、しきい値電圧Ｖt2のメモリセルが読
み出される場合、メモリセルトランジスタはオフするた
め、ドレイン電流は流れない。従って、ドレイン電流が
流れるか否かを検出することによって、データを読み出
すことができる。
【０００４】ところで、温度が変化すると、ゲートとシ
リコン基板の仕事関数の差Fi-ms とフェルミポテンシャ
ルＦi が変動するため、メモリセルのしきい値電圧は変
動する。これに対し、読み出しのためのゲート電圧は電
源電圧或いは分割された電圧であり、温度の変動によっ
ても変動しない。従って、温度変化等によるしきい値電
圧の変動があってもデータを誤読み出ししないために、
２つのしきい値電圧差を十分確保する必要があった。
リコン基板の仕事関数の差Fi-ms とフェルミポテンシャ
ルＦi が変動するため、メモリセルのしきい値電圧は変
動する。これに対し、読み出しのためのゲート電圧は電
源電圧或いは分割された電圧であり、温度の変動によっ
ても変動しない。従って、温度変化等によるしきい値電
圧の変動があってもデータを誤読み出ししないために、
２つのしきい値電圧差を十分確保する必要があった。
【０００５】しかしながら、電源電圧が下がったり、メ
モリセルに３種類以上のしきい値電圧を持たせることに
よって単位メモリセル当たりの情報量を増やそうとする
と、この大きいしきい値電圧マージンが問題となってく
る。
モリセルに３種類以上のしきい値電圧を持たせることに
よって単位メモリセル当たりの情報量を増やそうとする
と、この大きいしきい値電圧マージンが問題となってく
る。
【０００６】なお、参考のために、図７に従来の読み出
し電圧発生回路の例を示す。これは、２つの抵抗Ｒ１
７，Ｒ１８を用いた抵抗分割による分圧回路である。ま
た、図８にしきい値電圧マージンを説明するための図を
示す。実線は常温時のしきい値電圧分布、破線は高温時
のしきい値電圧分布であり、温度が高くなるほどしきい
値電圧が低くなる傾向にある。従って、常温時に読み出
しマージンを適切に設定しても、高温時は高い方のしき
い値電圧Ｖt2の最小値が小さくなりマージン領域にはみ
出すため、実際の読み出しマージンは本来の読み出しマ
ージンよりも小さくなる。
し電圧発生回路の例を示す。これは、２つの抵抗Ｒ１
７，Ｒ１８を用いた抵抗分割による分圧回路である。ま
た、図８にしきい値電圧マージンを説明するための図を
示す。実線は常温時のしきい値電圧分布、破線は高温時
のしきい値電圧分布であり、温度が高くなるほどしきい
値電圧が低くなる傾向にある。従って、常温時に読み出
しマージンを適切に設定しても、高温時は高い方のしき
い値電圧Ｖt2の最小値が小さくなりマージン領域にはみ
出すため、実際の読み出しマージンは本来の読み出しマ
ージンよりも小さくなる。
【０００７】一方、電気的書き換え可能な手段を有する
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）では、メモリ
セルとして電荷蓄積層と制御ゲートが積層されたＦＥＴ
−ＭＯＳ構造が用いられている。ＥＥＰＲＯＭでは通
常、書き換え時にメモリセルに電源電圧より高い電圧を
印加し、トンネル電流などによって電荷蓄積層の電荷量
をコントロールする。メモリセルのしきい値電圧はこの
電荷量によって変化するため、２種類のしきい値電圧
（Ｖt1＜Ｖt2とする）を取らせることができる。消去時
には、ある長さのデータ単位に、全てのデータは１つの
しきい値電圧（例えばＶt1）に設定される。書き込み
は、ビット毎に選択的に行われ、選択されたメモリセル
のしきい値電圧はＶt2にされ、非選択のメモリセルのし
きい値電圧はＶt1のままにされる。
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）では、メモリ
セルとして電荷蓄積層と制御ゲートが積層されたＦＥＴ
−ＭＯＳ構造が用いられている。ＥＥＰＲＯＭでは通
常、書き換え時にメモリセルに電源電圧より高い電圧を
印加し、トンネル電流などによって電荷蓄積層の電荷量
をコントロールする。メモリセルのしきい値電圧はこの
電荷量によって変化するため、２種類のしきい値電圧
（Ｖt1＜Ｖt2とする）を取らせることができる。消去時
には、ある長さのデータ単位に、全てのデータは１つの
しきい値電圧（例えばＶt1）に設定される。書き込み
は、ビット毎に選択的に行われ、選択されたメモリセル
のしきい値電圧はＶt2にされ、非選択のメモリセルのし
きい値電圧はＶt1のままにされる。
【０００８】また、消去されるメモリセルのしきい値電
圧や書き込まれるメモリセルのしきい値電圧をなるべく
メモリセル毎にばらつかないようにするため、ベリファ
イ読み出しが行われている。これは、書き込み或いは消
去をした後に、ビット毎或いは消去単位の全ビットが十
分にそれぞれ書き込まれたか否か或いは消去されたか否
かを確認するための読み出しである。２種類のしきい値
電圧間のマージンを十分取るために、例えば書き込みベ
リファイ時に、メモリセルのゲートは通常の読み出し電
圧Ｖreadより高い電圧Ｖvrfyが印加される。
圧や書き込まれるメモリセルのしきい値電圧をなるべく
メモリセル毎にばらつかないようにするため、ベリファ
イ読み出しが行われている。これは、書き込み或いは消
去をした後に、ビット毎或いは消去単位の全ビットが十
分にそれぞれ書き込まれたか否か或いは消去されたか否
かを確認するための読み出しである。２種類のしきい値
電圧間のマージンを十分取るために、例えば書き込みベ
リファイ時に、メモリセルのゲートは通常の読み出し電
圧Ｖreadより高い電圧Ｖvrfyが印加される。
【０００９】ところで、この種のＥＥＰＲＯＭにおいて
も前記したＲＯＭと同様に、温度が変化するとメモリセ
ルのしきい値電圧は変動するが、読み出し電圧やベリフ
ァイ電圧は温度によらず一定である。このため、２つの
しきい値電圧の差を十分確保する必要があった。また、
このしきい値電圧マージンは、ＲＯＭの場合と比べてよ
り大きく取る必要がある。例えば、ベリファイ電圧Ｖvr
fy印加時には高温であり、通常読み出し電圧Ｖread印加
時に低温である場合があるためである。さらにＲＯＭの
場合と同様に、電源電圧が下がったり、メモリセルに３
種類以上のしきい値電圧を持たせることによって単位メ
モリセル当たりの情報量を増やそうとすると、この大き
いしきい値電圧マージンがより大きな問題となってく
る。
も前記したＲＯＭと同様に、温度が変化するとメモリセ
ルのしきい値電圧は変動するが、読み出し電圧やベリフ
ァイ電圧は温度によらず一定である。このため、２つの
しきい値電圧の差を十分確保する必要があった。また、
このしきい値電圧マージンは、ＲＯＭの場合と比べてよ
り大きく取る必要がある。例えば、ベリファイ電圧Ｖvr
fy印加時には高温であり、通常読み出し電圧Ｖread印加
時に低温である場合があるためである。さらにＲＯＭの
場合と同様に、電源電圧が下がったり、メモリセルに３
種類以上のしきい値電圧を持たせることによって単位メ
モリセル当たりの情報量を増やそうとすると、この大き
いしきい値電圧マージンがより大きな問題となってく
る。
【００１０】
【発明が解決しようとする課題】このように従来、ＲＯ
ＭやＥＥＰＲＯＭ等の不揮発性半導体記憶装置において
は、温度変化によりセルトランジスタのしきい値電圧が
変動するため、しきい値電圧マージンを大きくする必要
があり、これが低電圧駆動や多値メモリを実現する上で
の障害となっていた。
ＭやＥＥＰＲＯＭ等の不揮発性半導体記憶装置において
は、温度変化によりセルトランジスタのしきい値電圧が
変動するため、しきい値電圧マージンを大きくする必要
があり、これが低電圧駆動や多値メモリを実現する上で
の障害となっていた。
【００１１】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、しきい値電圧マージン
を小さくすることができ、低電圧駆動や多値メモリの実
現に寄与し得る不揮発性半導体記憶装置を提供すること
にある。
ので、その目的とするところは、しきい値電圧マージン
を小さくすることができ、低電圧駆動や多値メモリの実
現に寄与し得る不揮発性半導体記憶装置を提供すること
にある。
【００１２】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明（請求項１）は、デ
ータの記憶状態によりしきい値電圧が異なるメモリセル
に対し、読み出し電圧の印加によりメモリセルに記憶さ
れたデータを読み出す不揮発性半導体記憶装置におい
て、前記読み出し電圧を発生するために、温度依存性の
ない一定電圧Ｖbgr と温度依存性を有するメモリセルの
しきい値電圧Ｖｔとを加算する手段を設けたことを特徴
とする。
な構成を採用している。即ち本発明（請求項１）は、デ
ータの記憶状態によりしきい値電圧が異なるメモリセル
に対し、読み出し電圧の印加によりメモリセルに記憶さ
れたデータを読み出す不揮発性半導体記憶装置におい
て、前記読み出し電圧を発生するために、温度依存性の
ない一定電圧Ｖbgr と温度依存性を有するメモリセルの
しきい値電圧Ｖｔとを加算する手段を設けたことを特徴
とする。
【００１３】また本発明（請求項２）は、データの記憶
状態によりしきい値電圧が異なるメモリセルを有し、デ
ータの書き換え時に書き換えが十分行われたか否かを確
認するためのベリファイ電圧の印加を行う電気的書き換
え可能な不揮発性半導体記憶装置において、前記ベリフ
ァイ電圧を発生するために、温度依存性のない一定電圧
Ｖbgr と温度依存性を有するメモリセルのしきい値電圧
Ｖｔとを加算する手段を設けたことを特徴とする。
状態によりしきい値電圧が異なるメモリセルを有し、デ
ータの書き換え時に書き換えが十分行われたか否かを確
認するためのベリファイ電圧の印加を行う電気的書き換
え可能な不揮発性半導体記憶装置において、前記ベリフ
ァイ電圧を発生するために、温度依存性のない一定電圧
Ｖbgr と温度依存性を有するメモリセルのしきい値電圧
Ｖｔとを加算する手段を設けたことを特徴とする。
【００１４】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルは、読み出し専用の不揮発性半導体記憶
装置（ＲＯＭ）を構成するものであること。 (2) 読み出し電圧を発生する手段として、しきい値電圧
がＶｔで、ゲートとドレインが共通接続されると共に負
荷抵抗を介して電源端に接続され、ソースに温度依存性
のない一定電圧Ｖbgr が印加されるＭＯＳトランジスタ
を用い、該ＭＯＳトランジスタがオン状態の時にドレイ
ンに現れる出力電圧を取り出すこと。 (3) メモリセルは、電気的書き換え可能な不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）を構成するものであるこ
と。 (4) ベリファイ電圧を発生する手段として、しきい値電
圧がＶｔで、ゲートとドレインが共通接続されると共に
負荷抵抗を介して電源端に接続され、ソースに温度依存
性のない一定電圧Ｖbgr が印加されるＭＯＳトランジス
タを用い、該ＭＯＳトランジスタがオン状態の時にドレ
インに現れる出力電圧を取り出すこと。 (5) 一定電圧Ｖbgr を作成する手段として、オペアンプ
の非反転入力端と出力端との間に接続された抵抗Ｒ１
と、非反転入力端と接地端との挿入されたダイオードＤ
１と、オペアンプの反転入力端と出力端との間に接続さ
れた抵抗Ｒ２と、反転入力端と接地端との間に挿入され
た抵抗Ｒ３とダイオードＤ２の直列回路とを備えたこ
と。 (6) 一定電圧Ｖbgr を作成する手段として、温度依存性
の小さいブレイクダウン電圧を持つダイオードを用い、
該ダイオードにより得られる基準電圧を分圧すること。
は、次のものがあげられる。 (1) メモリセルは、読み出し専用の不揮発性半導体記憶
装置（ＲＯＭ）を構成するものであること。 (2) 読み出し電圧を発生する手段として、しきい値電圧
がＶｔで、ゲートとドレインが共通接続されると共に負
荷抵抗を介して電源端に接続され、ソースに温度依存性
のない一定電圧Ｖbgr が印加されるＭＯＳトランジスタ
を用い、該ＭＯＳトランジスタがオン状態の時にドレイ
ンに現れる出力電圧を取り出すこと。 (3) メモリセルは、電気的書き換え可能な不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）を構成するものであるこ
と。 (4) ベリファイ電圧を発生する手段として、しきい値電
圧がＶｔで、ゲートとドレインが共通接続されると共に
負荷抵抗を介して電源端に接続され、ソースに温度依存
性のない一定電圧Ｖbgr が印加されるＭＯＳトランジス
タを用い、該ＭＯＳトランジスタがオン状態の時にドレ
インに現れる出力電圧を取り出すこと。 (5) 一定電圧Ｖbgr を作成する手段として、オペアンプ
の非反転入力端と出力端との間に接続された抵抗Ｒ１
と、非反転入力端と接地端との挿入されたダイオードＤ
１と、オペアンプの反転入力端と出力端との間に接続さ
れた抵抗Ｒ２と、反転入力端と接地端との間に挿入され
た抵抗Ｒ３とダイオードＤ２の直列回路とを備えたこ
と。 (6) 一定電圧Ｖbgr を作成する手段として、温度依存性
の小さいブレイクダウン電圧を持つダイオードを用い、
該ダイオードにより得られる基準電圧を分圧すること。
【００１５】また本発明（請求項６）は、データの記憶
状態によりしきい値電圧が異なるメモリセルに対し、読
み出し電圧の印加によりメモリセルに記憶されたデータ
を読み出す不揮発性半導体記憶装置において、前記読み
出し電圧を発生する手段として、前記メモリセルのしき
い値電圧の温度依存性に応じて温度依存性を変えられる
定電圧を発生する定電圧発生回路と、この定電圧発生回
路の出力電圧から必要な読み出し電圧を発生する電圧変
換回路とを設け、前記定電圧発生回路は、前記電圧変換
回路で得られる読み出し電圧の温度依存性が前記メモリ
セルのしきい値電圧の温度依存性と一致するように定電
圧の温度依存性を設定するものであることを特徴とす
る。 （作用）本発明（請求項１）では、読み出し電圧を、温
度依存性のない一定電圧Ｖbgrと温度依存性を有するメ
モリセルのしきい値電圧Ｖｔとの和（Ｖbgr ＋Ｖｔ）と
しているので、読み出し電圧の温度依存性をメモリセル
のしきい値電圧の温度依存性に等しくすることができ
る。このため、温度変化によりメモリセルのしきい値電
圧が変動してもデータを誤読み出しすることはない。
状態によりしきい値電圧が異なるメモリセルに対し、読
み出し電圧の印加によりメモリセルに記憶されたデータ
を読み出す不揮発性半導体記憶装置において、前記読み
出し電圧を発生する手段として、前記メモリセルのしき
い値電圧の温度依存性に応じて温度依存性を変えられる
定電圧を発生する定電圧発生回路と、この定電圧発生回
路の出力電圧から必要な読み出し電圧を発生する電圧変
換回路とを設け、前記定電圧発生回路は、前記電圧変換
回路で得られる読み出し電圧の温度依存性が前記メモリ
セルのしきい値電圧の温度依存性と一致するように定電
圧の温度依存性を設定するものであることを特徴とす
る。 （作用）本発明（請求項１）では、読み出し電圧を、温
度依存性のない一定電圧Ｖbgrと温度依存性を有するメ
モリセルのしきい値電圧Ｖｔとの和（Ｖbgr ＋Ｖｔ）と
しているので、読み出し電圧の温度依存性をメモリセル
のしきい値電圧の温度依存性に等しくすることができ
る。このため、温度変化によりメモリセルのしきい値電
圧が変動してもデータを誤読み出しすることはない。
【００１６】また本発明（請求項２）では、ベリファイ
電圧を、温度依存性のない一定電圧Ｖbgr と温度依存性
を有するメモリセルのしきい値電圧Ｖｔとの和（Ｖbgr
＋Ｖｔ）としているので、ベリファイ電圧の温度依存性
をメモリセルのしきい値電圧の温度依存性に等しくする
ことができる。さらに本発明（請求項６）では、読み出
し電圧を発生するために、定電圧発生回路と電圧変換回
路を設け、定電圧発生回路のパラメータを最適化するこ
とにより、メモリセルのしきい値電圧Ｖｔと同じ温度依
存性を持つ読み出し電圧を発生させることができる。従
って本発明によれば、しきい値電圧マージンを小さくす
ることができ、これにより低電圧駆動や多値メモリの実
現に寄与することが可能となる。
電圧を、温度依存性のない一定電圧Ｖbgr と温度依存性
を有するメモリセルのしきい値電圧Ｖｔとの和（Ｖbgr
＋Ｖｔ）としているので、ベリファイ電圧の温度依存性
をメモリセルのしきい値電圧の温度依存性に等しくする
ことができる。さらに本発明（請求項６）では、読み出
し電圧を発生するために、定電圧発生回路と電圧変換回
路を設け、定電圧発生回路のパラメータを最適化するこ
とにより、メモリセルのしきい値電圧Ｖｔと同じ温度依
存性を持つ読み出し電圧を発生させることができる。従
って本発明によれば、しきい値電圧マージンを小さくす
ることができ、これにより低電圧駆動や多値メモリの実
現に寄与することが可能となる。
【００１７】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる不揮発性半導体記憶装置における温度補償読み出
し電圧発生回路を示す回路構成図である。
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる不揮発性半導体記憶装置における温度補償読み出
し電圧発生回路を示す回路構成図である。
【００１８】この回路は、ＲＯＭやＥＥＰＲＯＭを構成
するメモリセルと同じプロセスで作られた同じ構造のト
ランジスタＭＣと、高抵抗の抵抗素子Ｒとからなる。ト
ランジスタＭＣの電荷蓄積層は制御ゲートと共にドレイ
ンに接続され、さらに抵抗素子Ｒを介して電源端１に接
続されている。トランジスタＭＣのソースは入力端２に
接続され、入力端２には温度依存性の小さな一定電圧Ｖ
bgr が入力される。そして、トランジスタＭＣのドレイ
ンが出力端３に接続され、この出力端３に現れる出力電
圧が読み出し電圧として用いられるものとなっている。
するメモリセルと同じプロセスで作られた同じ構造のト
ランジスタＭＣと、高抵抗の抵抗素子Ｒとからなる。ト
ランジスタＭＣの電荷蓄積層は制御ゲートと共にドレイ
ンに接続され、さらに抵抗素子Ｒを介して電源端１に接
続されている。トランジスタＭＣのソースは入力端２に
接続され、入力端２には温度依存性の小さな一定電圧Ｖ
bgr が入力される。そして、トランジスタＭＣのドレイ
ンが出力端３に接続され、この出力端３に現れる出力電
圧が読み出し電圧として用いられるものとなっている。
【００１９】本実施形態における読み出し電圧発生回路
の出力端３に現れる出力電圧Ｖｇは、トランジスタＭＣ
のしきい値電圧Ｖｔを用いて、 Ｖｇ＝Ｖbgr ＋Ｖｔ となる。温度が変動した時のトランジスタＭＣのしきい
値電圧Ｖｔの変動量をｄＶｔ、出力電圧、即ちメモリセ
ルのゲート電圧Ｖｇの変動量をｄＶｇとすると、Ｖbgr
の温度変動量を無視できて、 ｄＶｇ＝ｄＶｔ となる。即ち、読み出し電圧の変動量としきい値電圧の
変動量が等しくなる。
の出力端３に現れる出力電圧Ｖｇは、トランジスタＭＣ
のしきい値電圧Ｖｔを用いて、 Ｖｇ＝Ｖbgr ＋Ｖｔ となる。温度が変動した時のトランジスタＭＣのしきい
値電圧Ｖｔの変動量をｄＶｔ、出力電圧、即ちメモリセ
ルのゲート電圧Ｖｇの変動量をｄＶｇとすると、Ｖbgr
の温度変動量を無視できて、 ｄＶｇ＝ｄＶｔ となる。即ち、読み出し電圧の変動量としきい値電圧の
変動量が等しくなる。
【００２０】このように本実施形態によれば、メモリセ
ルのデータ読み出しに用いる読み出し電圧の温度変動量
をメモリセルのしきい値電圧の温度変動量と同一にでき
るため、隣り合うしきい値電圧間マージンを不必要に取
らなくてよく、低電圧動作や多値メモリを実現しやすく
なる。
ルのデータ読み出しに用いる読み出し電圧の温度変動量
をメモリセルのしきい値電圧の温度変動量と同一にでき
るため、隣り合うしきい値電圧間マージンを不必要に取
らなくてよく、低電圧動作や多値メモリを実現しやすく
なる。
【００２１】図２は、温度依存性の小さな一定電圧Ｖbg
r を出力するバンドギャップリファレンス回路を示す図
である。オペアンプ４の非反転入力端と出力端との間に
抵抗Ｒ１が接続され、非反転入力端と接地端との間にダ
イオードＤ１が挿入され、オペアンプ４の反転入力端と
出力端との間に抵抗Ｒ２が接続され、反転入力端と接地
端との間に抵抗Ｒ３とダイオードＤ２の直列回路が挿入
されている。そして、オペアンプ４の出力端が前記読み
出し電圧発生回路の入力端２に接続されるものとなって
いる。
r を出力するバンドギャップリファレンス回路を示す図
である。オペアンプ４の非反転入力端と出力端との間に
抵抗Ｒ１が接続され、非反転入力端と接地端との間にダ
イオードＤ１が挿入され、オペアンプ４の反転入力端と
出力端との間に抵抗Ｒ２が接続され、反転入力端と接地
端との間に抵抗Ｒ３とダイオードＤ２の直列回路が挿入
されている。そして、オペアンプ４の出力端が前記読み
出し電圧発生回路の入力端２に接続されるものとなって
いる。
【００２２】この回路は、バンドギャップリファレンス
回路として知られているもので（アナログ集積回路設計
技術（上）：培風館，p275-276，Ｐ．Ｒ．グレイ／Ｒ．
Ｇ．メイヤー共著）、次式で示されるように、温度が変
化しても出力電圧Ｖbgr は一定のままである。
回路として知られているもので（アナログ集積回路設計
技術（上）：培風館，p275-276，Ｐ．Ｒ．グレイ／Ｒ．
Ｇ．メイヤー共著）、次式で示されるように、温度が変
化しても出力電圧Ｖbgr は一定のままである。
【００２３】Ｖbgr ＝Ｖf1＋αＶT ＶT ＝ｋＴ／ｑ 但し、αは抵抗の比（Ｒ２／Ｒ１）や（Ｒ２／Ｒ３）等
によって決まる定数、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷量である。
によって決まる定数、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷量である。
【００２４】図３は、温度依存性の小さなブレイクダウ
ン電圧を持つダイオードＤ３を用いた温度依存性の小さ
な一定電圧Ｖbgr を出力する回路を示す図である。この
回路も、バンドギャップリファレンス回路として知られ
ているもので（アナログ集積回路設計技術（上）：培風
館，p270-272，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共
著）、温度が変化しても出力電圧は上式と同様に一定の
ままである。
ン電圧を持つダイオードＤ３を用いた温度依存性の小さ
な一定電圧Ｖbgr を出力する回路を示す図である。この
回路も、バンドギャップリファレンス回路として知られ
ているもので（アナログ集積回路設計技術（上）：培風
館，p270-272，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共
著）、温度が変化しても出力電圧は上式と同様に一定の
ままである。
【００２５】なお、図中の５は電圧発生回路、Ｒ６〜Ｒ
９は抵抗素子、Ｑp1はｐＭＯＳトランジスタを示してい
る。図４は、図３の回路を改良したもので、複数の温度
補償読み出し電圧レベルを出力できる回路を示す図であ
る。
９は抵抗素子、Ｑp1はｐＭＯＳトランジスタを示してい
る。図４は、図３の回路を改良したもので、複数の温度
補償読み出し電圧レベルを出力できる回路を示す図であ
る。
【００２６】ドレインが電源端に接続されたｐＭＯＳト
ランジスタＱp2のゲートにオペアンプの出力が入力さ
れ、トランジスタＱp2のドレインは抵抗素子Ｒ10を介し
てオペアンプの非反転入力端に接続されている。オペア
ンプの反転入力端には、一定電圧Ｖbgr が入力される。
そして、オペアンプの非反転入力端には、抵抗素子Ｒ1
1，Ｒ12，Ｒ13が直列に接続され、抵抗素子Ｒ11，Ｒ12
の接続点が前記図１に示す読み出し電圧発生回路の入力
端２に接続される。抵抗素子Ｒ12，Ｒ13の接続点はｎＭ
ＯＳトランジスタＱn1を介して接地端に接続され、抵抗
素子Ｒ13はｎＭＯＳトランジスタＱn2を介して接地端に
接続されている。
ランジスタＱp2のゲートにオペアンプの出力が入力さ
れ、トランジスタＱp2のドレインは抵抗素子Ｒ10を介し
てオペアンプの非反転入力端に接続されている。オペア
ンプの反転入力端には、一定電圧Ｖbgr が入力される。
そして、オペアンプの非反転入力端には、抵抗素子Ｒ1
1，Ｒ12，Ｒ13が直列に接続され、抵抗素子Ｒ11，Ｒ12
の接続点が前記図１に示す読み出し電圧発生回路の入力
端２に接続される。抵抗素子Ｒ12，Ｒ13の接続点はｎＭ
ＯＳトランジスタＱn1を介して接地端に接続され、抵抗
素子Ｒ13はｎＭＯＳトランジスタＱn2を介して接地端に
接続されている。
【００２７】このような構成において、抵抗素子Ｒ11，
Ｒ12，Ｒ13の抵抗値をそれぞれｒ１，ｒ２，ｒ３とする
と、入力電圧Ｖ１が“Ｈ”の時、出力電圧Ｖg1は、 Ｖg1＝ｒ２／（ｒ１＋ｒ２）×Ｖbgr となり、電圧Ｖ２が“Ｈ”の時、出力電圧Ｖg2は、 Ｖg2＝（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）×Ｖbgr となる。Ｖg1＜Ｖg2であるから、書き込みベリファイ電
圧Ｖreadを（Ｖg2＋Ｖt）、通常読み出し電圧Ｖvrfyを
（Ｖg1＋Ｖt ）とすることによって、温度変動時のＶre
adとＶvrfyの変動量を等しくすることができる。このた
め、隣り合うしきい値電圧間マージンを不必要に取らな
くてよく、低電圧動作や多値メモリを実現しやすくな
る。 （第２の実施形態）本実施形態は、前記図２に示すバン
ドギャップリファレンス回路の各パラメータを最適化す
ることにより、温度補償された読み出し電圧やベリファ
イ電圧を発生するものである。メモリセルのしきい値電
圧の温度依存性を−２ｍＶ／℃、常温Ｔ0 における読み
出し電圧を１．０Ｖ、ベリファイ電圧を１．５Ｖとする
場合について考える。
Ｒ12，Ｒ13の抵抗値をそれぞれｒ１，ｒ２，ｒ３とする
と、入力電圧Ｖ１が“Ｈ”の時、出力電圧Ｖg1は、 Ｖg1＝ｒ２／（ｒ１＋ｒ２）×Ｖbgr となり、電圧Ｖ２が“Ｈ”の時、出力電圧Ｖg2は、 Ｖg2＝（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）×Ｖbgr となる。Ｖg1＜Ｖg2であるから、書き込みベリファイ電
圧Ｖreadを（Ｖg2＋Ｖt）、通常読み出し電圧Ｖvrfyを
（Ｖg1＋Ｖt ）とすることによって、温度変動時のＶre
adとＶvrfyの変動量を等しくすることができる。このた
め、隣り合うしきい値電圧間マージンを不必要に取らな
くてよく、低電圧動作や多値メモリを実現しやすくな
る。 （第２の実施形態）本実施形態は、前記図２に示すバン
ドギャップリファレンス回路の各パラメータを最適化す
ることにより、温度補償された読み出し電圧やベリファ
イ電圧を発生するものである。メモリセルのしきい値電
圧の温度依存性を−２ｍＶ／℃、常温Ｔ0 における読み
出し電圧を１．０Ｖ、ベリファイ電圧を１．５Ｖとする
場合について考える。
【００２８】図５は、本実施形態に係わるバンドギャッ
プリファレンス回路を示す図である。前記の図２と同様
に、２つのダイオードＤ１，Ｄ２、３つの抵抗Ｒ１，Ｒ
２，Ｒ３、１つのオペアンプ４から構成される。但し、
抵抗Ｒ３は抵抗ｒ１，ｒ２に分割（Ｒ３＝ｒ１＋ｒ２）
されており、ｒ２と並列にｎＭＯＳトランジスタＱn3が
接続されている。
プリファレンス回路を示す図である。前記の図２と同様
に、２つのダイオードＤ１，Ｄ２、３つの抵抗Ｒ１，Ｒ
２，Ｒ３、１つのオペアンプ４から構成される。但し、
抵抗Ｒ３は抵抗ｒ１，ｒ２に分割（Ｒ３＝ｒ１＋ｒ２）
されており、ｒ２と並列にｎＭＯＳトランジスタＱn3が
接続されている。
【００２９】このときの出力電圧Ｖbgr は、 Ｖbgr ＝Ｖf1＋αＶt α＝Ｒ2 ／Ｒ3 ・Ｌｎ{(Ｒ2 ×Ａ2)/(Ｒ1 ×Ａ1 )} Ｖt ＝ｋＴ／ｑ で与えられることが知られている。ここで、Ｖf1はダイ
オードＤ１のフォアードバイアス、Ａ１，Ａ２はダイオ
ードＤ１，Ｄ２のジャンクション面積、ｋはボルツマン
定数、Ｔは絶対温度、ｑは素電荷量である。抵抗Ｒ１〜
Ｒ３に温度依存性があってもそれらの比は温度依存性を
持たないから、Ｖbgr の温度依存性は定数αによって変
えることができる。
オードＤ１のフォアードバイアス、Ａ１，Ａ２はダイオ
ードＤ１，Ｄ２のジャンクション面積、ｋはボルツマン
定数、Ｔは絶対温度、ｑは素電荷量である。抵抗Ｒ１〜
Ｒ３に温度依存性があってもそれらの比は温度依存性を
持たないから、Ｖbgr の温度依存性は定数αによって変
えることができる。
【００３０】さて、読み出し電圧とベリファイ電圧をＶ
bgr の抵抗分割によって得るとき、温度係数もその分割
比だけ変化してしまう。従って、各電圧に対して定数α
を与える必要がある。常温Ｔ0 における電圧Ｖf1＝０．
６Ｖ、その温度係数が−２ｍＶ／℃のとき、温度Ｔにお
ける電圧Ｖbgr は、 Ｖbgr ＝(0.6-0.024α)+８×10-5（α-25)（Ｔ−Ｔ0 ） となる。メモリセルのゲート電圧（読み出し電圧やベリ
ファイ電圧）Ｖcgが電圧Ｖbgr のβ倍によって得られる
とすると、 Ｖcg＝βＶbgr このとき、常温Ｔ0 におけるゲート電圧Ｖcgと電圧Ｖbg
r をそれぞれＶcg0,Ｖbgr0とすると、Ｖcg0 ＝１．０
Ｖ，１．５Ｖのそれぞれに対するパラメータαは下記の
（表１）の値を取る必要がある。
bgr の抵抗分割によって得るとき、温度係数もその分割
比だけ変化してしまう。従って、各電圧に対して定数α
を与える必要がある。常温Ｔ0 における電圧Ｖf1＝０．
６Ｖ、その温度係数が−２ｍＶ／℃のとき、温度Ｔにお
ける電圧Ｖbgr は、 Ｖbgr ＝(0.6-0.024α)+８×10-5（α-25)（Ｔ−Ｔ0 ） となる。メモリセルのゲート電圧（読み出し電圧やベリ
ファイ電圧）Ｖcgが電圧Ｖbgr のβ倍によって得られる
とすると、 Ｖcg＝βＶbgr このとき、常温Ｔ0 におけるゲート電圧Ｖcgと電圧Ｖbg
r をそれぞれＶcg0,Ｖbgr0とすると、Ｖcg0 ＝１．０
Ｖ，１．５Ｖのそれぞれに対するパラメータαは下記の
（表１）の値を取る必要がある。
【００３１】
【表１】
【００３２】（表１）にはそのときの電圧Ｖbgr0と係数
βも示されている。パラメータαが与えられたとき、５
つのパラメータセット、即ち３つの抵抗値や２つのダイ
オードのｐｎジャンクション面積は一意的に決めること
はできないが、例えばＡ１＝Ａ２、Ｒ１＝２５ｋΩ、Ｒ
２＝１００ｋΩ、Ｒ３＝２２ｋΩ（Ｖcg0 ＝１．０
Ｖ），２９ｋΩ（Ｖcg0 ＝１．５Ｖ）とすればよい。
βも示されている。パラメータαが与えられたとき、５
つのパラメータセット、即ち３つの抵抗値や２つのダイ
オードのｐｎジャンクション面積は一意的に決めること
はできないが、例えばＡ１＝Ａ２、Ｒ１＝２５ｋΩ、Ｒ
２＝１００ｋΩ、Ｒ３＝２２ｋΩ（Ｖcg0 ＝１．０
Ｖ），２９ｋΩ（Ｖcg0 ＝１．５Ｖ）とすればよい。
【００３３】図５では、２つのゲート電圧を発生する回
路であり、読み出し時には“Ｈ”、ベリファイ時には
“Ｌ”となる信号ＲＥを入力する。ここで、ｒ１＝７ｋ
Ω、ｒ２＝２２ｋΩとされている。
路であり、読み出し時には“Ｈ”、ベリファイ時には
“Ｌ”となる信号ＲＥを入力する。ここで、ｒ１＝７ｋ
Ω、ｒ２＝２２ｋΩとされている。
【００３４】図６は、電圧Ｖbgr を入力しゲート電圧Ｖ
cgを出力する回路である。これは、一種の電圧変換回路
であり、（表１）のβの値に対応して、Ｒ４＝２．５ｋ
Ω、Ｒ５＝４．４ｋΩ、Ｒ６＝３．１ｋΩに設定されて
いる。この回路には、信号ＲＥと共に、ベリファイ時に
“Ｈ”となる信号ＶＲＦＹが入力される。この構成によ
り、２つの電圧Ｖcgを１つの回路で得ることができる。
cgを出力する回路である。これは、一種の電圧変換回路
であり、（表１）のβの値に対応して、Ｒ４＝２．５ｋ
Ω、Ｒ５＝４．４ｋΩ、Ｒ６＝３．１ｋΩに設定されて
いる。この回路には、信号ＲＥと共に、ベリファイ時に
“Ｈ”となる信号ＶＲＦＹが入力される。この構成によ
り、２つの電圧Ｖcgを１つの回路で得ることができる。
【００３５】つまり、図５の回路では所望の温度特性を
持つ定電圧Ｖbgr が出力され、図６の回路では定電圧Ｖ
bgr から必要な読み出し電圧Ｖcgが発生される。さらに
図５の回路では、読み出し電圧Ｖcgにおける温度特性が
メモリセルのしきい値電圧Ｖｔの温度特性と等しくなる
ように、定電圧Ｖbgr の温度特性を定めている。
持つ定電圧Ｖbgr が出力され、図６の回路では定電圧Ｖ
bgr から必要な読み出し電圧Ｖcgが発生される。さらに
図５の回路では、読み出し電圧Ｖcgにおける温度特性が
メモリセルのしきい値電圧Ｖｔの温度特性と等しくなる
ように、定電圧Ｖbgr の温度特性を定めている。
【００３６】このように本実施形態によれば、読み出し
電圧を発生するために、定電圧発生回路と電圧変換回路
を設け、定電圧発生回路のパラメータを最適化すること
により、メモリセルのしきい値電圧Ｖｔと同じ温度依存
性を持つ読み出し電圧を発生させることができる。従っ
て、先の第１の実施形態と同様の効果が得られる。
電圧を発生するために、定電圧発生回路と電圧変換回路
を設け、定電圧発生回路のパラメータを最適化すること
により、メモリセルのしきい値電圧Ｖｔと同じ温度依存
性を持つ読み出し電圧を発生させることができる。従っ
て、先の第１の実施形態と同様の効果が得られる。
【００３７】なお、本発明は上述した各実施形態に限定
されるものではない。メモリセルはＲＯＭやＥＥＰＲＯ
Ｍを構成するものに限らず、複数のしきい値電圧を持つ
ものであればよい。また、読み出し電圧やベリファイ電
圧に限らず、メモリセルトランジスタのしきい値電圧と
同じ温度特性を有する電圧を必要とする部分に適用する
ことが可能である。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
されるものではない。メモリセルはＲＯＭやＥＥＰＲＯ
Ｍを構成するものに限らず、複数のしきい値電圧を持つ
ものであればよい。また、読み出し電圧やベリファイ電
圧に限らず、メモリセルトランジスタのしきい値電圧と
同じ温度特性を有する電圧を必要とする部分に適用する
ことが可能である。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
【００３８】
【発明の効果】以上詳述したように本発明によれば、温
度依存性のない一定電圧Ｖbgr と温度依存性を有するメ
モリセルのしきい値電圧Ｖｔとを加算する手段を設け、
読み出し電圧やベリファイ電圧の温度依存性をメモリセ
ルのしきい値電圧の温度依存性に等しくすることができ
るので、しきい値電圧マージンを小さくすることがで
き、低電圧駆動や多値メモリの実現に寄与することが可
能となる。
度依存性のない一定電圧Ｖbgr と温度依存性を有するメ
モリセルのしきい値電圧Ｖｔとを加算する手段を設け、
読み出し電圧やベリファイ電圧の温度依存性をメモリセ
ルのしきい値電圧の温度依存性に等しくすることができ
るので、しきい値電圧マージンを小さくすることがで
き、低電圧駆動や多値メモリの実現に寄与することが可
能となる。
【図１】第１の実施形態に係わる温度補償読み出し電圧
発生回路を示す回路構成図。
発生回路を示す回路構成図。
【図２】温度依存性の小さな一定電圧を出力する回路を
示す図。
示す図。
【図３】温度依存性の小さな一定電圧を出力する回路を
示す図。
示す図。
【図４】複数の温度補償読み出し電圧レベルを出力でき
る回路を示す図。
る回路を示す図。
【図５】読み出し電圧に応じた温度係数を有する定電圧
発生回路を示す図。
発生回路を示す図。
【図６】定電圧Ｖbgr に対応した読み出し電圧Ｖcgを発
生する回路を示す図。
生する回路を示す図。
【図７】従来の読み出し電圧発生回路の例を示す図。
【図８】しきい値電圧マージンを説明するための図。
１…電源端 ２…入力端 ３…出力端 ４…オペアンプ ＭＣ…トランジスタ Ｑｎ…ｎチャネルＭＯＳトランジスタ Ｑｐ…ｐチャネルＭＯＳトランジスタ Ｒ，Ｒ１〜Ｒ１７…抵抗 Ｄ１〜Ｄ３…ダイオード
Claims (6)
- 【請求項１】データの記憶状態によりしきい値電圧が異
なるメモリセルに対し、読み出し電圧の印加により記憶
されたデータを読み出す不揮発性半導体記憶装置におい
て、 前記読み出し電圧を発生するために、温度依存性のない
一定電圧Ｖbgr と温度依存性を有するメモリセルのしき
い値電圧Ｖｔとを加算する手段を設けたことを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】データの記憶状態によりしきい値電圧が異
なるメモリセルを有し、データの書き換え時に書き換え
が十分行われたか否かを確認するためのベリファイ電圧
の印加を行う電気的書き換え可能な不揮発性半導体記憶
装置において、 前記ベリファイ電圧を発生するために、温度依存性のな
い一定電圧Ｖbgr と温度依存性を有するメモリセルのし
きい値電圧Ｖｔとを加算する手段を設けたことを特徴と
する不揮発性半導体記憶装置。 - 【請求項３】前記読み出し電圧又はベリファイ電圧を発
生する手段として、しきい値電圧がＶｔで、ゲートとド
レインが共通接続されると共に負荷抵抗を介して電源端
に接続され、ソースに温度依存性のない一定電圧Ｖbgr
が印加されるＭＯＳトランジスタを用い、該ＭＯＳトラ
ンジスタがオン状態の時にドレインに現れる出力電圧を
取り出すことを特徴とする請求項１又は２記載の不揮発
性半導体記憶装置。 - 【請求項４】前記一定電圧Ｖbgr を作成する手段とし
て、オペアンプの非反転入力端と出力端との間に接続さ
れた抵抗Ｒ１と、非反転入力端と接地端との挿入された
ダイオードＤ１と、オペアンプの反転入力端と出力端と
の間に接続された抵抗Ｒ２と、反転入力端と接地端との
間に挿入された抵抗Ｒ３とダイオードＤ２の直列回路と
を備えたことを特徴とする請求項３記載の不揮発性半導
体記憶装置。 - 【請求項５】前記一定電圧Ｖbgr を作成する手段とし
て、温度依存性の小さいブレイクダウン電圧を持つダイ
オードを用い、該ダイオードにより得られる基準電圧を
分圧することを特徴とする請求項３記載の不揮発性半導
体記憶装置。 - 【請求項６】データの記憶状態によりしきい値電圧が異
なるメモリセルに対し、読み出し電圧の印加により記憶
されたデータを読み出す不揮発性半導体記憶装置におい
て、 前記読み出し電圧を発生する手段として、前記メモリセ
ルのしきい値電圧の温度依存性に応じて温度依存性を変
えられる定電圧を発生する定電圧発生回路と、この定電
圧発生回路の出力電圧から必要な読み出し電圧を生成す
る電圧変換回路とを具備し、 前記定電圧発生回路は、前記電圧変換回路で得られる読
み出し電圧の温度依存性が前記メモリセルのしきい値電
圧の温度依存性と一致するように定電圧の温度依存性を
設定するものであることを特徴とする不揮発性半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29994095A JP3648304B2 (ja) | 1995-11-17 | 1995-11-17 | 不揮発性半導体記憶装置 |
| US08/747,761 US5864504A (en) | 1995-11-17 | 1996-11-13 | Nonvolatile semiconductor memory with temperature compensation for read/verify referencing scheme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29994095A JP3648304B2 (ja) | 1995-11-17 | 1995-11-17 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09147583A true JPH09147583A (ja) | 1997-06-06 |
| JP3648304B2 JP3648304B2 (ja) | 2005-05-18 |
Family
ID=17878787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29994095A Expired - Lifetime JP3648304B2 (ja) | 1995-11-17 | 1995-11-17 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5864504A (ja) |
| JP (1) | JP3648304B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100462238B1 (ko) * | 2000-11-29 | 2004-12-17 | 엔이씨 일렉트로닉스 가부시키가이샤 | 비휘발성 메모리용 기준 전압 발생기 회로 |
| KR100476888B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 온도보상기능을 가진 멀티비트 플래쉬메모리 |
| KR100507370B1 (ko) * | 1998-06-11 | 2007-11-12 | 주식회사 하이닉스반도체 | 워드라인 부트스트랩 회로 |
| CN111863090A (zh) * | 2019-04-29 | 2020-10-30 | 北京兆易创新科技股份有限公司 | 一种控制擦除性能的方法和装置 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6198670B1 (en) | 1999-06-22 | 2001-03-06 | Micron Technology, Inc. | Bias generator for a four transistor load less memory cell |
| JP3954245B2 (ja) * | 1999-07-22 | 2007-08-08 | 株式会社東芝 | 電圧発生回路 |
| US6269026B1 (en) * | 2000-02-29 | 2001-07-31 | Advanced Micro Devices, Inc. | Charge sharing to help boost the wordlines during APDE verify |
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