KR20060124755A - 온도 종속성이 보상된 전류를 가지는 비휘발성 메모리 셀및 그 데이터 판독 방법 - Google Patents

온도 종속성이 보상된 전류를 가지는 비휘발성 메모리 셀및 그 데이터 판독 방법 Download PDF

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Abstract

비휘발성 반도체 메모리 디바이스는 메모리 셀 어레이(21), 판독 회로(22, 23, 24, 25, 26, 27 및 33), 프로그램 회로(22, 23, 24, 25, 26 및 27), 판독 전압 생성 회로(29), 메모리 회로(34) 및 스위칭 회로(35)를 포함한다. 판독 전압 생성 회로는 판독 전압을 생성하여 판독 회로에 공급한다. 메모리 회로(34)는 메모리 셀 어레이(21)의 메모리 셀의 온도 특성을 변경하는 정보를 저장한다. 스위칭 회로(25)는 상기 메모리 회로(34)에 저장된 정보에 기초하여 판독 전압 생성 회로(29)로부터 생성된 판독 전압의 온도 종속성을 변경한다.
비휘발성 메모리, 메모리 셀, 온도 종속성

Description

온도 종속성이 보상된 전류를 가지는 비휘발성 메모리 셀 및 그 데이터 판독 방법{NONVOLATILE MEMORY CELL HAVING CURRENT COMPENSATED FOR TEMPERATURE DEPENDENCY AND DATA READ METHOD THEREOF}
관련 출원에 대한 상호 참조
본 출원은 2005년 1월 13일자로 출원된 선행 일본 특허 출원 제 2005-006432 호에 기초하며, 이로부터 우선권의 이익을 주장하고, 그 전체 내용이 여기에 참조로써 통합된다.
본 발명은 전기적으로 재기록가능한 비휘발성 메모리 및 데이터 판독 방법에 관한 것으로, 특히 메모리 셀 전류의 온도 종속성을 보상하기 위한 기술에 관한 것이다.
반도체 집적 회로 디바이스의 소형화가 증가됨에 따라, 배선의 폭 및 두께가 더 작게 되고 있고 배선 저항이 높아지고 있다. 예를 들면, 반도체 메모리 디바이스에서, 배선의 소형화가 증가함에 따라, 비트 라인의 저항이 더 크게 되고 있다. 일반적으로, 메모리 셀로부터 판독된 데이터를 감지하여 증폭하기 위한 센스 증폭기는 비트 라인에 접속된다. 데이터 판독 동작 시, 프리셋 판독 주기 tb1에서 비트 라인의 전위를 △Vb1만큼 변경시키는 것이 필요하고 비트 라인 커패 시턴스가 Cb2로 설정되어 있는 경우, 메모리 셀 전류는 센스 증폭기 근처의 일부에서(즉, 비트 라인의 저항이 낮은 부분에서) "Cb1×△Vb1/tb1"로 설정된다. 한편, 비트 라인의 저항은 센스 증폭기로부터 가장 멀리 떨어진 비트 라인의 엔드 부분에서 더 높게 되므로, 더 큰 메모리 셀 전류가 요구된다.
그러므로, 메모리 셀 전류는 센스 증폭기로부터의 비트 라인 일부의 거리(감지 포인트로부터의 거리)에 따라 가변된다. 메모리 셀 전류는 감지 포인트로부터의 거리에 따라 가변되는 경우, 메모리 셀의 온도 특성이 변경되고, 그 임계 전압은 온도 변동에 따라 변동된다. 임계 전압이 변동되는 경우, 임계 전압의 분포가 분산되고 그 데이터 유지 특성이 저하된다(예를 들어, 일본공개 특허출원공보 제2003-217287호 및 일본공개 특허출원공보 제2000-011671호 참조).
또한, 반도체 메모리 디바이스는 장래 더 소형화될 것이고, 메모리 셀의 온도 특성은 가변되며 임계 전압은 주위 환경의 차이로 인한 에칭 레이트의 차이, 배선이 하나의 칩에서 밀집되고 조잡하게 배열되는 영역과 같은 주변부의 패턴의 차이 또는 반도체 메모리 디바이스의 칩이 형성되는 웨이퍼의 위치, 예를 들면 웨이퍼의 중앙부 또는 주변부의 위치 차이에 의해 야기되는 노출 디바이스의 광학 시스템의 수차 및 왜곡으로 인해 변동될 것으로 예상된다.
그러므로, 임계 전압의 분포가 칩의 메모리 셀들의 위치 차이 또는 칩들간의 차이로 인해 분산되고 데이터 유지 특성이 악화될 가능성이 발생한다.
본 발명의 하나의 양태에 따르면, 메모리 셀들이 매트릭스 형태로 배열된 메모리 셀 어레이, 메모리 셀 어레이 내의 메모리 셀로부터 데이터를 판독하도록 구성된 판독 회로, 메모리 셀 어레이 내의 메모리 셀에 데이터를 프로그래밍하도록 구성된 프로그램 회로, 판독 전압을 생성하여 판독 회로에 공급하도록 구성된 판독 전압 생성 회로, 메모리 셀 어레이 내의 메모리 셀의 온도 특성을 변경하는 데 이용되는 정보를 저장하도록 구성된 메모리 회로, 및 메모리 회로에 저장된 정보에 기초하여, 판독 전압 생성 회로에 의해 생성된 판독 전압의 온도 종속성을 스위칭하도록 구성된 스위칭 회로를 포함하는 비휘발성 반도체 메모리 디바이스가 제공된다.
본 발명의 다른 양태에 따르면, 메모리 셀 어레이 내의 메모리 셀의 온도 특성을 변경하는 데 이용되는 정보를 저장하는 단계, 판독 동작을 당하는 메모리 셀이 액세스되는 경우에, 온도 특성을 변경하는 데 이용되는 저장된 정보에 기초하여 판독 전압을 설정하는 단계, 및 데이터를 판독하기 위해 설정된 판독 전압에 기초하여 메모리 셀의 임계 전압의 온도 특성을 변경하는 단계를 포함하는 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법이 제공된다.
도 1은 본 발명의 제1 실시에에 따른 비휘발성 반도체 메모리를 예시하기 위한, NAND 셀 타입 EEPROM의 개략적인 구성을 도시하고 있는 블록도이다.
도 2는 도 1에 도시된 NAND 셀 타입 EEPROM의 메모리 셀 어레이의 등가 회로도이다.
도 3a는 NAND 셀 타입 EEPROM의 메모리 셀 어레이로부터 추출된 하나의 NAND 셀 부분을 도시하는 패턴 평면도이다.
도 3b는 NAND 셀 타입 EEPROM의 메모리 셀 어레이로부터 추출된 하나의 NAND 셀 부분을 예시하기 위한, 도 3a의 등가 회로도이다.
도 4a는 도 3a에 도시된 패턴의 4A-4A 라인에 따라 취해진 단면도이다.
도 4b는 도 3a에 도시된 패턴의 4B-4B 라인에 따라 취해진 단면도이다.
도 5는 NAND 셀의 임계 전압의 분포를 예시하기 위한 도이다.
도 6은 비트 라인의 저항(시트 저항) 및 설계 규칙(비트 라인의 폭)간의 관계를 예시하기 위한 도이다.
도 7은 도 1에 도시된 NAND 셀 타입 EEPROM의 판독 전압 생성 회로를 예시하기 위한 개념도이다.
도 8a는 도 7에 도시된 회로의 구체적인 구성예를 도시하고 있고 온도에 비례하여 가변하는 전류를 생성하는 전류 생성 회로를 도시한 회로도이다.
도 8b는 도 7에 도시된 회로의 구체적인 구성예를 도시하고 있고 온도에 독립된 전류를 생성하는 정전류 생성 회로를 도시하고 있는 회로도이다.
도 9는 기준 전위를 생성하는 대역 갭 기준 회로를 도시하는 회로도이다.
도 10은 온도에 비례하여 가변되는 전류와 온도에 독립된 전류의 합/차이를 도출하는 회로를 도시하는 도이다.
도 11a는 도 8a 및 8b에 도시된 전류 생성 회로의 다른 구성예를 예시하기 위한, 온도에 독립된 정전류를 생성하는 회로를 도시하는 도이다.
도 11b는 도 8a 및 8b에 도시된 전류 생성 회로의 다른 구성예를 예시하기 위한, 온도 상승에 따라 감소되는 전류를 생성하는 회로를 도시하는 도이다.
도 12a는 동일한 온도 종속성을 가지는 다양한 전압이 생성되는 경우를 예시하기 위한, 도 11a의 회로에 의해 생성되고 온도에 독립된 정전류, 및 도 11b의 회로에 의해 생성되고 서로에 대해 온도 상승에 따라 감소되는 전류를 가산/감산하는 전류 가산/감산 회로를 도시한 도이다.
도 12b는 동일한 온도 종속성을 가지는 다양한 전압이 생성되는 경우를 예시하기 위한, 도 11a의 회로에 의해 생성되고 온도에 독립된 정전류, 및 도 11b의 회로에 의해 생성되고 서로에 대해 온도 상승에 따라 감소되는 전류를 가산/감산하는 DC-DC 변환 회로를 도시한 도이다.
도 13a는 동일한 온도 종속성을 가지는 다양한 전압이 생성되는 경우를 예시하기 위한, 도 11a의 회로에 의해 생성되고 온도에 독립된 정전류, 및 도 11b의 회로에 의해 생성되고 서로에 대해 온도 상승에 따라 감소되는 전류를 가산/감산하는 전류 가산/감산 회로를 도시한 도이다.
도 13b는 동일한 온도 종속성을 가지는 다양한 전압이 생성되는 경우를 예시하기 위한, 도 11a의 회로에 의해 생성되고 온도에 독립된 정전류, 및 도 11b의 회로에 의해 생성되고 서로에 대해 온도 상승에 따라 감소되는 전류를 가산/감산하는 DC-DC 변환 회로를 도시한 도이다.
도 14a는 동일한 온도 종속성을 가지는 다양한 전압이 생성되는 경우를 예시하기 위한, 도 11a의 회로에 의해 생성되고 온도에 독립된 정전류, 및 도 11b의 회로에 의해 생성되고 서로에 대해 온도 상승에 따라 감소되는 전류를 가산/감산하는 전류 가산/감산 회로를 도시한 도이다.
도 14b는 동일한 온도 종속성을 가지는 다양한 전압이 생성되는 경우를 예시하기 위한, 도 11a의 회로에 의해 생성되고 온도에 독립된 정전류, 및 도 11b의 회로에 의해 생성되고 서로에 대해 온도 상승에 따라 감소되는 전류를 가산/감산하는 DC-DC 변환 회로를 도시한 도이다.
도 15는 도 12a, 12b 내지 14a, 14b에 도시된 회로에 의해 생성된 전위의 출력 전압-온도 특성을 도시한 도이다.
도 16은 도 12a, 12b 내지 14a, 14b에 도시된 회로에 의해 생성된 4-값 메모리 셀의 임계 전압의 분포와 전위와의 관계를 예시하기 위한 도이다.
도 17은 도 8a에 도시되어 있고 온도에 비례하여 가변되는 전류를 생성하는 전류 생성 회로의 다른 구성예를 도시하고 있는 회로도이다.
도 18a는 도 8a, 8b, 9 및 17에 도시된 회로에서 연산 증폭기에 적합한 제1 회로 구성예를 도시하는 회로도이다.
도 18b는 도 8a, 8b, 9 및 17에 도시된 회로에서 연산 증폭기에 적합한 제2 회로 구성예를 도시한 회로도이다.
도 19는 도 7, 10 내지 14에 도시된 회로의 변형을 도시한 회로도이다.
도 20은 도 6, 10 내지 14에 도시된 회로의 다른 변형을 도시한 회로도이다.
도 21은 도 20에 도시된 회로에서 부스터(booster) 회로의 구성예를 도시한 회로도이다.
도 22는 도 20에 도시된 회로에서 부스터 제어 회로의 구성예를 도시한 회로 도이다.
도 23은 도 10에 도시된 전압 생성 회로의 변형을 도시한 회로도이다.
도 24는 도 10에 도시된 전압 생성 회로의 다른 변형을 도시한 회로도이다.
도 25는 도 10에 도시된 전압 생성 회로의 또 다른 변형을 도시한 회로도이다.
도 26은 가변 저항기의 구성예를 도시한 회로도이다.
도 27은 메모리 셀 트랜지스터의 드레인 전류-게이트 전압 특성을 도시한 도이다.
도 28은 4-값 메모리 셀의 임계 전압의 분포를 도시한 도이다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 디바이스를 예시하기 위한, NAND 셀 타입 EEPROM의 개략적인 구성을 도시하는 블록도이다.
NAND 셀 타입 EEPROM은 메모리 셀 어레이(21), 데이터 회로(22), 로우 디코더(23), 칼럼 디코더(24), 어드레스 버퍼(25), I/O 센스 증폭기(26), 데이터 입출력 버퍼(27), 기판 전위 제어 회로(28), 판독 전압 생성 회로(29), Vread 부스터 회로(30), Vpgm 부스터 회로(31), Vpass 부스터 회로(32), 제어 게이트(CG) 드라이버(33), 메모리 회로(34) 및 스위칭 회로(35)를 포함한다.
메모리 셀 어레이(21)에서, 메모리 셀은 매트릭스 형태로 배열된다. 데이터 회로(22)는 프로그램 데이터 및 판독 데이터를 일시적으로 저장한다. 로우 디코더(23)는 어드레스 버퍼(25)로부터 공급된 로우 어드레스 신호를 디코딩하여, 메모리 셀 어레이(21)에 제공된 워드 라인 중 하나를 선택한다. 칼럼 디코더(24)는 어드레스 버퍼(25)로부터 공급된 칼럼 어드레스 신호를 디코딩하여 메모리 셀 어레이(21)에 제공된 워드 라인 중 하나를 선택한다. 어드레스 버퍼(25)에는 어드레스 신호 Add가 공급된다. I/O 센스 증폭기(26)는 메모리 셀 어레이(21)의 메모리 셀로부터 판독되어 데이터 회로(22)에 일시적으로 저장된 데이터를 감지하여 증폭하거나, 메모리 셀 어레이(21)에서 메모리 셀에 프로그래밍될 데이터를 데이터 회로(22)에 공급한다. 데이터 입출력 버퍼(27)는 거기에 입력된 프로그램 데이터 DIN을 I/O 센스 증폭기(26)에 공급하거나, I/O 센스 증폭기(26)에 의해 감지되어 증폭된 판독 데이터 DOUT를 출력한다. 기판 전위 제어 회로(28)는 메모리 셀 어레이(21)의 기판 전위를 제어한다.
판독 전압 생성 회로(29)는 판독 시간에 선택된 워드 라인에 인가된 판독 전압을 생성한다. Vread 부스터 회로(30)는 판독 시간에 비-선택된 워드 라인에 인가된 전압 Vread를 생성한다. Vpgm 부스터 회로(30)는 기록(프로그램) 시간에 선택된 워드 라인에 인가된 전압 Vpgm을 생성한다. Vpass 부스터 회로(32)는 기록 시간에 비선택된 워드 라인에 인가된 전압 Vpass를 생성한다. 제어 게이트 드라이버(CG 드라이버, 33)는 판독 전압 생성 회로(29), Vread 부스터 회로(30), Vpgm 부스터 회로(31), Vpass 부스터 회로(32)의 출력 전압이 공급된다. 제어 게이트 드라이버(33)는 판독 전압, 전압 Vread, 전압 Vpgm 및 전압 Vpass를 로우 디코더(21)를 통해 메모리 셀 어레이(21)의 워드 라인에 선택적으로 전달하는 스위칭 회로로서 기능한다. 도면에 도시되지는 않았지만, 삭제 전압을 생성하는 부스터 회로가 또한 제공된다.
메모리 회로(34)는 예를 들면 퓨즈(fuse) 소자에 의해 구성되고, 정보는 레이저 블로우 또는 전류 플로우의 이용에 의해 퓨즈 소자를 선택적으로 녹임으로써 그 내부에 이전에 프로그래밍되어 있다. 다르게는, 정보가 외부에서 공급된 신호 또는 명령의 이용에 의해 재기록될 수 있는 재기록가능한 ROM 퓨즈에 의해 구성될 수 있거나, 메모리 셀 어레이(21)의 저장 영역의 일부를 활용할 수도 있다. 그러므로, 메모리 셀 어레이(21)의 메모리 셀의 온도 특성을 변경(보상)하는데 이용되는 정보는 메모리 회로(34)에 저장된다. 또한, 메모리 회로(34)에서, 각각이 감지 포인트에서 메모리 셀 어레이(21)의 메모리 셀, 예를 들면 칼럼 어드레스까지의 거리(비트 라인의 배선 저항 또는 배선 길이)에 대응하는 정보 아이템들이 저장된다. 스위칭 회로(35)는 메모리 회로(34)에 저장된 정보에 기초하여 판독 전압 생성 회로(29)를 제어하여, 판독 전압 생성 회로(29)에 의해 생성된 판독 전압의 온도 종속성을 스위칭한다.
도 2는 도 1에 도시된 NAND 셀 타입 EEPROM에서 메모리 셀 어레이(21)의 등가 회로를 도시하고 있다.
제어 게이트 라인 CG1, CG2, ..., CG8, 선택 게이트 라인 SG1, SG2 및 소스 라인 SL은 로우 방향으로 배열되고, 비트 라인 BL1, BL2, ..., BLm은 칼럼 방향으로 배열된다. 메모리 셀(메모리 트랜지스터)(M1, M2, ..., M8)의 제어 게이트는 제어 게이트 라인 CG1, CG2, ..., CG8에 각각 접속되고, 제1 및 제2 선택 트랜지스터 S1, S2의 게이트는 선택 게이트 라인 SG1, SG2에 각각 접속된다. 메모리 셀(M1, M2, ..., M8) 및 제1 및 제2 선택 트랜지스터(S1, S2)의 전류 경로는 비트 라인 BL(BL1, BL2, ..., BLm) 및 소스 라인 SL간에 직렬 접속된다. 소스 라인 SL은 예를 들면, 매 64 비트 라인 BL마다 하나의 부분에 컨택트를 통해 알루미늄(Al), 폴리실리콘 등으로 형성된 기준 전위(Vs) 배선에 접속된다. 기준 전위 배선은 주변 회로에 접속된다.
일반적으로, 하나의 제어 게이트 라인 CGn(n=1, 2, ..., 8)에 접속된 메모리 셀의 세트 Mn은 하나의 페이지로 불러지고, 파선으로 표시된 바와 같이, 드레인 측 및 소스 측 상에 제공된 선택 트랜지스터 쌍(S1 및 S2)의 사이에 샌드위치되는 페이지 세트는 하나의 NAND 블록 또는 단순히 하나의 블록으로 지칭된다. 예를 들면, 하나의 페이지는 256-바이트(256×8) 메모리 셀로 구성된다. 하나의 페이지의 메모리 셀은 실질적으로 동시에 프로그래밍된다. 하나의 블록은 예를 들면, 2048-바이트(2048×8) 메모리 셀로 구성된다. 하나의 블록의 메모리 셀은 실질적으로 동시에 삭제된다.
도 3a 및 3b는 NAND 셀 타입 EEPROM의 메모리 셀 어레이로부터 추출된 하나의 NAND 셀 부분을 도시하는 패턴 평면도 및 등가 회로도이다. 도 4a, 4b는 도 3a에 도시된 패턴의 4A-4A 라인 및 4B-4B 라인에 따른 단면도이다.
메모리 셀 어레이는 p-형 반도체 기판(예를 들면, 실리콘 기판)에 형성된 셀 n-형 웰 영역에 셀 p-형 웰 영역에 형성된다. 소자 분리 산화막(12)에 의해 둘러싸여지는 셀 p-형 웰 영역(또는 p-형 실리콘 기판, 11)에서, 복수의 NAND 셀로 구성되는 메모리 셀 어레이가 형성된다.
NAND 셀은 전하 저장층으로서 이용되는 부유 게이트 및 서로 상에 스택된 제어 게이트를 포함하는 n-채널 MOSFET 구조를 가지는 복수의 메모리 셀을, 인접하는 메모리 셀에 의해 공통으로 이용되는 소스 또는 드레인과 직렬로 접속하여 구성된다. 직렬-접속된 메모리 셀은 하나의 유닛으로 이용되고, 비트 라인 BL의 대응하는 하나에 접속된다.
하나의 NAND 셀에 상당한 주의가 주어진 상태에서 이하에 설명이 제공된다. 이러한 예에서, 8개의 메모리 셀(M1, M2, ..., M8)이 직렬로 접속되어 하나의 NAND 셀을 구성한다. 각 메모리 셀(M1, M2, ..., M8)은 그 사이에 게이트 절연막(13)을 배치한 상태에서 셀 p-형 웰 영역(11) 상에 부유 게이트(14)(141, 142, 143, ..., 148)를 형성하고, 그 사이에 절연막(15)을 배치한 상태에서 부유 게이트(14) 상에 제어 게이트(16)(161, 162, 163, ..., 168)를 스택함으로써 형성된다. 메모리 셀의 소스 또는 드레인인 각 n-형 확산층(19)(191, 192, 193, ..., 198)이 인접하는 메모리 셀에 의해 공통으로 이용되는 메모리 셀이 직렬로 접속된다.
제1 및 제2 선택 트랜지스터 S1 및 S2는 NAND 셀의 드레인측 및 소스측 상에 제공된다. 선택 트랜지스터 S1 및 S2는 메모리 셀의 부유 게이트 및 제어 게이트의 형성과 동시에 형성되는 제1 선택 게이트(149, 169) 및 제2 선택 게이트(1410, 1610)를 포함하고 있다. 선택 게이트(149, 169)는 하나의 영역(도시되지 않음)에서 서로 전기적으로 접속되고, 선택 게이트(1410, 1610)는 하나의 영역(도시되지 않음)에서 전기적으로 접속되며, 선택 게이트는 선택 트랜지스터(S1 및 S2)의 게이트 전극으로서 기능한다.
소자들이 형성되는 기판의 상부 표면은 CVD 산화막(17)으로 피복되어 있고, 비트 라인(18)은 산화막 상에 배열된다. NAND 셀의 제어 게이트(161, 162, 163, ..., 168)는 로우 방향으로 연속적으로 형성되고, 동일한 NAND 블록에 공통으로 이용되며, 제어 게이트 라인(CG1, CG2, ..., CG8)으로서 기능한다. 제어 게이트 라인은 워드 라인으로 이용된다. 선택 게이트 라인(149, 169 및 1410, 1610)은 로우 방향으로 연속적으로 형성되고 선택 게이트 라인(SG1, SG2)으로서 기능한다.
도 5는 NAND 셀의 메모리 셀(M1, M2, ..., M8)의 임계 전압의 분포를 도시하고 있다. 이러한 예에서, "0"은 프로그램 상태에 대응하고, "1"은 삭제 상태에 대응한다.
상기 구성에 있어서, 데이터 판독시, 비트 라인 BL은 전원 공급 전압 Vcc로 미리 충전된 후, 전기적으로 부유 상태로 설정되고, 선택된 메모리 셀에 접속된 제 어 게이트는 0V로 설정된다. 또한, 선택된 메모리 셀 이외의 메모리 셀에 접속된 선택 게이트 라인 및 제어 게이트 라인은 Vread 부스터 회로(30)로부터 출력된 전압 Vread(예를 들면, 3.5V)로 설정되고, 소스 라인 SL은 0V로 설정된다. 그리고나서, 데이터는 비트 라인 전위의 변동에 기초하여 전류가 선택된 메모리 셀로 흘러 들어가는지 여부를 검출함으로써 판독된다. 즉, 메모리 셀에 프로그래밍된 데이터가 "0"(메모리 셀의 임계 전압 Vth> 0)인 경우, 메모리 셀은 오프 상태로 설정되므로, 비트 라인은 사전 충전(precharge) 전위로 유지된다. 한편, 프로그램 데이터가 "1"(메모리 셀의 임계 전압 Vth<0)인 경우, 메모리 셀은 온 상태로 설정되고, 비트 라인 전위는 사전 충전 전위로부터 △V만큼 낮아진다. 그러므로, 센스 증폭기의 이용에 의해 비트 라인 전위의 변동을 검출함으로써 데이터가 메모리 셀로부터 판독된다.
또한, 데이터 기록시, 0V("0"프로그래밍) 또는 전원 공급 전압 Vcc("1"프로그래밍)는 프로그래밍될 데이터에 따라 비트 라인 BL에 인가된다. NAND 셀을 비트 라인 BL에 접속시키는 선택 트랜지스터 S1에 접속된 선택 게이트 라인 SG1은 Vcc로 설정되고, NAND 셀을 소스 라인 SL에 접속시키는 선택 트랜지스터 S2에 접속된 선택 게이트 라인 SG2는 0V로 설정된다. 이때, 0V는 "0"이 프로그래밍될 메모리 셀의 채널에 송신된다. 선택 트랜지스터 S1은 "1"프로그래밍의 경우에 턴 오프되므로, "1"이 프로그래밍될 메모리 셀의 채널의 전위는 (Vcc-Vthsg)로 설정되고(Vthsg는 선택 트랜지스터의 임계 전압이다), 전기적으로 부유 상태로 설정된다. 다르게는, 프로그래밍될 메모리 셀보다 비트 라인에 더 가깝게 배치되는 메모리 셀 의 임계 전압이 양의 전압 Vthcell과 동일한 경우, 메모리 셀의 채널 전위는 (Vcc-Vthcell)로 설정된다.
이 후, 부스팅된 프로그램 전위 Vpgm(= 대략 20V)이 선택된 메모리 셀에 접속된 제어 게이트 라인에 인가되고, 중간 전위 Vpass(= 대략 10V)가 나머지 비선택된 메모리 셀에 접속된 제어 게이트 라인에 인가된다. 결과적으로, 채널 전위는 데이터 "0"의 시간에 0V이므로, 선택된 메모리 셀의 부유 게이트와 기판 사이에 고전압이 인가되고, 기판으로부터 터널을 통해 부유 게이트로 저자가 주입되어, 임계 전압을 양의 방향으로 변경시킨다. 데이터 "1"의 시간에, 부유 상태로 설정된 채널의 전위가 제어 게이트와의 용량성 결합에 의해 중간 전위로 설정되고, 어떠한 전자도 주입되지 않는다.
NAND 셀 타입 EEPROM의 기록 동작에서, 검증 판독 동작이 수행되어, 프로그램 동작이 프로그램 펄스의 인가 후에 만족하게 수행되어 있는지 여부를 체크한다. 프로그램 동작이 검증 판독 동작에서 만족하지 않게 수행되었다고 결정되는 메모리 셀에 대해 다시 프로그램 동작이 수행된다. 검증 판독 동작에서, 상기 판독 동작과 동일한 동작은, 선택된 제어 게이트 라인이 0V로 설정되어 있지 않으며 도 5에 도시된 전위 Vvfy(예를 들면, 0.5V)로 설정되어 있는 것을 제외하고 수행된다. 제어 게이트 라인이 0V보다 높은 전위 Vvfy로 설정되는 이유는, 메모리 셀을 충분히 높은 임계 전압에 프로그래밍함으로써 판독 동작의 충분한 동작 마진을 달성하기 때문이다.
데이터 삭제 동작은 각 블록 유닛에 대해 실질적으로 동시에 수행된다. 즉, 삭제 동작을 당하는 블록의 모든 제어 게이트 라인은 0V로 설정된 후, 부스팅된 전위 Vera(대략 20V)가 셀 p-형 웰 영역 및 셀 n-형 웰 영역에 인가된다. 삭제 동작을 당하지 않는 블록의 제어 게이트 라인의 전위는 부유 상태로 설정된 전위로부터 셀 p-형 웰 영역과의 용량성 결합에 의해 전위 Vera로 부스팅된다. 결과적으로, 삭제 동작을 당하는 블록의 메모리 셀의 부유 게이트의 전자는 셀 p-형 웰 영역으로 방전되어, 음의 방향으로 임계 전압을 변경시킨다. 삭제 동작을 당하지 않는 블록에서, 제어 게이트 라인 및 셀 p-형 웰 영역이 부스팅된 전압 Vera로 설정되므로, 어떠한 삭제 동작도 수행되지 않는다.
본 실시예에서, 판독 동작 또는 검증 판독 동작에서, 데이터가 판독될 메모리 셀이 액세스되는 경우에, 판독 전압 생성 회로(29)로부터 출력된 판독 전압의 온도 종속성은 메모리 회로(34)에 저장된 데이터에 기초하여 스위칭 회로(35)에 의해 설정되어, 온도 특성, 및 감지 포인트로부터 판독 동작을 당한 메모리 셀까지의 거리에 대응하는 정보(예를 들면, 칼럼 어드레스)를 변경시킨다. 그런 다음, 그렇게 설정된 온도 종속성을 가지는 판독 전압이 판독 동작을 당하는 메모리 셀에 접속된 제어 게이트 라인(워드 라인)에 인가되어 데이터를 판독한다.
메모리 셀 어레이(21)에서 감지 포인트로부터 메모리 셀까지의 거리에 따라 판독 전압 생성 회로(29)로부터 출력된 판독 전압의 온도 종속성(선택된 메모리 셀의 제어 게이트에 인가된 전압)을 변경함으로써, 온도 변동에 따라 가변되는 메모리 셀에 흐르는 전류가 보상될 수 있다.
그러므로, 최고 임계 전압을 가지는 메모리 셀의 임계 전압이 낮아져, 메모 리 셀의 임계 전압의 분포를 좁히고, 결과적으로 데이터 유지 특성이 향상될 수 있다.
도 6에 도시된 바와 같이, 설계 규칙(비트 라인의 폭)이 90nm, 70nm, 55nm의 수준으로 더 작게 됨에 따라 비트 라인 BL의 저항(시트 저항)이 급격하게 더 높게 될 것으로 예상된다. 예를 들면, 구리(Cu) 배선에서, SiN 또는 SiCN의 배리어 막은 구리의 배출을 방지하도록 형성된다. 알루미늄(Al) 배선의 경우에, Ti 또는 TiN의 배리어 막을 형성하는 것이 필요하다. 미리설정된 막 두께는 배리어 막들이 처음에 설계된 기능을 수행하도록 하기 위해 요구되므로, 배리어 막을 얇게 하는 동작에 물리적 제한이 있다. 그러므로, 배선 자체의 폭이 좁아질 수 있는 경우, 배리어 막의 막 두께는 작게 될 수 없다. 또한, 비트 라인은 집적 밀도를 향상시키기 위해 다마신 구조로 형성되는 경우, 홈의 어스펙트 비는 비트 라인 폭이 작게 됨에 따라 더 크게 되고, 제조 프로세스가 어렵게 된다. 그러므로, 비트 라인을 얇게 만드는 것이 필요하다.
상기 기재된 이유로부터, 비트 라인 폭과 시트 저항간의 관계가 선형이 되지 못하고 도 6에 도시된 바와 같이 비트 라인 폭의 감소로 시트 저항이 급격하게 증가한다.
결과적으로, 비트 라인이 알루미늄 배선으로 형성되는 경우 설계 규칙이 90nm 이하로 설정된 경우, 메모리 셀 전류는 감지 포인트로부터의 거리에 따라 현저하게 가변된다. 구리 배선의 경우에, 설계 규칙이 70nm 이하로 설정된 경우, 메모리 셀 전류는 감지 포인트로부터의 거리에 따라 현저하게 가변된다.
그러므로, 알루미늄 배선의 경우에 설계 규칙이 90nm 이하로 설정되고 구리 배선의 경우에 설계 규칙이 70nm 이하로 설정되는 비휘발성 반도체 메모리 디바이스에서, 메모리 셀에 흐르는 전류는 온도 변동에 따라 가변되고 임계 전압의 분포 변동은 판독 전압의 온도 종속성이 감지 포인트로부터 메모리 셀 어레이(21)의 메모리 셀까지의 거리에 따라 가변되도록 유발함으로서 효율적으로 보상될 수 있다.
[메모리 회로의 변형 1]
상기 설명에서, 기록 검증 판독 동작 동안에 설정되는 워드 라인 전압의 온도 특성이 칼럼 어드레스에 따라 변경되는 경우가 예로서 설명된다. 그러나, 메모리 셀 어레이(21)의 메모리 셀의 온도 특성이 가변되도록 하는 정보 및 메모리 셀 어레이(21)의 블록 어드레스 및 면(plane)은 메모리 회로(34)에 저장되고, 판독 전압 생성 회로(29)로부터 출력된 판독 전압의 온도 종속성은 스위칭 회로(35)를 이용하여 상기 정보 아이템에 기초하여 스위칭될 수 있다.
그러므로, 배선들이 하나의 칩에서 밀집되고 조잡하게 배열되는 영역과 같은 주변부들의 패턴 차이에 의해 야기되는 메모리 셀의 온도 특성의 변동은, 면 및 블록 어드레스를 메모리 셀 어레이(21)에 저장하고 주위의 환경에 대한 관계를 고려함으로써 보상될 수 있다.
온도 변동에 의해 야기되는 메모리 셀에 흐르는 전류 변동은 면 및 블록 어드레스 뿐만 아니라 칼럼 어드레스를 저장하고 감지 포인트로부터의 거리를 고려함으로써 더 효율적으로 보상될 수 있다.
[메모리 회로의 변형 2]
또한, 메모리 셀 어레이(21)의 메모리 셀들은 다른 온도 종속성을 가지는 복수의 그룹으로 분할될 수 있고, 메모리 셀 어레이(21)의 메모리 셀의 온도 특성이 가변되도록 유발하는 정보 및 액세스된 메모리 셀이 속하는 복수의 메모리 셀 그룹 중 하나를 식별하는데 이용되는 정보는 메모리 회로(34)에 저장될 수 있다. 그리고나서, 판독 전압 생성 회로(29)로부터 출력된 판독 전압의 온도 종속성은 스위칭 회로(35)를 이용하여 상기 정보 아이템에 기초하여 스위칭될 수 있다.
그러므로, 메모리 셀의 온도 특성의 변동은 다른 온도 종속성을 가지는 원하는 메모리 셀 그룹 각각에 대해 보상될 수 있다.
[메모리 회로의 변형 3]
또한, 메모리 셀 어레이(21)의 메모리 셀의 온도 특성이 가변되도록 유발하는 정보 및 비휘발성 반도체 메모리 디바이스의 칩이 웨이퍼에 형성되는 위치 정보가 메모리 회로(34)에 저장될 수 있다. 그리고나서, 판독 전압 생성 회로(29)로부터 출력된 판독 전압의 온도 종속성은 스위칭 회로(35)의 이용에 의해 상기 정보 아이템에 기초하여 스위칭될 수 있다.
그러므로, 주위 환경 차이로 인한 에칭 레이트의 차이로 인해 야기되는 메모리 셀의 온도 특성의 변동, 칩이 형성되는 웨이퍼의 위치에 따른, 예를 들면 웨이퍼의 중앙부 및 주변부에 따른 노출 디바이스의 광학 시스템의 수차 및 왜곡이 보상될 수 있다.
[메모리 회로의 변형 4]
제1 실시예 및 변형 1 내지 3을 선택적으로 조합시킴으로써, 메모리 셀의 온 도 특성의 변동이 다양한 정보 아이템에 기초하여 미세하게 보상될 수 있다.
[판독 전압 생성 회로]
도 7은 도 1에 도시된 NAND 셀 타입 EEPROM의 판독 전압 생성 회로(29)를 예시하기 위한 개념도이다.
판독 전압 생성 회로(29)는 각각이 온도에 무관한 정전류를 생성하는 전류원(1, 2), 온도 변동에 비례하여 가변되는 전류를 생성하는 전류원(3, 4), P-채널 MOS 트랜지스터(PA1, PA2), N-채널 MOS 트랜지스터(NA1, NA2) 및 저항기 Rout를 포함한다. 판독 전압 생성 회로(29)는 메모리 회로(34)에 저장된 정보에 기초하여 스위칭 회로(35)로부터 생성된 인에이블 신호 EN1b, EN2, EN3b, EN4에 따라 출력 전압 Vout의 온도 종속성을 설정한다.
전류원(1) 및 MOS 트랜지스터(PA1)는 전원 공급 노드 Vcc와 출력 단자(5)의 사이에 직렬로 접속되고, 인에이블 신호 EN1b는 MOS 트랜지스터(PA1)의 게이트에 공급된다. MOS 트랜지스터(NA1) 및 전류원(2)은 출력 단자(5)와 그라운드 노드 GND의 사이에서 직렬로 접속되고 인에이블 신호 EN2는 MOS 트랜지스터(NA1)의 게이트에 공급된다. 또한, 전류원(3) 및 MOS 트랜지스터(PA2)는 전원 공급 노드 Vcc와 출력 단자(5)의 사이에 직렬로 접속되고, 인에이블 신호 EN3b는 MOS 트랜지스터(PA2)의 게이트에 공급된다. MOS 트랜지스터(NA2) 및 전류원(4)은 출력 단자(5)와 그라운드 노드 GND의 사이에서 직렬로 접속되고 인에이블 신호 EN4는 MOS 트랜지스터(NA2)의 게이트에 공급된다. 전류/전압 컨버터로서 기능하는 저항기 Rout는 출력 단자(5)와 그라운드 노드 GND 사이에 접속된다. 이러한 에에서, 전 류/전압 컨버터로서, 저항기가 이용되지만, 예를 들면 MOS 트랜지스터가 이용될 수도 있다.
이러한 예에서, 전류원(1)에 흐르고 온도에 독립적인 전류는 I1으로 정의되고, 전류원(2)에서 흐르고 온도에 독립적인 전류는 I2로 정의되며, 전류원(3)에서 흐르고 온도에 비례하여 가변되는 전류는 I3으로 정의되고, 전류원(4)에서 흐르고 온도에 비례하여 가변되는 전류는 I4로 정의되며, 저항기 Rout를 통해 흐르는 전류는 Iout로 정의된다.
다음으로, 상기 구성을 가지는 판독 전압 생성 회로(29)의 동작이 설명된다.
(1) 양의 온도 특성을 설정하는 경우.
인에이블 신호 EN1b, EN2, EN3b, EN4가 로우로 설정된다. 결과적으로, MOS 트랜지스터(PA1, PA2)는 온 상태로 설정되고, MOS 트랜지스터(NA1, NA2)는 오프 상태로 설정되어, 저항기 Rout를 통해 흐르는 전류 Iout는 이하의 등식으로 표현될 수 있다.
Iout = I1 + I3
결과적으로, 출력 전압 Vout는 이하의 등식으로 표현된다.
Vout=Rout × Iout = Rout × (I1 + I3)
즉, 출력 전압은 전압(Rout × I1)에 대해 온도에 비례하여 가변되는 전압으로 설정된다.
다르게는, 인에이블 신호 EN3b, EN4는 로우로 설정될 수 있고, 인에이블 신호 EN1b, EN2는 하이로 설정될 수 있다. 이 경우에, 저항기 Rout를 통해 흐르는 전류 Iout는 이하와 같이 표현된다.
Iout = I3 - I2
결과적으로, 출력 전압 Vout는 이하의 등식으로 표현된다.
Vout = Rout × Iout = Rout × (I3-I2)
또한, 이 경우에, 출력 전압은 원하는 전압값에 대해 온도 상승에 따라 증가하는 전압으로 설정된다.
(2) 음의 온도 특성을 설정하는 경우.
인에이블 신호 EN1b, EN2는 로우로 설정되고 인에이블 신호 EN3b, EN4는 하이로 설정된다. 결과적으로, MOS 트랜지스터(PA1, NA2)가 온 상태로 설정되고 MOS 트랜지스터(NA1, PA2)가 오프 상태로 설정되므로, 저항기 Rout를 통해 흐르는 전류 Iout는 이하의 등식으로 표현된다.
Iout = I1- I4
결과적으로, 출력 전압 Vout는 이하의 등식으로 표현된다.
Vout = Rout × Iout = Rout × (I1-I4)
즉, 출력 전압은 전압(Rout × I1)에 대해 온도에 비례하여 감소하는 전압으로 설정된다.
(3) 온도 종속성을 제거하는 경우.
인에이블 신호 EN1b, EN2, EN4는 로우로 설정되고 인에이블 신호 EN3b는 하이로 설정된다. 결과적으로, MOS 트랜지스터(PA1)가 온 상태로 설정되고 MOS 트랜지스터(NA1, NA2, PA2)가 오프 상태로 설정되므로, 저항기 Rout를 통해 흐르는 전류 Iout는 이하의 등식으로 표현된다.
Iout = I1
결과적으로, 출력 전압 Vout는 이하의 등식으로 표현된다.
Vout = Rout × Iout = Rout × I1
즉, 출력 전압은 온도에 종속되지 않는다.
그러므로, 양의 온도 특성을 설정하기 위한 전압, 음의 온도 특성을 설정하기 위한 전압, 및 온도 종속성을 제거하는데 이용되는 전압이 선택적으로 설정되어, 감지 포인트로부터 액세스된 메모리 셀, 액세스된 메모리 셀이 속하는 다른 온도 종속성을 가지는 복수의 메모리 셀 그룹 중 하나, 비휘발성 반도체 메모리의 칩이 형성되는 웨이퍼의 위치까지의 거리에 따라 메모리 셀의 온도 종속성을 변경한다(예를 들면, 보상한다).
[판독 전압 생성 회로의 구체예]
다음으로, 판독 전압 생성 회로(29)의 구체적인 회로 예가 상세하게 설명된다. 도 8a는 온도에 비례하여 가변되는 전류를 생성하는 전류 생성 회로를 도시하고 있다. 회로는 연산 증폭기(OP1), P-채널 MOS 트랜지스터(TP1 내지 TP3), N-채널 MOS 트랜지스터(TN1), 저항기(R2), 및 다이오드(D3, D4)를 포함한다. 전위 Va는 연산 증폭기(OP1)의 반전 입력 단자(-)에 인가되고, 전위 Vb는 그 비반전 입력 단자(+)에 인가된다. 연산 증폭기(OP1)의 출력 단자는 MOS 트랜지스터(TP1 내지 TP3)의 게이트에 접속된다. MOS 트랜지스터(TP1, TP2)의 소스는 전원 공급 노드 Vcc에 접속되고, MOS 트랜지스터(TP1)의 드레인은 다이오드(D3)의 애노드에 접속되고, MOS 트랜지스터(TP2)의 드레인은 저항기(R2)의 다른 단부에 접속된다. 다이오드(D3)의 캐소드는 그라운드 노드 GND에 접속되고, 다이오드(D3)의 애노드 측의 전위 Va는 연산 증폭기(OP1)의 반전 입력 단자(-)에 공급된다. 저항기(R2)의 다른 단부는 N 다이오드(D4)의 애노드에 접속되고, 다이오드(D4)의 캐소드는 그라운드 노드 GND에 접속된다. 저항기(R2)의 하나의-단부측 상의 전위 Vb는 연산 증폭기(OP1)의 비반전 입력 단자(+)에 공급된다.
MOS 트랜지스터(TP3)의 소스는 전원 공급 노드 Vcc에 접속되고, 그 드레인은 MOS 트랜지스터(TN1)의 드레인 및 게이트에 접속된다. MOS 트랜지스터(TN1)의 소스는 그라운드 노드 GND에 접속된다. 연산 증폭기(OP1)의 출력 단자의 전위는 V1으로서 출력되고, MOS 트랜지스터(TP3, TN1)의 드레인의 공통 접속 노드의 전위는 V2로서 출력된다.
상기 구성에 있어서, 전위 V1은 전위 Va를 전위 Vb와 동일하게 설정하도록 연산 증폭기(OP1)에 의해 제어된다. 이때, 저항기(R2)를 통해 흐르는 전류 I10은 이하와 같이 표현된다.
I10 = (VT/R2) × lnN
여기에서, VT=kT/q(k는 볼쯔만 상수, q는 전자의 전하량, 그리고 T는 절대 온도이다). 수학식 1로부터 명백하게 알 수 있는 바와 같이, 전류 I10은 절대 온도 T에 비례하여 가변된다. 또한, I10은 전원 공급 전압 Vcc 및 MOS 트랜지스터의 임계 전압과 독립되는 안정된 전류이다.
도 8b는 온도에 독립적인 전류를 생성하는 정전류 생성 회로를 도시하고 있다. 회로는 연산 증폭기(OP2), P-채널 MOS 트랜지스터(TP4, TP5), N-채널 MOS 트랜지스터(TN2), 및 저항기(R3)를 포함한다. 기준 전위 Vref는 연산 증폭기(OP2)의 반전 입력 단자(-)에 인가되고, 그 출력 단자는 MOS 트랜지스터(TP4, TP5)의 게이트에 접속된다. MOS 트랜지스터(TP4)의 소스는 전원 공급 노드 Vcc에 접속되고, 그 드레인은 연산 증폭기(OP2)의 비반전 입력 단자(+) 및 저항기(R3)의 하나의 단부에 접속된다. 저항기(R3)의 다른 단부는 그라운드 노드 GND에 접속된다.
또한, MOS 트랜지스터(TP5)의 소스는 전원 공급 노드 Vcc에 접속되고, 그 드레인은 MOS 트랜지스터(TN2)의 드레인 및 게이트에 접속된다. MOS 트랜지스터(TN2)의 소스는 그라운드 노드 GND에 접속된다. 연산 증폭기(OP2)의 출력 단자의 전위는 V3으로 출력되고, MOS 트랜지스터(TP5, TN2)의 드레인의 공통 접속 노드의 전위는 V4로서 출력된다.
기준 전위 Vref는 MOS 트랜지스터의 임계 전압, 온도, 전원 공급 전압 Vcc 등에 독립적이고 예를 들면 도 9에 도시된 바와 같이 대역 갭 기준 회로에 의해 생성되는 전압이다. 회로는 Banba et al., VLSI Symposium 98 Digest of Technical Papers P. 228-229에 기재되어 있다. 회로의 세부 내용을 공부하기 위해서는 상기 문헌을 참조하라. 도 8b의 회로에서 저항기(R3)를 통해 흐르는 전류 I20은 이하와 같이 표현된다.
I20 = Vref/R3
Vref는 온도에 독립적이므로, 전류 I20은 MOS 트랜지스터의 임계 전압, 온도, 전원 공급 전압 등에 독립적인 안정된 전류가 된다.
도 10은 온도에 비례하여 가변되는 전류와 온도에 독립적인 전류의 합 또는 그 차이를 도출하는 회로를 도시하고 있다. 전류원(1)의 P-채널 MOS 트랜지스터(Wp11 내지 Wp16)의 게이트 전위는 온도에 독립적인 정전류원(도 8b)으로부터 생성되는 전위 V3과 동일하게 설정된다. 결과적으로, 전류원(1)은 온도에 독립적인 전류 I1을 공급한다. 전류 I1의 크기는 전류원(1)에서 온 상태로 설정된 MOS 트랜지스터의 채널 촉의 전체 합에 의해 결정된다. 예를 들면, 단지 인에이블 신호 EN1b1만이 로우로 설정되고 나머지 인에이블 신호 EN1b2, EN1b3, ..., EN1b6가 하이로 설정되는 경우, 이하의 등식으로 표현되는 전류 I1이 얻어질 수 있다.
I1 = (Wp11/Wp2) × I20 = (Wp11/Wp2) × (Vref/R3)
또한, 인에이블 신호 EN1b1, EN1b2, EN1b3가 로우로 설정되고 나머지 인에이블 신호 EN1b4, EN1b5, EN1b6이 하이로 설정된 경우, 이하의 등식으로 표현되는 전류 I1이 얻어질 수 있다.
I1 = [(Wp11 + Wp12 + Wp13)/Wp2] × I20
= [(Wp11 + Wp12 + Wp13)/Wp2] × (Vref/R3)
그러므로, 온도에 독립적인 원하는 값의 전류는 하이/로우 인에이블 신호 EN1b1, EN1b2, EN1b3, ..., EN1b5, EN1b6을 선택적으로 스위칭함으로써 공급될 수 있다.
마찬가지로, 도 8b에 도시된 회로로부터 생성된 전위 V4는 전류원(2)의 N-채널 MOS 트랜지스터(Wn21 내지 Wn26)의 게이트에 입력되어, 온도에 독립적인 전류 I2를 그라운드 노드 GND에 방전한다. 전류 I2의 크기는 전류원(2)에서 온 상태로 설정된 MOS 트랜지스터의 채널 폭들의 전체 합에 의해 결정된다. 예를 들면, 단지 인에이블 신호 EN21만이 하이로 설정되고 나머지 인에이블 신호 EN22, EN23, ..., EN26이 로우로 설정된 경우, 이하의 등식으로 표현된 전류 I2가 달성될 수 있다.
I2 = (Wn21/Wn2) × I20
= (Wn21/Wn2) × (Vref/R3)
또한, 인에이블 신호 EN22, EN23은 하이로 설정되고 나머지 인에이블 신호 EN21, EN24, EN25, EN26은 로우로 설정된 경우, 이하의 등식으로 표현된 전류 I2가 얻어질 수 있다.
I2 = [(Wn22 + Wn23)/Wn2] × I20
= [(Wn22 + Wn23)/Wn2] × (Vref/R3)
그러므로, 온도에 독립된 원하는 값의 전류는 하이/로우 인에이블 신호 EN21, EN22, ..., EN25, EN26을 선택적으로 스위칭함으로써 공급될 수 있다.
전류원(3)의 P-채널 MOS 트랜지스터(Wp31 내지 Wp35)의 게이트 전위는 정전류원(도 8a)으로부터 생성된 전위 V1과 동일하게 설정되고 온도에 비례하여 가변되는 경우, 전류원(3)은 온도에 비례하여 가변되는 전류 I3을 공급한다. 전류 I3의 크기는 전류원(3)에서 온 상태로 설정된 MOS 트랜지스터의 채널 폭들의 전체 합에 의해 결정된다. 예를 들면, 단지 인에이블 신호 EN3b1만이 로우로 설정되고 나머지 인에이블 신호 EN3b2, EN3b3, ..., EN3b5가 하이로 설정되는 경우, 이하의 등식으로 표현된 전류 I3이 얻어질 수 있다.
I3 = (Wp31/Wp1) × I10
= (Wp31/Wp1) × (VT/R2) × lnN
인에이블 신호 EN3b1, EN3b2가 로우로 설정되고 나머지 인에이블 신호 EN3b3, EN3b4, EN3b5가 하이로 설정되는 경우, 이하의 등식으로 표현된 전류 I3이 얻어질 수 있다.
I3 = [(Wp31 + Wp32)/Wp1) × I10
= [(Wp31 + Wp32)/Wp1] × (VT/R2) × lnN
그러므로, 온도에 비례하여 가변되는 원하는 값의 전류는 하이/로우 인에이블 신호 EN3b1, EN3b2, ..., EN3b5를 선택적으로 스위칭함으로써 공급될 수 있다.
마찬가지로, 도 8a에 도시된 회로로부터 생성된 전위 V2는 전류원(4)의 N-채널 MOS 트랜지스터(Wn41 내지 Wn46)의 게이트에 입력되어, 온도에 비례하여 가변되는 전류 I4를 방전한다. 전류 I4의 크기는 전류원(4)에서 온 상태로 설정된 MOS 트랜지스터의 채널 폭들의 전체 합에 의해 결정된다. 예를 들면, 단지 인에이블 신호 EN41만이 하이로 설정되고 나머지 인에이블 신호 EN42, EN43, ..., EN45가 로우로 설정된 경우, 이하의 등식으로 표현된 전류 I4가 달성될 수 있다.
I4 = (Wn41/Wn1) × I10
= (Wn41/Wn1) × (VT/R2) × lnN
또한, 인에이블 신호 EN41, EN42가 하이로 설정되고 나머지 인에이블 신호 EN43, EN44, EN45가 로우로 설정된 경우, 이하의 등식으로 표현된 전류 I4가 얻어질 수 있다.
I4 = [(Wn41 + Wn42)/Wn1] × I10
= [(Wn41 + Wn42)/Wn1] × (VT/R2) × lnN
그러므로, 온도에 비례하여 가변되는 원하는 값의 전류는 하이/로우 인에이 블 신호 EN41, EN42, ..., EN45를 선택적으로 스위칭함으로써 공급될 수 있다.
다음으로, 도 8a, 8b, 9 및 10에 도시된 회로의 동작이 설명된다.
(1) 양의 온도 특성을 설정하는 경우
도 10의 회로에서, 그 게이트에 인에이블 신호 EN21, EN22, EN23, ..., EN26 및 인에이블 신호 EN41, EN42, EN43, ..., EN45가 공급되는 전류원(2, 4)의 모든 MOS 트랜지스터는 상기 인에이블 신호를 로우로 설정함으로써 턴오프된다. 또한, 그 게이트에 인에이블 신호 EN1b1, EN1b2, EN1b3, ..., EN1b6 및 인에이블 신호 EN3b1, EN3b2, EN3b3, ..., EN3b5가 공급되는 전류원(1, 3)의 모든 MOS 트랜지스터는 상기 인에이블 신호를 로우로 설정함으로써 턴온된다. 결과적으로, 저항기 Routput를 통해 흐르고 이하의 등식으로 표현된 전류 Ioutput이 얻어질 수 있다.
Ioutput = I1 + I3
그러므로, 출력 전압 Voutput은 이하와 같이 표현된다.
Voutput = Routput × Ioutput = (I1+I3) × Routput
즉, 출력 전압 Voutput은 전압(Routput × I1)에 대해 온도에 비례하여 가변되는 전압으로 설정된다. Vout은 저항 소자들의 비율(예를 들면, Rout/R2)의 함수이다. 그러므로, 저항 소자의 저항이 프로세스의 변동(fluctuation) 및 온도 변동에 따라 변동되는 경우라도, 출력 전압 Voutput은 가변되지 않는다.
상기 설명된 바와 같이, 전류 I1의 값은 인에이블 신호 EN1b1, EN1b2, ..., EN1b5, EN1b6을 하이/로우로 선택적으로 스위칭함으로써 다양하게 변경될 수 있다. 또한, 전류 I3의 값은 인에이블 신호 EN3b1, EN3b2, ..., EN3b5를 하이/로우로 선택적으로 스위칭함으로써 다양하게 변경될 수 있다. 결과적으로, 다양한 양의 온도 특성 및 다양한 값들을 가지는 전압 Voutput이 생성될 수 있다.
다르게는, 그 게이트에 인에이블 신호 EN1b1, EN1b2, ..., EN1b6 및 인에이블 신호 EN41, EN42, EN43, ..., EN45가 공급되는 전류원(1, 4)의 모든 MOS 트랜지스터는 상기 인에이블 신호 EN1b1, EN1b2, ..., EN1b6를 하이로, 인에이블 신호 EN41, EN42, EN43, ..., EN45를 로우로 설정함으로써 턴오프된다. 또한, 전류원(2, 3)의 MOS 트랜지스터를 턴온함으로써, 이하의 등식으로 표현된 저항기 Routput을 통해 흐르는 전류 Ioutput이 얻어질 수 있다.
Ioutput = I3 - I2
그러므로, 출력 전압 Voutput은 이하와 같이 표현된다.
Voutput = Routput × Ioutput = Routput × (I3-I2)
또한, 이 경우에, 전류 I2, I3은 전류원(2, 3)에서 온 상태로 설정된 MOS 트랜지스터의 채널 폭의 전체 합을 변경함으로써 다양한 값들로 설정될 수 있으므로, 다양한 값 및 다양한 양의 온도 특성을 가지는 전압 Voutput이 생성될 수 있다.
(2) 음의 온도 특성을 설정하는 경우.
도 10의 회로에서, 그 게이트에 인에이블 신호 EN21, EN22, EN23, ..., EN26 및 인에이블 신호 EN3b1, EN3b2, EN3b3, ..., EN3b5가 공급되는 전류원(2, 3)의 모 든 MOS 트랜지스터는 인에이블 신호 EN21, EN22, EN23, ..., EN26을 로우로 설정하고 인에이블 신호 EN3b1, EN3b2, ..., EN3b5를 하이로 설정함으로써 턴오프된다. 또한, 전류원(1, 4)의 MOS 트랜지스터를 턴온함으로써, 이하의 등식으로 표현되고 저항기 Routput을 통해 흐르는 전류 Ioutput이 얻어질 수 있다.
Ioutput = I1 - I4
그러므로, 출력 전압 Voutput은 이하와 같이 표현된다.
Voutput = Routput × Ioutput = Routput × (I1-I4)
즉, 출력 전압 Voutput은 전압(Routput × I1)에 대해 온도 상승과 함께 감소되는 전압으로 설정된다.
상기 설명된 바와 같이, 전류 I1의 값은 인에이블 신호 EN1b1, EN1b2, ..., EN1b5, EN1b6을 하이/로우로 선택적으로 스위칭함으로써 다양하게 변경될 수 있다. 또한, 전류 I4의 값은 인에이블 신호 EN41, EN42, ..., EN45를 하이/로우로 선택적으로 스위칭함으로써 다양하게 변경될 수 있다. 결과적으로, 다양한 양의 온도 특성 및 다양한 값들을 가지는 전압 Voutput이 생성될 수 있다.
(3) 온도 특성을 제거하는 경우.
도 10의 회로에서, 그 게이트에 인에이블 신호 EN21, EN22, EN23, ..., EN26, 인에이블 신호 EN3b1, EN3b2, EN3b3, ..., EN3b5, 및 인에이블 신호 EN41, EN42, EN43, ..., EN45가 공급되는 전류원(2, 3, 4)의 모든 MOS 트랜지스터는 인에 이블 신호 EN21, EN22, EN23, ..., EN26 및 인에이블 신호 EN41, EN42, EN43, ..., EN45를 로우로 설정하고 인에이블 신호 EN3b1, EN3b2, EN3b3, ..., EN3b5를 하이로 설정함으로써 턴오프된다. 또한, 전류원(1)의 MOS 트랜지스터를 턴온함으로써, 저항기 Routput를 통해 흐르고 이하의 등식으로 표현되는 전류 Iout이 얻어질 수 있다.
Ioutput = I1
그러므로, 출력 전압 Voutput은 이하와 같이 표현된다.
Voutput = Routput × Ioutput = Routput × I1
즉, 출력 전압 Voutput은 온도에 독립적이게 된다.
상기 기재된 바와 같이, 전류 I1의 값은 인에이블 신호 EN1b1, EN1b2, ..., EN1b5, EN1b6을 하이/로우로 선택적으로 스위칭함으로써 다양하게 변경될 수 있다. 결과적으로, 다양한 값들을 가지며 온도에 독립적인 전압 Voutput이 생성될 수 있다.
도 8a 및 8b에 도시된 정전류 생성 회로에 의해 생성된 전류는 전원 공급 전압 Vcc 및 MOS 트랜지스터의 임계 전압에 독립적이므로, 도 10에 도시된 회로에 의해 생성된 출력 전압 Voutput은 전원 공급 전압 Vcc 및 MOS 트랜지스터의 임계 전압에 독립적인 안정된 전압으로 설정된다.
도 11a 및 11b는 도 8a 및 8b에 도시된 전류 생성 회로의 구성의 다른 예들을 예시하기 위한 회로도이다.
ACTIVE는 연산 증폭기 활성화 신호이고 동작 동안에 Vdd(전원 공급 전압 또는 칩내 전원 공급 전압) 레벨로 설정된다. Vref는 대역 갭 기준 회로에 의해 생성되고 온도에 독립적인 정전압(1V)이다. 도 11a의 회로는 온도에 독립적인 정전류 Icon을 생성하고, 도 11b의 회로는 온도에 비례하여 감소되는 전류 Ivar을 생성한다. 도 11a 및 11b에서, 전위 VA는 기준 전위 Vref와 동일하게 설정되도록 제어되므로, 이하와 같이 표현되는 전류 Icon이 얻어질 수 있다.
Icon = Vref/RA
그러므로, 전류 Icon은 온도에 독립적인 정전류로 설정된다. 또한, 다이오드 D5를 통해 흐르는 전류가 일정하다. 이 경우에, 전위 VC는 온도 상승에 비례하여 감소된다. 그러므로, 이하의 등식이 얻어질 수 있다.
VC = B1 - B2 × T, 여기에서, B1, B2는 상수이다.
전위 VD는 전위 VC와 함께 일정하게 설정되도록 제어되므로, 전류 Ivar은 이하와 같이 표현된다.
Ivar = VD/RD = VC/RD = C1 - C2 × T, 여기에서, C1, C2는 상수이다.
그러므로, 온도에 비례하여 감소하거나 증가하고 원하는 절대값을 가지는 전류는 Icon 및 Ivar의 가산 또는 감산을 수행함으로써 얻어질 수 있다.
도 11a 및 11b에 도시된 회로에서, P-채널 MOS 트랜지스터(QA, QB, QC, QD)의 채널 폭/채널 길이의 비율이 1/8로 설정되고, N-채널 MOS 트랜지스터 QE의 채널 폭/채널 길이의 비율이 10/1로 설정되며, 저항기 RA의 저항이 40㏀으로 설정되고, 저항기 RC의 저항이 10㏀으로 설정되며 저항기 RD의 저항이 40㏀으로 설정되는 경 우에, 전류 Icon은 대략 25㎂로 설정된다.
또한, 저항기 RC는 도 11a의 회로에서 제거될 수 있다. 포화 영역에서 P-채널 MOS 트랜지스터 QC를 동작시키도록 전압 VC를 향상시키기 위해 저항기 RC가 삽입된다.
도 12a, 12b, 내지 14a, 14b는 동일한 온도 종속성을 가지는 다양한 전압들이 도 11a 및 11b의 회로에 의해 생성된 전류 Icon 및 전류 Ivar의 가산/감산을 수행함으로써 생성되는 경우를 예시하기 위한 회로도이다. 도 11a, 11b 내지 14a, 14b에서, Vcg10은 도 16의 "10"상태가 판독되는 경우에 워드 라인 전압을 나타내고, Vcg00은 "00"상태가 판독되는 경우에 워드 라인 전압을 나타내며, Vcg01은 "01"상태가 판독되는 경우에 워드 라인 전압을 나타낸다. 도 16은 2-비트(4-값) 데이터가 하나의 메모리 셀에 저장되는 경우에 임계 전압의 분포를 도시하고 있다. 이 경우에, "11"은 삭제 상태를 나타내고, "10", "00", "01"은 프로그램 상태를 나타낸다.
도 12a 및 12b에 도시된 바와 같이, P-채널 MOS 트랜지스터 TH의 채널 폭/채널 길이의 비율이 16/2로 설정되고, 부하 저항기 RL의 저항이 91㏀으로 설정된 경우, 부하 저항기 RL을 통해 흐르는 전류 Ie3은 Ivar에 비례하여 가변되는 전류 Ie1 및 Icon에 비례하여 가변되는 전류 Ie2(Ie3=Ie1 + Ie2)의 합과 동일하게 된다. 워드 라인 전압 Vcg01을 출력하는 DC-DC 컨버터(도 12b)의 저항기 RM의 저항은 3.3㏀으로 설정되고, 저항기 RN의 저항은 6.7㏀으로 설정된다.
도 13a 및 13b에 도시된 바와 같이, P-채널 MOS 트랜지스터 TH의 채널 폭/채 널 길이의 비율이 24/2로 설정되고, P-채널 MOS 트랜지스터 TE의 채널 폭/채널 길이의 비율이 16/2로 설정되며, 부하 저항기 RL의 저항이 73㏀으로 설정된 경우, 부하 저항기 RL을 통해 흐르는 전류 If3은 Ivar에 비례하여 가변되는 전류 If1 및 Icon에 비례하여 가변되는 전류 If2(If3=If1 + If2)의 합과 동일하게 된다. 이 경우에, 워드 라인 전압 Vcg00은 Vcg00ref로 설정된다.
또한, 도 14a 및 14b에 도시된 바와 같이, P-채널 MOS 트랜지스터 TH의 채널 폭/채널 길이의 비율이 80/2로 설정되고, N-채널 MOS 트랜지스터 TB의 채널 폭/채널 길이의 비율이 30/6으로 설정되며, 부하 저항기 RL의 저항이 77.5㏀으로 설정된 경우, 부하 저항기 RL을 통해 흐르는 전류 Ig3은 Ivar에 비례하여 가변되는 전류 Ig1 및 Icon에 비례하여 가변되는 전류 Ig2(Ig3=Ig1 - Ig2)의 차이와 동일하게 된다. 이 경우에, 워드 라인 전압 Vcg10을 출력하는 DC-DC 컨버터(도 14b)의 저항기 RM의 저항은 7.05㏀으로 설정되고, 저항기 RN의 저항은 2.95㏀으로 설정된다.
도 12a, 12b 내지 도 14a, 14b에 도시된 회로에서, 전류 가산기/감산기 회로의 출력 전압 Vcg01ref, Vcg00ref, Vcg10ref는 DC-DC 변환을 받아 전위 Vcg01, Vcg00, Vcg10을 생성한다. 전위 Vcg01, Vcg00, Vcg10은 메모리 셀의 워드 라인에 선택적으로 인가된다.
상기 전위 Vcg01ref, Vcg00ref, Vcg10ref의 출력 전압/온도 특성은 도 15에 도시되어 있다. 도 15로부터 명백하게 알 수 있는 바와 같이, 모든 전위 Vcg01, Vcg00, Vcg10은 동일한 온도 종속성을 나타낸다. 메모리 셀의 임계 전압의 온도 종속성이 "10", "00", "01"에서 동일하므로, 모든 상태 "10", "00", "01"의 메모리 셀의 임계 전압의 온도 종속성은 전압 생성 회로에 의해 보상될 수 있다. 이 경우에, 전위 Vcg01ref, Vcg00ref, Vcg10ref는 도 15에 도시된 바와 같이, 0.7 내지 1.01V의 좁은 범위로 설정된다. 즉, 도 12a 내지 14a에 도시된 회로에서, 그 게이트에 전위 VH, VE, VB가 공급되는 MOS 트랜지스터 TH, TE TB는 항상 포화 영역에서 설정되므로, 안정된 동작이 달성될 수 있다.
도 17은 도 18a에 도시되어 있고 온도에 비례하여 가변되는 전류를 생성하는 전류 생성 회로의 다른 구성예를 도시하고 있다. 또한, 도 18a 및 18b 각각은 도 8a, 8b, 9 및 17에 도시된 각 회로의 연산 증폭기에 적합한 회로 구성을 도시하고 있다.
도 17에 도시된 회로에서, 저항기 Ra2, Ra1은 도 8a에 도시된 회로의 다이오드 D3의 애노드와 그라운드 노드 GND간의 직렬로 접속되고, 저항기 Ra2 및 Ra1의 접속 노드의 전위 Va'는 연산 증폭기 OP1의 반전 입력 단자(-)에 공급된다. 또한, 저항기 Rb2, Rb1은 MOS 트랜지스터 TP2의 드레인과 그라운드 노드 GND의 사이에 직렬로 접속되고, 저항기 Rb2 및 Rb1의 접속 노드의 전위 Vb'는 연산 증폭기 OP1의 비반전 입력 단자(+)에 공급된다. 즉, 연산 증폭기 OP1로의 입력 전위는 저항성 전위 분할에 의해 낮아진다.
도 18a 및 18b에 도시된 바와 같이, 연산 증폭기 OP1은 P-채널 MOS 트랜지스터 TO1, TO2 및 N-채널 MOS 트랜지스터 TO3 내지 TO5를 포함하고, 차동 증폭기로서 기능한다. 입력 전위 Va', Vb'는 각각 MOS 트랜지스터 TO3, TO4의 게이트에 공급되고, 차동 증폭기 신호(전위 V1)는 MOS 트랜지스터 TO2 및 TO4의 드레인의 공통 접속 노드로부터 출력된다.
도 17에서, 부가된 저항기의 저항의 비율들의 관계가 Ra2/Ra1 = Rb2/Rb1인 경우, VA'=VB'이면 VA=VB이다. 이 경우에, 연산 증폭기 OP1의 입력 전위가 낮아질 수 있으므로, 연산 증폭기 OP1이 예를 들면, 도 18a 및 18b에 도시된 바와 같은 회고 구성을 가지는 경우에, 그 민감도가 향상될 수 있다.
도 19는 상기 설명된 전압 생성 회로의 변형을 도시하고 있고, 도 10에 도시된 회로의 출력 전압 Voutput을 증폭하여 출력하는 증폭기를 도시하고 있다. 도 7, 도 11a, 11b 내지 14a, 14b에 도시된 회로 구성의 경우에, Vcg01, Vcg00, Vcg10은 도 19 및 20의 Voutput에 입력된다. 회로는 연산 증폭기 OP3 및 P-채널 MOS 트랜지스터 TR로 구성된다. 출력 전압 Voutput은 연산 증폭기 OP3의 반전 입력 단자(-)에 공급되고, 그 출력 단자는 MOS 트랜지스터 TR의 게이트에 접속된다. MOS 트랜지스터 TR의 소스는 전원 공급 노드 Vcc에 접속되고, 그 드레인은 연산 증폭기 OP3의 비반전 입력 단자(+)에 접속된다. Voutput과 동일한 출력 전압 Vout1이 MOS 트랜지스터 TR의 드레인으로부터 출력된다.
그렇게 증폭기 회로를 제공함으로써, 전류 공급 능력이 향상될 수 있다.
전원 공급 전압 Vcc보다 높은 출력 전압 Voutput이 요구되는 경우, 도 20에 도시된 연산 증폭기 OP3의 출력 전압이 상승될 수 있다. 즉, 연산 증폭기 OP3의 출력 신호 VXXFLAG는 부스터 제어 회로(202)에 공급되고, 부스터 제어 회로(202)의 출력이 공급되어 부스터 회로(201)를 제어한다. 자항기 Rs1 및 Rs2는 부스터 회로(201)의 출력 단자와 그라운드 노드 GND의 사이에 직렬로 접속되고, 저항기들의 접속 노드는 연산 증폭기 OP3의 비반전 입력 단자(+)에 접속된다. 그러므로, 전원 공급 전압 Vcc보다 높은 출력 전압 Voutput은 부스터 회로(210)의 출력 단자로부터 출력된다.
예를 들면, 도 21에 도시된 바와 같이, 부스터 회로(201)는 전원 공급 전압 Vcc가 인가되는 전원 공급 단자와, 출력단자 및 MOS 트랜지스터의 접속 노드에 각각 접속된 한측 전극을 가지는 펌핑(pumping) 커패시터(C11 내지 C14) 사이에 직렬로 접속된 N-채널 MOS 트랜지스터(Q71 내지 Q75)를 포함한다. 클럭 신호 φ는 홀수 숫자의 커패시터(C11, C13)의 다른 전극에 공급되고, 클럭 신호 φ의 상보형 클럭신호 φb는 짝수 숫자의 커패시터(C12, C14)의 다른 전극에 공급된다. 그러므로, 각 커패시터의 전하 저장 동작 및 하나의 방향으로의 전하 전달 동작이 반복적으로 수행되어, 전원 공급 전압 Vcc보다 높은 부스팅된 출력 전압 Vouts을 달성한다.
부스터 제어 회로(202)는 상보형 신호 φ, φb를 생성하고, 예를 들면, 도 22에 도시된 바와 같이 NAND 게이트 G1, 인버터 INV10 내지 INV14 및 커패시터 C1 내지 C5로 구성되는 링 오실레이터를 포함한다. 오실레이션 인에이블 신호 OSCE는 NAND 게이트 G1의 제1 입력 단자에 입력되고, 오실레이션 신호 OSCE가 하이로 설정된 경우에 오실레이션을 허용한다. 도 20에 도시된 연산 증폭기 OP3의 출력 신호 VXXFLAG는 인버터 INV10을 통해 NAND 게이트 G1의 제2 입력 단자에 공급된다. 신호 VXXFLAG는 정상적인 경우 로우로 설정되고, 부스팅 동작을 활성화시키거나 비활성화시키는 제어 신호로서 이용된다. 인버터 INV14의 출력 신호는 NAND 게이 트 G1의 제3 입력 단자에 피드백된다.
신호 VXXFLAG는 로우로 설정되고, 부스터 회로(201)는 출력 전압 Vouts이 도 20의 회로에서 이하의 등식으로 표현되는 값에 도달될 때까지 부스팅 동작을 연속적으로 수행한다.
Vouts = [(Rs1 + Rs2 )/Rs2 ] × Voutput
그리고나서, 출력 전압 Vouts이 상기 값에 도달된 경우, 신호 VXXFLAG는 하이로 설정되고 부스팅 동작이 종료된다.
그러므로, 출력 전압 Vouts은 상기 등식으로 표현된 값으로 설정된다. 상기 설명된 바와 같이, 출력 전압 Voutput은 다양한 온도 종속성을 나타내도록 설정될 수 있으므로, 전압을 상승시켜 달성되는 전압 Vouts은 다양한 온도 종속성을 나타낼 수도 있다.
전압 생성 회로는 다양하게 변형될 수 있다. 예를 들면, 도 23에 도시된 바와 같이, 도 10의 회로에서 전류원(4)이 생략되고 전류원(1, 2, 3)이 제공되는 경우, 다양한 전압 값들을 가지며 이전에 설명된 바와 같이 다양한 양의 온도 특성을 나타내는 전압 생성 회로가 얻어질 수 있다. 또한, 아이템(1)에서 설명된 바와 같이, 단지 전류원(1, 3) 및 단지 전류원(3, 2)만이 제공되고, 다양한 전압값들을 가지며 다양한 양의 온도 특성을 나타내는 전압 생성 회로가 얻어질 수 있다.
또한, 도 24에 도시된 바와 같이, 전류원(1, 4)이 제공되는 경우, 다양한 전압값들을 가지고 있고 다양한 음의 온도 특성을 나타내는 전압 생성 회로가 얻어질 수 있다.
뿐만 아니라, 단지 전류원(1)만이 도 25에 도시된 바와 같이 제공되는 경우, 다양한 전압 값들을 가지고 있고 온도에 독립적인 전압 생성 회로가 얻어질 수 있다.
상기 설명된 바와 같이, 도 10에 도시된 회로에서, 출력 전압 Voutput의 절대값은 각 전류원에서 온 상태로 설정된 MOS 트랜지스터의 채널 폭의 전체 합을 변경함으로써 조정될 수 있다. 예를 들면, 출력 전압 Voutput은 각 칩에 대한 저항기 소자의 저항의 변동으로 인해 변동하는 경우, 하이/로우 인에이블 신호 ENb1, ENb2, ..., EN1b5, EN1b6 및 인에이블 신호 EN21, EN22, ..., EN25, EN26 등은 메모리 회로(34)에 저장된 정보 또는 예를 들면 외부로부터 입력된 신호 또는 명령에 기초하여 스위칭되어, 출력 전압 Voutput의 값을 조정한다.
또한, 출력 전압 Voutput의 온도 종속성은 각 전류원에서 온 상태로 설정된 MOS 트랜지스터의 채널 폭의 전체 합을 변경함으로써 조정될 수 있다. 예를 들면, 판독시 메모리 셀의 전류(셀 전류)가 각 칩에 대해 가변되므로 각 칩에 대한 출력 전압 Voutput의 온도 종속성를 조정하는 것이 요구되는 경우에, 하이/로우 인에이블 신호 EN3b1, EN3b2, ..., EN3b5, EN3b6, 및 인에이블 신호 EN41, EN42, ..., EN45는 메모리 회로(34)에 저장된 정보 또는 예를 들면 외부로부터 입력된 신호 또는 명령에 기초하여 스위칭되어 출력 전압 Voutput의 온도 종속성을 조정한다.
물론, 도 23 내지 25에 도시된 회로의 출력 단자에 도 19 및 20에 도시된 구성을 제공할 수 있다.
상기 구성에 있어서, 전압 생성 회로에서, 3가지 특성, 즉 양의 온도 특성, 음의 특성 및 온도 종속성과 무관한 특성은 인에이블 신호 EN1b, EN2, EN3b, EN4에 따라 선택적으로 스위칭될 수 있다. 따라서, 전술한 특성들은 필요에 따라 선택적으로 이용될 수 있다.
양의 온도 특성, 음의 특성 및 온도 종속성이 없는 특성의 조합은 기본적으로, 메모리 셀의 온도 종속성을 보상하도록 결정되고, 그 정보는 메모리 회로(34)에 저장된다.
양의 온도 특성, 음의 특성 및 온도 종속성이 없는 특성은 상기 설명된 경우들로 제한되지 않고 다양한 구성들이 적용될 수 있다. 도 7에 도시된 회로에서 전류원(1, 2, 3, 4)의 출력 전류 I1, I2, I3, I4가 변경될 수 있다. 그러므로, 도 8a 및 8b에 도시된 회로에서 MOS 트랜지스터 TP1, TP2, TP3, TN1, TP4, TP5, TN2의 치수(채널 길이/채널 폭 비율, 특히, 채널 폭)는 가변될 수 있고, 저항기 R2, R3은 예를 들면, 가변 저항기로 형성될 수 있다. 물론, MOS 트랜지스터 TP1, TP2, TP3, TN1, TP4, TP5, TN2의 채널 폭은 가변될 수 있고 저항기 R2, R3은 가변 저항기로 형성될 수 있다.
예를 들면, 도 26에 도시된 바와 같이, 가변 저항기는 다른 저항을 가지는 저항기 R4, R5, R6, .... 및 스위치로서 기능하는 MOS 트랜지스터 Q1, Q2, Q3, ...로 구성될 수 있다. 도 26에서, 저항기 R4, R5, R6의 저항은 1Ω, 2Ω, 3Ω, ...으로 설정되고, MOS 트랜지스터 Q1, Q2, Q3, ...는 제어 신호 CS1, CS2, CS3, ...에 의해 온/오프 제어된다. 그러므로, 저항기 R4, R5, R6, ...들은 저항값을 변경시키기 위해 선택적으로 병렬로 접속된다.
또한, 온도 특성은 도 9에 도시된 대역 갭 기준 회로에 이용되는 저항기 R1 내지 R4의 저항을 변경하여 특성이 온도 종속성으로부터 자유롭도록 유발하는 균형을 어긋나게 함으로써 변경될 수 있다.
[제2 실시예]
도 27은 메모리 셀 트랜지스터의 드레인 전류 Id-게이트 전압 Vg 특성을 도시하고 있다. 온도 특성은 감지 동작을 수행하는데 이용되는 드레인 전류 Id의 값에 따라 다르다. 판독시 감지 동작을 수행하는데 이용되는 드레인 전류 Id의 값은 판독 시간 및 어레이 잡음에 의해 결정된다.
구체적으로는, 온도 특성은 이하의 아이템 (1) 내지 (3)에 도시된 바와 같이 제어된다.
(1) Vg에 대해 양의 온도 특성을 설정하는 경우.
비트 라인 커패시턴스가 CB로 설정되고, 셀 전류의 이용에 의해 비트 라인을 방전하는데 요구되는 시간은 TBL로 설정되며, 데이터를 판독하는데 요구되는 비트 라인의 전위의 크기는 ΔV로 설정된 경우, 메모리 셀로부터 데이터를 판독하기 위해 요구되는 드레인 전류 Id는 이하의 등식에 의해 표현된다.
Id = CBL × ΔV/TBL
그러므로, 판독 시간이 줄어드는 경우(TBL이 짧은 경우), 감지 동작에 이용되는 드레인 전류 Id는 크게 된다. 도 27의 영역 A1은 감지 동작에 이용되는 드 레인 전류 Id가 큰 경우를 나타낸다. 영역 A1에서, 전류는 동일한 게이트 전압 Vg에 대해 고온에서보다 저온에서 더 크다. 이러한 예에서, 온도에 관계없이 일정한 드레인 전류 Id1을 달성하기 위해, 선택된 메모리 셀의 제어 게이트 전압은 판독 검증 판독 모드에서 저온에서(Vg)보다 고온에서(Vg) 더 크게 되도록 제어된다.
(2) Vg에 대해 음의 온도 특성을 설정하는 경우.
판독 시간이 길게 설정되면, 판독 동작에 요구되는 드레인 전류 Id는 TBL이 길므로 짧게 되고 도 27의 영역 A3이 얻어진다. 판독 시간을 길게 설정함으로써, 메모리 셀 어레이의 어레이 잡음이 작게 될 수 있고, 임계 전압의 분포 폭이 좁아질 수 있다. 영역 A3에서, 전류는 동일한 게이트 전압 Vg에 대해 저온에서보다 고온에서 더 크다. 이러한 예에서, 온도에 관계없이 일정한 드레인 전류 Id1을 달성하기 위해, 선택된 메모리 셀의 제어 게이트 전압 Vg는 판독 검증 판독 모드에서 저온에서(Vgd)보다 고온에서(Vge) 더 크게 되도록 제어된다.
(3) Vg의 온도 종속성을 제거하는 경우.
도 27의 영역 A2에서, 즉, 감지 동작에 이용되는 전류가 Id인 경우, 전류는 제어 게이트 전압 Vgc에 대해 온도에 종속되지 않는다. 이 경우에, 선택된 메모리 셀의 제어 게이트 전압은 판독 검증 판독 모드에서 온도에 관계없이 일정하게 설정된다.
상기 설명된 바와 같이, 다양한 판독 시간에 대해 온도 변동에 의해 야기되는 메모리 셀 전류의 변동은 양 및 음의 온도 특성 모두를 다양하게 조정할 수 있 는 전압 생성 회로를 이용하고 판독 검증 판독 모드에서 전압 생성 회로로부터 제어 게이트 전압을 생성함으로써 항상 제거될 수 있다. 또한, 임계 전압의 분포의 폭은 판독 전류의 온도 종속성을 제거함으로써 좁아질 수 있다.
[제3 실시예]
본 발명의 하나의 실시예에 따른 비휘발성 반도체 메모리는 도 28에 도시된 바와 같이 임계 전압의 분포를 가지는 다치 메모리에 더 유효하다. 도 28은 4-값 메모리 셀의 임계 전압의 분포를 도시하고 있다. 다치 메모리의 동작은 이진 메모리와 실질적으로 동일하다. 예를 들면, 판독 동작시, "11"이 판독인 경우 또는 "10", "01", "00"이 판독인 경우, 전압 Vrd1(예를 들면, 0.05V 또는 0V)이 선택된 제어 게이트에 인가되고, 전류가 메모리 셀에 흐르는지 여부가 체크된다. "11","10"이 판독인 경우 또는 "01", "00"이 판독인 경우, 전압 Vrd2(예를 들면, 0.7V)는 선택된 제어 게이트에 인가되고, 전류가 메모리 셀에 흐르는지 여부가 체크된다. "11", "10", "01"이 판독인 경우 또는 "00"이 판독인 경우, 전압 Vrd3(예를 들면, 1.45V)이 선택된 제어 게이트에 인가되고, 전류가 메모리 셀에 흐르는 지 여부가 체크된다.
또한, "10"검증 판독 동작에서, 선택된 제어 게이트는 Vvfy1(예를 들면, 0.15V)로 설정된다. "01"검증 판독 동작에서, 선택된 제어 게이트는 Vvfy2(예를 들면, 0.9V)로 설정된다. "00"검증 판독 동작에서, 선택된 제어 게이트는 Vvfy3(예를 들면, 1.75V)으로 설정된다.
이러한 예에서, 도 7에 도시된 바와 같이 온도에 종속된 전류 I3 또는 I4가 일정하게 유지되는 동안에, 동일한 방식으로 온도에 따라 가변하는 다양한 전압들은 온도에 독립적인 전류 I1 또는 I2를 변경시킴으로써 생성될 수 있다. 즉, 동일한 온도 종속성을 가지는 전압 Vrd1, Vrd2, Vrd3, Vvfy1, Vvfy2, Vvfy3은 도 7에 도시된 회로를 이용하여 전류 I1 또는 I2를 변경함으로써 생성될 수 있다. 다르게는, 전압 Vrd1, Vrd2, Vrd3, Vvfy1, Vvfy2, Vvfy3의 온도 종속성은 전류 I3, I4를 조정함으로써 동일한 방식으로 조정될 수 있다.
NAND 셀 타입 EEPROM에서, 도 5 및 27에 도시된 바와 같이 프로그램 임계 전압보다 높은 전압 Vread는 판독 검증 판독 모드에서 선택된 메모리 셀에 직렬로 접속된 비선택된 메모리 셀에 접속된 제어 게이트 라인 및 선택 게이트 라인에 인가된다. 전압 Vrd1, Vvfy1처럼, 전압 Vread는 도 7에 도시된 회로를 이용하여 온도 종속성을 가지도록 설정될 수도 있다. 그러므로, 선택 트랜지스터 및 비선택된 메모리 셀의 저항의 온도 종속성이 판독 검증 판독 모드에서 제거될 수 있으므로, 고도의 정확한 판독 동작이 수행될 수 있고, 임계 전압의 좁은 분포 폭이 달성될 수 있다.
상기 구성에 있어서, 양의 온도 특성, 음의 온도 특성, 및 어떠한 온도 종속성을 가지지 않는 특성은 요구되는 대로 선택적으로 이용될 수 있다.
상기 정전류 생성 회로는 다양하게 변형될 수 있다. 도 8a 및 8b에 도시된 회로의 MOS 트랜지스터 TP1, TP2, TP3, TN1, TP4, TP5, TN2의 채널 폭이 가변될 수 있다. 이 경우에, 도 8a 또는 8b의 전류 I10 또는 I20이 변경될 수 있으므로, 도 10의 전류원이 변경될 수 있고 온도 종속성 및 도 10의 출력 전압의 값이 다양하게 변경될 수 있다. 물론, 도 8a 및 8b의 MOS 트랜지스터 TP1, TP2, TP3, TN1, TP4, TP5, TN2의 채널 폭은 메모리 회로(34)에 저장된 정보 또는 외부로부터 입력된 신호 또는 명령에 따라 가변될 수 있다. 도 10의 전류원의 트랜지스터의 채널 폭들의 전체 합은 메모리 회로(34)에 저장된 정보 또는 외부로부터 입력된 신호 또는 명령에 따라 가변될 수 있다.
전압 감지형 센스 증폭기가 이용되는 경우가 하나의 예로서 설명된다. 그러나, 센스 증폭기는 전압 감지형으로 제한되지 않고 다른 타입의 센스 증폭기가 적용될 수 있다. 예를 들면, 전류 감지형 센스 증폭기가 이용될 수 있고, 시트 저항이 극도로 높게 되는 70nm 생성 또는 55nm 생성의 구리(Cu) 와이어를 가지는 비휘발성 반도체 메모리 디바이스에 전류 감지형 센스 증폭기가 이용되는 경우에, 상당한 효과가 달성될 수 있다.
상기 실시예들에서, NAND 셀 타입 EEPROM이 하나의 예로서 설명된다. 그러나, 본 발명은 NOR 타입, AND 타입(A. Zozoe: ISSCC, Digest of Technical Papers, 1995), DINOR 타입(S. Kobayashi: ISSCC, Digest of Technical Papers, 1995), 가상 그라운드 어레이 타입(Lee. et al: Symposium on VLSI Circuits, Digest of Technical Papers, 1994), 등과 같은 임의의 타입의 플래시 메모리에 적용될 수 있다. 또한, 본 발명은 플래시 메모리로 제한되지 않고, 마스크 ROM, EPROM에 적용될 수 있다. 즉, 플래시 메모리 이외의 상기 디바이스들에서, 정확한 판독 동작이 수행될 수 있고 임계 전압의 좁은 분포 폭은 판독 검증 판독 모드에서 온도 종속성을 가지도록 워드 라인 전압을 설정함으로써 달성될 수 있다.
또한, 본 발명은 반도체 메모리 디바이스에 뿐만 아니라, 메모리 회로 및 논리 회로가 그 위에 장착되는 시스템-온-칩(SoC) 또는 하이브리드 칩에 적용될 수 있다.
상기 설명된 바와 같이, 본 발명의 하나의 양태에 따르면, 온도 변동으로 인한 메모리 셀의 임계 전압의 분포 확산이 억제될 수 있고 데이터 유지 특성이 개선될 수 있는 비휘발성 반도체 메모리 디바이스 및 데이터 판독 방법이 달성될 수 있다.
추가 장점 및 변형은 본 기술분야의 숙련자들에게 용이하게 발생할 것이다. 그러므로, 더 넓은 양태의 발명은 여기에 도시되고 기재된 특정 세부사항 및 대표적인 실시예들로 제한되지 않는다. 따라서, 첨부된 청구의 범위 및 그 등가물에 의해 정의된 바와 같은 일반적인 발명 개념의 사상 또는 범주에서 벗어나지 않고서도 다양한 변형이 만들어질 수도 있다.

Claims (22)

  1. 메모리 셀들이 매트릭스 형태로 배열된 메모리 셀 어레이;
    상기 메모리 셀 어레이 내의 상기 메모리 셀로부터 데이터를 판독하도록 구성된 판독 회로;
    상기 메모리 셀 어레이 내의 상기 메모리 셀에 데이터를 프로그래밍하도록 구성된 프로그램 회로;
    판독 전압을 생성하여 상기 판독 회로에 공급하도록 구성된 판독 전압 생성 회로;
    상기 메모리 셀 어레이 내의 상기 메모리 셀의 온도 특성을 변경하는 데 이용되는 정보를 저장하도록 구성된 메모리 회로; 및
    상기 메모리 회로에 저장된 정보에 기초하여, 상기 판독 전압 생성 회로에 의해 생성된 상기 판독 전압의 온도 종속성을 스위칭하도록 구성된 스위칭 회로
    를 포함하는 비휘발성 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는 매트릭스 형태로 배열된 NAND 셀들을 포함하는 비휘발성 반도체 메모리 디바이스.
  3. 제1항에 있어서,
    상기 판독 회로는, 어드레스 신호가 공급되는 어드레스 버퍼, 상기 어드레스 버퍼로부터 공급된 로우 어드레스 신호를 디코딩하여 워드 라인 중 하나를 선택하는 로우 디코더, 상기 판독 전압 생성 회로로부터 출력된 상기 판독 전압이 공급되고 상기 판독 전압을 상기 로우 디코더를 통해 상기 메모리 셀 어레이 내의 상기 워드 라인에 선택적으로 전달하는 제어 게이트 드라이버, 상기 어드레스 버퍼로부터 공급된 칼럼 어드레스 신호를 디코딩하여 비트 라인 중 하나를 선택하는 칼럼 디코더, 프로그램 데이터 및 판독 데이터를 일시적으로 저장하는 데이터 회로, 데이터를 감지하고 증폭하는 I/O 센스 증폭기, 및 데이터를 입출력하는 데이터 입출력 버퍼를 포함하는 비휘발성 반도체 메모리 디바이스.
  4. 제1항에 있어서,
    상기 프로그램 회로는, 어드레스 신호가 공급되는 어드레스 버퍼, 상기 어드레스 버퍼로부터 공급된 로우 어드레스 신호를 디코딩하여 워드 라인 중 하나를 선택하는 로우 디코더, 상기 어드레스 버퍼로부터 공급된 칼럼 어드레스 신호를 디코딩하여 비트 라인 중 하나를 선택하는 칼럼 디코더, 프로그램 데이터 및 판독 데이터를 일시적으로 저장하는 데이터 회로, 데이터를 감지하고 증폭하는 I/O 센스 증폭기, 및 데이터를 입출력하는 데이터 입출력 버퍼를 포함하는 비휘발성 반도체 메모리 디바이스.
  5. 제1항에 있어서,
    상기 판독 전압 생성 회로는, 출력 단자에 접속되어 온도 변동에 실질적으로 독립적인 정전류를 상기 출력 단자에 공급하거나 상기 출력 단자로부터 상기 정전류를 방전하는 정전류원, 상기 출력 단자에 접속되어 온도 변동에 좌우되는 온도-종속 전류를 상기 출력 단자에 공급하거나 상기 출력 단자로부터 상기 온도-종속 전류를 방전하는 온도-종속 전류원, 및 상기 출력 단자에 접속된 전류/전압 컨버터를 포함하는 비휘발성 반도체 메모리 디바이스.
  6. 제1항에 있어서,
    상기 판독 전압 생성 회로는, 출력 단자에 접속되어 온도 변동에 실질적으로 독립적인 제1 정전류를 상기 출력 단자에 공급하는 제1 정전류원, 상기 출력 단자에 접속되어 온도 변동에 실질적으로 독립적인 제2 정전류를 상기 출력 단자로부터 방전하는 제2 정전류원, 상기 출력 단자에 접속되어 온도 변동에 좌우되는 제1 온도 종속 전류를 상기 출력 단자에 공급하는 제1 온도-종속 전류원, 상기 출력 단자에 접속되어 온도 변동에 좌우되는 제2 온도 종속 전류를 상기 출력 단자로부터 방전하는 제2 온도-종속 전류원, 및 상기 출력 단자에 접속된 전류/전압 컨버터를 포함하는 비휘발성 반도체 메모리 디바이스.
  7. 제1항에 있어서,
    상기 메모리 회로는, 정보가 이전에 프로그래밍된 퓨즈(fuse) 소자들을 포함하는 비휘발성 반도체 메모리 디바이스.
  8. 제1항에 있어서,
    상기 메모리 회로는, 정보가 외부로부터 재기록될 수 있는 ROM 퓨즈들을 포함하는 비휘발성 반도체 메모리 디바이스.
  9. 제1항에 있어서,
    상기 메모리 회로는 상기 메모리 셀 어레이 내의 메모리 영역의 일부인 비휘발성 반도체 메모리 디바이스.
  10. 제1항에 있어서,
    상기 메모리 회로는 감지 포인트로부터 상기 메모리 셀 어레이 내의 메모리 셀의 거리에 대응하는 정보를 더 저장하고, 상기 스위칭 회로는 상기 메모리 셀 어레이 내의 메모리 셀의 온도 특성을 변경하는 데 이용되는 정보 및 상기 감지 포인트로부터 판독 동작을 당하는 메모리 셀의 거리에 대응하는 정보에 기초하여 상기 판독 전압 생성 회로로부터 출력된 판독 전압의 온도 종속성을 스위칭하는 비휘발성 반도체 메모리 디바이스.
  11. 제1항에 있어서,
    상기 메모리 회로는 상기 메모리 셀 어레이 내의 면(plane) 및 블록 어드레스 중 하나에 대응하는 정보를 더 저장하고, 상기 스위칭 회로는 상기 메모리 셀 어레이 내의 메모리 셀의 온도 특성을 변경하는 데 이용되는 정보 및 판독 동작을 당하는 메모리 셀의 상기 면 및 블록 어드레스 중 하나에 기초하여 상기 판독 전압 생성 회로부터 출력된 판독 전압의 온도 종속성을 변경하는 비휘발성 반도체 메모리 디바이스.
  12. 제1항에 있어서,
    상기 메모리 회로는 액세스된 메모리 셀이 속하는 상기 메모리 셀 어레이의 메모리 셀들을 분할함으로써 얻어지는 서로 다른 온도 종속성들을 가지는 복수의 그룹 중 하나를 식별하는 데 이용되는 정보를 더 저장하고, 상기 스위칭 회로는 상기 메모리 셀 어레이 내의 메모리 셀의 온도 특성을 변경하는 데 이용되는 정보 및 판독 동작을 당하는 메모리 셀이 속하는 상기 복수의 그룹 중 하나를 식별하는 데 이용되는 정보에 기초하여 상기 판독 전압 생성 회로로부터 출력된 판독 전압의 온도 종속성을 변경하는 비휘발성 반도체 메모리 디바이스.
  13. 제1항에 있어서,
    상기 메모리 회로는 상기 비휘발성 반도체 메모리 디바이스의 칩이 형성되는 웨이퍼의 위치를 나타내는 정보를 더 저장하고, 상기 스위칭 회로는 상기 메모리 셀 어레이 내의 메모리 셀의 온도 특성을 변경하는 데 이용되는 정보 및 상기 비휘발성 반도체 메모리 디바이스의 칩이 형성되는 웨이퍼의 위치를 나타내는 정보에 기초하여 상기 판독 전압 생성 회로로부터 출력된 판독 전압의 온도 종속성을 변경 하는 비휘발성 반도체 메모리 디바이스.
  14. 제1항에 있어서,
    상기 스위칭 회로는 상기 판독 전압 생성 회로로부터 출력되어 판독 검증 판독 모드에서 선택된 워드 라인에 공급되는 판독 전압의 온도 종속성을 변경함으로써 상기 메모리 셀의 온도 특성을 변경하는 비휘발성 반도체 메모리 디바이스.
  15. 메모리 셀 어레이 내의 메모리 셀의 온도 특성을 변경하는 데 이용되는 정보를 저장하는 단계;
    판독 동작을 당하는 메모리 셀이 액세스되는 경우에, 상기 온도 특성을 변경하는 데 이용되는 상기 저장된 정보에 기초하여 판독 전압을 설정하는 단계; 및
    데이터를 판독하기 위해 상기 설정된 판독 전압에 기초하여 상기 메모리 셀의 임계 전압의 온도 특성을 변경하는 단계
    를 포함하는 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법.
  16. 제15항에 있어서,
    상기 정보를 저장하는 단계는 데이터를 퓨즈 소자들에 프로그래밍하는 단계인 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법.
  17. 제15항에 있어서,
    상기 정보를 저장하는 단계는 데이터를 ROM 퓨즈들에 프로그래밍하는 단계인 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법.
  18. 제15항에 있어서,
    상기 온도 특성을 변경하는 데 이용되는 정보는 감지 포인트로부터 판독 동작을 당하는 메모리 셀까지의 거리에 대응하는 정보이고, 상기 판독 전압을 설정하는 단계는, 상기 감지 포인트로부터 상기 판독 동작을 당하는 메모리 셀까지의 거리에 따라 상기 판독 전압을 변경하는 단계를 포함하는 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법.
  19. 제15항에 있어서,
    상기 온도 특성을 변경하는 데 이용되는 정보는 상기 판독 동작을 당하는 메모리 셀의 면, 블록 어드레스 및 칼럼 어드레스 중 적어도 하나를 포함하고, 상기 판독 전압을 설정하는 단계는 상기 판독 동작을 당하는 메모리 셀의 상기 면, 블록 어드레스 및 칼럼 어드레스 중 적어도 하나에 기초하여 상기 판독 전압을 변경하는 단계를 포함하는 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법.
  20. 제15항에 있어서,
    상기 온도 특성을 변경하는 데 이용되는 상기 정보는 상기 메모리 셀 어레이 내의 메모리 셀이 속하는, 서로 다른 온도 종속성들을 가지는 복수의 그룹 중 하나 를 나타내는 정보를 포함하고, 상기 판독 전압을 설정하는 단계는 액세스된 메모리 셀이 속하는 상기 그룹들 중 하나에 기초하여 상기 판독 전압을 변경하는 단계를 포함하는 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법.
  21. 제15항에 있어서,
    상기 온도 특성을 변경하는 데 이용되는 정보는 상기 비휘발성 반도체 메모리 디바이스의 칩이 형성되는 웨이퍼의 위치를 나타내는 정보를 포함하고, 상기 판독 전압을 설정하는 단계는 상기 비휘발성 반도체 메모리 디바이스의 칩이 형성되는 상기 웨이퍼의 위치에 기초하여 상기 판독 전압을 변경하는 단계를 포함하는 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법.
  22. 제15항에 있어서,
    상기 데이터를 판독하기 위해 상기 임계 전압의 온도 특성을 변경하는 단계는 프로그램 검증 판독 모드에서 워드 라인 전압의 온도 특성을 변경하는 단계를 포함하는 비휘발성 반도체 메모리 디바이스의 데이터 판독 방법.
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