JPH113598A - Method of reading out voltage stored in the memory cell of floating gate - Google Patents

Method of reading out voltage stored in the memory cell of floating gate

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JPH113598A
JPH113598A JP13088497A JP13088497A JPH113598A JP H113598 A JPH113598 A JP H113598A JP 13088497 A JP13088497 A JP 13088497A JP 13088497 A JP13088497 A JP 13088497A JP H113598 A JPH113598 A JP H113598A
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    • G11C27/005Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS

Abstract

PROBLEM TO BE SOLVED: To provide a linearized memory cell in which a cell is used in the linear region of the negative feedback mode in the readout mode and the cell current changes linearly depending on the threshold of the cell by generating a cell readout voltage which linearly depends on the threshold voltage of the cell by making the cell current flow between two ends of an equivalent active MOS resistor. SOLUTION: A reference voltage VREF 2 is connected to the gate of the floating gate transistor which constitutes the EEPROPM that is the fundamental memory cell of a linearized memory cell. The VREF 2 is made equal to the sum of the highest cell threshold and the cell drain voltage VREF 1 to allow the operation of the EEPROM cell in a linear region. An operational amplifier makes the cell drain voltage equal to the reference voltage VREF 1 by a negative feedback action. Thereby The VREF 2 becomes higher than the sum of the cell threshold voltage and the cell drain voltage VREF 1 so that the EEPROM cell becomes operable in a linear mode.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は集積回路設計の分野
に関し、詳細にいえば、不揮発性メモリ集積回路を利用
した集積回路のアナログ信号記録再生に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of integrated circuit design, and more particularly, to analog signal recording and reproduction of an integrated circuit using a nonvolatile memory integrated circuit.

【0002】[0002]

【従来の技術】Trevor BlythおよびRic
hard Simkoの米国特許第5220531号に
おいては、アナログ信号の記録再生にEEPROM(電
気的に消去可能なプログラマブル読み取り専用メモリ)
が使用されている。これらのセルは、ソース、ドレン、
ゲートおよびフローティング・ゲートを有するフローテ
ィング・ゲート・デバイスで構成されている。デバイス
のゲートとソースの間で測定されるデバイスの閾値は、
フローティング・ゲートの電荷によって決定(制御)さ
れる。これらのセルはゲートに高電圧、たとえば21V
を、ソースに0Vを、そしてドレンに0Vを印加するこ
とにより、ファウラー−ノルドハイム・トンネリングを
使用して消去される。ゲートの高電圧は、容量的にフロ
ーティング・ゲートに結合しており、フローティング・
ゲートとドレンの間にトンネル酸化物を介して高い電界
を発生する。この電界により、電子がフローティング・
ゲートへトンネル移動し、Vt (閾値電圧)を約6Vま
で効果的に高める。次に、ドレンに高電圧、たとえば9
ないし19Vを、ゲートに0Vを、そしてソースに6V
を印加することにより、同じファウラー−ノルドハイム
・トンネリング機構を使用して、セルをプログラムす
る。ドレンの高電圧はフローティング・ゲートとドレン
の間にトンネル酸化物を介して逆向きの高い電界を生じ
させる。これによって、電子がフローティング・ゲート
からドレンへトンネル移動し、ドレンの電圧レベルおよ
びパルス幅に応じて、閾値電圧をたとえば−1Vないし
+3Vへ引き下げる(減損させる)。
BACKGROUND OF THE INVENTION Trevor Blyth and Ric
US Patent No. 5,220,531 to Hard Simko discloses an EEPROM (Electrically Erasable Programmable Read Only Memory) for recording and reproducing analog signals.
Is used. These cells contain the source, drain,
A floating gate device having a gate and a floating gate. The device threshold, measured between the device gate and source, is
Determined (controlled) by the charge on the floating gate. These cells have a high voltage at the gate, for example 21V.
By applying 0V to the source and 0V to the drain, using Fowler-Nordheim tunneling. The high voltage on the gate is capacitively coupled to the floating gate,
A high electric field is generated between the gate and the drain via the tunnel oxide. This electric field causes electrons to float.
Tunnel to the gate, effectively increasing V t (threshold voltage) to about 6V. Next, a high voltage such as 9 is applied to the drain.
To 19V, 0V to the gate and 6V to the source
By programming the cell using the same Fowler-Nordheim tunneling mechanism. The high voltage on the drain creates a high opposing electric field between the floating gate and the drain through the tunnel oxide. This causes electrons to tunnel from the floating gate to the drain, lowering (depleting) the threshold voltage to, for example, -1V to + 3V, depending on the voltage level and pulse width of the drain.

【0003】米国特許第5220531号においては、
プログラム「パルス」を一連の疎パルスと、一連の密パ
ルスに分割して、アナログ信号を不揮発性メモリ・セル
に記憶している。各プログラミング・パルスの後、読取
りサイクルを使用してセルの内容を読み取り、記憶すべ
きアナログ信号と比較する。希望するプログラム化レベ
ルに近づいたときに、疎パルスが終了し、希望するプロ
グラム化レベルに達したときに、密パルスが終了する。
疎書込み/読取り/比較シリーズに後続する密書込み/
読取り/比較シリーズは、記憶された信号に優れたアナ
ログ信号分解能をもたらす。
[0003] In US Patent No. 5,220,531,
The program "pulse" is divided into a series of sparse pulses and a series of dense pulses, and the analog signals are stored in non-volatile memory cells. After each programming pulse, the contents of the cell are read using a read cycle and compared to the analog signal to be stored. The sparse pulse ends when the desired programming level is approached, and the fine pulse ends when the desired programming level is reached.
Sparse write / read / compact series followed by dense write /
The read / compare series provides excellent analog signal resolution for the stored signal.

【0004】上記の特許において、セルのダイナミック
・レンジは約3Vであり、アナログ分解能は約12mV
であって、約8ビットのディジタル記憶に等しい有効分
解能を与える(各セルは12/3000、すなわち約2
50対1の分解能を有している)。各高電圧の疎パルス
および密パルスは均等傾斜時間部分、平坦時間部分、サ
ンプル時間部分および比較時間部分に分割される。比較
時間部分を使用して、各疎または密プログラミング・パ
ルスの増分後にメモリ・セルに記憶されている電圧を読
み返して、これが希望する値に達しているかどうかを判
定する。サンプル時間部分を使用して、入力信号の次の
サンプルを取り入れ、これを保持する。サンプルおよび
比較時間部分は静止時間である。すなわち雑音を最小限
とするため、この時間中に、電荷ポンプなどの高電圧源
が使用不能とされる。連続した疎レベルの間のステップ
電圧は約220mVであり、連続した密レベル間のステ
ップ電圧は約22mVであり、これはメモリ・セル内に
記憶されている電圧における12mVの分解能に等し
い。セル・プログラミング閾値ウィンドウの全範囲、な
らびにほぼメモリ・セルのダイナミック・レンジである
約0−3Vのメモリ・セル閾値電圧に対応している、メ
モリ・セルのドレン上で約9ないし19Vの範囲にある
付加電圧マージンをカバーするには、疎レベルに対する
大きいステップ電圧が必要である。利用可能な疎パルス
数は45になるように選択され、これは45×220m
V=10Vフル・レンジに変換される。書込み時間を短
縮するには、大きな粗いステップが使用される。密傾斜
フル・レンジは約2Vになるように選択される。90の
密パルスが利用可能であり、約22mVの書込み分解能
が得られる。
In the above patent, the dynamic range of the cell is about 3V and the analog resolution is about 12mV
Which gives an effective resolution equal to about 8 bits of digital storage (each cell is 12/3000, or about 2
50: 1 resolution). Each high voltage sparse and fine pulse is divided into a uniform ramp time portion, a flat time portion, a sample time portion, and a comparison time portion. The compare time portion is used to read back the voltage stored in the memory cell after each sparse or fine programming pulse increment to determine if it has reached the desired value. The sample time portion is used to take and hold the next sample of the input signal. The sample and comparison time parts are the rest times. That is, during this time, high voltage sources, such as charge pumps, are disabled to minimize noise. The step voltage between successive sparse levels is about 220 mV and the step voltage between successive fine levels is about 22 mV, which equates to a resolution of 12 mV at the voltage stored in the memory cell. The full range of the cell programming threshold window, as well as the range of about 9 to 19 V on the drain of the memory cell, corresponding to a memory cell threshold voltage of about 0-3 V, which is approximately the dynamic range of the memory cell. To cover a certain additional voltage margin, a large step voltage for the sparse level is required. The number of sparse pulses available is selected to be 45, which is 45 × 220 m
V = 10V converted to full range. To reduce the write time, large coarse steps are used. The fine slope full range is selected to be about 2V. Ninety fine pulses are available, providing a write resolution of about 22 mV.

【0005】読取りモードにおいて、記憶セルはドレン
から接地への負荷電流が一定であるソース・フォロアと
して構成される。メモリ・セルのゲートとソースはまと
めて接続され、メモリのドレンは定バイアス電流に接続
され、選択トランジスタのゲートは小型の選択ゲートに
よるゲート電圧降下効果と抵抗効果を排除するために、
中間電圧、たとえば10Vに接続される。調整電源、た
とえば3.5Vがセル読出し電圧におけるゲート/ソー
ス電圧の変動を回避するためにメモリ・セルのゲート/
ソースに接続されている。ドレンにおける電圧がメモリ
・セル読出し電圧となる。それ故、セルはソース・フォ
ロアとして接続されており、ドレンとソースは機能的に
交換可能である。これにより、セルの閾値とセル読出し
電圧の間に線形関係がもたらされる。したがって、ゲー
トとソースが互いに効果的に接続されるため、記憶セル
は飽和領域で動作する。
In the read mode, the storage cell is configured as a source follower with a constant load current from drain to ground. The gate and source of the memory cell are connected together, the drain of the memory is connected to a constant bias current, and the gate of the select transistor is used to eliminate the gate voltage drop and resistance effects of the small select gate.
Connected to an intermediate voltage, for example, 10V. A regulated power supply, e.g., 3.5V, is used to prevent the gate / source voltage of the memory cell from changing in the cell read voltage.
Connected to source. The voltage at the drain becomes the memory cell read voltage. Thus, the cell is connected as a source follower, and the drain and source are functionally interchangeable. This results in a linear relationship between the cell threshold and the cell read voltage. Thus, the storage cell operates in the saturation region because the gate and source are effectively connected to each other.

【0006】ソース・フォロア記憶セルのソースがアレ
イ内のすべてのメモリ・セルによって共用されているた
め、このソースはすべての拡散接合部からの大きい付随
キャパシタンスを有している。さらに、読取りモードに
おいて、選択した行のすべてのセルが低い閾値電圧を有
している(すなわち、セルが導通している)と想定した
場合、ソース・フォロア・セルのソースとゲートが調整
電圧、たとえば3.5Vに充電されているため、アレイ
内のすべてのビットラインも、すべての導通メモリ・セ
ルによってほぼ等しい電圧に充電される。これは、読取
りモードにおいて、調整回路の容量性負荷がすべてのメ
モリ・セル・ソース接合部キャパシタンスと、すべての
ビットライン・キャパシタンスを含んでいることを意味
する。このことは調整回路に厳しい要件を課すものであ
る。これは特にメモリが低電圧電源によって動作する場
合に、メモリ・セルのダイナミック・レンジを広げるこ
とも困難とするが、これは高い容量性負荷が調整電圧を
必要な電圧まで上げることを困難とするからである。
[0006] Because the source of the source follower storage cell is shared by all memory cells in the array, this source has a large associated capacitance from all diffusion junctions. Further, in the read mode, assuming that all cells in the selected row have a low threshold voltage (ie, the cells are conducting), the source and gate of the source follower cell will have a regulated voltage, Because of being charged to, for example, 3.5 volts, all bit lines in the array are also charged to approximately the same voltage by all conducting memory cells. This means that in the read mode, the capacitive load of the conditioning circuit includes all memory cell source junction capacitances and all bit line capacitances. This imposes stringent requirements on the regulating circuit. This also makes it difficult to extend the dynamic range of the memory cell, especially when the memory is operated from a low voltage power supply, but this makes it difficult for a high capacitive load to raise the regulated voltage to the required voltage. Because.

【0007】[0007]

【発明が解決しようとする課題】本発明の目的は、読取
りモードにおいて、セルをネガティブ・フィードバック
・モードにおける線形領域で使用し、セルの閾値によっ
てセル電流が線形に変わる線形化記憶セルを提供するこ
とである。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a linearized storage cell in which a cell is used in a linear region in a negative feedback mode in a read mode, and a cell current changes linearly according to a threshold of the cell. That is.

【0008】[0008]

【課題を解決するための手段】等価能動MOS抵抗の両
端にセル電流を流すことによって、セルの閾値電圧に線
形に依存するセル読出し電圧が達成される。本発明の好
ましい実施の態様の反復書込みシーケンスは、ゲートと
ソース/ドレン/チャネルの間のファウラー−ノルドハ
イム・トンネリングを使用した消去から始まる。従来技
術と同様に、セルを消去して高い閾値レベル、たとえば
t=6Vにする。後続のプログラミング・パルスもド
レンとゲートの間のファウラー−ノルドハイム・トンネ
リングを使用して、電荷をフローティング・ゲートから
増分的に減少させる。従来技術と同様、プログラミング
を一連の疎パルスと一連の密パルスに分割して、短いプ
ログラミング時間で精密化された分解能を達成する。
SUMMARY OF THE INVENTION By passing a cell current across an equivalent active MOS resistor, a cell read voltage that is linearly dependent on the cell threshold voltage is achieved. The repetitive write sequence of the preferred embodiment of the present invention begins with erasure using Fowler-Nordheim tunneling between the gate and the source / drain / channel. As with the prior art, a high threshold level to erase the cell, for example, to V t = 6V. Subsequent programming pulses also use Fowler-Nordheim tunneling between drain and gate to incrementally reduce charge from the floating gate. As in the prior art, the programming is divided into a series of sparse and a series of dense pulses to achieve a fine resolution with a short programming time.

【0009】読返しの場合、線形化記憶セルはネガティ
ブ・フィードバック・モードで接続される。セルのドレ
ンはオペ・アンプ(演算増幅器)のマイナス端子に論理
的に接続される。第1の基準電圧がオペ・アンプのプラ
ス端子に接続される。第1の基準電圧は、セル・ゲート
電圧をセル・ドレン電圧と最高のセル閾値の合計よりも
高くするのに十分低いものである。第2の基準電圧がセ
ル・ゲートに論理的に接続される。この第2の基準電圧
はセル・ゲート電圧をセル・ドレン電圧と最高のセル閾
値の合計よりも高くして、閾値に関わりなく、セルを常
に線形領域で動作させるようにするのに十分高いもので
ある。オペ・アンプの出力はセルのドレンと論理的に直
列に接続されているn−MOSデバイスのゲートに接続
されている。
In the case of read back, the linearized storage cells are connected in a negative feedback mode. The drain of the cell is logically connected to the minus terminal of an operational amplifier (operational amplifier). A first reference voltage is connected to a positive terminal of the operational amplifier. The first reference voltage is low enough to cause the cell gate voltage to be higher than the sum of the cell drain voltage and the highest cell threshold. A second reference voltage is logically connected to the cell gate. This second reference voltage is high enough to make the cell gate voltage higher than the sum of the cell drain voltage and the highest cell threshold so that the cell always operates in the linear region, regardless of the threshold. It is. The output of the operational amplifier is connected to the gate of an n-MOS device that is logically connected in series with the drain of the cell.

【0010】オペ・アンプのネガティブ・フィードバッ
クはメモリ・セルのドレンを第1の基準電圧と同じ電圧
にする。周知の線形MOSの等式により、 I=β[(Vgs−Vt*ds−(Vds2/2] ただし、 β=μnCoxW/L μn=MOSFETデバイスのチャネル領域の移動度 Cox=単位面積あたりのゲート酸化物キャパシタンス W/L=MOSFETデバイスのチャネル領域の幅対長
さの比 Vgs=MOSFETデバイスのゲート−ソース電圧 Vt=MOSFETデバイスの閾値電圧 Vds=MOSFETデバイスのドレン−ソース電圧
[0010] The negative feedback of the operational amplifier causes the drain of the memory cell to be at the same voltage as the first reference voltage. The equation of a known linear MOS, I = β - movement of [(V gs -V t) * V ds (V ds) 2/2] However, β = μnC ox W / L μn = MOSFET device channel region degrees C ox = gate oxide per unit area capacitance W / L = MOSFET devices ratio V gs = MOSFET device width to length of the channel region a gate - source voltage V t = MOSFET device threshold voltage V ds = MOSFET Device drain-source voltage

【0011】一定のVgsおよび一定のVdsの場合、 ∂I/∂Vt =−βVds For a constant V gs and a constant V ds , ΔI / ΔV t = −βV ds

【0012】それ故、閾値電圧Vt の変化はセルを通る
電流Iの比例変化を引き起こし、セル閾値とセル電流の
間に線形関係を達成する。セル電流を抵抗に流すことに
よって、セル閾値と線形関係を有しているセル読出し関
係が実現される。移動度の変動の影響を排除するため
に、抵抗を能動MOSデバイスとして実現し、その有効
抵抗値が1/βに比例するようにする。これは上記の等
式におけるメモリ・セルのβ依存度を取り消す。
[0012] Therefore, the change in threshold voltage V t causes a proportional change in the current I through the cell, to achieve a linear relationship between the cell threshold and the cell current. By flowing the cell current through the resistor, a cell read relationship having a linear relationship with the cell threshold is realized. To eliminate the effects of mobility fluctuations, the resistance is implemented as an active MOS device, so that its effective resistance value is proportional to 1 / β. This cancels out the β dependence of the memory cell in the above equation.

【0013】記憶セルがドレン接合部から読み取られる
ため、共用ソース接合部キャパシタンスは何の影響も及
ぼさない。また、ソース上に調整電圧が存在しないた
め、選択されないビットラインは充電されない。
Since the storage cell is read from the drain junction, the shared source junction capacitance has no effect. Also, because there is no regulated voltage on the source, unselected bit lines are not charged.

【0014】[0014]

【発明の実施の形態】まず、図1を参照すると、本発明
に適用できる記憶アレイ・アーキテクチャが示されてい
る。従来技術の項で検討したデバイスに適用可能なこの
特定のアーキテクチャにおいて、100個のカラムのド
ライバ(COLDRV)が100個の32:1MUXを
介して結合されて、一時に100のグループ内のメモリ
・セルの3200の列に制御可能に結合できるようにな
っている。各列ラインは複数のトランジスタ2個のEE
PROMセルに接続されており、セルはほぼ共通に接続
されたアレイの接地線を中心として対称的な対として配
列されている。各2トランジスタEEPROMセルは直
列に接続されたnチャネル・デバイスM1とフローティ
ング・ゲートnチャネル・デバイスFM1からなってい
る。アレイの各行のすべてのnチャネル・デバイスのゲ
ートは共通して、ライン、行1、行2などによってXデ
コーダに接続されて、アレイの行選択デバイスを形成し
ている。また、アレイの各行のすべてのフローティング
・ゲートnチャネル・デバイスのゲートも共通して、X
デコーダに接続されて、アレイの行制御ゲート行1C
G、行2CGなど形成している。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring first to FIG. 1, there is shown a storage array architecture applicable to the present invention. In this particular architecture applicable to the devices discussed in the prior art section, a 100 column driver (COLDRV) is coupled via 100 32: 1 MUXs to at a time memory in groups of 100. It can be controllably coupled to 3200 columns of cells. Each column line is an EE of two transistors.
Connected to the PROM cells, the cells are arranged in symmetric pairs about the ground line of the generally connected array. Each two-transistor EEPROM cell comprises an n-channel device M1 and a floating-gate n-channel device FM1 connected in series. The gates of all n-channel devices in each row of the array are commonly connected to the X-decoder by line, row 1, row 2, etc., to form a row select device of the array. The gates of all floating gate n-channel devices in each row of the array are also common, X
Connected to the decoder, the row control gate row 1C of the array.
G, row 2CG, and the like.

【0015】図2は本発明による読返しのために接続さ
れた第1の実施の形態の線形化記憶セルを示している。
基本記憶セルは上述した典型的な2トランジスタEEP
ROMメモリ・セルであり、nチャネル・トランジスタ
M1とフローティング・ゲート・トランジスタFM1と
によって構成されている。nチャネル・トランジスタ・
セルとnチャネル・フローティング・ゲート・トランジ
スタ・セルのアレイを示している図1も参照。図1のセ
ルの個々のトランジスタには図の縮尺のためラベルは付
けられていない。選択ゲート、すなわちトランジスタM
1のゲートSGは中間レベル、たとえば10Vに接続さ
れて、選択デバイスが小型によるゲートの電圧降下およ
び抵抗効果を排除している。フローティング・ゲート・
トランジスタのゲートは論理的に基準電圧VREF2に
接続されている(たとえば、図1の行デコーダXデコー
ダにより)。VREF2は、Vtmax(最高セル閾値)+
セル・ドレン電圧(VREF1)に等しくし、メモリ・
セルが線形領域で動作するようにしなければならない。
VREF2はメモリ・セルのゲートを駆動するだけのも
のであるから、電荷ポンプによって調整して、線形領域
を広げることができる。
FIG. 2 shows a first embodiment of a linearized storage cell connected for read back according to the invention.
The basic storage cell is the typical two-transistor EEP described above.
This is a ROM memory cell, and includes an n-channel transistor M1 and a floating gate transistor FM1. n-channel transistor
See also FIG. 1 which shows an array of cells and n-channel floating gate transistor cells. The individual transistors of the cell of FIG. 1 are not labeled due to the scale of the figure. Select gate, ie transistor M
One gate SG is connected to an intermediate level, eg, 10V, so that the selection device eliminates the gate voltage drop and resistance effects due to compactness. Floating gate
The gate of the transistor is logically connected to the reference voltage VREF2 (eg, by the row decoder X decoder of FIG. 1). VREF2 is V tmax (highest cell threshold) +
Equal to the cell drain voltage (VREF1)
The cells must operate in the linear region.
Since VREF2 only drives the gate of the memory cell, it can be adjusted by the charge pump to extend the linear region.

【0016】デバイスY0ないしYNはデバイスZ0と
ともに図1の32:1のMUXの1つに対応した32:
1列マルチプレクサを形成している。セルの消去および
プログラミングのためには、アレイを図1に示すように
構成し、一方、セルの読取りのためには、列・ドライバ
をディスエーブルし、読取り対象のセルを代わりに図2
に示すように接続するか、あるいは図3に示すように接
続する。
Devices Y0 through YN, together with device Z0, correspond to one of the 32: 1 MUXs of FIG.
A single column multiplexer is formed. For cell erasing and programming, the array is configured as shown in FIG. 1, while for cell reading, the column driver is disabled and the cell to be read is replaced by the cell in FIG.
, Or as shown in FIG.

【0017】演算増幅器OP AMPは周知の電荷ポン
プが発生するVCC以上の電圧VPUMPによって動作
する典型的なMOS差動演算増幅器である。演算増幅器
のプラス入力は第1の基準電圧VREF1に接続され
る。演算増幅器のマイナス入力は付加的なn−MOS列
デコーダ(Y0−YN、Z0)を介して選択トランジス
タM1のドレンに接続されている。列デコーダn−MO
Sトランジスタのゲート電圧は、選択解除された場合に
は接地に等しくなり、プログラミングで選択された場合
には高電圧(たとえば、21V)に等しくなり、またn
−MOSトランジスタが小型であることによって生じる
ゲート電圧降下効果および抵抗効果を排除するために、
読取りモードで選択された場合には中間レベル(たとえ
ば、10V)に等しくなる。
The operational amplifier OP AMP is a typical MOS differential operational amplifier that operates with a voltage VPUMP equal to or higher than VCC generated by a known charge pump. The positive input of the operational amplifier is connected to the first reference voltage VREF1. The negative input of the operational amplifier is connected via an additional n-MOS column decoder (Y0-YN, Z0) to the drain of the select transistor M1. Column decoder n-MO
The gate voltage of the S transistor is equal to ground when deselected, equal to a high voltage (eg, 21 V) when selected by programming, and n
-To eliminate gate voltage drop and resistance effects caused by the small size of the MOS transistor,
If selected in read mode, it will be equal to the intermediate level (eg, 10V).

【0018】演算増幅器の出力はn−MOSデバイスM
2のゲートに接続されており、このデバイスはn−MO
S列デコーダ・トランジスタを介して選択トランジスタ
M1のドレンと接続されたソースを有している。
The output of the operational amplifier is an n-MOS device M
2 is connected to the gate of the n-MO
It has a source connected to the drain of select transistor M1 via an S column decoder transistor.

【0019】nチャネル・デプレーション・デバイスM
3およびM4で形成された能動MOS抵抗が、VCC
(または、範囲を広げるための電荷ポンプの出力)によ
って調整された第3の基準電圧源VREF3とトランジ
スタM2のドレンの間に接続されている。VREF3は
最高セル読出し電圧であり、セル電流がゼロの場合に発
生する。デプレーションn−MOSトランジスタを使用
して、能動MOS抵抗を形成し、Randall L.
Geiger他の「VLSI DesignTech
niques for Analog and Dig
ital Circuits」、McGraw Hil
l、1990、pp.308−318に記載されている
ように、VDS効果を排除する。上記の文献に記載されて
いるように、他の能動MOS抵抗構造も可能である。さ
らに、EEPROMセルを能動MOS抵抗として使用し
て、抵抗とメモリ・セルの間により良好なマッチングを
達成することもできる。
N-channel depletion device M
3 and M4 are connected to VCC.
(Or the output of the charge pump to extend the range) connected between the third reference voltage source VREF3 and the drain of transistor M2. VREF3 is the highest cell read voltage and occurs when the cell current is zero. An active MOS resistor is formed using a depletion n-MOS transistor.
Geiger et al., "VLSI DesignTech
nikes for Analog and Dig
ital Circuits ", McGraw Hill
1, 1990, pp. As described in 308-318, to eliminate the V DS effect. Other active MOS resistor structures are possible, as described in the above references. In addition, the EEPROM cell can be used as an active MOS resistor to achieve better matching between the resistor and the memory cell.

【0020】演算増幅器、抵抗(デバイスM3およびM
4)、デバイスM2を含んでいる直列のn−MOSデバ
イスおよび列・デコード・デバイスは、プログラミング
において高電圧を列に駆動し、また読返し中にメモリ・
セルから電圧を読み取る働きをする列・ドライバの一部
である。ネガティブ・フィードバック作用により、演算
増幅器はセル・ドレン電圧を第1の基準電圧VREF1
と等しくさせる。これによって、VREF2がセル閾値
電圧(Vt )とセル・ドレン電圧(VREF1)の合計
値よりも高いため、メモリ・セルが線形モードで動作す
る。それ故、 I=β[(Vgs−Vt*ds−(Vds2/2] ただし、 Vgs>Vds+Vt β=メモリ・セルのμnCoxe/Le(添え字eは機能
拡張デバイスを示す)
Operational amplifiers, resistors (devices M3 and M3)
4), a series n-MOS device including device M2 and a column decode device drive the high voltage to the column in programming and memory during read back.
It is part of the column / driver that serves to read the voltage from the cell. Due to the negative feedback effect, the operational amplifier changes the cell drain voltage to the first reference voltage VREF1.
To be equal to Thus, VREF2 is higher than the sum of the cell threshold voltage (V t) and the cell drain voltage (VREF1), the memory cell operates in a linear mode. Therefore, I = β [(V gs -V t) * V ds - (V ds) 2/2] However, V gs> V ds + V t β = of the memory cell μnC ox W e / L e (subscript The letter e indicates a function expansion device)

【0021】したがって、 I=β[VREF2−Vt*VREF1−VREF1*
VREF1*0.5] これを再構成して、次式を得ることができる。 I=A−B*t ただし、 A=β*K、ただし、K=[VREF2*−VREF1−
VREF1*VREF1*0.5]=定数 B=β*VREF1 これはセル閾値とセル電流の間の線形関係である。
[0021] Therefore, I = β [VREF2-V t) * VREF1-VREF1 *
VREF1 * 0.5] By reconstructing this, the following equation can be obtained. I = A-B * V t where, A = β * K, however, K = [VREF2 * -VREF1-
VREF1 * VREF1 * 0.5] = constant B = β * VREF1 This is a linear relationship between cell threshold and cell current.

【0022】デプレーション能動抵抗MOSトランジス
タの等価抵抗値は次のようになる。 Req=1/(2*βd *td) ただし、 βd=μdoxdd/Ld(添え字dはデプレーション
・デバイスを示す) Vtd=デプレーション・デバイスの閾値
The equivalent resistance value of the depletion active resistance MOS transistor is as follows. R eq = 1 / (2 * β d * V td ) where β d = μ d Coxd W d / L d (subscript d indicates depletion device) V td = depletion device threshold

【0023】それ故、抵抗両端の電圧降下は次のように
なる。 VR=I*eq=A’−B’*t ただし、 A’=β/(2*βd *td)=K**(We/Le)/
(Wd/Ld*1/(2*td) C=(μn Cox)/(μd Coxd)=定数 または、 A’=D*(We/Le)/(Wd/Ld*1/Vtd B’=β/(2*βd *td*VREF1=E*(We/L
e)/(Wd/Ld*1/Vtd ただし、 D=K**0.5 E=C*VREF1*0.5 最終的に、 VR=(We/Le)/(Wd/Ld*1/Vtd *[D−E*
t] VOUT=VREF3−VR
Therefore, the voltage drop across the resistor is as follows. V R = I * R eq = A'-B '* V t , however, A' = β / (2 * β d * V td) = K * C * (W e / L e) /
(W d / L d) * 1 / (2 * V td) C = (μn C ox) / (μd C oxd) = constant or, A '= D * (W e / L e) / (W d / L d) * 1 / V td B '= β / (2 * β d * V td) * VREF1 = E * (W e / L
e) / (W d / L d) * 1 / V td However, D = K * C * 0.5 E = C * VREF1 * 0.5 Finally, V R = (W e / L e) / (W d / L d ) * 1 / V td * [DE *
V t ] VOUT = VREF3-V R

【0024】それ故、セル閾値とセル読出し電圧の間に
は線形関係が存在する。また、一定のWe/Leのセル・
メモリを与えた場合、Wd/Ldを変化させて、出力電圧
範囲VOUTを調節することができる(これは能動デプ
レーションMOSの有効抵抗を変動させることと等価で
ある)。米国特許第5126967号においてRich
ard T.Simkoが記載しているもののような参
照手法によって、閾値電圧に対する温度効果を最小限と
することができる。
Therefore, there is a linear relationship between the cell threshold and the cell read voltage. In addition, the cell of a certain W e / L e
When fed a memory, by changing the W d / L d, it is possible to adjust the output voltage range VOUT (which is equivalent to varying the effective resistance of the active depletion MOS). In U.S. Pat. No. 5,126,967, Rich
ard T.S. Reference techniques such as those described by Simko can minimize temperature effects on threshold voltage.

【0025】ここで図3を参照すると、本発明の線形化
メモリ・セルの他の実施形態が示されている。基本記憶
セルと演算増幅器の構成は図2と同じものである。ただ
し、セル電流はp−MOSトランジスタM5およびM6
によって、高電源電圧ではなく、接地を基準とした能動
MOS抵抗(デバイスM3およびM4)にミラーされ
る。能動MOS抵抗が接地を基準としているため、MO
Sデバイスのバルク・ソース効果は排除され、線形化が
高い抵抗がもたらされる。VOUTも接地を基準として
いる。
Referring now to FIG. 3, another embodiment of the linearized memory cell of the present invention is shown. The configurations of the basic storage cell and the operational amplifier are the same as those in FIG. However, the cell current is equal to the p-MOS transistors M5 and M6.
Is mirrored to the active MOS resistors (devices M3 and M4) with respect to ground instead of high power supply voltage. Because the active MOS resistance is referenced to ground, MO
The bulk source effect of S-devices is eliminated and linearization results in high resistance. VOUT is also referenced to ground.

【0026】図3を再度参照すると、他のMOS構造が
示されている。ここで、抵抗は2つの機能拡張n−MO
SトランジスタM3およびM4として実現されており、
デバイスM3のゲートとドレンは浮動電圧源VCに接続
されており、デバイスM4のゲートとソースはもう1つ
の浮動電圧源VCに接続されている。VCをVC=VO
UTmax+Vtnになるように選択して、能動抵抗MOS
トランジスタM3およびM4に対する線形条件を満たす
必要がある(Vtnは抵抗を形成するn−MOSトランジ
スタM3およびM4の閾値電圧である)。電圧VCがト
ランジスタM3およびM4のゲートを駆動するだけのも
のであるから、これらの電圧の各々を電荷ポンプから供
給することができる。この抵抗構造も上述のRanda
ll L. Geiger他の文献のpp.308−3
18に記載されている。能動MOS抵抗および浮動電圧
源の実現に関する付加的な説明はRoubik Gre
gorianおよびGarbor C. Temesの
「Analog MOSI.C. for Signa
l Processing」、John Wiley
& Sons、1986年、pp.387−400とい
う文献に記載されている。
Referring again to FIG. 3, another MOS structure is shown. Here, the resistor has two function expansion n-MOs.
Implemented as S transistors M3 and M4,
The gate and drain of device M3 are connected to a floating voltage source VC, and the gate and source of device M4 are connected to another floating voltage source VC. VC = VC = VO
UT max + V tn , active resistance MOS
It is necessary to satisfy the linear condition for the transistors M3 and M4 (V tn is the threshold voltage of the n-MOS transistors M3 and M4 forming a resistor). Since voltage VC only drives the gates of transistors M3 and M4, each of these voltages can be provided by a charge pump. This resistance structure is also equivalent to the above-mentioned Randa.
11 L.L. Pp. Geiger et al. 308-3
18. Additional explanations on the implementation of active MOS resistors and floating voltage sources can be found in Roubik Gre.
gorian and Garbor C. et al. Temes's "Analog MOSIC for Signa"
l Processing ", John Wiley
& Sons, 1986, pp. 387-400.

【0027】機能拡張能動MOSトランジスタの等価抵
抗値は次の通りである。 Req=1/(2*βn(VC−Vtn)) ただし、 βn=トランジスタM3およびM4のμnCoxn/Ln
(添え字nはnチャネル・デバイスを示す) Vtn=トランジスタM3およびM4の閾値電圧 それ故、VOUT式は上記から次のように変更される。 VOUT=(We/Le)/(Wn/2n*1(VC−V
tn*[D−E*t
The equivalent resistance value of the function-extended active MOS transistor is as follows. R eq = 1 / (2 * β n (VC−V tn )) where β n = μnC ox W n / L n of transistors M3 and M4
(Subscript n indicates an n-channel device) V tn = threshold voltage of transistors M3 and M4 Therefore, the VOUT equation is changed from the above as follows. VOUT = (W e / L e ) / (W n / 2 n ) * 1 (VC−V
tn) * [D-E * V t]

【0028】これもセル閾値とセル読出し電圧の間の線
形関係である。また、一定のWe /Le のメモリ・セル
を与えた場合、Wn/LnおよびVCを変化させて、出力
電圧範囲VOUTを調節することができる(これは能動
機能強化MOSの有効抵抗を変化させることと等価であ
る)。
This is also a linear relationship between the cell threshold and the cell read voltage. Further, when given the memory cells of constant W e / L e, by varying the W n / L n and VC, it is possible to adjust the output voltage range VOUT (which is the effective resistance of the active enhancement MOS Is equivalent to changing).

【0029】上記と同様、米国特許第5126967号
においてRichard T.Simkoが記載してい
るもののような参照手法によって、閾値電圧に対する温
度効果を最小限とすることができる。
As described above, in US Pat. No. 5,126,967, Richard T. et al. Reference techniques such as those described by Simko can minimize temperature effects on threshold voltage.

【0030】線形化記憶セルに対する等価MOS式を使
用した上記の分析は、メモリ・セルのドレンから浮動ゲ
ートへ結合する電圧の効果を無視していることに留意さ
れたい。ドレン結合効果を考慮した同様な分析もメモリ
・セル閾値電圧とメモリ・セル読出し電圧の間の線形関
係をもたらす。また、本明細書記載の回路が必要とする
各種の基準電圧を、標準的なCMOSバンドギャップ基
準などの周知の基準回路から供給することができる。
It should be noted that the above analysis using the equivalent MOS equation for the linearized storage cell ignores the effect of the voltage coupling from the drain of the memory cell to the floating gate. A similar analysis taking into account the drain coupling effect results in a linear relationship between the memory cell threshold voltage and the memory cell read voltage. Also, various reference voltages required by the circuits described herein can be supplied from well-known reference circuits, such as a standard CMOS bandgap reference.

【0031】本発明を好ましい実施の形態、特にアナロ
グ信号のアナログ・サンプルの記憶再生のために構成さ
れたものに関して説明してきた。しかしながら、本発明
は通常の記憶セルあたり1ビット(2つの状態)、さら
に重要な、記憶セルあたり2つ以上のディジタル・ビッ
トを表す複数レベル記憶フォーマットのいずれかでのデ
ィジタル信号の記憶に合わせて構成されたシステムにも
適用可能である。このような複数レベル・ディジタル記
憶システムはディジタル・アナログ変換器を使用して、
入力ディジタル信号を複数のアナログ・レベルのそれぞ
れに変換する。この場合、レベルは電圧の点で互いに十
分分離されて、長期間の記憶の間、作動温度範囲および
同一の集積回路上の他のセルの反復した再プログラミン
グに渡り、またアナログ・ディジタル変換器による反復
した読返しおよびディジタル形態への再変換後、などに
明確で、曖昧さのないものであることを維持するように
する。たとえば、セル当たり2M の異なる記憶レベルを
使用することによって、記憶セル当たりMビットのディ
ジタル情報を記憶できる(ただし、Mは、たとえば3ま
たは4という整数である)。あるいは、8つの異なるレ
ベルのいずれかを3つのセルの内の2つに記憶し、かつ
4つの異なるレベルのいずれかを第3のセルに記憶する
ことによって、8ビットの等価物を記憶するために3つ
のセルを使用することができる。
The present invention has been described in terms of a preferred embodiment, particularly one configured for storage and reproduction of analog samples of an analog signal. However, the present invention is tailored for the storage of digital signals in any of the multi-level storage formats representing one bit per storage cell (two states), and more importantly, more than one digital bit per storage cell. It is also applicable to configured systems. Such multi-level digital storage systems use digital-to-analog converters,
The input digital signal is converted to each of a plurality of analog levels. In this case, the levels are well separated from one another in terms of voltage, over long periods of storage, over the operating temperature range and repeated reprogramming of other cells on the same integrated circuit, and by analog-to-digital converters. Be sure to keep it clear and unambiguous, such as after repeated read back and reconversion to digital form. For example, by using 2 M different storage levels per cell, M bits of digital information can be stored per storage cell (where M is an integer, for example, 3 or 4). Alternatively, to store an 8-bit equivalent by storing any of the eight different levels in two of the three cells and storing any of the four different levels in a third cell. Can use three cells.

【0032】それ故、本発明をいくつかの好ましい実施
の形態に関して開示し、説明してきたが、当分野の技術
者には本発明をその精神および範囲から逸脱することな
く変更できることが理解されよう。
Thus, while the present invention has been disclosed and described with respect to certain preferred embodiments, those skilled in the art will recognize that the present invention may be modified without departing from the spirit and scope thereof. .

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明に適用される記憶アレイ・アーキテク
チャの図である。
FIG. 1 is a diagram of a storage array architecture applied to the present invention.

【図2】 本発明による読返しのために接続された第1
の実施の形態の線形化記憶セルの図である。
FIG. 2 shows a first connected for readback according to the invention.
FIG. 4 is a diagram of a linearized storage cell according to the embodiment.

【図3】 本発明による読返しのために接続された他の
実施の形態の線形化記憶セルの図である。
FIG. 3 is a diagram of another embodiment of a linearized storage cell connected for read back according to the present invention.

【符号の説明】[Explanation of symbols]

COLDRV 列ドライバ FM1 フローティング・ゲートnチャネル・デバイス M1 nチャネル・デバイス M2 n−MOSデバイス M3、M4 nチャネル・デプレーション・デバイス OP AMP 演算増幅器 SG トランジスタM1の選択ゲート VREF1 セル・ドレン電圧 VREF2 基準電圧 VREF3 基準電圧 Y0...YN n−MOSデバイス Z0 n−MOSデバイス COLDRV Column driver FM1 Floating gate n-channel device M1 n-channel device M2 n-MOS device M3, M4 n-channel depletion device OP AMP Operational amplifier SG Select gate of transistor M1 VREF1 Cell drain voltage VREF2 Reference voltage VREF3 Reference voltage Y0. . . YN n-MOS device Z0 n-MOS device

─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成9年7月30日[Submission date] July 30, 1997

【手続補正1】[Procedure amendment 1]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】全図[Correction target item name] All figures

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図1】 FIG.

【図2】 FIG. 2

【図3】 FIG. 3

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 ソース、ゲート、浮動ゲートおよびドレ
ンを有する浮動ゲート記憶セルに記憶された電圧を読み
取る方法において、 (a)浮動ゲート記憶セルのソース、ゲートおよびドレ
ンに基準電圧を印加するステップと、 (b)浮動ゲート記憶セルを通過する電流に比例して変
動する出力を供給するステップとを備えている方法。
1. A method for reading a voltage stored in a floating gate storage cell having a source, a gate, a floating gate and a drain, comprising: (a) applying a reference voltage to the source, gate and drain of the floating gate storage cell; (B) providing an output that varies in proportion to the current flowing through the floating gate storage cell.
【請求項2】 浮動ゲート記憶セルとこれを読み取る回
路において、 ソース、ゲート、浮動ゲートおよびドレンを有している
浮動ゲート記憶セルであって、前記浮動ゲート記憶セル
のソースが第1の基準電圧を有しており、前記浮動ゲー
ト記憶セルのゲートが第2の基準電圧を有している浮動
ゲート記憶セルと、 前記浮動ゲート記憶セルのドレン上の電圧を第3の基準
電圧へ駆動する第1の回路と、 前記浮動ゲート記憶セルを通過する電流に比例して変動
する出力を供給する第2の回路とを備えている浮動ゲー
ト記憶セルとこれを読み取る回路。
2. A floating gate storage cell and a circuit for reading the same, the floating gate storage cell having a source, a gate, a floating gate and a drain, wherein the source of the floating gate storage cell is a first reference voltage. A floating gate storage cell wherein the gate of the floating gate storage cell has a second reference voltage; and a third driving the voltage on the drain of the floating gate storage cell to a third reference voltage. And a second circuit for providing an output that varies in proportion to the current passing through the floating gate storage cell and a circuit for reading the same.
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