JP2876150B2 - アナログメモリ素子 - Google Patents
アナログメモリ素子Info
- Publication number
- JP2876150B2 JP2876150B2 JP2130462A JP13046290A JP2876150B2 JP 2876150 B2 JP2876150 B2 JP 2876150B2 JP 2130462 A JP2130462 A JP 2130462A JP 13046290 A JP13046290 A JP 13046290A JP 2876150 B2 JP2876150 B2 JP 2876150B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- charge
- tunnel junction
- amount
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電荷蓄積量をアナログ量として記憶するア
ナログメモリ素子に於いて、電荷量を小量ずつ増減する
ことを容易に行える素子に関するものである。
ナログメモリ素子に於いて、電荷量を小量ずつ増減する
ことを容易に行える素子に関するものである。
（従来の技術） LSI上でアナログ信号量を記憶する必要のある場合が
いままで数多く生じていた。例えば、音声や画像信号の
記憶、あるいは神経回路の重み係数記憶等はその代表例
である。ところが、従来精確なアナログ量の記憶に実用
できる半導体デバイスは皆無であった。そのためアナロ
グ記憶を必要とするときには、それを一旦ディジタル化
して各ビットをディジタルメモリに記憶する以外にな
く、その結果メモリデバイス数の増加と占有面積の増大
を招いていた。
いままで数多く生じていた。例えば、音声や画像信号の
記憶、あるいは神経回路の重み係数記憶等はその代表例
である。ところが、従来精確なアナログ量の記憶に実用
できる半導体デバイスは皆無であった。そのためアナロ
グ記憶を必要とするときには、それを一旦ディジタル化
して各ビットをディジタルメモリに記憶する以外にな
く、その結果メモリデバイス数の増加と占有面積の増大
を招いていた。
（発明が解決しようとする課題） そのため、アナログ信号量を直接に記憶できるメモリ
素子の開発が望まれていた。従来のデバイスで最もその
可能性が高いものは、周囲から電気的に分離されたゲー
トに蓄積する電荷量でアナログ記憶を行うところの、い
わゆる浮遊ゲートMOSトランジスタである。しかし、こ
の浮遊ゲートMOSトランジスタはそのままでは精確なア
ナログ記憶には適さない。すなわち、今までの浮遊ゲー
トMOSトランジスタでは、トンネル接合から浮遊ゲート
に電荷を注入するとき、短時間で大量の電荷が注入され
て平衡状態になってしまうため、任意のアナログ量を精
度良く記憶することは困難であった。この問題を以下に
図を用いて簡単に述べる。
素子の開発が望まれていた。従来のデバイスで最もその
可能性が高いものは、周囲から電気的に分離されたゲー
トに蓄積する電荷量でアナログ記憶を行うところの、い
わゆる浮遊ゲートMOSトランジスタである。しかし、こ
の浮遊ゲートMOSトランジスタはそのままでは精確なア
ナログ記憶には適さない。すなわち、今までの浮遊ゲー
トMOSトランジスタでは、トンネル接合から浮遊ゲート
に電荷を注入するとき、短時間で大量の電荷が注入され
て平衡状態になってしまうため、任意のアナログ量を精
度良く記憶することは困難であった。この問題を以下に
図を用いて簡単に述べる。
第６図に従来の浮遊ゲートMOSトランジスタの構造を
示す。図において、１は浮遊ゲート、２は制御ゲート、
３はトンネル接合、７は酸化膜、８はソース、９はドレ
インを示し、その等価回路を第７図に示す。この素子で
は、制御ゲート２に電荷注入用の電圧を印加するとトン
ネル接合３の電子障壁に高電界が加わり、その結果トン
ネル接合３を通してドレイン９と浮遊ゲート１間にトン
ネル電流が流れ、浮遊ゲート１に電荷が注入される。電
荷が注入されるに従って浮遊ゲートの電位が変化し、ト
ンネル接合にかかる電圧が下がってトンネル電流が流れ
なくなり平衡状態に達する。制御ゲートに電荷注入用の
パルス電圧を加えたとき、浮遊ゲートに注入される電荷
量の時間変化を第８図の曲線Ｂに示す。図では横軸に時
間、縦軸に電荷量をとってある。従来構造の場合、トン
ネル接合から浮遊ゲートに流れる電流を阻止するものが
何もないので、直ちに大量の電荷が浮遊ゲート全体に流
入して、極く短時間の内に電荷量が飽和状態まで達して
しまう。そのため、注入する電荷量を小量ずつ正確に調
節することが困難であった。
示す。図において、１は浮遊ゲート、２は制御ゲート、
３はトンネル接合、７は酸化膜、８はソース、９はドレ
インを示し、その等価回路を第７図に示す。この素子で
は、制御ゲート２に電荷注入用の電圧を印加するとトン
ネル接合３の電子障壁に高電界が加わり、その結果トン
ネル接合３を通してドレイン９と浮遊ゲート１間にトン
ネル電流が流れ、浮遊ゲート１に電荷が注入される。電
荷が注入されるに従って浮遊ゲートの電位が変化し、ト
ンネル接合にかかる電圧が下がってトンネル電流が流れ
なくなり平衡状態に達する。制御ゲートに電荷注入用の
パルス電圧を加えたとき、浮遊ゲートに注入される電荷
量の時間変化を第８図の曲線Ｂに示す。図では横軸に時
間、縦軸に電荷量をとってある。従来構造の場合、トン
ネル接合から浮遊ゲートに流れる電流を阻止するものが
何もないので、直ちに大量の電荷が浮遊ゲート全体に流
入して、極く短時間の内に電荷量が飽和状態まで達して
しまう。そのため、注入する電荷量を小量ずつ正確に調
節することが困難であった。
本発明は上記の実情に鑑みて提案されたもので、その
目的は、浮遊ゲートの蓄積電荷量を微少にかつ効率よく
調節することが困難であった点を解決した浮遊ゲート構
造を有するアナログメモリ素子を提供することにある。
目的は、浮遊ゲートの蓄積電荷量を微少にかつ効率よく
調節することが困難であった点を解決した浮遊ゲート構
造を有するアナログメモリ素子を提供することにある。
（課題を解決するための手段） 上記の目的を達成するため本発明は、浮遊ゲート、並
びに前記浮遊ゲート部に電荷を出し入れするトンネル接
合部、及び前記浮遊ゲート部の電荷量に応じてドレイン
電流値が変化するMOSトランジスタ部を有するメモリ素
子において、前記トンネル接合を介して電荷が出し入れ
される浮遊ゲート部分と、前記MOSトランジスタ部を制
御する浮遊ゲート部分とが、前記トンネル接合の動作抵
抗値よりも大きい値の抵抗を介して結合されたことを特
徴とするアナグロメモリ素子を発明の要旨とするもので
ある。
びに前記浮遊ゲート部に電荷を出し入れするトンネル接
合部、及び前記浮遊ゲート部の電荷量に応じてドレイン
電流値が変化するMOSトランジスタ部を有するメモリ素
子において、前記トンネル接合を介して電荷が出し入れ
される浮遊ゲート部分と、前記MOSトランジスタ部を制
御する浮遊ゲート部分とが、前記トンネル接合の動作抵
抗値よりも大きい値の抵抗を介して結合されたことを特
徴とするアナグロメモリ素子を発明の要旨とするもので
ある。
（作用） 本発明によれば、浮遊ゲート、並びに前記浮遊ゲート
部に電荷を出し入れするトンネル接合部、及び前記浮遊
ゲート部の電荷量に応じてドレイン電流値が変化するMO
Sトランジスタ部を有するメモリ素子において、前記ト
ンネル接合を介して電荷が出し入れされる浮遊ゲート部
分と、前記MOSトランジスタ部を制御する浮遊ゲート部
分とが、前記トンネル接合の動作抵抗値よりも大きい値
の抵抗を介して結合されたことによって、浮遊ゲートに
電荷を注入する際、一定の制御電圧パルスを印加するの
みで、容易に効率よく浮遊電極の電荷量を少しずつ、か
つ高精度に調節することができる作用を有する。
部に電荷を出し入れするトンネル接合部、及び前記浮遊
ゲート部の電荷量に応じてドレイン電流値が変化するMO
Sトランジスタ部を有するメモリ素子において、前記ト
ンネル接合を介して電荷が出し入れされる浮遊ゲート部
分と、前記MOSトランジスタ部を制御する浮遊ゲート部
分とが、前記トンネル接合の動作抵抗値よりも大きい値
の抵抗を介して結合されたことによって、浮遊ゲートに
電荷を注入する際、一定の制御電圧パルスを印加するの
みで、容易に効率よく浮遊電極の電荷量を少しずつ、か
つ高精度に調節することができる作用を有する。
（実施例） 次に本発明の実施例について説明する。なお、実施例
は一つの例示であって、本発明の精神を逸脱しない範囲
で、種々の変更あるいは改良を行いうることは言うまで
もない。
は一つの例示であって、本発明の精神を逸脱しない範囲
で、種々の変更あるいは改良を行いうることは言うまで
もない。
本発明の基本構造を第１図に示し、その等価回路を第
２図に示す。すなわち、浮遊ゲートはトンネル接合を介
して電荷が出し入れされる部分と、MOSトランジスタ部
を制御するゲート部分とに分けられ、それらの間にトン
ネル接合の動作抵抗値よりも大きい値の抵抗を挿入した
構造となすことを特徴とする。これに対して従来構造で
は、上述の浮遊ゲートの２つの部分が電気的に短絡され
た状態であった。本発明の構造では、浮遊ゲートの上記
２つの部分間での電荷移動が制限され、浮遊ゲートに注
入される電荷総量を微少量ずつ制御できるという点が異
なるものである。
２図に示す。すなわち、浮遊ゲートはトンネル接合を介
して電荷が出し入れされる部分と、MOSトランジスタ部
を制御するゲート部分とに分けられ、それらの間にトン
ネル接合の動作抵抗値よりも大きい値の抵抗を挿入した
構造となすことを特徴とする。これに対して従来構造で
は、上述の浮遊ゲートの２つの部分が電気的に短絡され
た状態であった。本発明の構造では、浮遊ゲートの上記
２つの部分間での電荷移動が制限され、浮遊ゲートに注
入される電荷総量を微少量ずつ制御できるという点が異
なるものである。
次に本発明のデバイスの動作をさらに説明する。本構
造では、制御ゲートに電荷注入用の電圧を印加してトン
ネル接合に電流を流しても、高抵抗のために注入電荷は
MOSトランジスタの浮遊ゲート部には少しずつしか流入
しない。一方、トンネル接合上の浮遊ゲート部では電荷
が直ちに飽和量まで蓄積するが、浮遊ゲートメモリデバ
イスではもともとトンネル接合部の浮遊ゲート面積（す
なわち浮遊ゲート部に付いた容量）がMOSトランジスタ
部のそれよりかなり小さく作られているから、浮遊ゲー
ト全体を見れば、同一の電荷注入用パルス電圧に対して
注入される電荷総量は従来デバイスよりも少なくなる。
すなわち、注入される電荷量の時間変化は第８図の曲線
（Ｃ）のようになり、電荷量は緩やかに変化する。電荷
注入用の電圧印加時間を十分長くとれば、最終的な飽和
蓄積電荷量は従来構造と同じになることはいうまでもな
い。
造では、制御ゲートに電荷注入用の電圧を印加してトン
ネル接合に電流を流しても、高抵抗のために注入電荷は
MOSトランジスタの浮遊ゲート部には少しずつしか流入
しない。一方、トンネル接合上の浮遊ゲート部では電荷
が直ちに飽和量まで蓄積するが、浮遊ゲートメモリデバ
イスではもともとトンネル接合部の浮遊ゲート面積（す
なわち浮遊ゲート部に付いた容量）がMOSトランジスタ
部のそれよりかなり小さく作られているから、浮遊ゲー
ト全体を見れば、同一の電荷注入用パルス電圧に対して
注入される電荷総量は従来デバイスよりも少なくなる。
すなわち、注入される電荷量の時間変化は第８図の曲線
（Ｃ）のようになり、電荷量は緩やかに変化する。電荷
注入用の電圧印加時間を十分長くとれば、最終的な飽和
蓄積電荷量は従来構造と同じになることはいうまでもな
い。
以上のようにして、本発明のデバイスによれば、電荷
注入用の制御パルス幅を長くしても、注入する電荷量を
小量ずつ正確に調節することができる。パルス幅は長い
ほど精度良く設定できるので、アナログ量の書き込み・
消去の精度が向上する。また、一定の制御電圧パルスに
対して電荷量の微少変化量を近似的に一定と見なせるよ
うに調節できるので、書き込み・消去における電荷注入
制御のヒステリシス特性が緩和され、電荷量の制御が簡
単になる。
注入用の制御パルス幅を長くしても、注入する電荷量を
小量ずつ正確に調節することができる。パルス幅は長い
ほど精度良く設定できるので、アナログ量の書き込み・
消去の精度が向上する。また、一定の制御電圧パルスに
対して電荷量の微少変化量を近似的に一定と見なせるよ
うに調節できるので、書き込み・消去における電荷注入
制御のヒステリシス特性が緩和され、電荷量の制御が簡
単になる。
第１図によって本発明の第１の実施例を説明する。
図において、１′は浮遊ゲートで、４は電荷が出し入
れされる浮遊ゲート、４′はトランジスタ部を制御する
浮遊ゲート、５は制御ゲート、６は高抵抗層、３はトン
ネル接合、７は酸化膜、８はソース、９はドレインを示
す。
れされる浮遊ゲート、４′はトランジスタ部を制御する
浮遊ゲート、５は制御ゲート、６は高抵抗層、３はトン
ネル接合、７は酸化膜、８はソース、９はドレインを示
す。
浮遊ゲート１′において、トンネル接合を介して電荷
が出し入れされる浮遊ゲート部分４と、MOSトランジス
タ部を制御する浮遊ゲート部分４′との間に、トンネル
接合の動作抵抗値よりも大きい値の抵抗を有する高抵抗
層６を設ける。浮遊ゲートは多結晶シリコンで作ること
が一般的であるから、浮遊ゲート部分４および４′を不
純物濃度の高い低抵抗多結晶シリコンとし、高抵抗層を
不純物濃度の低い高抵抗多結晶シリコンで形成すれば良
い。この高抵抗層の抵抗値はトンネル接合の動作抵抗値
より大きくとる必要があり、その値は素子の形状寸法等
にもよるが一般に1GΩ以上である。
が出し入れされる浮遊ゲート部分４と、MOSトランジス
タ部を制御する浮遊ゲート部分４′との間に、トンネル
接合の動作抵抗値よりも大きい値の抵抗を有する高抵抗
層６を設ける。浮遊ゲートは多結晶シリコンで作ること
が一般的であるから、浮遊ゲート部分４および４′を不
純物濃度の高い低抵抗多結晶シリコンとし、高抵抗層を
不純物濃度の低い高抵抗多結晶シリコンで形成すれば良
い。この高抵抗層の抵抗値はトンネル接合の動作抵抗値
より大きくとる必要があり、その値は素子の形状寸法等
にもよるが一般に1GΩ以上である。
第３図は本発明の第２の実施例を示す。
この実施例では、浮遊ゲート全体を高抵抗多結晶シリ
コン材料で形成する。第１の実施例と同様に注入された
電荷の浮遊ゲート内への拡散が緩やかなため、注入され
る電荷量を微少に調節できる。したがって、第１の実施
例と同等の効果を有する上に、第１の実施例に比べ構造
が簡単なため、製造が容易である。
コン材料で形成する。第１の実施例と同様に注入された
電荷の浮遊ゲート内への拡散が緩やかなため、注入され
る電荷量を微少に調節できる。したがって、第１の実施
例と同等の効果を有する上に、第１の実施例に比べ構造
が簡単なため、製造が容易である。
第４図は本発明の第３の実施例を示す。
この構造は基本的には第１図と同じであるが、電荷注
入用の制御ゲートがトンネル接合部の上部だけにあると
ころが異なる。この構造では、制御ゲート５がトンネル
接合の浮遊ゲート部とだけ容量結合しているが、高抵抗
層６があるために電荷注入動作は全く支障なく行われ
る。また、制御ゲート５に電圧パルスを印加してトンネ
ル接合部の制御ゲートに高電圧をかけても、高抵抗層の
電圧降下によりMOSトランジスタ部の浮遊ゲートの電位
はあまり変化しない。このため、ソース・ドレイン電流
を測定することによってメモリ読み出し動作を行う場
合、電圧パルスを印加して書き込み・消去制御を同時に
行っても大きな読み出し誤差を生じることはない。従っ
て、読み出しと書き込みの動作モードを区別する必要が
無く、そのための制御装置、操作が不要となる。
入用の制御ゲートがトンネル接合部の上部だけにあると
ころが異なる。この構造では、制御ゲート５がトンネル
接合の浮遊ゲート部とだけ容量結合しているが、高抵抗
層６があるために電荷注入動作は全く支障なく行われ
る。また、制御ゲート５に電圧パルスを印加してトンネ
ル接合部の制御ゲートに高電圧をかけても、高抵抗層の
電圧降下によりMOSトランジスタ部の浮遊ゲートの電位
はあまり変化しない。このため、ソース・ドレイン電流
を測定することによってメモリ読み出し動作を行う場
合、電圧パルスを印加して書き込み・消去制御を同時に
行っても大きな読み出し誤差を生じることはない。従っ
て、読み出しと書き込みの動作モードを区別する必要が
無く、そのための制御装置、操作が不要となる。
第５図は本発明の第４の実施例を示す。
この構造は第４図の素子に於いて、電荷注入用の制御
ゲート２とは別にMOSトランジスタのソース・ドレイン
電流電圧特性を制御するメモリ読み出し用の第２の制御
ゲート電極２′を付加したものである。この構造では、
第２の制御ゲート電極を用いてメモリ読み出し特性を任
意に調節できるので、第３の実施例の有する効果に加え
て、読み出し精度が向上するという利点を有する。
ゲート２とは別にMOSトランジスタのソース・ドレイン
電流電圧特性を制御するメモリ読み出し用の第２の制御
ゲート電極２′を付加したものである。この構造では、
第２の制御ゲート電極を用いてメモリ読み出し特性を任
意に調節できるので、第３の実施例の有する効果に加え
て、読み出し精度が向上するという利点を有する。
（発明の効果） 以上説明したように、本発明によれば、浮遊ゲート、
並びに前記浮遊ゲート部に電荷を出し入れするトンネル
接合部、及び前記浮遊ゲート部の電荷量に応じてドレイ
ン電流値が変化するMOSトランジスタ部を有するメモリ
素子において、前記トンネル接合を介して電荷が出し入
れされる浮遊ゲート部分と、前記MOSトランジスタ部を
制御する浮遊ゲート部分とが、前記トンネル接合の動作
抵抗値よりも大きい値の抵抗を介して結合されたことに
より、浮遊ゲートに電荷を注入する際、一定の制御電圧
パルスを印加するだけで、容易に効率よく浮遊電極の電
荷量を微少かつ高精度に調節することができる。したが
って、本発明のアナログメモリ素子をニューラルネット
ワークのシナプス回路に用いれば、シナプス荷重の学習
を簡単なパルス制御で容易に効率よく行うことができ、
学習能力のあるニューロチップを作ることができる効果
を有する。
並びに前記浮遊ゲート部に電荷を出し入れするトンネル
接合部、及び前記浮遊ゲート部の電荷量に応じてドレイ
ン電流値が変化するMOSトランジスタ部を有するメモリ
素子において、前記トンネル接合を介して電荷が出し入
れされる浮遊ゲート部分と、前記MOSトランジスタ部を
制御する浮遊ゲート部分とが、前記トンネル接合の動作
抵抗値よりも大きい値の抵抗を介して結合されたことに
より、浮遊ゲートに電荷を注入する際、一定の制御電圧
パルスを印加するだけで、容易に効率よく浮遊電極の電
荷量を微少かつ高精度に調節することができる。したが
って、本発明のアナログメモリ素子をニューラルネット
ワークのシナプス回路に用いれば、シナプス荷重の学習
を簡単なパルス制御で容易に効率よく行うことができ、
学習能力のあるニューロチップを作ることができる効果
を有する。
第１図は本発明の基本構造図および第１の実施例の素子
構造図、第２図は上記構造の等価回路、第３図は本発明
の第２の実施例の素子構造図、第４図は本発明の第３の
実施例の素子構造図、第５図は本発明の第４の実施例の
素子構造図、第６図は従来の浮遊ゲート形MOSFETの構造
図、第７図は上記構造の等価回路、第８図は浮遊ゲート
に注入される電荷量の時間変化の模式図を示す。 1,1′……浮遊ゲート ２……制御ゲート ３……トンネル接合 ４……電荷が出し入れされる浮遊ゲート ４′……トランジスタ部を制御する浮遊ゲート ５……制御ゲート ６……高抵抗層 ７……酸化膜 ８……ソース ９……ドレイン
構造図、第２図は上記構造の等価回路、第３図は本発明
の第２の実施例の素子構造図、第４図は本発明の第３の
実施例の素子構造図、第５図は本発明の第４の実施例の
素子構造図、第６図は従来の浮遊ゲート形MOSFETの構造
図、第７図は上記構造の等価回路、第８図は浮遊ゲート
に注入される電荷量の時間変化の模式図を示す。 1,1′……浮遊ゲート ２……制御ゲート ３……トンネル接合 ４……電荷が出し入れされる浮遊ゲート ４′……トランジスタ部を制御する浮遊ゲート ５……制御ゲート ６……高抵抗層 ７……酸化膜 ８……ソース ９……ドレイン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】浮遊ゲート、並びに前記浮遊ゲート部に電
荷を出し入れするトンネル接合部、及び前記浮遊ゲート
部の電荷量に応じてドレイン電流値が変化するMOSトラ
ンジスタ部を有するメモリ素子において、前記トンネル
接合を介して電荷が出し入れされる浮遊ゲート部分と、
前記MOSトランジスタ部を制御する浮遊ゲート部分と
が、前記トンネル接合の動作抵抗値よりも大きい値の抵
抗を介して結合されたことを特徴とするアナログメモリ
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130462A JP2876150B2 (ja) | 1990-05-21 | 1990-05-21 | アナログメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130462A JP2876150B2 (ja) | 1990-05-21 | 1990-05-21 | アナログメモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425182A JPH0425182A (ja) | 1992-01-28 |
| JP2876150B2 true JP2876150B2 (ja) | 1999-03-31 |
Family
ID=15034820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130462A Expired - Fee Related JP2876150B2 (ja) | 1990-05-21 | 1990-05-21 | アナログメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876150B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7160773B2 (en) * | 2004-05-05 | 2007-01-09 | Spansion Llc | Methods and apparatus for wordline protection in flash memory devices |
-
1990
- 1990-05-21 JP JP2130462A patent/JP2876150B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425182A (ja) | 1992-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2965415B2 (ja) | 半導体記憶装置 | |
| KR100264223B1 (ko) | 플로팅게이트 낸드구조를 이용한 아날로그 기억방법 및 장치 | |
| US6809967B2 (en) | Data writing method for semiconductor memory device and semiconductor memory device | |
| JP2937805B2 (ja) | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 | |
| US7319613B2 (en) | NROM flash memory cell with integrated DRAM | |
| KR920001077B1 (ko) | 불휘발성 메모리회로장치 | |
| JP2688612B2 (ja) | 不揮発性メモリ装置 | |
| JPH0745794A (ja) | 強誘電体メモリの駆動方法 | |
| JPS5858759B2 (ja) | メモリ装置 | |
| JP2807256B2 (ja) | 不揮発性半導体メモリ | |
| JP2002529885A (ja) | メモリセル装置 | |
| JP2002216482A (ja) | 半導体メモリ集積回路 | |
| JP5240291B2 (ja) | 不揮発性半導体メモリ素子および半導体装置 | |
| JP2876150B2 (ja) | アナログメモリ素子 | |
| JPH07106450A (ja) | 強誘電体ゲートトランジスタメモリ | |
| JP3114155B2 (ja) | アナログメモリ素子 | |
| JP2813838B2 (ja) | アナログメモリ素子および制御回路 | |
| Kim et al. | An 8-bit-resolution, 360-/spl mu/s write time nonvolatile analog memory based on differentially balanced constant-tunneling-current scheme (DBCS) | |
| JPH0414871A (ja) | 不揮発性半導体記憶装置及びその消去及び書き込み方法 | |
| JP3095918B2 (ja) | 不揮発性半導体メモリ | |
| JP3094905B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100515379B1 (ko) | 비휘발성 메모리 소자 | |
| US20020011621A1 (en) | Semiconductor nonvolatile memory with low programming voltage | |
| JPS58209165A (ja) | 不揮発性半導体メモリ装置 | |
| JP4031079B2 (ja) | 不揮発性半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |